CN102110480B

CN102110480B - 产生测试模式信号的设备和方法

Info

Publication number: CN102110480B
Application number: CN201010216193.6A
Authority: CN
Inventors: 尹泰植; 石源雄
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2009-12-28
Filing date: 2010-07-02
Publication date: 2015-12-02
Anticipated expiration: 2030-07-02
Also published as: US8238179B2; US20110158015A1; KR20110075349A; KR101124293B1; CN102110480A

Abstract

本发明提供一种测试模式信号发生设备，包括：测试地址发生单元，被配置为将测试地址信号转换成脉冲信号并产生脉冲地址信号；脉冲地址分离单元，被配置为响应于脉冲地址信号产生转换的测试地址信号；以及测试模式发生块，被配置为响应于转换的测试地址信号产生测试模式信号。

Description

产生测试模式信号的设备和方法

相关申请的交叉引用

本申请要求2009年12月28日向韩国知识产权局提交的韩国申请No.10-2009-0131782的优先权，其全部内容通过引用并入本文。

技术领域

本发明涉及半导体存储装置，具体地，涉及由地址信号产生测试模式信号的测试模式信号发生设备。

背景技术

为了确保半导体存储装置的可靠性，在半导体存储装置的制造过程中或者在最终产品上市之前，对半导体存储装置进行各种测试。由于测试半导体存储装置的性能的领域不同，因此建立了多种测试模式，并且基于预先建立的测试模式对半导体存储装置进行测试。总之，半导体存储装置通过组合地址信号来产生用于进入指定的测试模式的测试模式信号。

图1是示意性地示出常规测试模式信号发生设备的结构示意图。参见图1，现有的测试模式信号发生设备包括控制单元10、地址译码器20和测试模式信号发生单元30。控制单元10接收地址信号MREG<0:6>、正常MRS信号NMRSP、测试MRS信号TMRSP和上电信号PWRUP。控制单元10在测试MRS信号TMRSP被使能时，根据地址信号MREG<0:6>产生传送地址信号TMREG<0:6>，且控制单元10使用正常MRS信号NMRSP和上电信号PWRUP产生复位信号TRSTPB。地址译码器20通过对经控制单元10输入的传送地址信号TMREG<0:6>进行译码，产生测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>。测试模式信号发生单元30接收测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>，并产生测试模式信号TM。测试模式信号发生单元30具有多个信号发生部31、32、33和34，且测试模式信号发生单元30根据测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>可能的组合数目，产生多个不同的测试模式信号TM。

图2是说明图1中的测试模式信号发生设备设置在半导体装置中的状态的框图。参见图2，半导体装置包括8个存储体BANK0至BANK7，图1中的测试模式信号发生设备设置在存储体BANK0至BANK7之间的外围区域。测试模式信号发生设备产生的测试模式信号TM通过全局线直接传送到需要测试模式信号TM的逻辑电路L0至Lm以及Lm+1至Ln。在如图1所示的测试模式信号发生设备采用7个地址信号的情况中，可以产生总计128个测试模式信号。因此，在测试模式信号通过全局线直接传送的情况下，全局线的数量需要有128条。如果这样大量的全局线设置在提供有许多用于半导体存储装置的正常操作的电路的外围区域中，则布线复杂，并且布图裕度降低。此外，在常规的测试模式信号发生设备中，根据有限数目的地址信号产生的是有限数目的测试模式信号。

发明内容

本发明的各个实施例包括测试模式信号发生设备，该测试模式信号发生设备可以产生大量的测试模式信号，同时减少全局线的数量。

根据本发明的一个方面，提供一种测试模式信号发生设备，包括：测试地址发生单元，被配置为将测试地址信号转换成脉冲信号以产生脉冲地址信号；脉冲地址分离单元，被配置为响应于脉冲地址信号而产生转换的测试地址信号；和测试模式发生单元，被配置为响应于转换的测试地址信号而产生测试模式信号。

根据本发明的另一方面，提供一种测试模式信号发生设备，包括：第一测试模式信号发生单元，被配置为响应于测试地址信号而产生第一测试模式信号；脉冲地址发生单元，被配置为响应于测试地址信号而产生脉冲地址信号；和测试模式信号发生块，被配置为响应于脉冲地址信号而产生第二测试模式信号。

根据本发明的又一方面，提供一种产生测试模式信号的方法，包括以下步骤：根据测试地址信号的逻辑电平，将测试地址信号转换成具有多个脉冲的脉冲地址信号；通过全局线传送脉冲地址信号；响应于通过全局线传送的脉冲地址信号，产生转换的测试地址信号；和响应于转换的测试地址信号，产生测试模式信号。

附图说明

包含在说明书中并且构成说明书的一部分的附图阐述本发明的各个实施例，并且与说明书一起用于解释本发明的原理。

图1是示意性地示出常规测试模式信号发生设备的结构框图。

图2是说明图1的测试模式信号发生设备设置在半导体装置中的状态的示意图。

图3是示意性地示出根据本发明的一个实施例的测试模式信号发生设备的结构框图。

图4是示出构成图3所示的第一测试模式信号发生单元的信号发生单元的一个实施例的结构框图。

图5是示出图3所示的脉冲地址发生单元的一个实施例的结构框图。

图6是示出图3所示的脉冲地址分离单元的一个实施例的结构示意图。

图7是示出图6所示的延迟部件的结构框图。

图8是示出构成图3所示的第二测试模式信号发生单元的信号发生单元的一个实施例的结构框图。

图9是示出根据本发明的一个实施例的测试模式信号发生设备的操作的时序图。

图10是示出根据本发明的一个实施例的测试模式信号发生设备设置在半导体装置中的状态的示意图。

具体实施方式

参考下述实施例以及附图，本发明的优点和特征以及实现本发明的优点和特征的方法将变得明了。然而，本发明不限于下述的示例性实施例，可以用不同形式来实现本发明。因此，提供示例性实施例使本领域技术人员可以完全了解本发明的教导并且完整地传达本发明的范围，示例性实施例仅由所附权利要求的范围来限定。在本说明书中，相同的附图标记指代相同的元件。

图3是示意性地示出根据本发明的一个实施例的测试模式信号发生设备的结构框图。参见图3，测试模式信号发生设备1包括：第一测试模式信号发生单元40、脉冲地址发生单元100和测试模式信号发生块2000。第一测试模式信号发生单元40被配置为接收测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>，并根据测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>产生第一测试模式信号TM1。第一测试模式信号发生单元40包括至少一个信号发生单元，并产生第一测试模式信号TM1。第一测试模式信号发生单元40响应于复位信号TRSTPB而禁止第一测试模式信号TM1。

脉冲地址发生单元100被配置为响应于测试地址信号TRG01<0:3>，TRG234<0:7>和TRG56<0:3>而产生脉冲地址信号ALANE和BLANE。脉冲地址发生单元100根据测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>的逻辑电平，产生包括多个脉冲的脉冲地址信号ALANE和BLANE。也就是说，脉冲地址发生单元100根据测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>，改变包括在脉冲地址信号ALANE和BLANE中的脉冲数。此外，脉冲地址发生单元100还通过接收测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>，产生控制信号TM_SET。

测试模式信号发生块2000被配置为接收脉冲地址信号ALANE和BLANE，并产生第二测试模式信号TM2。测试模式信号发生块2000包括脉冲地址分离单元200和第二测试模式信号发生单元300。脉冲地址分离单元200被配置为接收脉冲地址信号ALANE和BLANE，并产生转换的测试地址信号TA<0:2>和TB<0:2>。脉冲地址分离单元200对脉冲地址信号ALANE和BLANE的脉冲数进行计数，并产生转换的测试地址信号TA<0:2>和TB<0:2>。脉冲地址分离单元200对脉冲地址信号ALANE和BLANE的脉冲数进行计数，并根据计数结果改变转换的测试地址信号TA<0:2>和TB<0:2>的逻辑电平。因此，脉冲地址分离单元200可以产生转换的测试地址信号TA<0:2>和TB<0:2>，所述转换的测试地址信号TA<0:2>和TB<0:2>具有与测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>基本相同的地址信息。脉冲地址分离单元200接收由脉冲地址发生单元100产生的控制信号TM_SET。脉冲地址分离单元200可以响应于控制信号TM_SET，对脉冲地址信号ALANE和BLANE的脉冲数进行计数。

第二测试模式信号发生单元300被配置为响应于转换的测试地址信号TA<0:2>和TB<0:2>而产生第二测试模式信号TM2。第二测试模式信号发生块2000还可以包括译码单元400。译码单元400被配置为接收转换的测试地址信号TA<0:2>和TB<0:2>并进行译码，并输出译码信号。因此，第二测试模式信号发生单元300接收译码单元400的输出信号TAA<0:7>和TBB<0:7>并产生第二测试模式信号TM2，所述输出信号TAA<0:7>和TBB<0:7>是通过对转换的测试地址信号TA<0:2>和TB<0:2>进行译码而获得的。第二测试模式信号发生单元300包括至少一个信号发生单元，所述至少一个信号发生单元接收译码单元400的输出信号TAA<0:7>和TBB<0:7>并产生第二测试模式信号TM2。第二测试模式信号发生单元300接收复位信号TRSTPB，并且当复位信号TRSTPB被使能时将第二测试模式信号TM2禁止。

在图3中，根据本发明的一个实施例的测试模式信号发生设备1还包括控制单元10和地址译码器20。控制单元10接收地址信号MREG<0:6>、测试MRS信号TMRSP、正常MRS信号NMRSP和上电信号PWRUP。地址信号MREG<0:6>是被输入用以产生测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>的信号。例如，在半导体装置的情形下，地址信号MREG<0:6>包括可以通过设置在半导体装置上的焊盘从外部输入的信号。因此，测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>的逻辑电平根据地址信号MREG<0:6>而改变。测试MRS信号TMRSP是通知具有测试模式信号发生设备1的半导体装置进入测试操作的信号。正常MRS信号NMRSP是使半导体装置据以不进入测试操作而进入正常操作的信号。即，正常MRS信号NMRSP是指示半导体装置退出测试模式的信号。上电信号PWRUP是用于在给半导体装置稳定供电时将半导体装置初始化的信号。

控制单元10被配置为接收测试MRS信号TMRSP和地址信号MREG<0:6>，并产生传送地址信号TMREG<0:6>。换言之，控制单元10被配置为当输入测试MRS信号TMRSP时，输出地址信号MREG<0:6>作为传送地址信号TMREG<0:6>。控制单元10接收正常MRS信号NMRSP和上电信号PWRUP，并产生复位信号TRSTPB。控制单元10在正常MRS信号NMRSP或上电信号PWRUP被使能时，将复位信号TRSTPB使能。

地址译码器20被配置为接收从控制单元10输出的传送地址信号TMREG<0:6>，将传送地址信号TMREG<0:6>译码，并产生测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>。

图4是示出构成图3所示的第一测试模式信号发生单元的信号发生单元的一个实施例的结构框图。参见图4，信号发生单元40A包括第一p型金属氧化物半导体(PMOS)晶体管P1_a、第一至第三n型金属氧化物半导体(NMOS)晶体管N1_a至N3_a、和第一至第三反相器IV1_a至IV3_a。第一PMOS晶体管P1_a具有施加有复位信号TRSTPB的栅极端子、施加有外部电源电压VDD的源极端子和与第一节点A相连接的漏极端子。第一至第三NMOS晶体管N1_a至N3_a的栅极分别接收所分配的测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>，并且第一至第三NMOS晶体管N1_a至N3_a串联连接在第一节点A与接地电压端子VSS之间。第一反相器IV1_a产生通过使第一节点A的电压电平反相而获得的信号，作为第一测试模式信号TM1。第二和第三反相器IV2_a和IV3_a形成锁存结构并且锁存第一节点A的电压电平。根据测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>的组合数目，设置多个信号发生单元40A，并且信号发生单元40A构成第一测试模式信号发生单元40。

因此，当分配的测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>具有高电平时，信号发生单元40A可以产生第一测试模式信号TM1，而当复位信号TRSTPB被使能时，信号发生单元40A可以将第一测试模式信号TM1禁止。

图5是示意性地示出图3所示的脉冲地址发生单元的实施例的结构框图。参见图5，脉冲地址发生单元100包括地址发生部110和控制信号发生部120。地址发生部110被配置为接收测试地址信号TRG01<0:3>和TRG234<0>，并根据测试地址信号TRG01<0:3>和TRG234<0>的逻辑电平产生脉冲地址信号ALANE和BLANE。地址发生部110根据测试地址信号TRG01<0:3>和TRG234<0>来改变脉冲地址信号ALANE和BLANE的脉冲数。虽然描述了地址发生部110接收一部分测试地址信号TRG01<0:3>和TRG234<0>，但地址发生部110可以接收测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>的各种组合。图5所示的脉冲地址发生单元100的配置可以根据接收的测试地址信号TRG01<0:3>和TRG234<0:7>和TRG56<0:3>的数目而增加。

地址发生部110接收测试地址信号TRG01<0:3>和TRG234<0>，并产生第一和第二脉冲地址信号ALANE和BLANE。地址发生部110包括第一脉冲触发部件111、第二脉冲触发部件112、第三脉冲触发部件113和信号组合部件114。第一脉冲触发部件111在分配的测试地址信号TRG01<1>和TRG234<0>具有高电平时可以增加第一脉冲地址信号ALANE的脉冲数。第二脉冲触发部件112在分配的测试地址信号TRG01<2>和TRG234<0>具有高电平时可以增加第二脉冲地址信号BLANE的脉冲数。第三脉冲触发部件113在分配的测试地址信号TRG01<3>和TRG234<0>具有高电平时可以增加第一和第二脉冲地址信号ALANE和BLANE的脉冲数。信号组合部件114响应于第一至第三脉冲触发部件111、112和113的输出，输出第一和第二脉冲地址信号ALANE和BLANE。

第一脉冲触发部件111包括第一NAND门ND1和第一反相器IV1。第一NAND门ND1接收分配的测试地址信号TRG01<1>和TRG234<0>。第一反相器IV1使第一NAND门ND1的输出反相。因此，第一脉冲触发部件111在分配的测试地址信号TRG01<1>和TRG234<0>都具有高电平时，可以输出高电平的信号。第二脉冲触发部件112包括第二NAND门ND2和第二反相器IV2。第二NAND门ND2接收分配的测试地址信号TRG01<2>和TRG234<0>。第二反相器IV2使第二NAND门ND2的输出反相。因此，第二脉冲触发部件112在分配的测试地址信号TRG01<2>和TRG234<0>都具有高电平时，可以输出高电平的信号。第三脉冲触发部件113包括第三NAND门ND3和第三反相器IV3，并且第三脉冲触发部件113在分配的测试地址信号TRG01<3>和TRG234<0>都具有高电平时，输出高电平的信号。

信号组合部件114包括第一和第二NOR门NOR1和NOR2，以及第四和第五反相器IV4和IV5。第一NOR门NOR1接收第一和第三脉冲触发部件111和113的输出。第四反相器IV4使第一NOR门NOR1的输出反相，并输出第一脉冲地址信号ALANE。第二NOR门NOR2接收第二和第三脉冲触发部件112和113的输出。第五反相器IV5使第二NOR门NOR2的输出反相，并输出第二脉冲地址信号BLANE。因此，信号组合部件114在第一脉冲触发部件111输出高电平的脉冲时产生第一脉冲地址信号ALANE的脉冲，在第二脉冲触发部件112输出高电平的脉冲时产生第二脉冲地址信号BLANE的脉冲，并且在第三脉冲触发部件113输出高电平的脉冲时产生第一和第二脉冲地址信号ALANE和BLANE的脉冲。

控制信号发生部件120被配置为响应于分配的测试地址信号TRG01<0>和TRG234<1>，产生控制信号TM_SET。控制信号发生部120包括第四NAND门ND4和第六反相器IV6。第四NAND门ND4接收分配的测试地址信号TRG01<0>和TRG234<1>。第六反相器IV6使第四NAND门ND4的输出反相，并产生控制信号TM_SET。因此，控制信号发生部120在分配的测试地址信号TRG01<0>和TRG234<1>具有高电平时，将控制信号TM_SET使能。

图6是示意性地示出图3所示的脉冲地址分离单元的一个实施例的结构框图。脉冲地址分离单元200被配置为对脉冲地址信号ALANE和BLANE的脉冲数进行计数，并产生转换的测试地址信号TA<0:2>和TB<0:2>。脉冲地址分离单元200使控制信号TM_SET延迟预定的时间，并产生控制信号脉冲TM_SETP。另外，脉冲地址分离单元200使复位信号TRSTPB延迟预定的时间，并产生控制信号脉冲TM_SETP。

参见图6，脉冲地址分离单元200包括地址转换部210和脉冲发生部220。地址转换部210被配置为接收脉冲地址信号ALANE和BLANE，并产生转换的测试地址信号TA<0:2>和TB<0:2>。地址转换部件210对包括在脉冲地址信号ALANE和BLANE中的脉冲数进行计数，并产生转换的测试地址信号TA<0:2>和TB<0:2>。地址转换部件210由串联连接的多个触发器构成。第一触发器211接收第一脉冲地址信号ALANE，并输出每当输入第一脉冲地址信号ALANE的脉冲时逻辑电平就改变的信号。第二触发器212接收第一触发器211的输出，并输出每当第一触发器211的输出的逻辑电平改变时逻辑电平就改变的信号。第三触发器213接收第二触发器212的输出，并输出每当第二触发器212的输出的逻辑电平改变时逻辑电平就改变的信号。第一触发器211的输出成为转换的测试地址信号的第一位TA<0>，第二触发器212的输出成为转换的测试地址信号的第二位TA<1>，第三触发器213的输出成为转换的测试地址信号的第三位TA<2>。

类似地，第四触发器214接收第二脉冲地址信号BLANE，并输出每当输入第二脉冲地址信号BLANE的脉冲时逻辑电平就改变的信号。第五触发器215接收第四触发器214的输出，并输出每当第四触发器214的输出的逻辑电平改变时逻辑电平就改变的信号。第六触发器216接收第五触发器215的输出，并且输出每当第五触发器215的输出的逻辑电平改变时逻辑电平就改变的信号。第四触发器214的输出成为转换的测试地址信号的第一位TB<0>，第五触发器215的输出成为转换的测试地址信号的第二位TB<1>，第六触发器216的输出成为转换的测试地址信号的第三位TB<2>。因此，地址转换部210可以将脉冲地址信号ALANE和BLANE转换成所述转换的测试地址信号，所述转换的测试地址信号具有多个位的逻辑电平。

脉冲发生部220被配置为接收控制信号TM_SET和复位信号TRSTPB，并产生控制信号脉冲TM_SETP，在两个信号TM_SET和TRSTPB中的任意之一被使能时，该控制信号脉冲TM_SETP被使能。控制信号脉冲TM_SETP使第一至第六触发器211-216初始化。即，当地址转换部210对脉冲地址信号ALANE和BLANE的所有脉冲进行计数时，控制信号脉冲TM_SETP使地址转换部210复位，以便接收下一次的脉冲地址信号。另外，如果复位信号TRSTPB被使能，则控制信号脉冲TM_SETP使地址转换部210初始化。

脉冲发生部220包括延迟部件221、第七和第八反相器IV7和IV8、第三NOR门NOR3。延迟部件221使控制信号TM_SET延迟预定时间。可以根据设计者的要求将预定时间设定为任选的时间。第七反相器IV7使复位信号TRSTPB反相。第三NOR门NOR3接收延迟部件221的输出TM_SETD和第七反相器IV7的输出。第八反相器IV8使第三NOR门NOR3的输出反相。

图7是示意性地示出根据本发明的图6所示的延迟部件的一个实施例的结构框图。延迟部件221包括第九反相器IV9、由奇数个反相器构成的反相器链Odd_IVc、第五NAND门ND5和第十反相器IV10。第九反相器IV9使控制信号TM_SET反相。由奇数个反相器构成的反相器链Odd_IVc使第九反相器IV9的输出延迟。第五NAND门ND5接收第九反相器IV9的输出和反相器链Odd_IVc的输出。第十反相器IV10使第五NAND门ND5的输出反相，并产生输出信号TM_SETD。因此，可以设定从控制信号TM_SET被输入到控制信号TM_SET经上述元件被延迟再到控制信号脉冲TM_SETP被产生所经历的时间。

图8是示出构成图3所示的第二测试模式信号发生单元的信号发生单元的实施例的结构框图。信号发生单元300A包括第一PMOS晶体管P1_b、第一至第三NMOS晶体管N1_b至N3_b和第一至第三反相器IV1_b至IV3_b。第一PMOS晶体管P1_b具有施加有复位信号TRSTPB的栅极、施加有外部电源电压VDD的源极端子和与第二节点B相连接的漏极端子。第一至第三NMOS晶体管N1_b至N3_b串联连接在第二节点B与接地电压端子VSS之间，并且分别通过各自的栅极接收控制信号TM_SET以及信号TAA<0:7>和信号TBB<0:7>，所述信号TAA<0:7>和TBB<0:7>是由图3的译码单元400对转换的测试地址信号TA<0:2>和TB<0:2>进行译码得到的。第一反相器IV1_b使从第二节点B施加的电压的电平反相，并产生第二测试模式信号TM2。第二和第三反相器IV2_b和IV3_b形成锁存结构，并锁存第二节点B的电压电平。因此，信号发生单元300A被设置为与信号TAA<0:7>和TBB<0:7>的组合数目相对应的多个，并且信号发生单元300A构成第二测试模式信号发生单元300，其中所述信号TAA<0:7>和TBB<0:7>是对转换的测试地址信号TA<0:2>和TB<0:2>进行译码得到的。

图9是示出根据本发明的一个实施例的测试模式信号发生设备的操作的时序图。下面参考图3至图9描述根据本发明的一个实施例的测试模式信号发生设备1的操作。如果对具有测试模式信号发生设备1的半导体装置供电并且完成初始化，则上电信号PWRUP被禁止。之后，为了允许半导体装置执行测试操作，以脉冲形式施加测试MRS信号TMRSP，并且正常MRS信号NMRSP维持在禁止状态。

地址信号MREG<0:6>与测试MRS信号TMRSP的脉冲同步地输入，控制单元10接收地址信号MREG<0:6>并产生传送地址信号TMREG<0:6>。地址译码器20接收传送地址信号TMREG<0:6>，并输出测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>。在图9中，如果产生测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>的高电平脉冲，则可以理解，以测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>变成高电平的方式输入地址信号MREG<0:6>。

脉冲地址发生单元100接收测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>。当第一和第三触发器部件111和113以及信号组合部件114接收分配的测试地址信号TRG01<1>、TRG01<3>和TRG234<0>的脉冲时，它们产生第一脉冲地址信号ALANE的脉冲。当第二和第三触发器部件112和113以及信号组合部件114接收分配的测试地址信号TRG01<2>、TRG01<3>和TRG234<0>的脉冲时，它们产生第二脉冲地址信号BLANE的脉冲。图9中可以看出，测试地址信号TRG01<1>的脉冲输入3次，测试地址信号TRG01<2>的脉冲输入1次，以及测试地址信号TRG01<3>的脉冲输入2次。因此，第一脉冲地址信号ALANE包括5个脉冲，第二脉冲地址信号BLANE包括3个脉冲。

脉冲地址分离单元200的地址转换部210接收第一和第二脉冲地址信号ALANE和BLANE，并产生转换的测试地址信号TA<0:2>和TB<0:2>。第一触发器211接收第一脉冲地址信号ALANE，并以高电平输出转换的测试地址信号TA<0>。第二触发器212接收第一触发器211的输出，并以低电平输出转换的测试地址信号TA<1>。第三触发器213接收第二触发器212的输出，并以高电平输出转换的测试地址信号TA<2>。第四触发器214接收第二脉冲地址信号BLANE，并以高电平输出转换的测试地址信号TB<0>。第五触发器215接收第四触发器214的输出，并以高电平输出转换的测试地址信号TB<1>。第六触发器216接收第五触发器215的输出，并以低电平输出转换的测试地址信号TB<2>。

如果地址信号MREG<0:6>被输入使得测试地址信号TRG01<0>和TRG234<1>变成高电平，则脉冲地址发生单元100的控制信号发生部120产生控制信号TM_SET。如果控制信号TM_SET被使能，则在构成第二测试模式信号发生单元300的信号发生单元中分配有信号TAA<0:7>和TBB<0:7>的高电平信号的信号发生单元将第二测试模式信号TM2使能，所述信号TAA<0:7>和TBB<0:7>是对转换的测试地址信号TA<0:2>和TB<0:2>进行译码得到的。因此，半导体装置可以响应于第二测试模式信号TM2而进入期望的测试模式。

然后，如果测试操作结束且正常MRS信号NMRSP被使能，则复位信号TRSTPB被使能，并且所述信号发生单元响应于复位信号TRSTPB而禁止第二测试模式信号TM2。因此，半导体装置退出测试模式。由于如上述操作的测试模式信号发生设备通过将地址信号转换成脉冲来传送地址信号，因此即使在输入少量的地址信号时，也可以产生无数个测试模式信号。

图10是示出根据本发明的一个实施例的测试模式信号发生设备设置在半导体装置中的状态的示意图。在如图10所示设置测试模式信号发生设备的情况下，用于产生和传送测试模式信号的全局线的数量仅为4条。也就是说，使用的是传送两个脉冲地址信号ALANE和BLANE的全局线、传送控制信号TM_SET的全局线和传送复位信号TRSTPB的全局线。另一个测试模式信号发生块3000可以具有与测试模式信号发生块2000相同的结构。测试模式信号发生块使用通过全局线传送的信号产生测试模式信号TM2和TM3，并将测试模式信号TM2和TM3传送到使用这些测试模式信号的逻辑电路L0至Lk以及Lk+1至LI。测试模式信号发生设备的电路部件10、20、40和100产生测试模式信号TM1。由测试模式信号发生设备的电路部件10、20、40和100产生的测试模式信号TM1通过局域线(未示出)传送到与测试模式信号发生设备的电路部件10、20、40和100相邻的逻辑电路。类似地，由测试模式信号发生块2000和3000产生的测试模式信号TM2和TM3通过局域线(未示出)传送到与测试模式信号发生块2000和3000相邻的逻辑电路L0至Lk和Lk+1至LI。其结果，可以显著地减少全局线的数量，因此能够容易地确保具有测试模式信号发生设备的半导体装置的布图裕度，并且能够以简单方式进行布线。

虽然上面已描述一些实施例，但是对于本领域技术人员来说将理解的是，所描述的实施例只是示例性的。因此不应基于所描述的实施例限制在此描述的用于产生测试模式信号的设备和方法。确切的说，应当仅根据所附的权利要求书并结合上面的描述和附图来限制在此描述的用于产生测试模式信号的设备和方法。

Claims

1.一种测试模式信号发生设备，包括：

脉冲地址发生单元，被配置为将测试地址信号转换成脉冲信号以产生脉冲地址信号；

脉冲地址分离单元，被配置为响应于所述脉冲地址信号而产生转换的测试地址信号；以及

测试模式信号发生单元，被配置为响应于所述转换的测试地址信号而产生测试模式信号，

其中，所述脉冲地址发生单元被配置为根据所述测试地址信号改变所述脉冲地址信号中的脉冲数。

2.如权利要求1所述的测试模式信号发生设备，其中，所述脉冲地址发生单元包括：

地址发生部，被配置为响应于所述测试地址信号而产生所述脉冲地址信号；和

控制信号发生部，被配置为响应于所述测试地址信号而产生控制信号。

3.如权利要求2所述的测试模式信号发生设备，其中，所述脉冲地址信号包括第一脉冲地址信号和第二脉冲地址信号，并且所述地址发生部包括：

第一触发部件，被配置为接收所述测试地址信号并增加所述第一脉冲地址信号的脉冲数；

第二触发部件，被配置为接收所述测试地址信号并增加所述第二脉冲地址信号的脉冲数；

第三触发部件，被配置为接收所述测试地址信号并增加所述第一脉冲地址信号和所述第二脉冲地址信号的脉冲数；和

信号组合部件，被配置为接收第一至第三脉冲触发部件的输出，并输出所述第一脉冲地址信号和所述第二脉冲地址信号。

4.如权利要求2所述的测试模式信号发生设备，其中，所述脉冲地址分离单元包括：

地址转换部，被配置为对所述脉冲地址信号的脉冲数进行计数并产生所述转换的测试地址信号；和

脉冲发生部，被配置为使所述控制信号延迟预定的时间并产生控制信号脉冲。

5.如权利要求4所述的测试模式信号发生设备，其中，所述地址转换部被配置为对所述脉冲地址信号的脉冲数进行计数直到所述控制信号脉冲被使能为止，并且当所述控制信号脉冲被使能时，所述地址转换部被初始化。

6.如权利要求1所述的测试模式信号发生设备，还包括：

译码单元，被配置为将所述转换的测试地址信号进行译码。

7.如权利要求1所述的测试模式信号发生设备，其中，所述测试模式信号发生单元包括被配置为接收所述转换的测试地址信号并产生所述测试模式信号的至少一个信号发生单元。

8.如权利要求1所述的测试模式信号发生设备，还包括：

控制单元，被配置为接收地址信号和测试MRS信号并产生传送地址信号，以及接收正常MRS信号和上电信号并产生复位信号；和

地址译码器，被配置为对所述传送地址信号进行译码并产生所述测试地址信号。

9.如权利要求8所述的测试模式信号发生设备，其中，所述测试模式信号发生单元被配置为响应于所述复位信号而将所述测试模式信号禁止。

10.一种测试模式信号发生设备，包括：

第一测试模式信号发生单元，被配置为响应于测试地址信号而产生第一测试模式信号；

脉冲地址发生单元，被配置为响应于所述测试地址信号而产生脉冲地址信号，其中根据所述测试地址信号改变所述脉冲地址信号中的脉冲数；和

测试模式信号发生块，被配置为响应于所述脉冲地址信号而产生第二测试模式信号。

11.如权利要求10所述的测试模式信号发生设备，其中，所述脉冲地址发生单元包括：

12.如权利要求11所述的测试模式信号发生设备，其中，所述脉冲地址信号包括第一脉冲地址信号和第二脉冲地址信号，并且所述地址发生部包括：

13.如权利要求11所述的测试模式信号发生设备，其中，所述测试模式信号发生块包括：

脉冲地址分离单元，被配置为根据所述脉冲地址信号的脉冲数来产生转换的测试地址信号；

译码单元，被配置为将所述转换的测试地址信号进行译码；以及

第二测试模式信号发生单元，被配置为接收所述译码单元的输出并产生所述第二测试模式信号。

14.如权利要求13所述的测试模式信号发生设备，其中，所述脉冲地址分离单元包括：

15.如权利要求14所述的测试模式信号发生设备，其中，所述地址转换部被配置为对所述脉冲地址信号的脉冲数进行计数直到所述控制信号脉冲被使能为止，并且当所述控制信号脉冲被使能时，所述地址转换部被初始化。

16.如权利要求13所述的测试模式信号发生设备，其中，所述第二测试模式信号发生单元包括被配置为接收所述译码单元的输出和所述控制信号并产生所述第二测试模式信号的至少一个信号发生单元。

17.如权利要求10所述的测试模式信号发生设备，其中，所述第一测试模式信号发生单元包括被配置为接收所述测试地址信号并产生所述第一测试模式信号的至少一个信号发生单元。

18.如权利要求10所述的测试模式信号发生设备，还包括：

地址译码器，被配置为将所述传送地址信号进行译码并产生所述测试地址信号。

19.如权利要求18所述的测试模式信号发生设备，其中，所述第一测试模式信号和所述第二测试模式信号响应于所述复位信号而被禁止。

20.一种产生测试模式信号的方法，包括以下步骤：

根据测试地址信号的逻辑电平，将测试地址信号转换成具有多个脉冲的脉冲地址信号，其中根据所述测试地址信号改变所述脉冲地址信号中的脉冲数；

通过全局线传送所述脉冲地址信号；

响应于通过全局线传送的所述脉冲地址信号，产生转换的测试地址信号；和

响应于所述转换的测试地址信号，产生测试模式信号。

21.如权利要求20所述的方法，还包括以下步骤：对所述脉冲地址信号的脉冲数进行计数，并且根据计数结果改变所述转换的测试地址信号的逻辑电平。

22.如权利要求20所述的方法，还包括以下步骤：

接收所述测试地址信号并产生控制信号。

23.如权利要求22所述的方法，还包括以下步骤：

响应于根据所述控制信号产生的控制信号脉冲，对所述脉冲地址信号的脉冲数进行计数。

24.如权利要求20所述的方法，还包括以下步骤：

将所述转换的测试地址信号译码并输出。