JPS61153731A - デ−タ遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発盟はデータ処理装置におけるデータを必要とする時
間遅延させるために使用される遅延装置の改良に関する
ものである。

データ処理装置において、データの演算、分類等の装置
内処理を行うために発生タイミングの異なるデータを処
理タイミングに合わせる必要がある。そのために、ある
データは時間を遅らせたりまた、繰り返し使用されるデ
ータは一時退避させて、一定時間後再び取り出すことが
必要になる。

このような場合にデータ遅延装置が使用されている。

〔従来の技術〕

従来のデータ遅延装置としては、 （１）フリップフロップ回路を直列に接続し、タイミン
グパルスが入力する毎に各フリップフロフプの入力信号
がその出力に現れることを利用して、入力信号が接続さ
れたフリップフロップ回路の接続段数だけ時間がずれて
出力信号となるのを遅延時間として利用するもの。

（２）ＭＯＳ型半導体を用いてダイナミックシフトレジ
スタを形成したもの。

（３）クロックパルスによって歩進するカウンタ回路が
その最大カウント数毎に同じカウント値を示すことを利
用して、カウンタ回路をランダム記憶回路のアドレスバ
スに接続し、書き込んだデータを一定の時間後再び同じ
アドレスを指示したとき、読み出すことによって遅延時
間を得るようにするもの（日経エレクトロニクス１９８
３．６．２０．“私の設計”）、 等がある。

〔発明が解決しようとする問題点〕

以上の従来使用されている方法にはそれぞれ用途によっ
て不具合な点をもっている。

（１）フリップフロップ回路を用いる方法は、遅延時間
を長くしようとして遅延段数を増加させると、それに比
例してフリップフロップの数を増加させることになるが
、数十段以上の段数を構成することは実用的でない。

（２）ＭＯＳ型半導体を用いたダイナミックシフトレジ
スタでは既成段数の組合せによって、遅延段数を構成す
るものであるが、必要とする遅延段数が得られない場合
があり、しかも比較的高価で消費電力も大きい。

（３）参考文献によるランダム記憶回路を用いた方法は
回路、動作タイミングが複雑で高速動作させる場合には
、モノステーブルの時定数の調整が必要である。しかも
２個以上の独立に入出力できるランダム記憶回路素子が
必要であり、そのため回路が複雑である。

等の問題点があった。

〔問題点を解決するための手段〕

本発明は上記問題点を解決するために、ある周期で到来
する入力データについて、該周期内で読出しと書込みと
ができる一組のランダム記憶回路と、入力データ／出力
データをそれぞれラッチするラッチ回路を設け、また上
記周期で歩進するカウンタを設けたものであり、装置構
成を簡単化したものである。

〔作用〕

入力および出力のデータを一時取り込むフリップフロッ
プ回路を設けたので、ランダム記憶回路は上記１周期内
に以前に記憶したデータの読出しと、次の遅延させるべ
きデータの書込みとを行えばよく、１組のランダム記憶
回路のみで構成することができる。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。第１図は本発明の一実施例を示すブロック図で、第２
図はその各部の動作タイミング図である。

なお、構成と動作の説明を理解し易くするために、クロ
ックパルス周期の４倍の遅延時間をもつ４段（フリップ
フロップで構成するときの相当段数）遅延装置について
説明する。

第１図中、ｌは必要とする遅延段数より１だけ少ないカ
ウント数をもつカウンタ回路、ここでは３進力ウンタ回
路で、クロックパルスの反転信号ＣＬＫの立ち上がりで
歩進するものである。２はランダム記憶回路素子で、入
力と出力の分離を必要としない。ＡとＤはそれぞれアド
レスバスとデータバスの接続端子で、クロックパルスの
反転信号ＣＬＫが“Ｌ”のとき書込みサイクルとなり、
“Ｈ”のとき読み出しサイクルとなる。３と５はフリッ
プフロップ回路で、クロックパルスの立ち上がりで動作
し、それぞれ入力データとランダム記憶回路の出力デー
タを取り込む。４はスリーステート回路で、クロックパ
ルスＣＬＫの反転信号ＣＬＫが、“Ｌゞのとき、その入
力が出力となり、“Ｈ”のとき出力はその入力とは無関
係に高インピーダンスとなり、回路から切り離される。

６はノット回路で、クロックパルスＣＬＫの反転信号Ｃ
ＬＫをつくる。

第１図のように、入力用フリップフロップ回路３はトラ
イステート回路４に接続され、ランダム記憶回路２のア
ドレスバスはカウンタ回路ｌに、データバスはスリース
テート回路４の出力と出力用フリップフロップ回路５の
入力に接続されている。

第２図に示す如く、周期Ｔで変化するデータＤが入力す
ると、データＤは入力用フリップフロップ回路３に取り
込まれた後、クロックパルスの反転信号Ｃｒ玉が“Ｌ”
の時にトライステート回路４を通りランダム記憶回路２
のデータバスへ現れ、次ぎにランダム記憶回路２の書込
み読み出し信号でもあるクロックパルスの反転信号Ｃｒ
玉が“Ｈ”の時、カウンタ回路１が指示するアドレス０
へ書き込まれる。クロックパルスがカウンタ回路に入る
毎にカウンタ値が増え、このカウンタ値がランダム記憶
回路２のアドレスを示す。３つのクロックパルスがカウ
ンタ回路１に入ると、再びランダム記憶回路２のアドレ
スが０になり、クロックパルスの反転信号１１が“Ｈ”
の間だけ書き込まれていた先のデータＤがランダム記憶
回路２のデータバスから出力される０次のクロックパル
スの立ち上がりでデータＤは出力用フリップフロップ５
に取り込まれ、結局４クロツクパルスの時間後に出力さ
れる。

また、この遅延装置のセントアップ時間とアクセス時間
はランダム記憶回路２のそれぞれの時間に関係なく、フ
リップフロップ３及び５の速度に依存するので、ＴＴＬ
型半導体を用いれば、それ相当の速度に高速化すること
ができる。

尚、上記の説明では入力と出力との分離をスリーステー
ト回路にて実現したが、入力バスと出力バスとが元々独
立しているランダム記憶回路を用いる場合には、このス
リーステート回路は不要である。

以上の説明では４段のデータ遅延装置を示したがカウン
タ回路工のカウント数とランダム記憶回路２の容量を必
要な数にすれば、必要とする遅延時間をもつデータ遅延
装置を構成することが容易にできる。

〔発明の効果〕

以上、説明したように経済的で、高速に装置にセットア
ツプとアクセスができ、部品数が少なくて、必要とする
遅延時間をもつデータ遅延装置がつくれるので多重化し
たディジタルフィルタ、キャッシュメモリ等のコスト削
減、性能向上を計ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の動作を説明するブロック図
、第２図は第１図番部の動作タイミング図である。 図中、１はカウンタ回路、２はランダム記憶回路、３は
入力用フリップフロップ回路、４はトライステート回路
、５は出力用フリップフロップ回路、６はノット回路を
それぞれ示す。

Claims (1)

【特許請求の範囲】
1. ある周期毎に到来する入力データの該周期内で読出し及
   び書込み動作が可能なランダム記憶回路と、上記周期毎
   に歩進する（ｎ−１）進カウンタ（但し、ｎは３以上の
   整数）と、上記周期毎に入力データをラッチする入力用
   ラッチ回路と、上記周期毎に上記ランダム記憶回路の出
   力をラッチする出力用ラッチ回路とを備え、上記カウン
   タの値をアドレスとして上記ランダム記憶回路を読み出
   してその出力を上記出力用ラッチ回路にラッチし、次い
   で当該アドレスに上記入力用ラッチ回路の出力を書き込
   んだ後上記カウンタを歩進するようにし、該動作を上記
   周期毎に繰り返すことにより、入力データを上記周期の
   ｎ倍遅延させることを特徴とするデータ遅延装置。