JPS62124693A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
- Publication number
- JPS62124693A JPS62124693A JP60262404A JP26240485A JPS62124693A JP S62124693 A JPS62124693 A JP S62124693A JP 60262404 A JP60262404 A JP 60262404A JP 26240485 A JP26240485 A JP 26240485A JP S62124693 A JPS62124693 A JP S62124693A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- semiconductor memory
- memory element
- address
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の利用分野〕
本発明は半導体記憶素子に係り、特にメモリセルアレイ
周辺回路にラッチ回路をもうけ、このラッチ回路の制御
信号を当該半導体記憶素子のアドレス入力信号群より作
成し制御する制御回路を有する半導体記憶素子の回路構
成に関する。
周辺回路にラッチ回路をもうけ、このラッチ回路の制御
信号を当該半導体記憶素子のアドレス入力信号群より作
成し制御する制御回路を有する半導体記憶素子の回路構
成に関する。
従来の半導体記憶素子は特開昭５９−１２４０７５号公
報に記載のように、ラッチ回路の制御信号は当該半導体
記憶素子に外部力）らクロック信号を入力信号として与
えなけれｌｆ、ならず、入力信号ピンの増加とそのクロ
ック信号作成回路については配慮されていなかった。
報に記載のように、ラッチ回路の制御信号は当該半導体
記憶素子に外部力）らクロック信号を入力信号として与
えなけれｌｆ、ならず、入力信号ピンの増加とそのクロ
ック信号作成回路については配慮されていなかった。
本発明の目的は、従来の半導体記憶素子の入力アドレス
信号の変化に伴った出力信号の変イヒ点を出力ラッチ回
路とその制御回路を内蔵する事によって、当該半導体記
憶素子のメモ「ノセＪし群の各々の特性に関係なく、制
御回路しこよって発生するクロックパルスにより一定イ
ヒする回路群を内蔵した半導体記憶素子を提供すること
しこある。
信号の変化に伴った出力信号の変イヒ点を出力ラッチ回
路とその制御回路を内蔵する事によって、当該半導体記
憶素子のメモ「ノセＪし群の各々の特性に関係なく、制
御回路しこよって発生するクロックパルスにより一定イ
ヒする回路群を内蔵した半導体記憶素子を提供すること
しこある。
本発明は、アドレス入力信号の変化点を検出しこれをも
とにメモリセル群の出力信号を半導体記憶素子内部で作
成したクロックツ＜）レスでラッチする事により出力信
号の不確定時間をなくすような内部回路を有する半導体
記憶素子しこある。
とにメモリセル群の出力信号を半導体記憶素子内部で作
成したクロックツ＜）レスでラッチする事により出力信
号の不確定時間をなくすような内部回路を有する半導体
記憶素子しこある。
以下、本発明の一実施例を図面で説明する。
第１図に本発明のブロック図を示す。アドレス入力信号
群Ａ。−Ａ７の変化点を検出するアドレス・トランジシ
ョン・ディテクター２によりアドレス入力信号が変化す
るごとに第２図のタイミングチャートに示す■のアドレ
ス信号変化検出パルスを作成し、パルス・ジェネレータ
３により、前記パルスごとに反転するパルス■を作成す
る。このパルス■を選択信号とするメモリセルＡ、およ
びメモリセルＢをもうけ、かつ、この２つのメモリセル
の回路定数、配線長等をメモリ・セル・アレイ１の読出
し速度のバラツキを考慮したうえで、片側のセルを最も
高速に、片側のセルを最も低速に合わせた構成とし、も
うける。このメモリセルＡ及びメモリセルＢは互いに交
互に読出し可能な図３に示す様な構成とする、かつ、当
該半導体記憶素子に書込み動作時に互いに異なるデータ
を書込んでおく、アドレス信号の変化が生じた時にこの
メモリセルＡ、ＢをＡ、Ｈの順に読出す■とＢ、Ａの順
に読出す■の信号の排他的論理和回路６により■の出力
ラッチのセット信号を作り、メモリ・セル・アレイの読
出しデータ■をラッチして出力信号Ｄｏｕｔとする、こ
の方式により、メモリ・セル・アレイの読出しデータ■
は当該半導体記憶素子の読出しデータは、アドレス入力
信号群Ａ、−Ａ７が［相］の変化をする時に、メモリ・
セル・アレイの出力は０に示す様にメモリ・セル・アレ
イの回路定数のバラツキ、配線長等の違いより、不確定
時間、ｔＡＡ （ＭＡｘ）−ｔＡＡ（ＭＩＮ）の時間を
生じるが、前記■の出力ラッチのセラ１−信号により■
のメモリ・セル・アレイの出力信号をラッチする事によ
り、当該半導体記憶素子の出力信号は■に示す様にアド
レス確定後、一義的に定義されるｔＡＡ□で定義される
時間で出力データが変化する。
群Ａ。−Ａ７の変化点を検出するアドレス・トランジシ
ョン・ディテクター２によりアドレス入力信号が変化す
るごとに第２図のタイミングチャートに示す■のアドレ
ス信号変化検出パルスを作成し、パルス・ジェネレータ
３により、前記パルスごとに反転するパルス■を作成す
る。このパルス■を選択信号とするメモリセルＡ、およ
びメモリセルＢをもうけ、かつ、この２つのメモリセル
の回路定数、配線長等をメモリ・セル・アレイ１の読出
し速度のバラツキを考慮したうえで、片側のセルを最も
高速に、片側のセルを最も低速に合わせた構成とし、も
うける。このメモリセルＡ及びメモリセルＢは互いに交
互に読出し可能な図３に示す様な構成とする、かつ、当
該半導体記憶素子に書込み動作時に互いに異なるデータ
を書込んでおく、アドレス信号の変化が生じた時にこの
メモリセルＡ、ＢをＡ、Ｈの順に読出す■とＢ、Ａの順
に読出す■の信号の排他的論理和回路６により■の出力
ラッチのセット信号を作り、メモリ・セル・アレイの読
出しデータ■をラッチして出力信号Ｄｏｕｔとする、こ
の方式により、メモリ・セル・アレイの読出しデータ■
は当該半導体記憶素子の読出しデータは、アドレス入力
信号群Ａ、−Ａ７が［相］の変化をする時に、メモリ・
セル・アレイの出力は０に示す様にメモリ・セル・アレ
イの回路定数のバラツキ、配線長等の違いより、不確定
時間、ｔＡＡ （ＭＡｘ）−ｔＡＡ（ＭＩＮ）の時間を
生じるが、前記■の出力ラッチのセラ１−信号により■
のメモリ・セル・アレイの出力信号をラッチする事によ
り、当該半導体記憶素子の出力信号は■に示す様にアド
レス確定後、一義的に定義されるｔＡＡ□で定義される
時間で出力データが変化する。
本発明によれば、当該半導体記憶素子のメモリセルの特
性のバラッチによる出力不確定時間がなく、アドレス確
定後に出力データが確定するｔＡＡが一定となり、かつ
出力データが確定後ただちにアドレスが変化しても前記
出力データはアドレスの変化時よりｔＡＡの時間は確定
しているので当該半導体素子のサイクルタイムを短くす
る事が可能となる。
性のバラッチによる出力不確定時間がなく、アドレス確
定後に出力データが確定するｔＡＡが一定となり、かつ
出力データが確定後ただちにアドレスが変化しても前記
出力データはアドレスの変化時よりｔＡＡの時間は確定
しているので当該半導体素子のサイクルタイムを短くす
る事が可能となる。
第１図は本発明に係る一実施例のブロック図。
第２図は上記実施例のタイミングチャート、第３図は出
力ラッチ制御タイミングを作るメモリセルのブロック図
である。 １・・メモリ・セル・アレイ、２・・アドレス・トラン
ジション・ディテクター、３・・パルスジェネレーター
、４・・メモリセルＡ、５・・メモリセルＢ、６・・排
他的論理和回路、７・・出力ラッチ。
力ラッチ制御タイミングを作るメモリセルのブロック図
である。 １・・メモリ・セル・アレイ、２・・アドレス・トラン
ジション・ディテクター、３・・パルスジェネレーター
、４・・メモリセルＡ、５・・メモリセルＢ、６・・排
他的論理和回路、７・・出力ラッチ。
Claims (1)
- １、半導体記憶素子において、当該半導体記憶素子のア
ドレス入力信号群の変化点を検出する検出回路と読出し
データ信号を一時保持するラッチ回路と、このラッチ回
路用制御信号を作るメモリセルを設けたことを特徴とす
る半導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262404A JPS62124693A (ja) | 1985-11-25 | 1985-11-25 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262404A JPS62124693A (ja) | 1985-11-25 | 1985-11-25 | 半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62124693A true JPS62124693A (ja) | 1987-06-05 |
Family
ID=17375306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60262404A Pending JPS62124693A (ja) | 1985-11-25 | 1985-11-25 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62124693A (ja) |
-
1985
- 1985-11-25 JP JP60262404A patent/JPS62124693A/ja active Pending
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