JPS6240549A - デ−タ書込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 この発明は、例えば、試作ＩＣ回路が期待どおりの性能
を発揮しているか否かを確認するハードシミュレータに
用いられるハードシミュレータトレーサの内部装置に適
用されるデータ書込み方式に関するもので、ハードシミ
ュレータのデータをすい上げて格納するハードシミュレ
ータトレーサ内のメインメモリを小容量化しリアルタイ
ム処理を可能にするデータ書込み方式に関するものであ
る。

〔産業上の利用分野〕

本発明は、パーソナルコンピュータ等のハードシミュレ
ータトレーサ（Ｈ３Ｔ）に用いられるデータ書込み方式
に関し、同じデータの繰り返し回数をカウントしそれを
記憶する別個のメモリを設けることによって、メインメ
モリの負担を軽減し結果的に小容量化を可能にしかつデ
ータ処理速度を向上したデータ書込み方式に関する。

〔従来の技術及び発明が解決しようとする問題点〕第３
図に示すシステム構成図において、ハードシミュレータ
Ｈ３として、例えば試作ＩＣとしたとき、ＩＣの入力ピ
ンにはパルスパターンゼネレータＰＰＧから所定のパタ
ーンデータが入力され、そのすべてのビンからのデータ
がハードシミュレータトレーサＨ３Ｔにすい上げられ、
Ｈ３Ｔ内部のメインメモリに格納される。この場合に、
Ｈ３から連続して入力されるデータに同一データの繰り
返しがありその繰り返し回数をカウントする場合、従来
、一度Ｈ３Ｔ内のメインメモリ　（ＲＡＭ）内にとり込
んでからソフト的に処理している。

例えば、パターンデータ“ｏ、ｏ、ｏ、ｏ”から成るデ
ータが何回か連続して送られてくる場合でもすべての送
られたデータをメインメモリ内にとり込んでから同一パ
ターン“ｏ、ｏ、ｏ、ｏ”が繰り返えされる回数（この
場合には−パターンにつき４回の繰り返し）を所定のプ
ログラムによって処理している。

そのためメインメモリは全データを取り込むことになり
当然大容量化され、さらに一度格納してから繰り返し回
数をカウントすることになるためリアルタイムによる処
理ができないという問題があった。

〔問題点を解決するための手段および作用〕本発明は上
記の問題点を解消したハードシミュレータトレーサに用
いるデータ書込み方式であって、例えば前述のパターン
データ“０，０．０−。

０”については“０”で繰り返し４回の如きカウントを
行い、これをメインメモリとは別個のメモリに格納する
ことによって、その分だけメインメモリを小容量化する
ことが可能なデータ書込み方式を捉供することにあり、
その手段は、入力データをクロック信号に同期してラッ
チする第１ラッチ回路と、該第１ラッチ回路の出力を該
クロック信号に同期してラッチする第２ラッチ回路と、
該第１及び第２ラッチ回路の出力を比較して比較結果を
出力する比較回路と、該比較結果が一致のときはカウン
ト値を変えず、不一致のときはカウント値を歩進するメ
インカウンタと、該比較結果が一致のときに歩進するレ
ピートカウンタと、前記入力データを記憶するメインメ
モリと、同一入力データの繰返し数を記憶するレピート
メモリとを備え、前記比較結果が不一致のときに前記メ
インカウンタのカウント値をアドレス信号として前記入
力データを前記メインメモリへ書込み、かつ前記レビー
トカウンタのカウント値を前記レピートメモリへ書込み
その後前記レピートカウンタへ初期値をロードするよう
にしたことを特徴とする。

〔実施例〕

第１図は本発明に係るデータ書込み方式を実施する装置
のブロック図である。第１図において、１．２はラッチ
回路、３は比較回路、４はメインカウンタ、５はレビー
トカウンタ、６はメインメモリ、そして７はレピートメ
モリである。このような構成において、前述したハード
シミュレータからの連続した入力データ（ＤＡＴＡ）と
クロック信号（ＣＬ　Ｋ）がラッチ回路１に入力される
。

データはクロック信号に同期してラッチされ１クロツタ
分シフトされたデータがラッチ回路１からラッチ回路２
に入力される。従ってラッチ回路２には１クロツタ前に
ラッチ回路１にラッチされたデータが入力される。ラッ
チ回路２は次のクロック信号によって１回前のデータ、
即ち、最初から数えて２回前のデータを出力する。即ち
、ＤｎにおけるデータはＥｎにおけるデータの１回前の
データを示している。

このようにして得られたデータＤｎとＥｎは比較回路３
においてデータＤｎとＥｎが一致するが否か比較される
。比較命データ結果ＥＴＡはメインカウンタ４およびレ
ピートカウンタ５に入力される。この場合、データＤｎ
とＥｎが一致している場合にはメインカウンタ４のカウ
ント値を変えず、レビートカウンタ５を歩進（インクリ
メント）し、不一致の場合にはレピートカウンタ５をイ
ンクリメントせず回数１１”をロードし、メインヵウン
タ（アドレスカウンタ）４をインクリメントする。ここ
で、一致している場合には比較データ結果ＥＴＡはロー
レベル“Ｌ”とし、不一致の場合にはハイレベル“Ｈ”
とする。レピートカウンタ５はクロック同期形を用い、
比較データ結果ＥＴＡが“Ｌ″のときはインバータＩＶ
Ｔにより反転された“Ｈ”がその内部のロード端子ＬＤ
に入力される。この端子ＬＤが“Ｈ”のときにクロック
信号ＣＫＢが入力されるとレピートカウンタ５はインク
リメントする。比較デ・−夕結果ＥＴＡが不一致“Ｈ”
のときは端子ＬＤがＬ”となるので、この場合にはクロ
ック信号ＣＫＢが入力されるとカウンタに設定されてい
るレビート回数“１”をレピートメモリ７にロードする
。

メインカウンタ４はレピートカウンタ５と同様にクロッ
ク同期形が用いられ、その内部のイネイブルＴ端子ＥＴ
において、比較データ結果ＥＴＡが不一致“Ｈ”のとき
にクロック信号ＣＫＡが入力されるとそのアドレスカウ
ンタはインクリメントされ、−敗“Ｌ”が入力されると
クロック信号ＣＫＡの入力があってもアドレスは変化し
ない。

レピートメモリ７は前述の如くたデータのレピート回数
、即ち繰り返し回数を格納し、メインメモリ６はデータ
ＤＢを格納するメモリである。メインカウンタ４から送
られるアドレスＡＢは両方のメモリの同じアドレスを指
定する。例えば、データＤｎ、、！：Ｆ、ｎが一致“Ｌ
″のときには次に比較データ結果ＥＴＡが不一致“Ｈ”
になったときにメインメモリ６の指定のアドレスにデー
タＤＢを格納する。一方、このときレピートカウンタ５
は端子ＬＤが“Ｈ”なのでインクリメントし次にデータ
ＥＴＡが不一致“１１”になったときにレピートメモリ
７の指定のアドレス（即ち、メインメモリ６と同じアド
レス）にそのデータＤＢの繰り返し回数を゛格納する。

比較データ結果ＥＴＡが不一致となればメインカウンタ
４はインクリメントし、次のアドレスを指定する。次の
アドレスは同時にレピートメモリにも指定され、前述と
同様に、次のデータの一致検出が行われる。一致を検出
するとメインカウンタ４はカウント値をホールドしたま
ま停止し、レビートカウンタ５はインクリメントする。

次に不一致を検出したところでメインカウンタ４にホー
ルドされたデータをアドレスとしてメインメモリ６には
データＤＡＴＡが書き込まれ、レピートメモリ７にはレ
ピートカウンタ５のカウント値（即ち、繰り返しの回数
）が書き込まれる。尚、メインメモリ６およびレピート
メモリ７には後述するライトイネイブル信号（ＷＥ倍信
号により同時に上記データが書き込まれる。この場合Ｗ
Ｅ倍信号不一致を検出したときのみ出力される。

このようにして、メインメモリ６にはラッチ回路２を介
して読み込まれたパターンデータそのものが格納され、
レピートメモリ７にはこのパターンデータが何回の繰り
返しデータであるかの回数データが格納される。

メインメモリ６およびレピートメモリ７に書き込むタイ
ミングは前述の如くライトイネイブル信号ＷＥにより行
われる。信号ＷＥはクロック信号ＣＬＫと同期し、比較
データ結果ＥＴＡが“Ｈ″、即ち、不一致のときに信号
ＷＥはアクティブＨ”で出力され両方のメモリ６および
７に入力される。

第２図は上述した動作をタイミングチャートで示したも
のである。第２図において、前述と同様に、ＣＬＫはラ
ッチ回路２および３に入力されるクロック信号、Ｅｎは
１回前のデータ、Ｄｎは２回前のデータ、ＥＴＡは比較
回路３による比較データ結果、ＣＫＡはメインカウンタ
４に入力されるクロック信号、ＣＫＢはレピートカウン
タ５に入力されるクロック信号、Ｍ、Ｃ，はメインカウ
ンタ値、ＲＣはレピートカウンタ値、そして、ＷＥはラ
イトイネイブル信号である。

このタイミングチャートはシステムのリセット直後であ
り、斜線部分のデータは不定である。比較データ結果Ｅ
ＴＡは前述の如くデータＤｎとＥｎの比較結果であり、
一致のときは“Ｌ”であり不一・致のときはＨ”である
。メインカウンタ値ＭＣはメインメモリ６およびレピー
トメモリ７に対してのアドレスＡＢになっており、レビ
ートカウンタ値ＲＣは各データに対する繰り返し回数と
なっている。ライトイネイブル信号ＷＥはメインメモリ
６およびレピートメモリ７に対する書き込み信号であり
比較データ結果ＥＴＡが不一致“Ｈ”のときにクロック
信号ＣＬＫでタイミングをとっている。データＤｎおよ
びＥｎにおいて、左側の数字１，２．３・・・はデータ
番号を示し、右側の数字“１”又は“０”はデータ値を
示す。タイミングチャート中の（）内の数字はメインメ
モリおよびリピートメモリ等のＲＡＭに書き込む際に実
際に使用しているアドレスおよびデータである。また、
タイミングチャート中の各クロスポイントはインクリメ
ントするポイントを示している。

このタイミングチャートを用いて各信号の状態をさらに
例をあげて詳しく説明する。第１図に示す比較回路３に
おいて、例えば、データ１とデータ２が比較され、共に
データ値“ｌ”であるから一致“Ｌ”を出力する。さら
に、データ２とデータ３を比較するとデータ２はデータ
値“１”、データ３はデータ値“０”であるから不一致
“Ｈ”を出力する。前述の如く一致“Ｌ”のときはメイ
ンカウンタ４はインクリメントせずメインカウンタ値Ｍ
Ｃはそのままの状態を保持するが、レビート′カウンタ
５は一致によりインクリメントするので、−回の一致に
よってレピートカウンタ値ＲＣは１から２に１回インク
リメントする。この場合、クロック信号ＣＫＡはクロッ
ク信号ＣＫＢに対して図に示すように最初に１パルス遅
れて供給される。逆に、クロック信号ＣＫＢは１パルス
進んで供給されるが、これは、リセット直後においては
レピートカウンタ値は“Ｏ″なので、クロック信号ＣＫ
Ｂの最初の１パルスによってレピートカウンタ値ＲＣを
１にするためである。即ち、レビートデータには０回は
書き込まないので１から回数カウントするからである。

次に２回の一致があった場合について説明する。

比較データ結果ＥＴＡの３−４および４−５はデータ３
，４および５がいずれもデータ値“０”であるため、比
較データ結果ＥＴＡは一致“Ｌ”を出力する。このとき
は、前述のように、メインカウンタ値ＭＣはインクリメ
ントせずに１の状態を保持するが、レピートカウンタ値
ＲＣは２回のインクリメントがあり１から２および２か
ら３と変化する。

マタ、両メモリ６．７への書き込みはライトイネイブル
信号ＷＥによって行われるが、比較データ結果ＥＴＡの
不一致″Ｈ”のとき、即ち、比較データ結果ＥＴＡが２
−３のときと５−６のときに書き込みが行われる０本タ
イミングチャートの例では、比較データ結果ＥＴＡが２
−３のときはアドレス“０”でレビート回数２が、比較
データ結果ＥＴＡが５−６のときはアドレス“１”でレ
ビート回数３が書き込まれる。前述の如くライトイネイ
ブル信号ＷＥの立上げは比較データ結果ＥＴＡが“Ｈ”
のとき、即ち不一致のとき出力される。即ち、不一致“
Ｈ”のときにはメインカウンタ値はインクリメントする
ので、インクリメントする直前において、例えば、比較
データ結果ＥＴＡの２−３における不一致ではメインカ
ウンタ値Ｍ、Ｃ，がＯから１にインクリメントするので
その直前に、またデータＥＴＡの５−６における不一致
ではメインカウンタ値Ｍ、Ｃ，がｌから２にインクリメ
ントするのでその直前に、それぞれライトイネイブル信
号ＷＥは立上がる。

第３図は本発明の一適用例としてのハードシミュレータ
およびハードシミュレータトレーサとコンピュータから
成るシステム構成図である。第３図において、Ｈ３はハ
ードシミュレータＰＰＧはパルスパターンゼネレータ、
Ｈ８Ｔはハードシミュレータトレーサ、ＣＯＭはパーソ
ナルコンピュータ、ＤＩＳＫは外部記憶装置を示す。本
発明に係るデータ書込み方式はハードシミュレータトレ
ーサＨ３Ｔのパターンデータ入力部に設けられる装置に
おいて実施されるハードシミュレータ内のパルスパター
ンゼネレータＰＰＧにはパーソナルコンピュータＣＯＭ
から基本パルスパターンが入力され、ＰＰＧからは所定
のパルスパターンがＨ８に入力される。ＰＰＧからの所
定のパルスパターンに対して期待どおりの出力がＩＣデ
バイスから得られたか否かはＨ３Ｔにより変換された出
力をコンピュータＣＯＭでチェックすることにより行わ
れる。

〔発明の効果〕

本発明のデータ書込み方式によれば、ハードシミュレー
タトレーサ内のメインメモリを小容量化することができ
、かつリアルタイムにデータ処理することが可能である
。

【図面の簡単な説明】

第１図は本発明に係るデータ書込み方式を実施する装置
のブロック図、 第２図は第１図装置の各点における信号タイミングチャ
ート、および 第３図はシステム構成図である。 （符号の説明） １．２・・・ラッチ回路、 ３・・・比較回路、 ４・・・メインカウンタ、 ５・・・レビートカウンタ、 ６・・・メインメモリ、 ７・・・レピートメモリ。

Claims (1)

【特許請求の範囲】
1. １、入力データをクロック信号に同期してラッチする第
   １ラッチ回路と、該第１ラッチ回路の出力を該クロック
   信号に同期してラッチする第２ラッチ回路と、該第１及
   び第２ラッチ回路の出力を比較して比較結果を出力する
   比較回路と、該比較結果が一致のときはカウント値を変
   えず、不一致のときはカウント値を歩進するメインカウ
   ンタと、該比較結果が一致のときに歩進するレピートカ
   ウンタと、前記入力データを記憶するメインメモリと、
   同一入力データの繰返し数を記憶するレピートメモリと
   を備え、前記比較結果が不一致のときに前記メインカウ
   ンタのカウント値をアドレス信号として前記入力データ
   を前記メインメモリへ書込み、かつ前記レピートカウン
   タのカウント値を前記レピートメモリへ書込みその後前
   記レピートカウンタへ初期値をロードするようにしたこ
   とを特徴とするデータ書込み方式。