DE19603469C2 - Taktsignal-Modellierungsschaltung - Google Patents

Taktsignal-Modellierungsschaltung

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DE19603469C2 DE19603469A DE19603469A DE19603469C2 DE 19603469 C2 DE19603469 C2 DE 19603469C2 DE 19603469 A DE19603469 A DE 19603469A DE 19603469 A DE19603469 A DE 19603469A DE 19603469 C2 DE19603469 C2 DE 19603469C2
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Description

Die Erfindung betrifft eine Taktsignal-Modellierungsschaltung gemäß dem Oberbegriff des Patentanspruchs 1. Eine solche Schaltung ist aus der JP-6-177723 A In: Patents Abstr. of Japan, Sect. E. Vol. 18 (1994), Nr. 509 (E-1610) bekannt.
Beschreibung der herkömmlichen Technik
Vor kurzem sind Speicherbausteine entwickelt worden, die bei hoher Geschwindigkeit arbeiten. Damit jedoch eine bestimmte Schaltung ein internes Taktsignal erzeugen kann, ist es nötig, daß sie ein externes Taktsignal empfängt und einen bestimmten Verzögerungsprozeß besitzt. Da der Verzögerungsprozeß in dieser Hinsicht seine Grenze hat, besteht eine bestimmte Grenze bei Verringern der Taktzugriffszeit, bis das externe Taktsignal empfangen wird und die in einem Speicher gespeicherten Daten ausgegeben werden.
Deshalb wird im allgemeinen eine PLL oder DLL dazu verwendet, die Taktzugriffszeit zu verringern, so daß die Verzögerung zwischen dem externen Taktsignal und dem internen Taktsignal verringert werden kann, und es ist möglich, das interne Taktsignal schneller als das des externen Taktsignals zu erzeugen.
Ein Verfahren zum Verringern einer Taktzugriffszeit unter Verwendung der PLL und der DLL erfordert jedoch Hunderte von Taktzyklen und die PLL und DLL sollten auch in einem Bereitschaftszustand betrieben werden, so daß ungünstigerweise ein höherer Stromverbrauch erforderlich ist.
Wenn zusätzlich die PLL oder die DLL abgeschaltet wird, um den Stromverbrauch in einem Selbstauffrischungsbetrieb, der nicht auf einen Baustein zugreift, zu verringern, ist es, um wieder auf den Baustein zuzugreifen, erforderlich, die Ausführung des Selbstauffrischungsbetriebs zu beenden, und die PLL und die DLL sollten betrieben werden, so daß es schwierig ist, ein externes Taktsignal und ein internes Taktsignal während Hunderten von Zyklen zu koppeln.
Es ist ein Ziel der vorliegenden Erfindung, eine Taktsignal-Modellierungsschaltung bereitzustellen, die in der Lage ist, ein internes Taktsignal in einem externen Taktsignal schneller zu erzeugen, ohne einen Phasenregelkreis und einen Verzögerungsregelkreis zu verwenden.
Um die obigen Ziele zu erreichen, wird eine Taktsignal- Modellierungsschaltung bereitgestellt, die die Merkmale des Patentanspruches 1 aufweist.
Vorteilhafte Ausgestaltungen der Taktsignal- Modellierungsschaltung sind in den abhängigen Ansprüchen beschrieben.
Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigt:
Fig. 1 ein Schaltungsdiagramm einer Taktsignal- Modellierungsschaltung einer ersten Ausführungsform,
Fig. 2A bis 2H Diagramme, die einen Zeitablauf bestimmter Signale zeigen,
Fig. 3 ein Schaltungsdiagramm einer Taktsignal- Modellierungsschaltung einer zweiten Ausführungsform,
Fig. 4 ein Schaltungsdiagramm einer Taktsignal- Modellierungsschaltung einer dritten Ausführungsform.
Die Fig. 1 bis 3 zeigen verschiedene Varianten von Taktsignal-Modellierungsschaltungen, wobei die Fig. 4 das im Anspruch 1 beschriebene Ausführungsbeispiel mit allen Einzelheiten darstellt, während die Fig. 1 bis 3 teilweise Erläuterungen dieses Ausführungsbeispieles und insbesondere der abhängigen Ansprüche beinhalten.
Fig. 1 zeigt eine Taktsignal-Modellierungsschaltung einer ersten Ausführungsform, die eine Verzögerungseinheit 10 zum Empfangen eines externen Taktsignals CLK_IN und zum Ausgeben von Verzögerungstaktsignalen CLK_D1-CLK_DN, eine Abtasteinheit 20 zum Empfangen der Verzögerungstaktsignale CLK_D1-CLK_DN und zum Abtasten gemäß einem externen Taktsignal CLK_IN, eine Vergleichseinheit 30 zum Empfangen der Ausgabe der Abtasteinheit 20 und zum aufeinanderfolgenden Vergleichen, und eine Ausgabeeinheit 40 zum Empfangen der Verzögerungstaktsignale CLK_D1-CLK_DN und zum Ausgeben eines internen Taktsignals gemäß einem Ausgangssignal der Vergleichseinheit 30 enthält.
Die Verzögerungseinheit 10 enthält eine Vielzahl von Verzögerungsanschlüssen D1-Dn, von denen jeder aus zwei Invertern I1 und I2 besteht, und die Abtastschaltung enthält Flipflops FF1-FFn, von denen jeder das von der Verzögerungseinheit ausgegebene Verzögerungstaktsignal empfängt und gemäß einem externen Taktsignal CLK_IN abtastet und ein nicht-invertiertes Ausgabesignal Qn ausgibt, wobei n gleich 1, 2, 3, . . ., n ist.
Die Vergleichseinheit 30 enthält Vergleichseinheiten C1-Cn, wobei jede Vergleichseinheit Cn einen Inverter 31 zum Empfangen eines Ausgabesignals Qn des Flipflops FFn und zum Ausgeben eines invertierten Werts und ein NOR-Gatter 32 zur NOR-Verknüpfung der Ausgabe des Inverters 31 und der Ausgabe des Flipflop FFn+1 enthält.
Die Ausgabeeinheit 40 enthält Ausgabe-Auswahleinheiten OS0-OSn, von denen jede ein Durchlaßgatter 41 zum Empfangen eines externen Taktsignals CLK_IN und zum Ausgeben gemäß einem Schaltsignal SWS und ein parallel zum Durchlaßgatter 41 geschaltetes und durch eine Massespannung immer angeschaltetes Durchlaßgatter 42 enthält. Zusätzlich enthält jede Ausgabe- Auswahleinheit OSn das Durchlaßgatter 41 zum Durchlassen eines gemäß einem von der Vergleichseinheit Cn ausgegebenen Vergleichssignal CSn vom Verzögerungsanschluß Dn ausgegebenen Verzögerungstaktsignals CLK_Dn und das parallel zum Durchlaßgatter geschaltete Durchlaßgatter 42 wird gemäß einem von der Vergleichseinheit Cn ausgegebenen Vergleichssignal CSn leitend.
Die Arbeitsweise der Taktsignal-Modellierungsschaltung der ersten Ausführungsform wird nun mit Bezug auf die beigefügten Zeichnungen erklärt.
Wenn ein externes Taktsignal CLK_IN eingegeben wird, verzögert jeder der Verzögerungsanschlüsse D1-Dn das externe Taktsignal CLK_IN und gibt die Verzögerungstaktsignale CLK_D1-CLK_Dn an die Abtasteinheit 20 und die Ausgabeeinheit 40 aus.
Danach tasten die Flipflops FF1-FFn der Abtasteinheit 20 bei einer ansteigenden Flanke des externen Taktsignals CLK_IN die Verzögerungstaktsignale CLK_D1-CLK_Dn ab und geben nicht invertierte Ausgangssignale Q1-Qn aus und die Vergleichseinheiten C1-Cn der Vergleichseinheit 30 vergleichen der Reihe nach jedes Paar aufeinanderfolgender Ausgangssignale Q1-Qn und geben Vergleichssignale CS1-CSn aus.
Deshalb gibt die Ausgabeeinheit 40 ein Taktsignal als ein internes Taktsignal unter den von den Verzögerungsanschlüssen D1-Dn ausgegebenen Verzögerungstaktsignalen CLK_D1-CLK_Dn aus.
Das bedeutet, wenn wie in Fig. 2A gezeigt das externe Taktsignal CLK_IN eingegeben wird, verzögern die Verzögerungsanschlüsse D1-Dn in Zusammenarbeit mit zwei Invertern I1 und I2 das externe Taktsignal CLK_IN und geben wie in Fig. 2B bis 2G gezeigt Verzögerungstaktsignale CLK_D1-CLK_Dn aus.
Danach empfängt das Flipflop FF1 der Abtasteinheit 20 das Verzögerungstaktsignal CLK_D1 und tastet das Signal bei einer ansteigenden Flanke des externen Taktsignals CLK_IN ab und gibt ein Signal Q1 mit dem Pegel low aus, und das Flipflop FF2 tastet das Verzögerungstaktsignal CLK_D2 ab und gibt ein Signal Q2 mit dem Pegel low aus.
Zusätzlich tastet das Flipflop FF3 das Verzögerungstaktsignal CLK_D3 bei einer ansteigenden Flanke des externen Taktsignals CLK_IN ab und gibt ein Signal Q3 mit dem Pegel high aus, und das Flipflop FF4 tastet das Verzögerungstaktsignal CLK_D4 ab und gibt ein Signal Q4 mit dem Pegel high aus und das fünfte und sechste Flipflop FF5 und FF6 geben jeweils nach dem oben erwähnten Verfahren Signale Q5 und Q6 mit dem Pegel low an die Vergleichseinheit 30 aus.
Zusätzlich wird der Betrieb der Flipflops FF7-FFn nach dem oben erläuterten Verfahren durchgeführt.
Danach wird das vom Flipflop FF1 ausgegebene Signal Q1 mit dem Pegel low durch einen Inverter 31 der Vergleichseinheit C1 invertiert und das NOR-Gatter 32 NOR-verknüpft das invertierte Signal und das vom Flipflop FF2 ausgegebene Signal Q2 mit dem Pegel low und gibt ein Vergleichssignal CS1 mit dem Pegel low aus.
Zusätzlich empfängt die Vergleichseinheit C2 ein vom Flipflop FF2 ausgegebenes Signal Q2 mit dem Pegel low und ein vom Flipflop FF3 ausgegebenes Signal Q3 mit dem Pegel high logisch und gibt ein Vergleichssignal CS2 mit dem Pegel low aus und die Vergleichseinheit C3 empfängt ein vom Flipflop FF3 ausgegebenes Signal Q3 mit dem Pegel high und ein vom Flipflop FF4 ausgegebenes Signal Q4 mit dem Pegel high logisch und gibt ein Vergleichssignal CS3 mit dem Pegel low aus und die Vergleichseinheit C4 empfängt ein vom Flipflop FF4 ausgegebenes Signal Q4 mit dem Pegel high und ein vom Flipflop FF5 ausgegebenes Signal Q5 mit dem Pegel low logisch und gibt ein Vergleichssignal CS4 mit dem Pegel high aus und die übrigen Vergleichseinheiten C5-Cn arbeiten nach dem oben erwähnten Verfahren.
Zu diesem Zeitpunkt wird das Durchlaßgatter 41 der Ausgabe- Auswahleinheiten OS1-OS3 gemäß den von den Vergleichseinheiten C1-C3 ausgegebenen Vergleichssignalen CS1-CS3 mit dem Pegel low abgeschaltet und das Durchlaßgatter 42 wird angeschaltet und das Durchlaßgatter 42 der Ausgabe-Auswahleinheit OS4 wird gemäß einem von der Vergleichseinheit C4 ausgegebenen Vergleichssignal CS4 mit dem Pegel high abgeschaltet und das Durchlaßgatter 41 wird eingeschaltet.
Da deshalb das vom Verzögerungsanschluß D4 der Verzögerungseinheit 10 ausgegebene Verzögerungstaktsignal CLK_D4 durch das Durchlaßgatter 41 der Ausgabe-Auswahleinheit OS4 an den Ausgangsanschluß CLK_OUT ausgegeben wird, kann wie in Fig. 2H gezeigt ein internes Taktsignal CLK_OUT erhalten werden, das etwas schneller als das des externen Taktsignals CLK_IN ist.
Wenn das externe Taktsignal CLK_IN als ein internes Taktsignal verwendet wird, wird in die Ausgabe-Auswahleinheit OS0 ein Schaltsignal SWS mit dem Pegel high eingegeben, und das Durchlaßgatter 41 der Ausgabe-Auswahleinheit OS0 wird angeschaltet und ein externes Taktsignal CLK_IN wird an den Ausgabeanschluß CLK_OUT ausgegeben. Wenn ein Taktsignal der von den Verzögerungsanschlüssen D1-D3 ausgegebenen Verzögerungstaktsignale CLK_D1-CLK_D3 als ein internes Taktsignal verwendet wird, wird das eingegebene externe Taktsignal CLK_IN variiert und die von den Vergleichseinheiten C1-Cn ausgegebenen Vergleichssignale CS1-CS3 werden eingestellt und die Verzögerungstaktsignale CLK_D1-CLK_D3 werden selektiv ausgegeben.
Fig. 3 zeigt eine Taktsignal-Modellierungsschaltung einer zweiten Ausführungsform, die eine Verzögerungseinheit 50 zum Verzögern eines externen Taktsignals CLK_IN um eine vorbestimmte Zeit und zum Ausgeben verzögerter Taktsignale CLK_D1-CLK_Dn, eine Abtasteinheit 60 zum Empfangen der Verzögerungstaktsignale CLK_D1-CLK_Dn und zum Abtasten gemäß einem externen Taktsignal CLK_IN, eine Vergleichseinheit 70 zum Empfangen und Vergleichen von Ausgaben Q1-Qn der Abtasteinheit 60 und zum Ausgeben von Vergleichssignalen CS1-CSn und eine Ausgabeeinheit 80 zum Empfangen der von der Verzögerungseinheit 50 ausgegebenen Verzögerungstaktsignale CLK_D1-CLK_Dn und zum Ausgeben von Vergleichssignalen CS1-CSn der Verzögerungseinheit 70 und eines internen Taktsignals gemäß einem externen Schaltsignal SWS enthält.
Die Verzögerungseinheit 50 enthält eine Vielzahl von Verzögerungsanschlüssen Dn, von denen jeder aus einem Inverter 51 besteht, und die Abtasteinheit 60 enthält eine Vielzahl von Flipflops FF1-FFn, von denen jedes ein von der Verzögerungseinheit Dn ausgegebenes Verzögerungstaktsignal CLK_Dn empfängt, bei einer ansteigenden Flanke das externe Taktsignal CLK_IN abtastet, die Ausgabe von einem ungeradzahliges Flipflop FF2n-1 invertiert und ein geradzahligen Flipflop FF2n nicht invertiert.
Der Aufbau der Vergleichseinheit 70 ist zusätzlich derselbe wie bei der in Fig. 1 gezeigten Vergleichseinheit 30. Die Ausgabeeinheit 80 enthält Ausgabe-Auswahleinheiten OS0-OSn. Die Ausgabe-Auswahleinheit OS0 enthält einen Puffer 81 zum Puffern eines externen Taktsignals CLK_IN, einen mit einem Ausgabe- Freigabeanschluß und einer Massespannung Vss verbundenen Schalter SW1 zum Umschalten gemäß einem externen Steuersignal und einen mit einem Ausgabe-Freigabeanschluß des Puffers 81 und dem Ausgangsanschluß der Vergleichseinheit C1 verbundenen Schalter SW2 zum Umschalten gemäß einem externen Steuersignal.
Zusätzlich enthalten die Ausgabe-Auswahleinheiten OS1-OSn einen Inverter 82 zum Invertieren der Ausgabe des Verzögerungsanschlusses D2n-1 und einen mit dem Ausgabe-Frei­ gabeanschluß des Inverters 82 und dem Ausgabeanschluß der Vergleichseinheit C2n-1 verbundenen Schalter SW1, wobei die Ausgabe-Auswahleinheit OS2n-1 einen mit dem Ausgabe-Frei­ gabeanschluß des Inverters 82 und dem Ausgangsanschluß der Vergleichseinheit C2n verbundenen Schalter SW2 zum Ausgeben eines Vergleichssignals CS2n gemäß einem Schaltsignal SWS, einen Puffer 81 zum Puffern der Ausgabe der Verzögerungseinheit D2n, einen mit dem Ausgabe-Freigabeanschluß des Puffers 81 und dem Ausgabeanschluß der Vergleichseinheit C2n verbundenen Schalter SW1 zum Ausgeben eines Vergleichssignals CS2n gemäß einem Schaltsignal SWS besitzt und eine Ausgabe-Auswahleinheit OS2n einen mit dem Ausgabe-Freigabeanschluß des Puffers 81 und dem Ausgabeanschluß der Vergleichseinheit C2n+1 gemäß einem Umschaltsignal SWS verbundenen Schalter SW2 besitzt.
Die Arbeitsweise der Taktsignal-Modellierungsschaltung der zweiten Ausführungsform wird nun mit Bezug auf die beigefügten Zeichnungen erläutert.
Wenn ein externes Taktsignal CLK_IN eingegeben wird, verzögern die Verzögerungsanschlüsse D1-Dn der Verzögerungseinheit 50 das externe Taktsignal CLK_IN und geben das Verzögerungstaktsignal CLK_D2N-1 und das Verzögerungstaktsignal CLK_D2n an die Abtasteinheit 60 und die Ausgabeeinheit 80 aus.
Danach empfangen die Flipflops FF1-FFn der Abtasteinheit 60 das Verzögerungstaktsignal /CLK_D2n-1 und das Verzögerungstaktsignal CLK_D2n und tasten bei einer ansteigenden Flanke des externen Taktsignals CLK_IN ab und geben das Ausgangssignal /Q2n-1 und das Ausgangssignal Q2n an den invertierten Anschluß /Q und an den nicht invertierten Anschluß Q aus und die Vergleichseinheiten C1-Cn der Vergleichseinheit 70 vergleichen der Reihe nach das Ausgangssignal /Q2n-1 und das Ausgangssignal Q2n.
Deshalb empfangen die Ausgabe-Auswahleinheiten OS1-OSn der Ausgabeeinheit 80 das von den Verzögerungsanschlüssen D1-Dn ausgegebene Verzögerungstaktsignal /CLK_D2n-1 und das Verzögerungstaktsignal CLK_D2n und geben gemäß einem von den Schaltern SW1 und SW2 ausgegebenen Vergleichssignal CS2n-1 und einem Vergleichssignal CS2n ein Taktsignal als ein internes Taktsignal aus.
Das bedeutet, wenn von der Vergleichseinheit C2 ein Vergleichssignal CS2 mit dem Pegel high ausgegeben wird und wenn der Schalter SW1 der Ausgabe-Auswahleinheit OS2 gemäß einem Schaltsignal SWS ausgewählt ist, wird die Ausgabe des Puffers 81 freigegeben und das vom Verzögerungsanschluß D2 ausgegebene Verzögerungstaktsignal CLK_D2 wird durch den Schalter SW2 der Ausgabe-Auswahleinheit OS1 ausgewählt und die Ausgabe des Puffers 82 wird gemäß einem Vergleichssignal C2 mit dem Pegel high freigegeben und das vom Verzögerungsanschluß D1 ausgegebene Verzögerungstaktsignal /CLK_D1 wird durch den Inverter 82 invertiert und an den Ausgabeanschluß CLK_OUT ausgegeben.
Falls zusätzlich das externe Taktsignal CLK_IN direkt an das interne Taktsignal ausgegeben wird, wird, wenn von der Vergleichseinheit C1 ein Vergleichssignal CS1 mit dem Pegel high ausgegeben wird, der Schalter SW2 der Ausgabe-Auswahleinheit OS0 auf das Schaltsignal SWS hin angeschaltet und der Ausgang des Puffers 81 wird freigegeben und das externe Taktsignal CLK_IN wird durch den Puffer 91 an den Ausgabeanschluß CLK_OUT ausgegeben.
Wenn deshalb in der zweiten Ausführungsform von den Vergleichseinheiten C1-Cn der Vergleichseinheit 70 Vergleichssignale CS1-CSn mit dem Pegel high ausgegeben werden, werden die Schalter SW1 und SW2 der Ausgabe-Auswahleinheiten OS1-OSn gesteuert und die Verzögerungstaktsignale CLK_D1-CLK_Dn langsamer oder schneller ausgegeben als das des externen Taktsignals CLK_IN ausgegeben werden kann.
Fig. 4 zeigt eine Taktsignal-Modellierungsschaltung einer dritten Ausführungsform. Hier ist die Verzögerungseinheit 50 der zweiten Ausführungsform durch eine Verzögerungseinheit 90 ersetzt, die in der Lage ist, einen Betrieb eines bestimmten Verzögerungsanschlusses anzuhalten.
Wie darin gezeigt, wird die Verzögerungseinheit 90 bereitgestellt. Sie enthält eine Vielzahl von ungeradzahligen Verzögerungsanschlüssen D2n-1 von denen jeder aus einem NAND-Gat­ ter besteht, einer Vielzahl von geradzahligen Verzögerungsanschlüssen D2n, von denen jeder aus einem NOR-Gat­ ter besteht. Die ungeradzahligen Verzögerungsanschlüsse D1 und D3 der Verzögerungsanschlüsse D1-D4 empfangen durch eines von deren Enden eine Spannung Vcc und die geradzahligen Verzögerungsanschlüsse D2 und D4 empfangen über eines von deren Enden eine Massespannung Vss und die ungeradzahligen Verzögerungsanschlüsse der Verzögerungsanschlüsse D5-Dn sind mit dem Inverter 93 verbunden, der das Vergleichssignal CS2n-1 der Vergleichseinheit 30 invertiert und die geradzahligen Verzögerungsanschlüsse empfangen über deren eines Ende das Vergleichssignal CS2n der Vergleichseinheit.
Die Arbeitsweise der dritten Ausführungsform wird nun mit Bezug auf die beigefügten Zeichnungen erläutert.
Wenn ein externes Taktsignal CLK_IN eingegeben wird, verzögern die Verzögerungsanschlüsse der Verzögerungseinheit 90 ein externes Taktsignal CLK_IN durch das NAND-Gatter 91 und das NOR-Gatter 92 und geben jeweils die Verzögerungstaktsignale /CLK_D2n-1, CLK_D2n, . . . an die Abtasteinheit 60 und die Ausgabeeinheit 80 aus.
Danach empfangen die Flipflops FF1-FFn der Abtasteinheit 60 die Verzögerungstaktsignale /CLK_D2n-1, CLK_D2n, . . . und tasten bei einer ansteigenden Flanke des externen Taktsignal CLK_IN ab und geben die Ausgangssignale /Q2n-1 und Q2n aus und die Vergleichseinheiten C1-Cn der Vergleichseinheit 70 vergleichen der Reihe nach das Ausgangssignal /Q2n-1 und das Ausgangssignal Q2n und geben jeweils die Vergleichssignale CS1-CSn an die Ausgabeeinheit 80 und die Verzögerungsanschlüsse D5-Dn aus. Deshalb empfängt die Ausgabeeinheit 80 die Verzögerungstaktsignale /CLK_D2n-1, CLK_D2n, . . . und gibt gemäß Vergleichssignalen CS1-CSn und einem Schaltsignal SWS der Vergleichseinheit 70 ein Taktsignal als ein internes Taktsignal aus und die Verzögerungsanschlüsse D5-Dn der Verzögerungseinheit 90 geben gemäß den von der Vergleichseinheit 70 ausgegebenen Vergleichssignalen CS1-CSn ein Signal mit dem Pegel high oder low aus.
Das bedeutet, wenn von der Vergleichseinheit C1 ein Vergleichssignal CS1 mit dem Pegel high ausgegeben wird, wird der Schalter SW2 der Ausgabe-Auswahleinheit OS0 oder der Schalter SW1 der Ausgabe-Auswahleinheit OS1 gemäß einem Schaltsignal SWS angeschaltet und ein vom externen Taktsignal CLK_IN oder vom Verzögerungsanschluß D1 ausgegebenes Verzögerungstaktsignal CLK_D1 wird als ein internes Taktsignal ausgegeben und das von der Vergleichseinheit C1 ausgegebene Vergleichssignal CS1 mit dem Pegel high wird in die Verzögerungseinheit D5 eingegeben und durch den Inverter 93 invertiert und in einen Anschluß des NAND-Gatters eingegeben und der Ausgang des NAND-Gatters 91 wird auf dem Pegel high festgehalten.
Zu diesem Zeitpunkt wirken die Ausgänge der Verzögerungsanschlüsse D2-D4 gemäß Vergleichssignalen CS2-CS4 und einem Schaltsignal SWS und die Verzögerungsanschlüsse D5-Dn werden gemäß den Vergleichssignalen CS2-CS5 auf dem Pegel high oder dem Pegel low festgehalten, so daß es möglich ist, beim Aktivieren der Verzögerungsanschlüsse D5-Dn während eines aktiven Betriebs den Verbrauch an elektrischer Leistung zu verringern.
Wie oben beschrieben, ist die Taktsignal-Modellie­ rungsschaltung der vorliegenden Erfindung darauf gerichtet, ein internes Taktsignal, das soviel wie ein bestimmter Verzögerungsanschluß schneller oder langsamer ausgegeben wird als ein externes Taktsignal, durch Verzögern und Abtasten des externen Taktsignals, aufeinanderfolgendes Vergleichen des abgetasteten Signals und Steuern der Ausgabe des Vergleichssignals, auszugeben, so daß es möglich ist, den Verbrauch an elektrischer Leistung während eines aktiven Betriebs durch Festhalten des Verzögerungsanschlusses nach einem ausgewählten Verzögerungsanschluß auf einem Pegel high oder einem Pegel low zu verringern.

Claims (4)

1. Taktsignal-Modellierungsschaltung, umfassend:
  • - eine Verzögerungsschaltung (10; 90) mit n hintereinandergeschalteten Verzögerungselementen (D1 . . . Dn), der ein externes Taktsignal (CLOCK_IN) zugeführt wird, wobei nach jedem Verzögerungselement ein verzögertes Ausgangssignal (CLOCK_D1 . . . CLOCK_Dn) abgegriffen werden kann,
  • - eine Abtastschaltung (20, 60), die von dem externen Taktsignal getaktet wird und der die verzögerten Ausgangssignale (CLOCK_D1 . . . CLOCK_Dn) zugeführt werden,
  • - eine Vergleichsschaltung (30, 70) mit n-1 Vergleichselementen (C1 . . . Cn-1), wobei einem Vergleichselement (i) die Ausgangssignale (Qi und Qi+1) der Abtastschaltung zugeführt werden, und
  • - eine Ausgabeschaltung (40, 80), der zum einen die von den Verzögerungselementen abgegebenen verzögerten Ausgangssignale (CLOCK_D1 . . . CLOCK_Dn) zugeführt werden und zum anderen die Ausgangssignale (CS1-CSn-1) der Vergleichsschaltung, und die ein internes Taktsignal (CLOCK_OUT) gemäß einem Ausgangssignal (CS1 . . . CSn) der Vergleichseinheit und einem von außen angelegten Schaltsignal (SWS) abgibt,
    dadurch gekennzeichnet, daß jedes ungeradzahlige Verzögerungselement (D1 . . . Dn) ein NAND-Gat­ ter und jedes geradzahlige Verzögerungselement ein NOR-Gatter enthält und jeweils dem einen Gattereingang das verzögerte Ausgangssignal des vorangehenden Verzögerungselementes zugeführt wird und dem anderen Gattereingang jeweils ein Ausgangssignal (CS) der Vergleichsschaltung derart zugeführt wird, daß das jeweilige Signal CSi dem Gattereingang des jeweils geradzahligen Verzögerungselementes Di+4 direkt und dem jeweils ungeradzahligen Verzögerungselement Di+4 invertiert zugeführt werden.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß jedes Vergleichselement einen Inverter (71) zum Invertieren des Ausgangssignals eines Flipflop und ein NOR-Gatter (72) zum NOR-Verknüpfen des Ausgangssignals des Flipflop enthält.
3. Schaltung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Ausgabeschaltung eine erste Ausgabe-Auswahleinheit (OS0) zum direkten Ausgeben eines externen Taktsignals und eine Vielzahl von weiteren Auswahleinheiten (OS1 . . . OSn-1) zum Ausgeben eines Verzögerungstaktsignals enthält.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß jede Auswahleinheit folgendes enthält:
ein erstes Durchlaßgatter (41) zum Empfangen des externen Taktsignals oder eines von der Verzögerungseinheit ausgegebenen Verzögerungstaktsignals und zum Durchlassen gemäß einem von der Vergleichseinheit ausgegebenen Vergleichssignal; und
ein parallel zum ersten Durchlaßgatter geschaltetes zweites Durchlaßgatter (42), das gemäß einem von der Vergleichseinheit ausgegebenen Vergleichssignal leitend wird.
DE19603469A 1995-12-18 1996-01-31 Taktsignal-Modellierungsschaltung Expired - Lifetime DE19603469C2 (de)

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