JPS62165433A - 同期型カウンタ回路 - Google Patents
同期型カウンタ回路Info
- Publication number
- JPS62165433A JPS62165433A JP61008222A JP822286A JPS62165433A JP S62165433 A JPS62165433 A JP S62165433A JP 61008222 A JP61008222 A JP 61008222A JP 822286 A JP822286 A JP 822286A JP S62165433 A JPS62165433 A JP S62165433A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- carry
- stage
- counter
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は論理回路により構成される同期型カウンタ回路
に関するものである。
に関するものである。
従来の技術
従来の同期型カウンタ回路としては、順次桁上げ回路に
よるものと、桁上げ先見回路によるものがある。
よるものと、桁上げ先見回路によるものがある。
順次桁上げ信号を用いるカウンタは、第４図に示すよう
な回路を複数個朗用して構成する。この回路構成は多段
構成にしても同一回路の繰り返しになるために、単純な
回路構成となり、設計や集積化が容易になる利点を有す
る。しかし桁上げ信号が各段を順次繰り上げするために
、信号の伝搬が遅くなり、高速カウンタとして用いるに
は問題がある。
な回路を複数個朗用して構成する。この回路構成は多段
構成にしても同一回路の繰り返しになるために、単純な
回路構成となり、設計や集積化が容易になる利点を有す
る。しかし桁上げ信号が各段を順次繰り上げするために
、信号の伝搬が遅くなり、高速カウンタとして用いるに
は問題がある。
桁上げ先見回路を用いるカウンタは、第６図に示すよう
な回路によって構成される。この回路構成は多段構成に
しても各段の桁上は信号は、先見回路により構成される
ため、第６図の例のようにに段目は次段に対してに入力
のＨＡＮＤ回路とインバータの２ゲートで発生させる。
な回路によって構成される。この回路構成は多段構成に
しても各段の桁上は信号は、先見回路により構成される
ため、第６図の例のようにに段目は次段に対してに入力
のＨＡＮＤ回路とインバータの２ゲートで発生させる。
そのために桁上げ信号の伝搬は速く高速カウンタを構成
するには有利であるが、多段構成に対しては各段の桁上
け信号発生回路が一段毎に大きくなり、回路規模が大き
くなると同時に、桁上げ信号発生回路部分に対する繰り
返し回路部分の比率が減り、設計や集積化の困難度が増
加する。
するには有利であるが、多段構成に対しては各段の桁上
け信号発生回路が一段毎に大きくなり、回路規模が大き
くなると同時に、桁上げ信号発生回路部分に対する繰り
返し回路部分の比率が減り、設計や集積化の困難度が増
加する。
発明が解決しようとする問題点
本発明が解決しようとする問題点は同期カウンタの次の
点である。順次桁上げ信号を用いるカウンタは桁上は信
号の伝搬経路が長くなるために多段構成にすると高速化
が困難となる。桁上げ先見回路を用いたカウンタは高速
化は可能であるが多段構成になるにしたがって回路規模
が急激に大きくなり設計や集積化が困難になる。
点である。順次桁上げ信号を用いるカウンタは桁上は信
号の伝搬経路が長くなるために多段構成にすると高速化
が困難となる。桁上げ先見回路を用いたカウンタは高速
化は可能であるが多段構成になるにしたがって回路規模
が急激に大きくなり設計や集積化が困難になる。
問題点を解決するだめの手段
本発明は、多段構成ｎ段目のフリップフロップ回路に対
し、各段共通の桁上げ信号と（ｎ−１）段目で発生され
た桁上げ許可信号との論理積信号を同ｎ段目フリップフ
ロップ回路の反転出力との排他的論理和信号で人力結合
し、同ｎ段目フリップフロップ回路の正転出力と前記（
ｎ−１）段目で発生された桁上げ許可信号との論理積信
号を（ｎ＋１）段目への桁上げ許可信号として発生する
同期型カウンタ回路である。
し、各段共通の桁上げ信号と（ｎ−１）段目で発生され
た桁上げ許可信号との論理積信号を同ｎ段目フリップフ
ロップ回路の反転出力との排他的論理和信号で人力結合
し、同ｎ段目フリップフロップ回路の正転出力と前記（
ｎ−１）段目で発生された桁上げ許可信号との論理積信
号を（ｎ＋１）段目への桁上げ許可信号として発生する
同期型カウンタ回路である。
作用
本発明によると、多段構成にあって２繰シ返し回路を多
く用いることで設計や集積化を容易にすると同時に桁上
げ信号の発生回路を工夫することで高速カウンタを実現
できる。また本発明は７単位構成の桁上げ信号の発生回
路を共通の桁上げ信号と順次桁上げ許可信号発生回路に
よる桁上げ許可信号との論理積発生回路によって構成し
たもってあり、順次桁上げ許可信号発生回路を用いるこ
とによシ繰シ返し回路の利用ができる。なお、高速化の
ためには共通の桁上げ信号を発生する回路に桁上げ先見
回路を用いて構成し、繰り返し回路部分の演算周期を遅
くすることで対応する。
く用いることで設計や集積化を容易にすると同時に桁上
げ信号の発生回路を工夫することで高速カウンタを実現
できる。また本発明は７単位構成の桁上げ信号の発生回
路を共通の桁上げ信号と順次桁上げ許可信号発生回路に
よる桁上げ許可信号との論理積発生回路によって構成し
たもってあり、順次桁上げ許可信号発生回路を用いるこ
とによシ繰シ返し回路の利用ができる。なお、高速化の
ためには共通の桁上げ信号を発生する回路に桁上げ先見
回路を用いて構成し、繰り返し回路部分の演算周期を遅
くすることで対応する。
本発明では桁上げ信号を共通の桁上は信号と桁上げ許、
可信号により発生させることで同期カウントを実現する
。また各単位構成は桁上げ許可信号を順次次段に送るこ
とができる。
可信号により発生させることで同期カウントを実現する
。また各単位構成は桁上げ許可信号を順次次段に送るこ
とができる。
実施例
第１図に本発明のカウンタ単位構成の回路例を示す。
ＣｃＭは共通の桁上げ信号を示し、ａｎ−＋は（ｎ−１
）段目の発生する桁上げ許可信号を示す。
）段目の発生する桁上げ許可信号を示す。
ＮＡＮＤ回路ＮＡＮＤｎｔは共通の桁上げ信号ＣＣＭと
前段、すなわち、（ｎ−１）段目の発生する桁上げ許可
信号ａｎ−１によりｎ段目に対しての桁上げ信号の反転
信号を発生する。この信号とＤ型フリップフロップＤＦ
Ｆｎの反転出方信号Ｅとを排他的論理和回路ＥＯＲｎの
久方とし、その出方をＤ型フリップフロップＤＦＦｎの
久方とすることでカウンタの単位構成回路とする。また
、第１図のＮＡＮＤ回路ＮＡＮＤｎｚおよびＮＡＮ、Ｄ
ｎｚ’ｅ入力とするインバータＩＮＶｎは（ｎ−１）段
目からの桁上げ許可信号Ｃｎ−１とＤ型フリップフロッ
プＤＦＦｎの正転出力Ｑｎとの論理積信号ａｎ。
前段、すなわち、（ｎ−１）段目の発生する桁上げ許可
信号ａｎ−１によりｎ段目に対しての桁上げ信号の反転
信号を発生する。この信号とＤ型フリップフロップＤＦ
Ｆｎの反転出方信号Ｅとを排他的論理和回路ＥＯＲｎの
久方とし、その出方をＤ型フリップフロップＤＦＦｎの
久方とすることでカウンタの単位構成回路とする。また
、第１図のＮＡＮＤ回路ＮＡＮＤｎｚおよびＮＡＮ、Ｄ
ｎｚ’ｅ入力とするインバータＩＮＶｎは（ｎ−１）段
目からの桁上げ許可信号Ｃｎ−１とＤ型フリップフロッ
プＤＦＦｎの正転出力Ｑｎとの論理積信号ａｎ。
すなわちｎ段目の桁上げ許可信号を発生する。
第２図は第１図の単位回路を用いたカウンタ回路のｎ段
目からｎ＋３段目を示した図である。また第３図は本発
明の効果をあげるための共通の桁上げ信号の発生部分を
示す例を表した図である。
目からｎ＋３段目を示した図である。また第３図は本発
明の効果をあげるための共通の桁上げ信号の発生部分を
示す例を表した図である。
ＣＺはカウント許可信号である。フリップフロップＤＦ
Ｆ、、ＤＦＦ、を有する２段は通常の桁上げ先見回路を
用いたカウンター回路で構成されている。この第２段目
のＨＡＮＤ回路ＮＡＮＤ１とインバータエＮｖ１は共通
の桁上げ信号ＣｃＩＩｋ発生する。ＣＣＭ は２段の
カウンタにより発生されるから、共通のクロッ゛りの２
２倍すなわち４倍の周期の動作となる。そこで第３図の
３段目以降を第２図のような回路構成にすることにより
多段のカウンタ回路を順次桁上げ信号発生回路を用いた
カウンタ回路よシ実効的に４倍程度高速にすることが出
来る。第３図の回路では桁上げ先見回路を用いたカウン
タ回路は２段であるが、一般に１段にすることができる
。この時ＣｃＭは２１倍の周期となυカウンタ回路とし
ては２１１倍程高速にすることが可能となる。
Ｆ、、ＤＦＦ、を有する２段は通常の桁上げ先見回路を
用いたカウンター回路で構成されている。この第２段目
のＨＡＮＤ回路ＮＡＮＤ１とインバータエＮｖ１は共通
の桁上げ信号ＣｃＩＩｋ発生する。ＣＣＭ は２段の
カウンタにより発生されるから、共通のクロッ゛りの２
２倍すなわち４倍の周期の動作となる。そこで第３図の
３段目以降を第２図のような回路構成にすることにより
多段のカウンタ回路を順次桁上げ信号発生回路を用いた
カウンタ回路よシ実効的に４倍程度高速にすることが出
来る。第３図の回路では桁上げ先見回路を用いたカウン
タ回路は２段であるが、一般に１段にすることができる
。この時ＣｃＭは２１倍の周期となυカウンタ回路とし
ては２１１倍程高速にすることが可能となる。
発明の効果
本発明によれば一部に桁上げ先見回路を用いたカウンタ
回路を併用することで高連カウンタ回路の実現が可能と
なる。まだこの回路の主要部分は豫り返し回路を用いて
構成するから設計および集積化は容易な回路構成である
。
回路を併用することで高連カウンタ回路の実現が可能と
なる。まだこの回路の主要部分は豫り返し回路を用いて
構成するから設計および集積化は容易な回路構成である
。
本発明は実施例に示す加算型の同期型カウンタ回路のみ
でなく、フリップフロップの出力信号を反転した減算型
の同期型カウンタ回路を構成することも可能である。
でなく、フリップフロップの出力信号を反転した減算型
の同期型カウンタ回路を構成することも可能である。
第１図は本発明の同期型カウンター回路の構成単位を示
す回路図、第２図は本発明の同期型カウンター回路の繰
り返し回路部分を示す回路図、第３図は本発明の効果を
あげるだめの共通の桁上げ信号発生回路の一実施例を示
す回路図、第４図は従来例の順次桁上げ信号発生回路を
用いた同期型カウンタ回路の構成単位を示す゛回路図、
第６図は桁上げ信号先見回路を用いた同期型カウンター
回路の構成単位を示す回路図である。 Ｃ１２−１，Ｃ７！、 ｃｋ−１，Ｃｋ ・・・・・
・桁上げ信号、Ｃｎ、、ｃｎ、Ｃｆｉ＋１ 、Ｃｎ＋２
、Ｃｎ＋３ 、ｃｓ ”’・・・桁上げ許可信号、
ｃｃＭ ・・・・・・共通の桁上げ信号。 ＥＯＲＩ ＋ ” ＯＲｋ ＋ ＥＯＲｎ ＋ ”
ＯＲｎ＋１１”ＯＲｎ＋２”ＯＲｎ＋３ 、ＥＱＲＯ＋
”ＯＲＩ ＋”ＯＲ２、”ＯＲ５”’・・・排他的論
理和回路、ＮＡＮＤｌ、、ＮＡＮＤｋ 。 ＮＡＮＤｒ、１ 、ＮＡＮＤｎ２ 、ＮＡＮＤ（Ｈ＋
１）１ 。 ＮＡＮＤ（，１＋、）２ 、ＮＡＮＤ（１＋２）１ 。 ＮＡＮＤ（ｎ＋２）２ 、ＨＡＮＤ（ｙＨ５） １゜Ｎ
ＡＮＤ（ｎ＋５）２ 、ＮＡＮＤｏ 、ＨＡＮＤｌＫ。 ＮＡＮＤ、、ＮＡＮＤ、・・・・・・ＮＡＮＤ回路、Ｉ
ＮＶｅ 、ＩＮＶｋ、ＩＮＶｎ 、ｒＮｙｎ＋４． 工
ＮＶｎ＋２ 。 工ＮＶｎ＋ｓ 、ＩＮＶ＋ 、ＩＮＶ３ ＝・＝Ａ
７バ １ＤＯＷｌｒ、ＤＦＦ（２、ＤＦＦｋ 、ＤＦＦ
）１ 、ＤＦＦｙ）＋１ 。 ＤＥＥｎ＋２ 、ＤＦＦｎ＋３ 、ＤＦＦｏ 、ＤＦＦ
、 。 ＤＦＦ２ 、ＤＦＦ、・・・・・・Ｄ型フリップフロッ
プ回路、Ｑｅ、Ｑｃ ＋Ｑｎ ＋Ｑｎ＋１ 、Ｃｎ＋２
ｒＱｎ＋ｓ 、Ｑｏ ｌＱ＋ ＩＱ２ ＩＱｓ
＋Ｑｎ ＋Ｑｎ＋＋ 、Ｃｎ＋２＋Ｑｎ＋３＋Ｑ
ｏ 、ＱＩ 、Ｑ２ 、Ｑｓ・・・・・・Ｄ型フ
リップフロップの出力、Ｄｅ、Ｄｋ、ＤｎＩＤｎ＋１１
Ｄｎ＋２ ｌＤｎ＋３ ＋ ”０ ＋ ＤＩ ＋
Ｄ２ ＊ Ｄ５ ”””Ｄ型フリップフロップの入力、
φｅ、φに、φ。、φｎ＋、。 φｎ＋２．φｎ＋３．φ。、φ１ 、φ２．φ５．−・
−Ｄ型フリノグフロップのクロック入力、φ・・・・・
・共通りロック信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
す回路図、第２図は本発明の同期型カウンター回路の繰
り返し回路部分を示す回路図、第３図は本発明の効果を
あげるだめの共通の桁上げ信号発生回路の一実施例を示
す回路図、第４図は従来例の順次桁上げ信号発生回路を
用いた同期型カウンタ回路の構成単位を示す゛回路図、
第６図は桁上げ信号先見回路を用いた同期型カウンター
回路の構成単位を示す回路図である。 Ｃ１２−１，Ｃ７！、 ｃｋ−１，Ｃｋ ・・・・・
・桁上げ信号、Ｃｎ、、ｃｎ、Ｃｆｉ＋１ 、Ｃｎ＋２
、Ｃｎ＋３ 、ｃｓ ”’・・・桁上げ許可信号、
ｃｃＭ ・・・・・・共通の桁上げ信号。 ＥＯＲＩ ＋ ” ＯＲｋ ＋ ＥＯＲｎ ＋ ”
ＯＲｎ＋１１”ＯＲｎ＋２”ＯＲｎ＋３ 、ＥＱＲＯ＋
”ＯＲＩ ＋”ＯＲ２、”ＯＲ５”’・・・排他的論
理和回路、ＮＡＮＤｌ、、ＮＡＮＤｋ 。 ＮＡＮＤｒ、１ 、ＮＡＮＤｎ２ 、ＮＡＮＤ（Ｈ＋
１）１ 。 ＮＡＮＤ（，１＋、）２ 、ＮＡＮＤ（１＋２）１ 。 ＮＡＮＤ（ｎ＋２）２ 、ＨＡＮＤ（ｙＨ５） １゜Ｎ
ＡＮＤ（ｎ＋５）２ 、ＮＡＮＤｏ 、ＨＡＮＤｌＫ。 ＮＡＮＤ、、ＮＡＮＤ、・・・・・・ＮＡＮＤ回路、Ｉ
ＮＶｅ 、ＩＮＶｋ、ＩＮＶｎ 、ｒＮｙｎ＋４． 工
ＮＶｎ＋２ 。 工ＮＶｎ＋ｓ 、ＩＮＶ＋ 、ＩＮＶ３ ＝・＝Ａ
７バ １ＤＯＷｌｒ、ＤＦＦ（２、ＤＦＦｋ 、ＤＦＦ
）１ 、ＤＦＦｙ）＋１ 。 ＤＥＥｎ＋２ 、ＤＦＦｎ＋３ 、ＤＦＦｏ 、ＤＦＦ
、 。 ＤＦＦ２ 、ＤＦＦ、・・・・・・Ｄ型フリップフロッ
プ回路、Ｑｅ、Ｑｃ ＋Ｑｎ ＋Ｑｎ＋１ 、Ｃｎ＋２
ｒＱｎ＋ｓ 、Ｑｏ ｌＱ＋ ＩＱ２ ＩＱｓ
＋Ｑｎ ＋Ｑｎ＋＋ 、Ｃｎ＋２＋Ｑｎ＋３＋Ｑ
ｏ 、ＱＩ 、Ｑ２ 、Ｑｓ・・・・・・Ｄ型フ
リップフロップの出力、Ｄｅ、Ｄｋ、ＤｎＩＤｎ＋１１
Ｄｎ＋２ ｌＤｎ＋３ ＋ ”０ ＋ ＤＩ ＋
Ｄ２ ＊ Ｄ５ ”””Ｄ型フリップフロップの入力、
φｅ、φに、φ。、φｎ＋、。 φｎ＋２．φｎ＋３．φ。、φ１ 、φ２．φ５．−・
−Ｄ型フリノグフロップのクロック入力、φ・・・・・
・共通りロック信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
Claims (2)
- （１）多段構成ｎ段目のフリップフロップ回路に対し、
各段共通の桁上げ信号と（ｎ−１）段目で発生された桁
上げ許可信号との論理積信号を同ｎ段目フリップフロッ
プ回路の反転出力との排他的論理和信号で入力結合し、
同ｎ段目フリップフロップ回路の正転出力と前記（ｎ−
１）段目で発生された桁上げ許可信号との論理積信号を
（ｎ＋１）段目への桁上げ許可信号として発生する同期
型カウンタ回路。 - （２）フリップフロップ素子がＤ型フリップフロップで
なる特許請求の範囲第１項に記載の同期型カウンタ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008222A JPS62165433A (ja) | 1986-01-17 | 1986-01-17 | 同期型カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008222A JPS62165433A (ja) | 1986-01-17 | 1986-01-17 | 同期型カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165433A true JPS62165433A (ja) | 1987-07-22 |
Family
ID=11687162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008222A Pending JPS62165433A (ja) | 1986-01-17 | 1986-01-17 | 同期型カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165433A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01212917A (ja) * | 1988-02-19 | 1989-08-25 | Nec Corp | カウンタ回路 |
| DE4439929C2 (de) * | 1993-11-08 | 2000-07-06 | Samsung Electronics Co Ltd | Zähler mit einer Folge von Zählerstufen |
-
1986
- 1986-01-17 JP JP61008222A patent/JPS62165433A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01212917A (ja) * | 1988-02-19 | 1989-08-25 | Nec Corp | カウンタ回路 |
| DE4439929C2 (de) * | 1993-11-08 | 2000-07-06 | Samsung Electronics Co Ltd | Zähler mit einer Folge von Zählerstufen |
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