CN105677051A - 独立式键盘扫描电路及编码电路 - Google Patents

Abstract

一种独立式键盘扫描电路及编码电路，由独立式键盘、第一移位寄存器、第二移位寄存器、状态码寄存器、编码器组成。所述扫描电路经由满足特定时序要求的扫描脉冲、第一移位脉冲、第二移位脉冲的控制，扫描单键操作、组合键操作及独立式键盘维持的状态，并转换成同一二进制长度的有效状态码和无效状态码，经过编码电路的编码器编码后输出与每一个有效状态码对应的有效键号或者是输出与所有无效状态码对应的无效键号；不同的单键操作、组合键操作及独立式键盘维持的状态仅体现在状态码的不同上；如果需要增减按键操作功能或者是调整按键操作功能，不需要修改键盘扫描电路结构，只需根据增减后的状态码与键号之间的对应关系更改编码器即可。所述发明电路不用编写和运行程序，工作可靠。

Description

独立式键盘扫描电路及编码电路

技术领域

本发明涉及一种键盘的扫描电路，尤其是一种独立式键盘扫描电路及编码电路。

背景技术

随着嵌入式技术的不断发展，当前各类电子产品普遍采用微控制器作为控制核心，键盘作为主要的输入设备，得到了广泛的应用。

目前的键盘扫描主要由微控制器所控制，需要通过运行微控制器中的程序来进行，遇到干扰，造成程序飞跑，扫描程序将不能正常工作。

申请号为CN201010153560.2的发明专利“一种矩阵键盘的快速扫描定位方法”采用键盘中断触发的方式进入键盘的扫描定位过程，采用多次重复键盘扫描步骤的方法判断按键是否有效，并对所获得的键值进行状态判断；如果多次采样状态相同，则处于稳定状态，键值有效；如果多次采样状态不同，键值无效。单键操作或组合键操作需要单独判断，如是单键操作，则进入单键处理模式；如是组合键操作，则进入组合键处理模式。该专利所述方法解决了由于键盘自身的机械特性造成的键盘抖动而引起错键、连续触键等错误问题，以及对组合键和重复按键的支持问题。但所述方法单键操作与组合键操作需要分别处理；没有考虑键盘状态维持一段时间到后才执行有效操作的键盘操作功能；增减按键操作功能或者是调整按键操作功能时，需要修改键盘扫描定位程序结构。

发明内容

为了解决现有键盘扫描定位方法存在的上述技术问题，本发明提供了一种独立式键盘扫描电路及编码电路，由独立式键盘、第一移位寄存器、第二移位寄存器、状态码寄存器、编码器组成。

所述独立式键盘扫描电路及编码电路由扫描脉冲、第一移位脉冲、第二移位脉冲进行同步控制。

所述独立式键盘共有N个按键，设有N位键盘状态信号输出端；所述N位键盘状态信号为电平信号。

所述第一移位寄存器具有N位同步并行输入和串行输出功能；所述第二移位寄存器具有串行输入和2×N位并行输出功能。

所述第一移位寄存器的N位并行输入端连接至N位键盘状态信号输出端；第二移位寄存器的串行输入端连接至第一移位寄存器的串行输出端；第一移位寄存器的时钟脉冲输入端连接至第一移位脉冲，第二移位寄存器的移位脉冲输入端连接至第二移位脉冲，第一移位寄存器的并行输入控制端连接至扫描脉冲。

所述状态码寄存器为2×N位二进制寄存器；状态码寄存器中的2×N位数据输入端连接至第二移位寄存器的2×N位并行输出端；所述状态码寄存器的接收脉冲输入端连接至扫描脉冲。

所述编码器有2×N位编码输入端，所述2×N位编码输入端连接至状态码寄存器的2×N位数据输出端。

所述扫描脉冲、第一移位脉冲、第二移位脉冲的时序满足以下要求：

每1+N个第一移位脉冲为一个扫描周期；

一个扫描周期中，第1个第一移位脉冲周期期间，扫描脉冲为第一移位寄存器并行输入使能有效电平；

一个扫描周期中，第1个第一移位脉冲周期之后的N个第一移位脉冲周期期间，扫描脉冲为第一移位寄存器并行输入使能无效电平；

一个扫描周期中，第二移位脉冲有N个移位脉冲。

所述扫描脉冲的周期为20～100ms。

所述第一移位寄存器、第二移位寄存器的移位脉冲边沿有效；第二移位脉冲的N个移位脉冲的有效边沿时刻不迟于第一移位脉冲相应的N个移位脉冲的有效边沿时刻。

所述第一移位寄存器的串行移位和并行输入预置均由第一移位脉冲控制，在第一移位脉冲的有效边沿实现串行移位或者并行输入预置。

所述编码器为只读存储器。

所述状态码寄存器的2×N位数据输出端输出2×N位的状态码；所述状态码由有效状态码和无效状态码组成；所述编码器输出的键号由有效键号和无效键号组成；所述有效状态码由有效键盘操作或状态产生，编码器输入每一个有效状态码时对应输出相应的有效键号；所述无效状态码由无效键盘操作或状态产生，编码器输入所有无效状态码时都对应输出无效键号。

所述编码器有M位键号输出端，M值的选择应满足2^M大于等于有效键号与无效键号的数量之和。

所述独立式键盘扫描电路及编码电路还包括键盘状态变化脉冲产生单元，用于判断独立式键盘输出的键号是否发生改变，当独立式键盘输出的键号发生改变时，输出键盘状态变化脉冲。

所述键盘状态变化脉冲产生单元由M位延迟缓冲器、M个异或门和或门组成；M位延迟缓冲器用于对独立式键盘输出的M位键号分别进行信号延迟；M个异或门的输入分别为M位延迟缓冲器的输入、输出信号；M个异或门的输出分别连接至或门的输入端；或门的输出端输出键盘状态变化脉冲。

所述N位键盘状态信号与N个按键之间满足一一对应关系。

所述的N位、2×N位、M位均指二进制位数据。

本发明的有益效果是：将对单键操作、组合键操作、键盘维持状态的扫描定位，由满足特定时序要求的扫描脉冲、第一移位脉冲、第二移位脉冲控制转换成同一二进制长度的状态码，采用统一编码的方式进行处理，单键操作、组合键操作、键盘维持状态操作仅体现在状态码的不同上；如果需要增减按键操作功能或者是调整按键操作功能，不需要修改键盘扫描电路结构，只需根据增减后的状态码与键号之间的对应关系更改编码器、即重新写入只读存储器的存储内容即可。所述发明电路没有使用单片机、ARM等微控制器，不用运行程序，工作可靠。

附图说明

图1是独立式键盘扫描电路及编码电路原理框图；

图2是本发明实施例的独立式键盘电路图；

图3是本发明实施例的扫描编码电路图；

图4是本发明实施例的脉冲时序图；

图5是本发明实施例的脉冲电路原理图；

图6是本发明实施例的键盘状态变化脉冲产生单元的电路图；

图7是本发明实施例的键盘有效操作的相关波形示意图。

具体实施方式

以下结合附图对本发明作进一步说明。

图1是独立式键盘扫描电路及编码电路原理框图，由独立式键盘400、第一移位寄存器100、第二移位寄存器200、状态码寄存器500、编码器300组成。

图2是本发明实施例的独立式键盘400的电路图，共有4个按键，由按键S1、按键S2、按键S3、按键S4和连接至电源+VCC的上拉电阻R1、上拉电阻R2、上拉电阻R3、上拉电阻R4组成。独立式键盘400的4个输出端分别一一对应输出按键S1、按键S2、按键S3、按键S4的状态信号I1、I2、I3、I4，按键按下时，相应输出端的状态信号为低电平；按键未按下时，相应输出端的状态信号为高电平。

图1中的第一移位寄存器100、第二移位寄存器200、状态码寄存器500组成扫描电路，编码器300组成编码电路，其实施例电路图如图3所示。实施例独立式键盘电路输出的状态信号有4位，因此，第一移位寄存器100为具有同步并行输入、串行输出功能的4位二进制移位寄存器，第二移位寄存器200为具有串行输入、并行输出功能的8位二进制移位寄存器。第一移位寄存器100的4个并行输入端L0～L3依次连接至I1、I2、I3、I4，第二移位寄存器200的串行输入端D2连接至第一移位寄存器100的串行输出端Q1。第一移位寄存器100的时钟脉冲输入端CLK1连接至第一移位脉冲CP1，第二移位寄存器200的移位脉冲输入端CLK2连接至第二移位脉冲CP2，第一移位寄存器100的并行输入控制端LD连接至扫描脉冲CP3。

状态码寄存器500要求寄存8位二进制数据，其8位数据输入端D57～D50连接至第二移位寄存器200的8位并行输出端Q27～Q20；状态码寄存器500的接收脉冲输入端CLK5连接至扫描脉冲CP3。

编码器300的8个输入端A7～A0连接至状态码寄存器500的8个数据输出端Q57～Q50。编码器300输出经过扫描编码确定的4位二进制键号。

图3实施例中，第一移位寄存器100可以选择由74HC166等具有同步并行输入、串行输出功能的中规模集成移位寄存器组成，或者是由边沿触发器组成。第二移位寄存器200可以选择由74HC164等具有串行输入、并行输出功能的中规模集成移位寄存器组成，或者由边沿触发器组成。状态码寄存器500由边沿触发器组成，优选由边沿触发的D触发器组成，例如，选择双D触发器74HC74，或者4D触发器74HC175，或者8D触发器74HC273组成。

图3实施例中，编码器300为只读存储器。只读存储器的地址输入端A7～A0为编码器300的输入端，只读存储器的数据输出端D3～D0为编码器300的编码输出端C3～C0。

独立式键盘扫描电路及编码电路的工作原理如下：

扫描电路在扫描脉冲CP3、第一移位脉冲CP1、第二移位脉冲CP2的控制下工作，相关的脉冲时序图如图4所示。

实施例中CP1、CP2、CP3的时序满足以下要求：每5个CP1脉冲为一个扫描周期。一个扫描周期中，第1个CP1脉冲周期为并行输入控制周期，CP3为第一移位寄存器100并行输入使能有效电平，第一移位寄存器100在第1个CP1脉冲的控制下进行并行输入预置；接下来的4个CP1脉冲周期为移位周期，CP3为第一移位寄存器100并行输入使能无效电平，第一移位寄存器100在CP1脉冲的控制下进行串行移位。一个扫描周期中，CP2有4个移位脉冲。

满足时序要求的CP1、CP2、CP3脉冲可以由各种脉冲分配器产生，图5是本发明实施例的脉冲电路原理图，由振荡器801、计数器802、脉冲分配器803组成。图4中的时钟脉冲CP由振荡器产生，CP送至计数器802进行计数，计数器802为10进制计数器，其结果P的10个状态(数值)依次为P0→P9，如图4所示。实施例中的脉冲分配器803采用ROM存储器实现，在此称为脉冲分配ROM存储器。脉冲分配ROM存储器的地址输入连接至计数器802的计数输出，脉冲分配ROM存储器的3位数据输出端分别输出CP1脉冲、CP2脉冲、CP3脉冲。脉冲分配ROM存储器的写入内容见表1。

表1脉冲分配ROM存储器数据表

表1中的ROM存储器地址，即计数器输出至少为4位二进制码。一般情况下，计数器802如果采用二进制加法规则，则P0～P9顺序对应4位二进制码0000～1001，即ROM存储器地址范围为0000～1001，地址0000～1001的存储内容为表1中P0～P9对应的内容。

脉冲分配ROM存储器需要3位数据输出。设脉冲分配ROM存储器的地址输入有R位，当独立式键盘有N位键盘状态信号输出时，R的选择需要满足2^R大于等于2×(N+1)。

振荡器801为多谐振荡器。扫描脉冲CP3的周期为20～100ms。CP1、CP2、CP3也可以由独立式键盘扫描电路及编码电路之外的电路或者装置提供。

第一移位寄存器100在扫描脉冲CP3和第一移位脉冲CP1的控制下，对独立式键盘400输出的状态信号I1、I2、I3、I4进行数据的并行输入锁存，此时第一移位寄存器100内部的锁存的数据称为当前键值。第二移位寄存器200在之前的二个周期经由8个CP2脉冲的控制，将前二个当前键值移位至第二移位寄存器200输出端，此时第二移位寄存器200输出中先移入的4位数据称为现态键值，后移入的4位数据称为前态键值。

扫描脉冲CP3将第二移位寄存器200输出的现态键值、前态键值锁存在状态码寄存器500的输出端，状态码寄存器500的输出同样为前态键值与现态键值。

第一移位寄存器100、第二移位寄存器200的移位脉冲均边沿有效；在一个扫描周期的移位周期中，CP2的4个移位脉冲的有效边沿时刻不迟于CP1相应的4个移位脉冲的有效边沿时刻。

第一移位寄存器100的串行移位和并行输入预置均由第一移位脉冲CP1控制，在第一移位脉冲CP1的有效边沿实现串行移位或者并行输入预置。实施例中，第一移位寄存器100选择由74HC166组成，其并行输入控制为低电平使能有效，因此，扫描脉冲CP3为低电平时，第一移位寄存器100在CP1的上升沿进行并行输入预置，扫描脉冲CP3为高电平时，第一移位寄存器100在CP1的上升沿进行串行移位。

实施例中，状态码寄存器500数据输出端输出的4位现态键值和4位前态键值共同组成8位状态码。所述的8位状态码用于识别独立式键盘的当前状态和操作状态。例如，本实施例中，无键按下的状态码是11111111；S1键单键按下操作的状态码是11111110；S1键单键按下且维持的状态码是11101110；S1键单键释放操作的状态码是11101111；S2键单键按下操作的状态码是11111101；S4键单键按下操作的状态码是11110111；S2+S1组合操作的S1按下操作，表示先按下S2后，在S2维持按下的状态再按下S1的操作，该操作的状态码是11011100。

编码器300用于将状态码转换为键号。实施例中，设有7个有效的键盘操作与状态，包括：

操作0：按键S1的单键按下操作，键号为0000；

操作1：按键S2的单键按下操作，键号为0001；

操作2：按键S3的单键按下操作，键号为0010；

操作3：按键S3单键按下后的维持状态，键号为0011；

操作4：按键S4单键按下后，再按下按键S1的组合键操作，键号为0100；

操作5：按键S4单键按下后，再按下按键S2的组合键操作，键号为0101；

操作6：按键S1的单键释放操作，键号为0110。

根据上述规定得到的状态码和键号见编码表2：

表2编码表

键盘操作	状态码(地址)	键号(存储数据)
			S1单键按下	11111110	0000
S2单键按下	11111101	0001
			S3单键按下	11111011	0010
S3单键按下维持	10111011	0011
			S4+S1组合操作	01110110	0100
S4+S2组合操作	01110101	0101
			S1单键释放	11101111	0110
其他操作或状态	********	1111

编码器300为组合逻辑电路，设计的电路满足表2的逻辑关系即可。

实施例的编码器300优选由只读存储器组成。所选只读存储器有8位地址，共2⁸个4位二进制存储单元。7个有效的键盘操作与状态有7个有效状态码，对应7个有效的键号；将状态码作为只读存储器的地址A7～A0，在与7个有效状态码相对应的存储单元中，将相应的键号作为存储数据写入。7个有效的键盘操作与状态之外产生的状态码为无效状态码，即表2中的其他操作或状态所产生的为无效状态码；在其他存储单元中，全部写入无效键号，无效键号为7个有效键号之外的一个值，实施例中，无效键号为1111。

只读存储器一直工作在数据输出状态。当只读存储器具有片选控制、数据输出缓冲控制功能时，应使其片选控制、数据输出缓冲控制处于有效状态。

实施例中的键号为4位二进制码。键号的二进制位数可以根据需要增加，或者减少，此时，只需选择与此相匹配的只读存储器即可。设键号的二进制位数为M，M值的选择应满足2^M大于等于有效键号与无效键号的数量之和。当独立式键盘有N位键盘状态信号输出时，只读存储器301需要有2×N位地址输入，M位数据输出。

如果需要增减按键操作功能或者是调整按键操作功能，只需根据需要修改表2，将修改后的内容重新写入只读存储器的存储内容即可。

将状态码寄存器500进行数据锁存的时刻的扫描脉冲CP3的边沿称为状态锁存沿，实施例中为CP3的上升沿。实施例中，当独立式键盘S1单键按下时，编码器300在S1单键按下，经过CP3脉冲控制并行输入预置和下一CP3脉冲的状态锁存沿将状态码锁存在状态码寄存器500后，一个CP3脉冲周期内，编码输出端C3～C0输出键号0000；当独立式键盘S2单键按下时，编码器300在S2单键按下，经过CP3脉冲控制并行输入预置和下一CP3脉冲的状态锁存沿将状态码锁存在状态码寄存器500后，一个CP3脉冲周期内，输出键号0001；当独立式键盘先按下S4后，再按下S1，编码器300在S1组合键按下，经过CP3脉冲控制并行输入预置和下一CP3脉冲的状态锁存沿将状态码锁存在状态码寄存器500后，一个CP3脉冲周期内，输出键号0100；当独立式键盘先按下S4后，再按下S2，编码器300在S2组合键按下，经过CP3脉冲控制并行输入预置和下一CP3脉冲的状态锁存沿将状态码锁存在状态码寄存器500后，一个CP3脉冲周期内，输出键号0101；当独立式键盘S1单键释放时，编码器300在S1单键释放，经过CP3脉冲控制并行输入预置和下一CP3脉冲的状态锁存沿将状态码锁存在状态码寄存器500后，一个CP3脉冲周期内，输出键号0110；因此可以看出，当识别的是独立式键盘的有效按键操作时，编码器300在该有效按键操作后输出持续时间为一个CP3周期宽度的有效键号。

实施例中，当独立式键盘S3单键按下时，编码器300在S3单键按下，经过CP3脉冲控制并行输入预置和下一CP3脉冲的状态锁存沿将状态码锁存在状态码寄存器500后，一个CP3脉冲周期内，输出键号0010；在接下来的CP3的状态锁存沿开始，至S3单键按下维持状态结束，经过CP3脉冲控制并行输入预置和下一CP3脉冲的状态锁存沿将状态码锁存在状态码寄存器500后，编码器300输出键号0011；因此可以看出，当识别的是独立式键盘的维持状态时，编码器300输出有效键号的持续时间与该维持状态的持续时间相适应。

当键盘的状态或操作为表2中所述的7个有效的键盘操作与状态之外时，编码器300输出无效键号1111。无论是输出有效键号，还是输出无效键号，编码器300改变输出内容的时刻为CP3的状态锁存沿；实施例中，编码器300改变输出内容的时刻为CP3的上升沿。

CP3的周期为独立式键盘的扫描周期。键盘扫描周期在20ms以上时，能够有效地避开键盘按键抖动的影响；键盘扫描周期在100ms以下时，不至于遗漏键盘操作；因此，CP3的周期应该控制在20～100ms。

由于CP3脉冲在状态锁存沿锁存至状态码寄存器500的状态码为前态键值与现态键值，按键操作后的当前键值需要延迟一个CP3脉冲周期才能作为现态键值组合成为状态码，因此，按键按下后，编码器300输出键号也有一个CP3脉冲周期的延迟。由于按键由人工操作，几十ms的时间延迟对操作中没有影响。

图6是本发明实施例的键盘状态变化脉冲产生单元的电路图。当识别的是独立式键盘的有效按键操作时，编码器300在该有效按键操作后的CP3的状态锁存沿开始，至下一个CP3的状态锁存沿为止，输出持续时间为一个CP3周期宽度的有效键号。接收所述独立式键盘输出的装置，需要时刻查询独立式键盘的输出，获取键号。查询的周期间隔必须小于CP3的周期。

图6所示电路用于判断独立式键盘输出的键号是否发生改变，当独立式键盘输出的键号发生改变时，输出键盘状态变化脉冲，用于辅助独立式键盘的接收装置接收独立式键盘输出的键号，例如，将键盘状态变化脉冲作为接收装置的中断请求信号。

图6所示电路由延迟缓冲器601、异或门602、异或门603、异或门604、异或门605、或门606组成。延迟缓冲器601由只具有触发功能的4个边沿触发器组成，4个边沿触发器的触发输入端为延迟缓冲器601的接收脉冲输入端，均连接至CP3；延迟缓冲器601在CP3的状态锁存沿进行数据锁存。

延迟缓冲器601用于对编码器300的编码输出端的4位数据C3～C0分别进行延迟处理。延迟缓冲器601的4个数据输入端D63～D60连接至编码器300的编码输出端C3～C0，延迟缓冲器601的4个数据输出端Q63～Q60相应输出的数据是C31～C01；C31～C01经过延迟缓冲器601的一级缓冲后，其信号比C3～C0延迟一个CP3脉冲周期，图7所示为本发明实施例的键盘有效操作的相关波形示意图。设在CP3脉冲的T1区间，独立式键盘存在一次有效操作，实施例的有效操作包括：S1单键按下、S2单键按下、S3单键按下、S4+S1组合操作的S1按下、S4+S2组合操作的S2按下、S1单键释放。在一次有效操作的下一个状态锁存沿，即图7中CP3脉冲T1区间之后的上升沿，编码器300输出的编码C3～C0发生改变；在T2区间，编码器300输出一个CP3脉冲周期的有效编码C3～C0；在T3、T4及之后区间，编码器300输出的编码C3～C0再一次改变且进入维持状态，该维持状态可能是例如S1单键按下后面的维持状态，输出无效键号，也可能是S3单键按下后面的维持状态，输出有效键号，直到下一次有效操作。

图7中的D6脉冲示意表示编码器300输出的编码C3～C0是处于维持状态，没有变化，还是发生改变，实际电路中不存在所述的D6脉冲。如图7所示，D6脉冲为低电平，示意表示编码器300输出的编码C3～C0是处于维持状态，没有变化；D6脉冲为高电平，示意表示编码器300输出一个周期的有效编码C3～C0。图7中的Q6反映的是C31～C01的变化情况，显然，Q6比D6延迟一个CP3脉冲周期。同样，实际电路中不存在所述的Q6脉冲。

图7中，编码器300输出的编码C3～C0是处于维持状态，没有变化，还是发生改变，实际是由4位延迟缓冲器601、异或门602、异或门603、异或门604、异或门605、或门606所组成的逻辑电路完成。4个异或门分别与编码器300编码输出端C3～C0中的1位相对应，输入分别为4位延迟缓冲器601的输入、输出信号。例如，异或门602的两个输入信号分别为C0和C01，C01比C0延迟一个CP3脉冲周期，因此，当C0发生变化时，异或门602输出1个CP3脉冲周期宽度的正脉冲；当C0为一个CP3脉冲周期宽度变化信号时，异或门602输出2个CP3脉冲周期宽度的正脉冲。异或门603、异或门604、异或门605分别判断C1～C3是否发生变化，原理与判断C0是否发生变化相同。异或门602、异或门603、异或门604、异或门605的输出端分别连接至或门606的输入端，或门606用于综合判断C0～C3是否发生变化，只要C0～C3发生变化，或门606即输出键盘状态变化脉冲F，该脉冲为正脉冲。

实施例中，延迟缓冲器601选择上升沿触发的8D触发器74HC273。

延迟缓冲器601还可以采用其他方案，例如，采用RC电路，利用4个RC电路分别对C0～C3进行延迟；如果RC电路的延迟时间小于一个CP3脉冲周期，则编码器300输出一个周期的有效编码C3～C0时，在输出有效编码C3～C0开始和输出有效编码C3～C0结束都产生一个键盘状态变化脉冲，键盘状态变化脉冲的宽度等于RC电路延迟时间；如果RC电路的延迟时间大于等于一个CP3脉冲周期，则编码器300输出一个周期的有效编码C3～C0时，在输出有效编码C3～C0开始时产生一个键盘状态变化脉冲，该脉冲宽度大于等于2个CP3脉冲周期。要求RC电路的延迟时间不超过2个CP3脉冲周期，以免产生漏报。

所述的发明电路中，将对单键操作、组合键操作、键盘维持状态操作的定位，由满足特定时序要求的2个脉冲控制转换成同一二进制长度的状态码，采用统一编码的方式进行处理，单键操作、组合键操作、键盘维持状态操作仅体现在状态码的不同上；如果需要增减按键操作功能或者是调整按键操作功能，不需要修改键盘扫描电路结构，只需根据增减后的状态码表更新编码器300、即重新写入更新只读存储器的存储内容即可。所述发明电路没有使用单片机、ARM等微控制器，不用运行程序，工作可靠。

Claims (10)

1.一种独立式键盘扫描电路及编码电路，其特征在于，由独立式键盘、第一移位寄存器、第二移位寄存器、状态码寄存器、编码器组成；

所述独立式键盘扫描电路及编码电路由扫描脉冲、第一移位脉冲、第二移位脉冲进行同步控制；

所述独立式键盘共有N个按键，设有N位键盘状态信号输出端；所述N位键盘状态信号为电平信号；

所述第一移位寄存器具有N位同步并行输入和串行输出功能；所述第二移位寄存器具有串行输入和2×N位并行输出功能；

所述第一移位寄存器的N位并行输入端连接至N位键盘状态信号输出端；第二移位寄存器的串行输入端连接至第一移位寄存器的串行输出端；第一移位寄存器的时钟脉冲输入端连接至第一移位脉冲，第二移位寄存器的移位脉冲输入端连接至第二移位脉冲，第一移位寄存器的并行输入控制端连接至扫描脉冲；

所述状态码寄存器为2×N位二进制寄存器；状态码寄存器中的2×N位数据输入端连接至第二移位寄存器的2×N位并行输出端；所述状态码寄存器的接收脉冲输入端连接至扫描脉冲；

所述编码器有2×N位编码输入端，所述2×N位编码输入端连接至状态码寄存器的2×N位数据输出端；

所述扫描脉冲、第一移位脉冲、第二移位脉冲的时序满足以下要求：

每1+N个第一移位脉冲为一个扫描周期；

一个扫描周期中，第1个第一移位脉冲周期期间，扫描脉冲为第一移位寄存器并行输入使能有效电平；

一个扫描周期中，第1个第一移位脉冲周期之后的N个第一移位脉冲周期期间，扫描脉冲为第一移位寄存器并行输入使能无效电平；

一个扫描周期中，第二移位脉冲有N个移位脉冲。

2.根据权利要求1所述的独立式键盘扫描电路及编码电路，其特征在于：所述扫描脉冲的周期为20～100ms。

3.根据权利要求1所述的独立式键盘扫描电路及编码电路，其特征在于：所述第一移位寄存器、第二移位寄存器的移位脉冲边沿有效；第二移位脉冲的N个移位脉冲的有效边沿时刻不迟于第一移位脉冲相应的N个移位脉冲的有效边沿时刻。

4.根据权利要求1所述的独立式键盘扫描电路及编码电路，其特征在于：所述第一移位寄存器的串行移位和并行输入预置均由第一移位脉冲控制，在第一移位脉冲的有效边沿实现串行移位或者并行输入预置。

5.根据权利要求1所述的独立式键盘扫描电路及编码电路，其特征在于：所述编码器为只读存储器。

6.根据权利要求1所述的独立式键盘扫描电路及编码电路，其特征在于：所述状态码寄存器的2×N位数据输出端输出2×N位的状态码；所述状态码由有效状态码和无效状态码组成；所述编码器输出的键号由有效键号和无效键号组成；所述有效状态码由有效键盘操作或状态产生，编码器输入每一个有效状态码时对应输出相应的有效键号；所述无效状态码由无效键盘操作或状态产生，编码器输入所有无效状态码时都对应输出无效键号。

7.根据权利要求6所述的独立式键盘扫描电路及编码电路，其特征在于：所述编码器有M位键号输出端，M值的选择应满足2^M大于等于有效键号与无效键号的数量之和。

8.根据权利要求7所述的独立式键盘扫描电路及编码电路，其特征在于：还包括键盘状态变化脉冲产生单元，用于判断独立式键盘输出的键号是否发生改变，当独立式键盘输出的键号发生改变时，输出键盘状态变化脉冲。

9.根据权利要求8所述的独立式键盘扫描电路及编码电路，其特征在于：所述键盘状态变化脉冲产生单元由M位延迟缓冲器、M个异或门和或门组成；M位延迟缓冲器用于对独立式键盘输出的M位键号分别进行信号延迟；M个异或门的输入分别为M位延迟缓冲器的输入、输出信号；M个异或门的输出分别连接至或门的输入端；或门的输出端输出键盘状态变化脉冲。

10.根据权利要求1所述的独立式键盘扫描电路及编码电路，其特征在于：所述N位键盘状态信号与N个按键之间满足一一对应关系。