CN112311385A - 一种门控时钟电路 - Google Patents
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Abstract
本公开的实施例提供了一种门控时钟电路。所述门控时钟电路包括第一同步电路M1、第二同步电路M2，二输入与门M3与反相器M4；第一同步电路M1的CP端口接入输入时钟脉冲信号CP，RDN端口接入RSTN信号，D端口接入电源VDD；第二同步电路M2的CP端口接入输入时钟脉冲信号CP，RDN端口接入第一同步电路M1的Q端口，D端口接入EN使能信号；二输入与门M3的A端口接入第二同步电路M2的Q端口，B端口接入输入时钟脉冲信号CP；二输入与门M3的Q端口的输出信号为输出时钟Q；反相器M4的I端口接入二输入与门M3的Q端口；反相器M4的QN端口的输出信号为输出时钟QN。以此方式，可以实现时钟关闭时输出时钟状态确定，时钟开关过程中不产生毛刺。
Description
技术领域
本公开的实施例一般涉及数字电路技术领域，并且更具体地，涉及一种门控时钟电路。
背景技术
在数字电路中，电路根据时钟信号而操作。当电路不需要工作时，为了节省功耗，可以将时钟关闭。用来控制时钟打开或关闭的电路就是门控时钟电路。
传统门控时钟电路的输出时钟在关闭时，可能是高电平，也可能是低电平，这与输入时钟的状态有关。当输入时钟状态不确定时，输出时钟关闭时的状态也不确定。在数字电路对时钟关闭状态有严格要求的场景下，传统门控时钟电路无法满足需求。
发明内容
根据本公开的实施例，提供了一种门控时钟电路，所述门控时钟电路包括第一同步电路M1、第二同步电路M2，二输入与门M3与反相器M4；其中，第一同步电路M1的CP端口接入输入时钟脉冲信号CP，RDN端口接入RSTN信号，D端口接入电源VDD；第二同步电路M2的CP端口接入输入时钟脉冲信号CP，RDN端口接入第一同步电路M1的Q端口，D端口接入EN使能信号；二输入与门M3的A端口接入第二同步电路M2的Q端口，B端口接入输入时钟脉冲信号CP；二输入与门M3的Q端口的输出信号为所述门控时钟电路的输出时钟Q；反相器M4的I端口接入二输入与门M3的Q端口；反相器M4的QN端口的输出信号为所述门控时钟电路的输出时钟QN。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，第一同步电路M1的CP端口接入的输入时钟脉冲信号CP、第二同步电路M2的CP端口接入的输入时钟脉冲信号CP与二输入与门M3的B端口接入的输入时钟脉冲信号CP同步。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，当RSTN＝0，EN＝0，二输入与门M3的Q端口为低电平，反相器M4的QN端口为高电平。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，当RSTN＝1，EN由0变1，二输入与门M3的Q端口输出的时钟信号Q与CP同步，反相器M4的QN端口输出的时钟信号QN与CP反相。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，当RSTN＝1，EN由1变0，二输入与门M3的Q端口为低电平，反相器M4的QN端口为高电平。
应当理解，发明内容部分中所描述的内容并非旨在限定本公开的实施例的关键或重要特征，亦非用于限制本公开的范围。本公开的其它特征将通过以下的描述变得容易理解。
附图说明
结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。在附图中，相同或相似的附图标记表示相同或相似的元素，其中：
图1示出了根据本公开的实施例的门控时钟电路的方框图；
图2示出了根据本公开的实施例的门控时钟电路的时序图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的全部其他实施例，都属于本公开保护的范围。
另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
图1示出了根据本公开实施例的门控时钟电路的方框图。如图1所示，所述门控时钟电路包括：
第一同步电路M1、第二同步电路M2，二输入与门M3与反相器M4；其中，
第一同步电路M1的CP端口接入时钟脉冲信号CP，RDN端口接入RSTN信号(低电平有效)，D端口接入电源VDD；
第二同步电路M2的CP端口接入时钟脉冲信号CP，RDN端口接入第一同步电路M1的Q端口，D端口接入EN使能信号(高电平有效)；
二输入与门M3的A端口接入第二同步电路M2的Q端口，B端口接入时钟脉冲信号CP；
反相器M4的I端口接入二输入与门M3的Q端口；
在一些实施例中，第一同步电路M1的CP端口接入的输入时钟脉冲信号CP、第二同步电路M2的CP端口接入的输入时钟脉冲信号CP与二输入与门M3的B端口接入的输入时钟脉冲信号CP同步。
在一些实施例中，二输入与门M3的Q端口的输出信号为所述门控时钟电路的输出时钟Q，反相器M4的QN端口的输出信号为所述门控时钟电路的输出时钟QN。
图2示出了根据本公开的实施例的门控时钟电路的时序图，如图2所示，
当RSTN＝0，EN＝0的情况下，第一同步电路M1复位，其Q端口为低电平；由于第二同步电路M2的RDN端口接入第一同步电路M1的Q端口，因此，第二同步电路M2复位，其Q端口为低电平；由于二输入与门M3的A端口接入第二同步电路M2的Q端口，因此，在A端口为低电平的情况下，二输入与门M3的Q端口为低电平，反相器M4的QN端口为高电平。可见，输出时钟Q、QN状态确定，与输入时钟CP无关。
当RSTN＝1时，第一同步电路M1工作，由于CP上升沿有效，第一同步电路M1的Q端口与第一个CP上升沿同步，输出为1；CP＝0时，保持原来状态不变，输出仍为1；由于第二同步电路M2的RDN端口接入第一同步电路M1的Q端口，因此，第二同步电路M2工作，包括以下两种情况：
当EN由0变1时，第二同步电路M2的Q端口与第一个CP上升沿同步，输出为1；CP＝0时，保持原来状态不变，输出仍为1。可见，二输入与门M3的A端口与第一个CP上升沿同步，由0变为1，不产生毛刺。二输入与门M3的Q端口输出的时钟信号Q与CP同步，反相器M4的QN端口输出的时钟信号QN与CP反相。
当EN由1变0时，第二同步电路M2的Q端口与第一个CP上升沿同步，输出为0；CP＝0时，保持原来状态不变，输出仍为0。可见，二输入与门M3的A端口与第一个CP上升沿同步，由1变为0，不产生毛刺。二输入与门M3的Q端口为低电平，反相器M4的QN端口为高电平。
根据本公开的实施例，实现了以下技术效果：
输出时钟关闭时，输出时钟状态确定，满足了对时钟关闭状态有严格要求的场景；
时钟开关过程中不产生毛刺。
需要说明的是，对于前述实施例，为了简单描述，故将其表述为一系列的动作组合，但是本领域技术人员应该知悉，本公开并不受所描述的动作顺序的限制，因为依据本公开，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于可选实施例，所涉及的动作和模块并不一定是本公开所必须的。
此外，虽然采用特定次序描绘了各操作，但是这应当理解为要求这样操作以所示出的特定次序或以顺序次序执行，或者要求所有图示的操作应被执行以取得期望的结果。同样地，虽然在上面论述中包含了若干具体实现细节，但是这些不应当被解释为对本公开的范围的限制。在单独的实施例的上下文中描述的某些特征还可以组合地实现在单个实现中。相反地，在单个实现的上下文中描述的各种特征也可以单独地或以任何合适的子组合的方式实现在多个实现中。
尽管已经采用特定于结构特征和/或方法逻辑动作的语言描述了本主题，但是应当理解所附权利要求书中所限定的主题未必局限于上面描述的特定特征或动作。相反，上面所描述的特定特征和动作仅仅是实现权利要求书的示例形式。
Claims (5)
1.一种门控时钟电路，其特征在于，包括：
第一同步电路M1、第二同步电路M2，二输入与门M3与反相器M4；其中，
第一同步电路M1的CP端口接入输入时钟脉冲信号CP，RDN端口接入RSTN信号，D端口接入电源VDD；
第二同步电路M2的CP端口接入输入时钟脉冲信号CP，RDN端口接入第一同步电路M1的Q端口，D端口接入EN使能信号；
二输入与门M3的A端口接入第二同步电路M2的Q端口，B端口接入输入时钟脉冲信号CP；二输入与门M3的Q端口的输出信号为所述门控时钟电路的输出时钟Q；
反相器M4的I端口接入二输入与门M3的Q端口；反相器M4的QN端口的输出信号为所述门控时钟电路的输出时钟QN。
2.根据权利要求1所述的门控时钟电路，其特征在于，
第一同步电路M1的CP端口接入的输入时钟脉冲信号CP、第二同步电路M2的CP端口接入的输入时钟脉冲信号CP与二输入与门M3的B端口接入的输入时钟脉冲信号CP同步。
3.根据权利要求1所述的门控时钟电路，其特征在于，
当RSTN＝0，EN＝0，二输入与门M3的Q端口为低电平，反相器M4的QN端口为高电平。
4.根据权利要求1所述的门控时钟电路，其特征在于，
当RSTN＝1，EN由0变1，二输入与门M3的Q端口输出的时钟信号Q与CP同步，反相器M4的QN端口输出的时钟信号QN与CP反相。
5.根据权利要求1所述的门控时钟电路，其特征在于，
当RSTN＝1，EN由1变0，二输入与门M3的Q端口为低电平，反相器M4的QN端口为高电平。
Priority Applications (1)
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