JP2002026719A - 完全差動型論理回路 - Google Patents

完全差動型論理回路

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JP2002026719A
JP2002026719A JP2000207176A JP2000207176A JP2002026719A JP 2002026719 A JP2002026719 A JP 2002026719A JP 2000207176 A JP2000207176 A JP 2000207176A JP 2000207176 A JP2000207176 A JP 2000207176A JP 2002026719 A JP2002026719 A JP 2002026719A
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terminal
signal
transistors
logic circuit
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JP2000207176A
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Hiroaki Asano
弘明 浅野
Mitsuru Saito
充 齊藤
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Matsushita Electric Industrial Co Ltd
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    • H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic

Abstract

(57)【要約】 【課題】 ソース結合型論理回路において、出力信号の
立ち上がり時と立ち下がり時とでタイミング特性を一致
させる。 【解決手段】 制御信号生成部１は、各差動入力信号を
ＦＥＴ１１〜１４によりソースフォロアで出力した２対
の差動制御信号と、この信号をダイオード３５、３６に
よりレベルシフトした２対の差動制御信号とを出力す
る。電流切り替え部２は、ソース結合されたＦＥＴ２１
〜２８からなる４組の差動対を備える。４組の差動対
は、２個ずつ２段に接続されて、電流経路上に配置され
る。１段めの各差動対は、レベルシフト前の制御信号に
より制御され、２段めの各差動対は、レベルシフト後の
制御信号により制御される。出力信号生成部３は、負荷
抵抗３１、３２を流れる電流に応じて、ソースフォロワ
で増幅された差動出力信号を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、差動入力信号に対
して論理演算を行うトランジスタ論理回路に関する。
【０００２】
【従来の技術】高速な論理演算を必要とする情報通信な
どの分野では、ガリウム砒素半導体などを素材として作
成された、数１０ＧＨｚで動作する高速論理回路が用い
られる。このような高速論理回路の１つとして、ソース
結合型論理回路が知られている。ソース結合型論理回路
では、ソース結合された２個の電界効果トランジスタ
（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；
以下、ＦＥＴという）からなる差動対が多段に接続され
て電流経路上に配置され、差動対を流れる電流が入力信
号によって切り替えられる。これにより、所定の論理演
算が行われる。以下の説明では、後に「バー」を付けた
信号は、元の信号の反転信号を表すものとする。
【０００３】図８は、ソース結合型論理回路による従来
のＡＮＤゲートの回路図である。図８に示すＡＮＤゲー
トは、電流経路を切り替えて論理演算を行う電流切り替
え部と、電流切り替え部を流れる電流経路に応じて差動
出力信号を生成する出力信号生成部とを備える。このＡ
ＮＤゲートは、２対の差動入力信号Ａ、ＡバーとＢ、Ｂ
バーとに基づき、ＡとＢとの論理積を求め、差動出力信
号ＯＵＴ、ＯＵＴバーを出力する。
【０００４】電流切り替え部は、ＦＥＴ７１〜７４、負
荷抵抗３１、３２、および、電流源を構成するＦＥＴ４
９を備える。ＦＥＴ７１と７２、および、ＦＥＴ７３と
７４は、それぞれソース結合され、差動対を構成する。
これらの差動対は、図８に示すように多段に接続され
て、負荷抵抗３１、３２から電流源を構成するＦＥＴ４
９までに至る電流経路上に配置される。各差動対には、
いずれかの差動入力信号が接続される。図８に示すＡＮ
Ｄゲートでは、差動対を流れる電流は、差動入力信号
Ａ、ＡバーとＢ、Ｂバーとの電圧値に応じて、以下のよ
うに切り替えられる。入力信号ＡとＢとがいずれもハイ
レベル（以下、「Ｈ」と記す）である場合、電流は、負
荷抵抗３１とＦＥＴ７１、７３とを経由する第１の電流
経路を流れる。入力信号Ａがローレベル（以下、「Ｌ」
と記す）で入力信号Ｂが「Ｈ」である場合、電流は、負
荷抵抗３２とＦＥＴ７２、７３とを経由する第２の電流
経路を流れる。入力信号Ｂが「Ｌ」である場合、入力信
号Ａの論理に関わらず、電流は、負荷抵抗３２とＦＥＴ
７４とを経由する第３の電流経路を流れる。このよう
に、入力信号ＡとＢとのいずれもが「Ｈ」である時は、
負荷抵抗３１に電流が流れ、図８に示す点Ｑの電位が下
がる。逆に、入力信号ＡとＢとのいずれかが「Ｌ」であ
る時は、負荷抵抗３２に電流が流れ、図８に示す点Ｐの
電位が下がる。
【０００５】出力信号生成部は、ＦＥＴ３３、３４、ダ
イオード３５、３６、および、電流源を構成するＦＥＴ
４７、４８を備える。これらの要素を図８に示すように
接続することにより、電流駆動能力を増大させるソース
フォロア回路が構成される。出力信号ＯＵＴおよびＯＵ
Ｔバーは、それぞれ、点Ｐおよび点Ｑの電位と同じ方向
に変化する。したがって、差動出力信号ＯＵＴ、ＯＵＴ
バーは、入力信号ＡとＢとの論理積を表す信号となる。
【０００６】
【発明が解決しようとする課題】しかしながら、図８に
示すＡＮＤゲートにおいては、第１および第２の電流経
路と第３の電流経路とでは、経路上のＦＥＴの個数が異
なる。したがって、差動対を構成する２個のＦＥＴ７
３、７４についても、ドレイン−ソース間のバイアス電
圧が異なる。このため、差動対を制御する差動入力信号
が同じタイミングで逆方向に変化しても、２つの負荷抵
抗を流れる電流は同じタイミングで変化せず、出力信号
ＯＵＴとＯＵＴバーとが同じタイミングで変化しないと
いう問題がある。
【０００７】図９を参照して、上記の問題点を詳細に説
明する。図９（ａ）は、図８に示すＡＮＤゲートに対し
て、同じタイミングで逆方向に変化する差動入力信号を
入力した時の信号波形図である。図９（ｂ）は、図９
（ａ）の拡大図であって、入力信号ＡとＢとが（Ｌ、
Ｈ）から（Ｈ、Ｈ）を経て（Ｈ、Ｌ）に変化した場合に
ついての差動出力信号ＯＵＴ、ＯＵＴバーの変化を示し
た図である。
【０００８】入力信号ＡとＢとが（Ｌ、Ｈ）から（Ｈ、
Ｈ）に変化する時刻ｔ１において、電流は、第２の経路
から第１の経路に切り替わる。ＦＥＴ７２がオン、ＦＥ
Ｔ７１がオフである状態から、ＦＥＴ７２がオフ、ＦＥ
Ｔ７１がオンである状態に変化した場合、図８に示す点
Ｒの電位は変化せず、かつ、ＦＥＴ７３はオン状態を保
つので、図８に示す点Ｓの電位は変化しない。このた
め、電流源を構成するＦＥＴ４９に印加されるバイアス
電圧は変化せず、設定電流値も変化しない。よって、差
動入力信号ＡとＡバーとが同じタイミングで逆方向に変
化した場合、第１の電流経路を流れる電流は、第２の電
流経路を流れる電流が減少する速度と同じ速度で増加す
る。このため、出力信号ＯＵＴは、出力信号ＯＵＴバー
が立ち下がる速度と同じ速度で立ち上がる。一方、入力
信号ＡとＢとが（Ｈ、Ｈ）から（Ｈ、Ｌ）に変化する時
刻ｔ２では、電流は、第１の経路から第３の経路に切り
替わる。第１の電流経路には、電源とグランドとの間
に、負荷抵抗３１とＦＥＴ７１とＦＥＴ７３と電流源を
構成するＦＥＴ４９とが介在する。一方、第３の電流経
路には、電源とグランドとの間に、負荷抵抗３２とＦＥ
Ｔ７４と電流源を構成するＦＥＴ４９とが介在する。第
３の電流経路では、第１の電流経路と比較して、介在す
るＦＥＴの段数が１つ少ないため、各ＦＥＴにおけるド
レイン−ソース間電圧は大きくなる。よって、電流源の
設定電流値が大きくなり、差動入力信号ＢとＢバーとが
同じタイミングで逆方向に変化した場合でも、第３の電
流経路を流れる電流は、第１の電流経路を流れる電流が
減少する速度よりも速く増加する。このため、出力信号
ＯＵＴは、出力信号ＯＵＴバーが立ち上がるよりも速く
立ち下がる。
【０００９】このように出力信号ＯＵＴの立ち上がり時
のタイミング特性が他の特性と異なるので、出力信号Ｏ
ＵＴとＯＵＴバーとが一致する電圧値は、図９（ｂ）に
示すように、出力信号の立ち上がり時と立ち下がり時と
の間でΔＶだけ異なる。このＡＮＤゲートは数１０ＧＨ
ｚで動作するため、このように出力信号の立ち上がり時
と立ち下がり時とでタイミング特性が異なることは大き
な問題となる。
【００１０】それ故に、本発明は、出力信号の立ち上が
り時と立ち下がり時とでタイミング特性が一致する論理
回路を提供することを目的とする。
【００１１】
【課題を解決するための手段および発明の効果】第１の
発明は、２以上の整数ｎに対して、ｎ入力１出力の論理
演算を行う論理回路であって、ｎ対の差動入力信号に基
づき、各前記差動入力信号を共通したｎ種類の信号レベ
ルに変換して、ｎ2 対の差動制御信号を生成する制御信
号生成部と、電位差を有する電源端子間に、第１の端子
が相互に結合されたトランジスタ対をｎ個ずつｎ段に接
続して構成された多段接続網を含み、前記差動制御信号
によって前記多段接続網を流れる電流経路を切り替え
て、前記多段接続網に接続された一対の接点に差動信号
を発生させる電流切り替え部と、前記電流切り替え部に
おいて発生した差動信号に基づき、差動出力信号を生成
する出力信号生成部とを備え、前記多段接続網の各段に
は、共通した信号レベルに変換されたｎ対の前記差動入
力信号によって制御されるｎ個のトランジスタ対が配置
されていることを特徴とする。
【００１２】このような第１の発明によれば、電流切り
替え部における電流経路上のトランジスタ数は一定であ
るので、差動入力信号が変化しても電流量はほぼ一定と
なる。したがって、出力信号の立ち上がり時と立ち下が
り時とでタイミング特性を一致させることができる。
【００１３】第２の発明は、第１の発明において、前記
多段接続網の第１段に配置されたトランジスタ対に属す
る２個のトランジスタの一方の第３の端子は前記一対の
接点の一方に、他方の第３の端子は前記一対の接点の他
方にそれぞれ接続されることを特徴とする。
【００１４】このような第２の発明によれば、電流切り
替え部を流れる電流を切り替えることにより、一対の接
点に差動信号を生成することができる。
【００１５】第３の発明は、第２の発明において、１以
上ｎ以下の整数ｉ、ｊについて、第ｉの信号レベルに変
換された第ｊの差動入力信号によって制御されるトラン
ジスタ対Ｘijが、非反転入力信号がハイレベルの時に導
通状態となるトランジスタＳ ijと、反転入力信号がハイ
レベルの時に導通状態となるトランジスタＴijからなる
時、前記多段接続網では、トランジスタ対Ｘij（１≦ｉ
≦ｎ−１、１≦ｊ≦ｎ）に属するトランジスタＳij、Ｔ
ijの相互に結合された第１の端子は、トランジスタ対Ｘ
i+1jに属する２個のトランジスタの一方の第３の端子
と、トランジスタ対Ｘ i+1j+1（ｊがｎに等しい時はＸ
i+11）に属する２個のトランジスタの一方の第３の端子
とに接続されることを特徴とする。
【００１６】このような第３の発明によれば、出力信号
の立ち上がり時と立ち下がり時とでタイミング特性を一
致させるとともに、ｎ入力のＡＮＤ、ＯＲ、ＮＡＮＤお
よびＮＯＲ、並びに、一部の入力信号を否定したＡＮＤ
およびＯＲなどの論理演算を行うことができる。
【００１７】第４の発明は、第３の発明において、前記
多段接続網では、トランジスタ対Ｘ ij（１≦ｉ≦ｎ−
１、１≦ｊ≦ｎ）に属するトランジスタＳij、Ｔijの相
互に結合された第１の端子は、２個のトランジスタＴ
i+1jおよびＳi+1j+1（ｊがｎに等しい時はＳi+11）の第
３の端子に接続されることを特徴とする。
【００１８】このような第４の発明によれば、出力信号
の立ち上がり時と立ち下がり時とでタイミング特性が一
致したｎ入力ＡＮＤ演算を行うことができる。
【００１９】第５の発明は、第３の発明において、前記
多段接続網では、トランジスタ対Ｘ ij（１≦ｉ≦ｎ−
１、１≦ｊ≦ｎ）に属するトランジスタＳij、Ｔijの相
互に結合された第１の端子は、２個のトランジスタＳ
i+1jおよびＴi+1j+1（ｊがｎに等しい時はＴi+11）の第
３の端子に接続されることを特徴とする。
【００２０】このような第５の発明によれば、出力信号
の立ち上がり時と立ち下がり時とでタイミング特性が一
致したｎ入力ＯＲ演算を行うことができる。
【００２１】第６の発明は、第３の発明において、ｎが
２に等しいことを特徴とする。
【００２２】このような第６の発明によれば、出力信号
の立ち上がり時と立ち下がり時とでタイミング特性を一
致させるとともに、真に２入力に依存する１０種類の論
理演算のうち８種類の論理演算を行うことができる。
【００２３】第７の発明は、第６の発明において、前記
多段接続網では、トランジスタ対Ｘ11に属するトランジ
スタＳ11、Ｔ11の相互に接続された第１の端子は、２個
のトランジスタＴ21およびＳ22の第３の端子に接続さ
れ、トランジスタ対Ｘ12に属するトランジスタＳ12、Ｔ
12の相互に接続された第１の端子は、２個のトランジス
タＴ22およびＳ21の第３の端子に接続されることを特徴
とする。
【００２４】このような第７の発明によれば、出力信号
の立ち上がり時と立ち下がり時とでタイミング特性が一
致した２入力ＡＮＤ演算を行うことができる。
【００２５】第８の発明は、第６の発明において、前記
多段接続網では、トランジスタ対Ｘ11に属するトランジ
スタＳ11、Ｔ11の相互に接続された第１の端子は、２個
のトランジスタＳ21およびＴ22の第３の端子に接続さ
れ、トランジスタ対Ｘ12に属するトランジスタＳ12、Ｔ
12の相互に接続された第１の端子は、２個のトランジス
タＳ22およびＴ21の第３の端子に接続されることを特徴
とする。
【００２６】このような第８の発明によれば、出力信号
の立ち上がり時と立ち下がり時とでタイミング特性が一
致した２入力ＯＲ演算を行うことができる。
【００２７】第９の発明は、２入力の論理演算を行う論
理回路であって、２対の差動入力信号に基づき、各前記
差動入力信号を共通した２種類の信号レベルに変換し
て、４対の差動制御信号を生成する制御信号生成部と、
電位差を有する電源端子間に、第１の端子が相互に結合
されたトランジスタ対を２段に接続して構成された多段
接続網を含み、前記差動制御信号によって前記多段接続
網を流れる電流経路を切り替えて、前記多段接続網に接
続された一対の接点に差動信号を発生させる電流切り替
え部と、前記電流切り替え部において発生させた差動信
号に基づき、差動出力信号を生成する出力信号生成部と
を備え、前記多段接続網では、第１の信号レベルに変換
された第１の差動入力信号によって制御される第１およ
び第２のトランジスタ対と、第１の信号レベルに変換さ
れた第２の差動入力信号によって制御される第３および
第４のトランジスタ対とが第１段に配置され、第２の信
号レベルに変換された第１の差動入力信号によって制御
される第５のトランジスタ対と、第２の信号レベルに変
換された第２の差動入力信号によって制御される第６の
トランジスタ対とが第２段に配置されていることを特徴
とする。
【００２８】このような第９の発明によれば、電流切り
替え部における電流経路上のトランジスタ数は一定であ
るので、差動入力信号が変化しても電流量はほぼ一定と
なる。したがって、出力信号の立ち上がり時と立ち下が
り時とでタイミング特性を一致させることができる。
【００２９】第１０の発明は、第９の発明において、前
記多段接続網の第１段に配置されたトランジスタ対に属
する２個のトランジスタの一方の第３の端子は前記一対
の接点の一方に、他方の第３の端子は前記一対の接点の
他方にそれぞれ接続されることを特徴とする。
【００３０】このような第１０の発明によれば、電流切
り替え部を流れる電流を切り替えることにより、一対の
接点に差動信号を発生させることができる。
【００３１】第１１の発明は、第１０の発明において、
前記多段接続網では、前記第１のトランジスタ対に属す
る２個のトランジスタの相互に接続された第１の端子
は、前記第６のトランジスタ対に属する２個のトランジ
スタの一方の第３の端子に接続され、前記第２のトラン
ジスタ対に属する２個のトランジスタの相互に接続され
た第１の端子は、前記第６のトランジスタ対に属する２
個のトランジスタの他方の第３の端子に接続され、前記
第３のトランジスタ対に属する２個のトランジスタの相
互に接続された第１の端子は、前記第５のトランジスタ
対に属する２個のトランジスタの一方の第３の端子に接
続され、前記第４のトランジスタ対に属する２個のトラ
ンジスタの相互に接続された第１の端子は、前記第５の
トランジスタ対に属する２個のトランジスタの他方の第
３の端子に接続されることを特徴とする。
【００３２】このような第１１の発明によれば、出力信
号の立ち上がり時と立ち下がり時とでタイミング特性が
一致した排他的論理和演算およびその否定演算を行うこ
とができる。
【００３３】第１２の発明は、差動信号に対して論理演
算を行う論理回路であって、それぞれが、複数の信号レ
ベルに変換された複数の差動制御信号に基づき所定の論
理演算を行い、差動信号を出力する複数の電流切り替え
部と、入力された差動信号を複数の信号レベルに変換
し、初段に配置された電流切り替え部に前記差動制御信
号として供給する制御信号生成部と、各前記電流切り替
え部ごとに設けられ、各前記電流切り替え部から出力さ
れた差動信号を複数の信号レベルに変換し、当該電流切
り替え部の次段に配置された電流切り替え部に前記差動
制御信号として供給する複数の出力信号生成部とを備
え、各前記電流切り替え部は、ｎ入力の論理演算を行う
場合には、電位差を有する電源端子間に、第１の端子が
相互に結合されたトランジスタ対をｎ個ずつｎ段に接続
して構成された多段接続網を含み、前記差動制御信号に
よって前記多段接続網を流れる電流経路を切り替えて、
前記多段接続網に接続された一対の接点に出力すべき差
動信号を発生させ、前記多段接続網の各段には、共通し
た信号レベルに変換されたｎ対の前記差動制御信号によ
って制御されるｎ個のトランジスタ対が配置されている
ことを特徴とする。
【００３４】このような第１２の発明によれば、各電流
切り替え部における電流経路上のトランジスタ数は一定
であるので、差動制御信号が変化しても電流量はほぼ一
定となる。また、このような特徴を有する電流切り替え
部を１つの論理ゲートとして、論理回路が構成される。
したがって、出力信号の立ち上がり時と立ち下がり時と
でタイミング特性が一致した、複数の論理ゲートからな
る論理回路を構成することができる。
【００３５】第１３の発明は、第１２の発明において、
前記制御信号生成部および前記出力信号生成部は、次段
に配置された電流切り替え部によって行われる論理演算
の入力数に等しい種類の信号レベルに、差動信号を変換
して出力すること特徴とする。
【００３６】このような第１３の発明によれば、初段に
配置された論理ゲート以外には制御信号生成部を設ける
必要がないため、回路規模を削減することができる。
【００３７】第１４の発明は、第１３の発明において、
各前記電流切換部は、それぞれが、前記一対の接点のそ
れぞれに接続される２個の抵抗素子と、それぞれが、前
記多段接続網の第ｎ段に配置されたｎ個のトランジスタ
対の相互に接続された第１の端子に接続されたｎ個の電
流源とをさらに含み、すべての前記電流切り替え部につ
いて、前記ｎ個の電流源の設定電流値の合計と前記２個
の抵抗素子の抵抗値との積が一致することを特徴とす
る。
【００３８】このような第１４の発明によれば、各電流
切り替え部から出力される出力信号の信号レベルは、電
流切り替え部の入力数に依存せずに一定となる。このた
め、制御信号生成部および出力信号生成部として、同じ
特性を有する回路を使用することができる。
【００３９】第１５の発明は、第１、第９または第１２
の発明において、前記多段接続網に配置されるトランジ
スタ対は、ソース結合された２個の電界効果トランジス
タからなり、第１の端子はソース、第２の端子はゲー
ト、第３の端子はドレインであることを特徴とする。
【００４０】このような第１５の発明によれば、電界効
果トランジスタを用いた論理回路において、出力信号の
立ち上がり時と立ち下がり時とでタイミング特性を一致
させることができる。
【００４１】第１６の発明は、第１、第９または第１２
の発明において、前記多段接続網に配置されるトランジ
スタ対は、エミッタ接続された２個のバイポーラトラン
ジスタからなり、第１の端子はエミッタ、第２の端子は
ベース、第３の端子はコレクタであることを特徴とす
る。
【００４２】このような第１６の発明によれば、バイポ
ーラトランジスタを用いた論理回路において、出力信号
の立ち上がり時と立ち下がり時とでタイミング特性を一
致させることができる。
【００４３】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態に係る論理回路の一例である２入力
ＡＮＤゲートの構成を示す図である。このＡＮＤゲート
は、差動入力信号Ａ、ＡバーとＢ、Ｂバーとに基づき、
ＡとＢとの論理積を求め、差動出力信号ＯＵＴ、ＯＵＴ
バーを出力する。
【００４４】図１に示すＡＮＤゲートは、制御信号生成
部１、電流切り替え部２、および、出力信号生成部３を
備える。制御信号生成部１は、ＦＥＴ１１〜１４、ダイ
オード１５〜１８、および、電流源を構成するＦＥＴ４
１〜４４を含む。電流切り替え部２は、ＦＥＴ２１〜２
８、負荷抵抗３１、３２、および、電流源を構成するＦ
ＥＴ４５、４６を含む。出力信号生成部３は、ＦＥＴ３
３、３４、ダイオード３５、３６、および、電流源を構
成するＦＥＴ４７、４８を含む。電流源を構成するＦＥ
Ｔ４１〜４８は、各部を流れる電流量を規定する電流源
として機能する。
【００４５】制御信号生成部１は、差動入力信号のそれ
ぞれについて、入力信号をソースフォロワで出力した信
号と、その信号をレベルシフトした信号とを生成する。
ＦＥＴ１１のドレイン端子、ゲート端子、および、ソー
ス端子は、それぞれ、電源Ｖ dd、入力信号Ａ、および、
ダイオード１５のアノード端子と接続される。ダイオー
ド１５のカソード端子は、電流源を構成するＦＥＴ４１
に接続される。ＦＥＴ１１のソース端子に接続された信
号ＡＴは、入力信号Ａをソースフォロワで出力した信号
となる。ダイオード１５のカソード端子に接続された信
号ＡＢは、信号ＡＴをダイオード１５の電圧降下分だけ
レベルシフトした信号となる。同様に、他の３本の入力
信号Ａバー、ＢおよびＢバーについても、ＦＥＴ１２〜
１４とダイオード１６〜１８との作用により、入力信号
をソースフォロワで出力した信号と、その信号をレベル
シフトした信号が生成される。このようにして生成され
た４対の差動制御信号は、電流切り替え部２に供給され
る。
【００４６】電流切り替え部２は、制御信号生成部１か
ら供給された４対の差動制御信号に基づき回路を流れる
電流経路を切り替えることにより、論理演算を行う。電
流切り替え部２に含まれる８個のＦＥＴ２１〜２８は、
それぞれ２個ずつソース結合され、４個の差動対を構成
する。４個の差動対は、図１に示すように２段に接続さ
れて、負荷抵抗３１、３２から電流源を構成するＦＥＴ
４５、４６までに至る電流経路上に配置される。すなわ
ち、ＦＥＴ２１、２３のドレイン端子は、いずれも、負
荷抵抗３１を介して電源Ｖddと接続される。ＦＥＴ２
２、２４のドレイン端子は、いずれも、負荷抵抗３２を
介して電源Ｖddと接続される。結合されたＦＥＴ２１、
２２のソース端子は、ＦＥＴ２６、２７のドレイン端子
と接続される。結合されたＦＥＴ２３、２４のソース端
子は、ＦＥＴ２５、２８のドレイン端子と接続される。
結合されたＦＥＴ２５、２６のソース端子は、電流源を
構成するＦＥＴ４５と接続される。結合されたＦＥＴ２
７、２８のソース端子は、電流源を構成するＦＥＴ４６
と接続される。
【００４７】４個の差動対には、制御信号生成部１から
供給された４対の差動制御信号がそれぞれ接続される。
４個の差動対のうち、負荷抵抗３１、３２に接続された
２個の差動対には、レベルシフト前の差動制御信号が接
続される。他の２個の差動対には、レベルシフト後の差
動制御信号が接続される。図１に示すＡＮＤゲートで
は、ＦＥＴ２１〜２８のゲート端子には、制御信号Ａ
Ｔ、ＡＴバー、ＢＴ、ＢＴバー、ＡＢ、ＡＢバー、ＢＢ
およびＢＢバーがそれぞれ接続される。
【００４８】出力信号生成部３は、ＦＥＴ３３、３４、
ダイオード３５、３６、および、電流源を構成するＦＥ
Ｔ４７、４８を備える。ＦＥＴ３４のドレイン端子、ゲ
ート端子、および、ソース端子は、それぞれ、電源
Ｖdd、ＦＥＴ２４のドレイン端子、および、ダイオード
３６のアノード端子に接続される。ダイオード３６のカ
ソード端子は、電流源を構成するＦＥＴ４８に接続され
る。これらの要素を図１に示すように接続することによ
り、電流駆動能力を増大させるソースフォロア回路が構
成される。したがって、出力信号ＯＵＴは、図１に示す
点Ｐの電位と同じ方向に変化する。同様に、出力信号Ｏ
ＵＴバーは、図１に示す点Ｑの電位と同じ方向に変化す
る。
【００４９】図１に示す論理回路により２入力のＡＮＤ
演算が行われることは、以下のようにして示される。入
力信号ＡとＢとがいずれも「Ｈ」である場合には、ＦＥ
Ｔ２１〜２８のうち、ＦＥＴ２１、２３、２５、２７が
オンとなる。このため、負荷抵抗３１から、ＦＥＴ２
１、２７を経由する経路とＦＥＴ２３、２５を経由する
経路とに電流が流れる。よって、点Ｑの電位が下がり、
出力信号ＯＵＴバーは「Ｌ」となる。これに対し、負荷
抵抗３２には電流が流れないので、出力信号ＯＵＴは
「Ｈ」となる。
【００５０】入力信号ＡとＢとがいずれも「Ｌ」である
場合には、ＦＥＴ２２、２４、２６、２８がオンとなる
ので、負荷抵抗３２から、ＦＥＴ２２、２６を経由する
経路とＦＥＴ２４、２８を経由する経路とに電流が流れ
る。また、入力信号Ａが「Ｈ」で入力信号Ｂが「Ｌ」で
ある場合には、ＦＥＴ２１、２４、２５、２８がオンと
なるので、負荷抵抗３２から、ＦＥＴ２４、２５を経由
する経路とＦＥＴ２４、２８を経由する経路とに電流が
流れる。さらに、入力信号Ａが「Ｌ」で入力信号Ｂが
「Ｈ」である場合には、ＦＥＴ２２、２３、２６、２７
がオンとなるので、負荷抵抗３２から、ＦＥＴ２２、２
６を経由する経路とＦＥＴ２２、２７を経由する経路と
に電流が流れる。これら３つの場合は、いずれも負荷抵
抗３２に電流が流れるので、点Ｐの電位が下がり、出力
信号ＯＵＴは「Ｌ」となる。これに対し、負荷抵抗３１
には電流が流れないので、出力信号ＯＵＴバーは「Ｈ」
となる。
【００５１】図２を参照して、本実施形態に係るＡＮＤ
ゲートの効果を説明する。図２（ａ）は、図１に示すＡ
ＮＤゲートに対して、同じタイミングで逆方向に変化す
る差動入力信号を入力した時の信号波形図である。図２
（ｂ）は、図２（ａ）の拡大図であって、入力信号Ａと
Ｂとが（Ｌ、Ｈ）から（Ｈ、Ｈ）を経て（Ｈ、Ｌ）に変
化した場合についての差動出力信号ＯＵＴ、ＯＵＴバー
の変化を示した図である。
【００５２】本実施形態に係るＡＮＤゲートでは、ＦＥ
Ｔ２１〜２８は電流経路上に対称性を持って配置されて
いるので、図１に示す点Ｓ１および点Ｓ２の電位の変動
はほとんどないため、電流源を構成するＦＥＴ４５、４
６のドレイン−ソース間の電位変動はほとんどなく、電
流源としての設定電流値はほぼ一定となる。このため、
差動対を制御する差動制御信号が同じタイミングで逆方
向に変化した場合、負荷抵抗３１を流れる電流と負荷抵
抗３２を流れる電流とは、立ち上がり時と立ち下がり時
ですべて同じタイミングで変化する。このため、出力信
号ＯＵＴは、常に出力信号ＯＵＴバーと同じ速度で変化
する。よって、図２（ｂ）に示すように、出力信号ＯＵ
ＴとＯＵＴバーとが一致する電圧値は、出力信号の立ち
上がり時と立ち下がり時との間で一致する。
【００５３】図３は、本発明の第１の実施形態に係る２
入力論理回路の構成を示す図である。この論理回路は、
制御信号生成部、電流切り替え部、および、出力信号生
成部を備える。図３（ａ）は、制御信号生成部を示す回
路図である。図３（ｂ）は、電流切り替え部と出力信号
生成部とを示す回路図である。図３（ｃ）は、各差動対
に接続する差動制御信号と、その接続によって実現され
る論理演算との関係を示すテーブルである。
【００５４】上述したように、各差動対に対してテーブ
ルの第２列に示すように差動制御信号を接続した場合、
図３に示す論理回路はＡＮＤ演算を行う。この時、差動
出力信号ＯＵＴ、ＯＵＴバーを逆にして考えれば、同時
にＮＡＮＤ演算も行われている。また、各差動対に対し
てテーブルの第４列に示すように差動制御信号を逆にし
て接続した場合、この回路はＮＯＲ演算を行う。この
時、差動出力信号ＯＵＴ、ＯＵＴバーを逆にして考えれ
ば、同時にＯＲ演算も行われている。また、各差動対に
対して一方の差動制御信号を逆にして接続した場合、こ
の回路は、ＡバーとＢとのＡＮＤ、ＡとＢバーとのＡＮ
Ｄ、ＡバーとＢとのＯＲ、または、ＡとＢバーとのＯＲ
のいずれかの演算を行うことができる。このように、図
３に示す論理回路は、各差動対に接続する差動制御信号
を切り替えることにより、真に２入力に依存する１０種
類の論理演算のうち、８種類の論理演算を行うことがで
きる。なお、図３（ｃ）に示す接続は一つの接続例であ
り、異なる接続方法によって同じ論理演算を行うことも
できる。
【００５５】図３に示す論理回路においても、図１に示
すＡＮＤゲートと同様に、ＦＥＴ２１〜２８は電流経路
上に対称性を持って配置されているので、出力信号の立
ち上がり時と立ち上がり時とでタイミング特性が一致す
る。
【００５６】（第２の実施形態）図４は、本発明の第２
の実施形態に係る論理回路の一例である３入力ＡＮＤゲ
ートの構成を示す図である。このＡＮＤゲートは、制御
信号生成部、電流切り替え部、および、出力信号生成部
を備える。図４（ａ）は、制御信号生成部を示す回路図
である。図４（ｂ）は、電流切り替え部と出力信号生成
部とを示す回路図である。出力信号生成部は第１の実施
形態に係る論理回路と同じであるので、説明を省略す
る。図４に示す３入力ＡＮＤゲートは、以下に述べるｎ
入力ＡＮＤゲートにおいて入力数ｎを３としたものであ
る。
【００５７】制御信号生成部は、複数のダイオードを含
み、これを用いて入力信号のレベルシフトを行う。制御
信号生成部は、ｎ対の差動入力信号Ａj 、Ａj バー（ｊ
＝１〜ｎ）に基づき、第１から第ｎまでの信号レベルを
有するｎ2 対の差動制御信号Ｃij、Ｃijバー（ｉ＝１〜
ｎ、ｊ＝１〜ｎ）を生成する。生成されたｎ2 対の差動
制御信号Ｃij、Ｃijバーは、電流切り替え部に供給され
る。
【００５８】電流切り替え部は、２×ｎ2 個のＦＥＴ、
２個の負荷抵抗、および、ｎ個の電流源を構成するＦＥ
Ｔを含む。２×ｎ2 個のＦＥＴは、それぞれ２個ずつソ
ース結合され、ｎ2 個の差動対を構成する。ｎ2 個の差
動対のゲート端子には、ｎ2対の差動制御信号が、それ
ぞれ接続される。制御信号Ｃijによって制御されるＦＥ
ＴをＳij、制御信号Ｃijバーによって制御されるＦＥＴ
をＴijとする。ｎ2 個の差動対は、ｎ個ずつｎ段に接続
され、２個の負荷抵抗からｎ個の電流源を構成するＦＥ
Ｔまでに至る電流経路上に配置される。
【００５９】ＡＮＤゲートを実現する場合、ｎ2 個の差
動対は、以下のように接続される。すなわち、ＦＥＴ
Ｓ1jのドレイン端子は、いずれも、一方の負荷抵抗を介
して電源Ｖddと接続される。ＦＥＴ Ｔ1jのドレイン端
子は、いずれも、他方の負荷抵抗を介して電源Ｖddと接
続される。ＦＥＴ ＳijとＴijとのソース端子は、それ
ぞれ結合される。結合されたＦＥＴ ＳijとＴijとのソ
ース端子は、ｉ＜ｎ−１かつｊ＜ｎ−１である場合はＦ
ＥＴ Ｔi+1jとＳi+1j+1とのドレイン端子に、ｉ＜ｎ−
１かつｊ＝ｎである場合はＦＥＴ Ｔi+1jとＳi+11との
ドレイン端子に、ｉ＝ｎである場合はｎ個の電流源を構
成するＦＥＴに、それぞれ接続される。
【００６０】この論理回路によりｎ入力のＡＮＤ演算が
行われることは、第１の実施形態と同様の方法により示
されるので、説明を省略する。
【００６１】本実施形態に係るＡＮＤゲートにおいて
も、２×ｎ2 個のＦＥＴは電流経路上に対称性を持って
配置されているので、各差動対を構成する２個のＦＥＴ
のドレイン−ソース間のバイアス電圧は、それぞれ等し
い。このため、差動対を制御する差動制御信号が同じタ
イミングで逆方向に変化した場合、２個の負荷抵抗を流
れる電流は、立ち上がり時と立ち下がり時とですべて同
じタイミングで変化する。このため、このＡＮＤゲート
では、出力信号の立ち上がり時と立ち下がり時とでタイ
ミング特性が一致する。
【００６２】また、本実施形態に係るＡＮＤゲートにつ
いても、各差動対に接続する差動制御信号を切り替える
ことにより、他の論理演算を行うことができる。まず、
差動出力信号ＯＵＴ、ＯＵＴバーを逆にして考えれば、
同時にＮＡＮＤ演算も行われている。次に、各差動対に
対して差動制御信号を逆にして接続した場合、この回路
は、ＮＯＲ演算またはＯＲ演算を行う。また、各差動対
に対して、何対かの差動制御信号を逆にしてに接続して
もよい。このように、図４に示す論理回路は、各差動対
に接続する差動制御信号を切り替えることにより、ｎ入
力のＡＮＤ、ＯＲ、ＮＡＮＤおよびＮＯＲ、並びに、一
部の入力信号を反転したＡＮＤおよびＯＲなどの演算を
行うことができる。
【００６３】また、ｎ2 個の差動対間の接続を変更する
ことにより、他の論理演算を行うこともできる。例え
ば、ｉ＜ｎ−１を満たす結合されたＦＥＴ ＳijとＴij
とのソース端子をＦＥＴ Ｓi+1jとＴi+1j+1（ｊ＝ｎで
ある時はＴi+11）とのドレイン端子に接続することによ
り、ＯＲ演算を行うことができる。このように差動対間
の接続を変更した論理回路においても、図４に示すＡＮ
Ｄゲートと同様に、ＦＥＴは電流経路上に対称性を持っ
て配置されているので、出力信号の立ち上がり時と立ち
上がり時とでタイミング特性が一致する。
【００６４】（第３の実施形態）図５は、本発明の第３
の実施形態に係る２入力論理回路の構成を示す図であ
る。図５（ａ）は、制御信号生成部を示す回路図であ
る。図５（ｂ）は、電流切り替え部と出力信号生成部と
を示す回路図である。図５（ｃ）は、各差動対に接続す
る差動制御信号と、その接続によって実現される論理演
算との関係を示すテーブルである。
【００６５】図５に示す論理回路は、制御信号生成部、
電流切り替え部、および、出力信号生成部を備える。こ
れらの構成要素のうち、制御信号生成部と出力信号生成
部は、第１の実施形態に係る論理回路と同じである。電
流切り替え部は、ＦＥＴ５１〜６２、負荷抵抗３１、３
２、および、電流源を構成するＦＥＴ４５、４５を含
む。本実施形態に係る論理回路は、電流切り替え部に６
個の差動対を含む点で、４個の差動対を含む第１の実施
形態に係る論理回路と相違する。本実施形態の構成要素
のうち、第１の実施形態と同一の構成要素については、
同一の参照符号を付して、説明を省略する。
【００６６】電流切り替え部は、制御信号生成部から供
給された４対の差動制御信号に基づき回路を流れる電流
経路を切り替えることにより、論理演算を行う。電流切
り替え部に含まれる１２個のＦＥＴ５１〜６２は、それ
ぞれ２個ずつソース結合され、６個の差動対を構成す
る。６個の差動対は、図５に示すように２段に接続され
て、負荷抵抗３１、３２から電流源を構成するＦＥＴ４
４、４５までに至る電流経路上に配置される。すなわ
ち、ＦＥＴ５１、５３、５５、５７のドレイン端子は、
いずれも、負荷抵抗３１を介して電源Ｖddと接続され
る。ＦＥＴ５２、５４、５６、５８のドレイン端子は、
いずれも、負荷抵抗３２を介して電源Ｖddと接続され
る。結合されたＦＥＴ５１、５２のソース端子は、ＦＥ
Ｔ５９のドレイン端子と接続される。結合されたＦＥＴ
５３、５４のソース端子は、ＦＥＴ６１のドレイン端子
と接続される。結合されたＦＥＴ５５、５６のソース端
子は、ＦＥＴ６０のドレイン端子と接続される。結合さ
れたＦＥＴ５７、５８のソース端子は、ＦＥＴ６２のド
レイン端子と接続される。結合されたＦＥＴ５９、６０
のソース端子は、電流源を構成するＦＥＴ４５と接続さ
れる。結合されたＦＥＴ６１、６２のソース端子は、電
流源を構成するＦＥＴ４６と接続される。
【００６７】６個の差動対には、制御信号生成部１から
供給された４対の差動制御信号が接続される。６個の差
動対のうち、負荷抵抗３１、３２に接続された４個の差
動対には、上位とレベルシフトして生成された下位の２
つのレベルのうち、上位のレベルの差動制御信号が接続
される。他の２個の差動対には、上位とレベルシフトし
て生成された下位の２つのレベルのうち、下位のレベル
の差動制御信号が接続される。各差動対に図５（ｃ）の
テーブルの第１行めに示すように差動制御信号を接続し
た場合、図５に示す論理回路は、入力信号ＡとＢとの排
他的論理和（ＥＸＯＲ）を求める。この時、差動出力信
号ＯＵＴ、ＯＵＴバーを逆にして考えると、同時に入力
信号ＡとＢとの排他的論理和の否定（ＥＸＮＯＲ）も求
められている。
【００６８】図５に示す論理回路により２入力のＥＸＯ
Ｒ演算が行われることは、以下のようにして示される。
入力信号ＡとＢとがいずれも「Ｈ」である場合には、Ｆ
ＥＴ５１〜６２のうち、ＦＥＴ５１、５３、５６、５
８、６０、６２がオンとなるので、負荷抵抗３２から、
ＦＥＴ５６、６０を経由する経路とＦＥＴ５８、６２を
経由する経路とに電流が流れる。また、入力ＡとＢとが
いずれも「Ｌ」である場合には、ＦＥＴ５２、５４、５
５、５７、５９、６１がオンとなるので、負荷抵抗３２
から、ＦＥＴ５２、５９を経由する経路とＦＥＴ５４、
６１を経由する経路とに電流が流れる。これら２つの場
合は、いずれも負荷抵抗３２に電流が流れるので、点Ｐ
の電位が下がり、出力信号ＯＵＴは「Ｌ」となる。これ
に対し、負荷抵抗３１には電流が流れないので、出力信
号ＯＵＴバーは「Ｈ」となる。
【００６９】入力信号Ａが「Ｈ」で入力信号Ｂが「Ｌ」
である場合には、ＦＥＴ５１、５４、５６、５７、５
９、６２がオンとなるので、負荷抵抗３１から、ＦＥＴ
５１、５９を経由する経路とＦＥＴ５７、６２を経由す
る経路とに電流が流れる。また、入力信号Ａが「Ｌ」で
入力信号Ｂが「Ｈ」である場合には、ＦＥＴ５２、５
３、５５、５８、６０、６１がオンとなるので、負荷抵
抗３１から、ＦＥＴ５５、６０を経由する経路とＦＥＴ
５３、６１を経由する経路とに電流が流れる。これら２
つの場合は、いずれも負荷抵抗３１に電流が流れるの
で、点Ｑの電位が下がり、出力信号ＯＵＴバーは「Ｌ」
となる。これに対し、負荷抵抗３２には電流が流れない
ので、出力信号ＯＵＴは「Ｈ」となる。
【００７０】本実施形態に係る論理回路においても、第
１の実施形態に係る論理回路と同様に、各ＦＥＴは電流
経路上に対称性を持って配置されているので、出力信号
の立ち上がり時と立ち下がり時とでタイミング特性が一
致する。
【００７１】（第４の実施形態）図６は、本発明の第４
の実施形態に係る論理回路の構成図である。図６に示す
論理回路は、３つのＡＮＤゲートと１つのＯＲゲートと
を接続して構成されたＡＮＤ−ＯＲ複合ゲートである。
このＡＮＤ−ＯＲゲートは、３つの制御信号生成部１−
１〜３、４つの電流切り替え部２−１〜４、並びに、４
つの出力信号生成部３および４−１〜３を備え、７対の
差動入力信号Ａi 、Ａi バー（ｉ＝１〜７）に対して、
Ａ1 ＆Ａ2 ＋Ａ3 ＆Ａ4 ＋Ａ5 ＆Ａ6 ＆Ａ7 なる論理演
算（ただし、＆はＡＮＤ演算、＋はＯＲ演算を表す）を
行う。なお、図６では、各差動信号は、それぞれ、１つ
の記号を用いて表されている。例えば、差動信号Ａ1 、
Ａ1バーは、記号Ａ1 によって表されている。
【００７２】制御信号生成部１−１および電流切り替え
部２−１は、それぞれ、図１に示す２入力ＡＮＤゲート
の制御信号生成部１および電流切り替え部２と同じ回路
である。この２つの回路により、入力信号Ａ1 とＡ2 と
の論理積である差動信号Ｄ1、Ｄ1 バーが求められる。
制御信号生成部１−２および電流切り替え部２−２は、
それぞれ、図１に示す２入力ＡＮＤゲートの制御信号生
成部１および電流切り替え部２と同じ回路である。この
２つの回路により、入力信号Ａ3 とＡ4 との論理積であ
る差動信号Ｄ2 、Ｄ2 バーが求められる。制御信号生成
部１−３および電流切り替え部２−３は、それぞれ、図
４に示す３入力ＡＮＤゲートの制御信号生成部および電
流切り替え部と同じ回路である。この２つの回路によ
り、入力信号Ａ5 とＡ6 とＡ7 との論理積である差動信
号Ｄ3 、Ｄ3 バーが求められる。
【００７３】電流切り替え部２−４においてｎ入力の論
理演算が行なわれる場合、出力信号生成部４−１〜３
は、互いに異なる信号レベルを有するｎ対の差動出力信
号を生成する。図７は、出力信号生成部４−１の構成を
示す回路図である。出力信号生成部４−１は、図１に示
す出力信号生成部３に４つのダイオード８１〜８４を追
加した回路である。図７において、ＦＥＴ３４、ダイオ
ード３６および電流源を構成するＦＥＴ４８からなるソ
ースフォロア回路により、信号Ｄ1 の電流駆動能力を増
大させた出力信号Ｅ11が求められる。ダイオード８２お
よび８４は、図７に示すように、ダイオード３６と電流
源を構成するＦＥＴ４８との間に直列に接続して配置さ
れる。ダイオード８２、８４のカソード端子は、それぞ
れ、出力信号Ｅ21、Ｅ31に接続される。これにより、出
力信号Ｅ21は出力信号Ｅ11をダイオード８２の電圧降下
分だけレベルシフトした信号となり、出力信号Ｅ31は出
力信号Ｅ11をダイオード８２および８４の電圧降下分だ
けレベルシフトした信号となる。同様に、出力信号Ｅ21
バーは出力信号Ｅ11バーをダイオード８１の電圧降下分
だけレベルシフトした信号となり、出力信号Ｅ31バーは
出力信号Ｅ11バーをダイオード８１および８３の電圧降
下分だけレベルシフトした信号となる。
【００７４】このようにして、出力信号生成部４−１
は、電流切り替え部２−１から出力された差動信号Ｄ
1 、Ｄ1 バーに基づき、互いに異なる信号レベルを有す
る３対の差動出力信号Ｅi1、Ｅi1バー（ｉ＝１〜３）を
求める。出力信号生成部３−２〜３は、いずれも、出力
信号生成部３−１と同じ構造を有し、同じ機能を果た
す。すなわち、出力信号生成部４−２は、電流切り替え
部２−２から出力された差動信号Ｄ2 、Ｄ2 バーに基づ
き、互いに異なる信号レベルを有する３対の差動出力信
号Ｅi2、Ｅi2バー（ｉ＝１〜３）を求める。出力信号生
成部４−３は、電流切り替え部２−３から出力された差
動信号Ｄ3 、Ｄ3 バーに基づき、互いに異なる信号レベ
ルを有する３対の差動出力信号Ｅi3、Ｅi3バー（ｉ＝１
〜３）を求める。９対の差動出力信号Ｅij、Ｅijバー
（ｉ＝１〜３、ｊ＝１〜３）は、電流切り替え部２−４
に供給される。
【００７５】電流切り替え部２−４は、９対の差動出力
信号Ｅij、Ｅijバー（ｉ＝１〜３、ｊ＝１〜３）に基づ
き、信号Ｄ1 とＤ2 とＤ3 との論理和である差動信号
Ｆ、Ｆバーを求める。このような電流切り替え部２−４
は、図４（ｂ）に示す３入力ＡＮＤゲートの電流切り替
え部に基づき、ＦＥＴ間の接続を変更することにより得
られる。出力信号生成部３は、図１に示す２入力ＡＮＤ
ゲートの出力信号生成部３と同じ回路であり、差動信号
Ｆ、Ｆバーの電流駆動能力を増大させて、差動出力信号
ＯＵＴ、ＯＵＴバーを出力する。このようにして、図６
に示すＡＮＤ−ＯＲゲートは、Ａ1 ＆Ａ2 ＋Ａ3 ＆Ａ4
＋Ａ5 ＆Ａ6 ＆Ａ7 なる論理演算を行う。
【００７６】本実施形態によれば、第１ないし第３の実
施形態に示した、制御信号生成部と電流切り替え部と出
力信号生成部とを備えた論理ゲートを、複数個接続する
ことにより論理回路が構成される。これにより、出力信
号の立ち上がり時と立ち下がり時とでタイミング特性が
一致した、複数の論理ゲートからなる論理回路を得るこ
とができる。また、制御信号生成部は、初段に配置され
た論理ゲートにのみ設けられ、制御信号生成部と出力信
号生成部とは、次段に接続された電流切り替え部によっ
て行われる論理関数の入力数に等しい種類の信号レベル
に、差動信号を変換して出力する。このように、初段に
配置された論理ゲート以外には制御信号生成部を設ける
必要がないため、回路規模を削減することができる。
【００７７】なお、本実施形態では、各電流切り替え部
から出力される差動信号の信号レベルは、電源電圧と、
電流源を構成するＦＥＴの設定電流値と、負荷抵抗の抵
抗値とにより決定される。このため、各電流切り替え部
を同じ特性を有する負荷抵抗とＦＥＴとを用いて構成し
た場合、出力される差動信号の信号レベルは、電流切り
替え部の入力信号数に応じて、電流切り替え部ごとに異
なる。このため、各電流切り替え部ごとに、出力される
差動信号の信号レベルに応じて、異なる特性を有する出
力信号生成部を使用する必要がある。
【００７８】この点を解決するには、すべての電流切り
替え部について、電流源を構成する複数のＦＥＴの設定
電流値の合計と各負荷抵抗の抵抗値との積が一致するよ
うに、各電流切り替え部における設定電流値と抵抗値と
を設定すればよい。このように設定した場合、各電流切
り替え部から出力される差動信号の信号レベルは、電流
切り替え部の入力信号数に依存せずに一定となる。この
ため、制御信号生成部および出力信号生成部として、同
じ特性を有する回路を使用することができる。
【００７９】また、本実施形態では、例として特定の論
理演算を行う論理回路を示したが、本実施形態はこれに
限らず、任意の論理回路に適用できる。例えば、論理ゲ
ートは、３段以上接続されるものでもよい。また、各論
理ゲートの入力数は、任意の値でよく、各論理ゲートに
おける論理演算も、任意の論理演算であってよい。
【００８０】以上に示すように、第１ないし第４の実施
形態に係る論理回路においては、いずれも、トランジス
タ対は電流経路上に対称性を持って配置されているの
で、各差動対を構成する２個のトランジスタのドレイン
−ソース間のバイアス電圧は、それぞれ等しい。このた
め、差動対を制御する差動制御信号が同じタイミングで
逆方向に変化した場合、２個の負荷抵抗を流れる電流
は、立ち上がり時と立ち下がり時とで同じタイミングで
変化する。よって、出力信号の立ち上がり時と立ち下が
り時とでタイミング特性が一致する。このような特性を
有する論理回路を用いることにより、高速な回路を設計
することができる。また、同じタイミング仕様を持つ回
路を設計する場合には、低コストのプロセス技術を採用
することにより、回路を低価格で製造することができ
る。
【００８１】なお、第１ないし第４の実施形態に係る論
理回路は、いずれも電界効果トランジスタを用いるもの
としたが、本発明はこれに限ることなく、バイポーラト
ランジスタを用いるものであってもよい。バイポーラト
ランジスタを用いた論理回路についても、電界効果トラ
ンジスタを用いた論理回路と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る論理回路の一例
である２入力ＡＮＤゲートの構成を示す回路図である。
【図２】本発明の第１の実施形態に係るＡＮＤゲートの
信号波形図である。
【図３】本発明の第１の実施形態に係る論理回路の構成
を示す回路図である。
【図４】本発明の第２の実施形態に係る論理回路の一例
である３入力ＡＮＤゲートの構成を示す回路図である。
【図５】本発明の第３の実施形態に係る論理回路の一例
であるＥＸＯＲゲートの構成を示す回路図である。
【図６】本発明の第４の実施形態に係る論理回路の一例
であるＡＮＤ−ＯＲゲートの構成を示す回路図である。
【図７】第４の実施形態に係る論理回路の出力信号生成
部の詳細を示す回路図である。
【図８】従来のＡＮＤゲートの構成を示す回路図であ
る。
【図９】従来のＡＮＤゲートの信号波形図である。
【符号の説明】
１…制御信号生成部 ２…電流切り替え部 ３、４…出力信号生成部 １１〜１４、２１〜２８、３３、３４、５１〜６２…Ｆ
ＥＴ １５〜１８、３５、３６、８１〜８４…ダイオード ３１、３２…負荷抵抗 ４１〜４８…電流源を構成するＦＥＴ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ２以上の整数ｎに対して、ｎ入力１出力
    の論理演算を行う論理回路であって、 ｎ対の差動入力信号に基づき、各前記差動入力信号を共
    通したｎ種類の信号レベルに変換して、ｎ2 対の差動制
    御信号を生成する制御信号生成部と、 電位差を有する電源端子間に、第１の端子が相互に結合
    されたトランジスタ対をｎ個ずつｎ段に接続して構成さ
    れた多段接続網を含み、前記差動制御信号によって前記
    多段接続網を流れる電流経路を切り替えて、前記多段接
    続網に接続された一対の接点に差動信号を発生させる電
    流切り替え部と、 前記電流切り替え部において発生した差動信号に基づ
    き、差動出力信号を生成する出力信号生成部とを備え、 前記多段接続網の各段には、共通した信号レベルに変換
    されたｎ対の前記差動入力信号によって制御されるｎ個
    のトランジスタ対が配置されていることを特徴とする、
    論理回路。
  2. 【請求項２】 前記多段接続網の第１段に配置されたト
    ランジスタ対に属する２個のトランジスタの一方の第３
    の端子は前記一対の接点の一方に、他方の第３の端子は
    前記一対の接点の他方にそれぞれ接続されることを特徴
    とする、請求項１に記載の論理回路。
  3. 【請求項３】 １以上ｎ以下の整数ｉ、ｊについて、第
    ｉの信号レベルに変換された第ｊの差動入力信号によっ
    て制御されるトランジスタ対Ｘijが、非反転入力信号が
    ハイレベルの時に導通状態となるトランジスタＳijと、
    反転入力信号がハイレベルの時に導通状態となるトラン
    ジスタＴijからなる時、 前記多段接続網では、トランジスタ対Ｘij（１≦ｉ≦ｎ
    −１、１≦ｊ≦ｎ）に属するトランジスタＳij、Ｔijの
    相互に結合された第１の端子は、トランジスタ対Ｘi+1j
    に属する２個のトランジスタの一方の第３の端子と、ト
    ランジスタ対Ｘ i+1j+1（ｊがｎに等しい時はＸi+11）に
    属する２個のトランジスタの一方の第３の端子とに接続
    されることを特徴とする、請求項２に記載の論理回路。
  4. 【請求項４】 前記多段接続網では、トランジスタ対Ｘ
    ij（１≦ｉ≦ｎ−１、１≦ｊ≦ｎ）に属するトランジス
    タＳij、Ｔijの相互に結合された第１の端子は、２個の
    トランジスタＴi+1jおよびＳi+1j+1（ｊがｎに等しい時
    はＳi+11）の第３の端子に接続されることを特徴とす
    る、請求項３に記載の論理回路。
  5. 【請求項５】 前記多段接続網では、トランジスタ対Ｘ
    ij（１≦ｉ≦ｎ−１、１≦ｊ≦ｎ）に属するトランジス
    タＳij、Ｔijの相互に結合された第１の端子は、２個の
    トランジスタＳi+1jおよびＴi+1j+1（ｊがｎに等しい時
    はＴi+11）の第３の端子に接続されることを特徴とす
    る、請求項３に記載の論理回路。
  6. 【請求項６】 ｎが２に等しいことを特徴とする、請求
    項３に記載の論理回路。
  7. 【請求項７】 前記多段接続網では、 トランジスタ対Ｘ11に属するトランジスタＳ11、Ｔ11の
    相互に接続された第１の端子は、２個のトランジスタＴ
    21およびＳ22の第３の端子に接続され、 トランジスタ対Ｘ12に属するトランジスタＳ12、Ｔ12の
    相互に接続された第１の端子は、２個のトランジスタＴ
    22およびＳ21の第３の端子に接続されることを特徴とす
    る、請求項６に記載の論理回路。
  8. 【請求項８】 前記多段接続網では、 トランジスタ対Ｘ11に属するトランジスタＳ11、Ｔ11の
    相互に接続された第１の端子は、２個のトランジスタＳ
    21およびＴ22の第３の端子に接続され、 トランジスタ対Ｘ12に属するトランジスタＳ12、Ｔ12の
    相互に接続された第１の端子は、２個のトランジスタＳ
    22およびＴ21の第３の端子に接続されることを特徴とす
    る、請求項６に記載の論理回路。
  9. 【請求項９】 ２入力の論理演算を行う論理回路であっ
    て、 ２対の差動入力信号に基づき、各前記差動入力信号を共
    通した２種類の信号レベルに変換して、４対の差動制御
    信号を生成する制御信号生成部と、 電位差を有する電源端子間に、第１の端子が相互に結合
    されたトランジスタ対を２段に接続して構成された多段
    接続網を含み、前記差動制御信号によって前記多段接続
    網を流れる電流経路を切り替えて、前記多段接続網に接
    続された一対の接点に差動信号を発生させる電流切り替
    え部と、 前記電流切り替え部において発生させた差動信号に基づ
    き、差動出力信号を生成する出力信号生成部とを備え、 前記多段接続網では、 第１の信号レベルに変換された第１の差動入力信号によ
    って制御される第１および第２のトランジスタ対と、 第１の信号レベルに変換された第２の差動入力信号によ
    って制御される第３および第４のトランジスタ対とが第
    １段に配置され、 第２の信号レベルに変換された第１の差動入力信号によ
    って制御される第５のトランジスタ対と、 第２の信号レベルに変換された第２の差動入力信号によ
    って制御される第６のトランジスタ対とが第２段に配置
    されていることを特徴とする、論理回路。
  10. 【請求項１０】 前記多段接続網の第１段に配置された
    トランジスタ対に属する２個のトランジスタの一方の第
    ３の端子は前記一対の接点の一方に、他方の第３の端子
    は前記一対の接点の他方にそれぞれ接続されることを特
    徴とする、請求項９に記載の論理回路。
  11. 【請求項１１】 前記多段接続網では、 前記第１のトランジスタ対に属する２個のトランジスタ
    の相互に接続された第１の端子は、前記第６のトランジ
    スタ対に属する２個のトランジスタの一方の第３の端子
    に接続され、 前記第２のトランジスタ対に属する２個のトランジスタ
    の相互に接続された第１の端子は、前記第６のトランジ
    スタ対に属する２個のトランジスタの他方の第３の端子
    に接続され、 前記第３のトランジスタ対に属する２個のトランジスタ
    の相互に接続された第１の端子は、前記第５のトランジ
    スタ対に属する２個のトランジスタの一方の第３の端子
    に接続され、 前記第４のトランジスタ対に属する２個のトランジスタ
    の相互に接続された第１の端子は、前記第５のトランジ
    スタ対に属する２個のトランジスタの他方の第３の端子
    に接続されることを特徴とする、請求項１０に記載の論
    理回路。
  12. 【請求項１２】 差動信号に対して論理演算を行う論理
    回路であって、 それぞれが、複数の信号レベルに変換された複数の差動
    制御信号に基づき所定の論理演算を行い、差動信号を出
    力する複数の電流切り替え部と、 入力された差動信号を複数の信号レベルに変換し、初段
    に配置された電流切り替え部に前記差動制御信号として
    供給する制御信号生成部と、 各前記電流切り替え部ごとに設けられ、各前記電流切り
    替え部から出力された差動信号を複数の信号レベルに変
    換し、当該電流切り替え部の次段に配置された電流切り
    替え部に前記差動制御信号として供給する複数の出力信
    号生成部とを備え、 各前記電流切り替え部は、ｎ入力の論理演算を行う場合
    には、電位差を有する電源端子間に、第１の端子が相互
    に結合されたトランジスタ対をｎ個ずつｎ段に接続して
    構成された多段接続網を含み、前記差動制御信号によっ
    て前記多段接続網を流れる電流経路を切り替えて、前記
    多段接続網に接続された一対の接点に出力すべき差動信
    号を発生させ、 前記多段接続網の各段には、共通した信号レベルに変換
    されたｎ対の前記差動制御信号によって制御されるｎ個
    のトランジスタ対が配置されていることを特徴とする、
    論理回路。
  13. 【請求項１３】 前記制御信号生成部および前記出力信
    号生成部は、次段に配置された電流切り替え部によって
    行われる論理演算の入力数に等しい種類の信号レベル
    に、差動信号を変換して出力すること特徴とする、請求
    項１２に記載の論理回路。
  14. 【請求項１４】 各前記電流切換部は、 それぞれが、前記一対の接点のそれぞれに接続される２
    個の抵抗素子と、 それぞれが、前記多段接続網の第ｎ段に配置されたｎ個
    のトランジスタ対の相互に接続された第１の端子に接続
    されたｎ個の電流源とをさらに含み、 すべての前記電流切り替え部について、前記ｎ個の電流
    源の設定電流値の合計と前記２個の抵抗素子の抵抗値と
    の積が一致することを特徴とする、請求項１３に記載の
    論理回路。
  15. 【請求項１５】 前記多段接続網に配置されるトランジ
    スタ対は、ソース結合された２個の電界効果トランジス
    タからなり、第１の端子はソース、第２の端子はゲー
    ト、第３の端子はドレインであることを特徴とする、請
    求項１、９または１２に記載の論理回路。
  16. 【請求項１６】 前記多段接続網に配置されるトランジ
    スタ対は、エミッタ接続された２個のバイポーラトラン
    ジスタからなり、第１の端子はエミッタ、第２の端子は
    ベース、第３の端子はコレクタであることを特徴とす
    る、請求項１、９または１２に記載の論理回路。
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