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Die vorliegende Erfindung bezieht
sich auf eine Transistor-Logikschaltung zum Ausführen von logischen Verknüpfungen
auf einer Vielzahl von logischen Eingaben, die durch entsprechende
Eingangsdifferenzsignale ausgedrückt
werden.
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Gegenwärtig werden Hochgeschwindigkeits-Transistor-Logikschaltungen,
die bei Geschwindigkeiten in der Größenordnung von mehreren 10 GHz
(Gigahertz) arbeiten und die auf Elementen beruhen, die aus Materialien
wie beispielsweise Galliumarsenid gebildet sind, gebräuchlich
in Anwendungsbereichen, wie z.B. Datenkommunikation, in denen Hochgeschwindigkeits-Logikverarbeitung
notwendig ist. In einem Typus solcher Hochgeschwindigkeits-Logikschaltungen
wird eine Vielzahl von differentiellen Transistorpaaren (wobei der
Ausdruck "differentielles
Transistorpaar" im
folgenden, soweit nicht anders angedeutet, benutzt wird, um ein
Paar Feldeffekt-Transistoren zu bezeichnen, deren Source-Elektroden
zusammen verbunden sind, wobei der Ausdruck Feldeffekt-Transistor
als "FET" abgekürzt wird)
verbunden, um selektiv eine Vielzahl von Stromwegen im Einklang
mit entsprechenden, an die Gates-Elektroden der Transistorpaare
angelegten Differenzsignalpaaren zu ermöglichen, um eine logische Verknüpfung auszuführen.
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Der Ausdruck "Differenzsignalpaar" wird im folgenden gebraucht, um ein
Paar binärer
Signale zu bezeichnen, von denen eines das logisch invertierte des
anderen ist, d.h. die in gegenseitig entgegengesetzten Richtungen
zwischen logischen Hoch- und Tiefpotentialen (im folgenden als die
H- (englisch: high) und L- (englisch: low) Pegel dieses Signalpaares
bezeichnet) variieren. Der Spannungsbereich einer solchen H- bzw.
L-Pegelvariation, für
jedes spezifische Differenzsignalpaar, in Bezug auf ein Schaltungsreferenzpotential
(Erde), wird als Pegelbereich dieses Signalpaares bezeichnet. Ein
Signal eines solchen Paares wird als das nicht-invertierte Signal bezeichnet
(z.B. werden dessen H- und L-Pegel entsprechend als die logischen "1" und "0" Zustände angesehen)
und das andere als das invertierte Signal, wobei jedes solche invertierte
Signal in den beiliegenden Zeichnungen durch einen über dem
Signalnamen angeordneten Querstrich und in der folgenden Beschreibung
durch den Zusatz "-bar" angedeutet wird.
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8 zeigt
ein Beispiel eines AND-Gatters aus dem Stand der Technik, das eine
source-gekoppelte Logikschaltung benutzt. Diese wird durch einen Stromschaltabschnitt
gebildet, der logische Verknüpfungen
durch das Schalten von Stromwegen ausführt, und einen Ausgangssignalerzeugungs-Abschnitt, der ein
Ausgangsdifferenzsignalpaar als Antwort auf die Schaltverknüpfungen
in dem Stromschaltabschnitt erzeugt. Das AND-Gatter wirkt auf zwei
Eingangsdifferenzsignalpaare, die jeweils als A, A-bar und B, B-bar
bezeichnet werden (wobei der Pegelbereich des Paares B, B-bar kleiner ist als
der des Paares A, A-bar), um das Ausgangsdifferenzsignalpaar OUT,
OUT-bar zu erzielen, welche das logische Produkt der durch die Signale
A und B ausgedrückten
logischen Eingaben ausdrückt.
Der Stromschaltabschnitt wird durch FETs 71 bis 74,
Lastwiderstände 31, 32,
und einen FET 49, der als eine Stromquelle dient, gebildet.
Die Source-Elektroden der FETs 71, 72 sind zusammen
verbunden, genauso wie die Source-Elektroden der FETs 73, 74,
um zwei differentielle Transistorpaare zu bilden. Wie in 8 gezeigt, sind die differentiellen
Transistorpaare in einer mehrstufigen Konfiguration verbunden, wobei
die Strompfade durch die Lastwiderstände 31, 32 und durch die
mehrstufige Anordnung der differentiellen Transistorpaare in die
durch FET 49 gebildete Stromquelle laufen, und wobei das
Transistorpaar 71, 72 durch das Differenzsignalpaar
A, A-bar gesteuert und das Transistorpaar 73, 74 durch
das Differenzsignalpaar B, B-bar gesteuert wird.
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Der Ausgangssignalerzeugungsabschnitt wird
durch FETs 33, 34, Dioden 35, 36 und
FETs 47, 48 gebildet, die als entsprechende Stromquellen
wirken. Die FETs 34, 48 und die Diode 36 bilden
eine erste Quellenfolgeschaltung, die eine Stromverstärkung des
am Punkt Q erscheinenden Signals bewirkt, um ein endgültiges Ausgangssignal
OUT, das eine erhöhte
Treiberleistung aufweist, zu erzeugen, wobei die entsprechenden
inversen Signale OUT-bar durch eine zweite Quellenfolgeschaltung,
die durch die FETs 33, 47 und die Diode 35 gebildet
wird, erzeugt werden. Das Ausgangsdifferenzsignalpaar OUT, OUT-bar
variiert in seinem Potential in den gleichen Richtungen wie an den
Punkten P, Q, die als Verbindungspunkte bezeichnet werden. Das Ausgangsdifferenzsignalpaar
OUT, OUT-bar drückt
also das logische Produkt der Eingabesignale A und B aus.
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Ein grundlegendes Problem einer solchen Logikschaltung
aus dem Stand der Technik wird unter Bezugnahme auf das Zeitablaufdiagramm
der 9A und 9B beschrieben. 9A zeigt eine Signalverlauf
für den
Fall, dass das Eingangsdifferenzsignalpaar A, A-bar zu einem identischen
einen logischen Pegelübergang
zwischen den H- und L-Potentialen
Zeitpunkten ausführt,
genauso wie es das Eingangssignalpaar B, B-bar tut. 9B ist eine vergrößerte Ansicht eines Teils der 9A.
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In der Schaltung der 8 werden entsprechend der Spannungspegel
der Eingabedifferenzsignalpaare A, A-bar und B, B-bar die folgenden
Stromschaltverknüpfungen
auf den durch die differentiellen Transistorpaare fließenden Ströme ausgeführt. Wenn
beide Signale A und B auf dem H-Pegel sind, dann fließt Strom
in einem ersten Stromweg über
den Lastwiderstand 31 und die FETs 71, 73.
Unter dieser Bedingung, wenn man das Vdd-Potential der Energiequelle,
wie in 9B angedeutet,
als VH bezeichnet, geht die Spannung an dem Verbindungspunkt Q auf
einen niedrigeren Wert, der als VL1 bezeichnet wird, so wie es durch
den Lastwiderstandswert und den Strompegel in dem ersten Stromweg
bestimmt ist. Wenn unter dieser Bedingung das Eingangssignal A auf
den L-Pegel übergeht,
wobei das Eingangssignal B auf dem H-Pegel bleibt, dann fließt Strom
in einem zweiten Stromweg durch den Lastwiderstand 32 und
die FETs 72, 73. Wenn dies geschieht, sind die
entsprechenden Drain-Source-Spannungen über jeden der FETs 72, 73, 49 identisch
mit den Drain-Source-Spannungen über die
FETs 71, 73, 49, wenn in dem ersten Stromweg
ein Strom fließt,
d.h. es gibt an dem Punkt R keine Veränderung in dem Potential, der
gleiche Strompegel fließt
auf diesem Weg und folglich fällt
das Potential an dem Verbindungspunkt P auf VL1.
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Wenn das Eingangssignal B auf den
L-Pegel übergeht,
dann fließt
unabhängig
von dem Pegel des Eingangssignals A ein Strom in einem dritten Stromweg über den
Lastwiderstand 32 und die FETs 74, 49.
In diesem Fall fließt
der Strom durch einen FET weniger als in dem Fall des ersten oder
zweiten Stromwegs. Infolgedessen entwickelt sich ein größerer Wert
der Drain-Source-Vorspannung über
jeden der FETs 74 und 49, was bewirkt, dass der
durch den Stromquellen FET 49 fließende Strom im Vergleich mit
dem Strompegel des ersten oder zweiten Stromwegs zunimmt. Die Spannung
an dem Verbindungspunkt P fällt
daher auf einen Wert VL2, der niedriger ist als VL1, wie in 9B gezeigt.
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Infolgedessen entsteht, selbst wenn
sich das Paar der zum Steuern des differentiellen Transistorpaars 73, 74 angelegten
Eingabedifferenzsignale zu exakt gleichen Zeitpunkten in entgegengesetzten Richtungen
verändert,
eine Abweichung zwischen den entsprechenden Zeitpunkten, bei denen
die Stromschaltung für
den Lastwiderstand 31 und für den Lastwiderstand 32 geschieht.
Infolgedessen wird sich, wenn ein logischer Pegelübergang
des Eingangssignals A auftritt, das Ausgangssignalpaar OUT, OUT-bar
nicht zu identischen Zeitpunkten zwischen dem logischen Hoch- und
Tiefpegelpotential verändern.
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Insbesondere wird, wie in 9B veranschaulicht, eine
Offset-Spannung mit dem Wert ΔV zwischen
dem Kreuzungspunkt der Übergänge der Ausgangssignale
OUT, OUT-bar, wenn OUT vom L- zum H-Pegel übergeht (d.h. von VL1 auf VH
in 9B), und dem Kreuzungspunkt
dieser Signalübergänge, wenn
OUT vom H- zu dem L-Pegel geht (d.h. von VH auf VL2 in 9B). Weil von dem AND-Gatter
gefordert wird, dass es bei einer Frequenz, die mehrere zehn GHz
sein kann, arbeitet, stellt solch ein Unterschied zwischen der Signalanstiegs-
und der Abfallzeit-Charakteristik eines jeden Signals des Ausgangsdifferenzsignalpaares
ein ernsthaftes Problem dar.
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Es ist ein Ziel der vorliegenden
Erfindung, die oben dargelegten Probleme des Stands der Technik zu
lösen,
in dem eine Transistorlogikschaltung zur Verfügung gestellt wird, bei der
jedes Signal eines ausgegebenen Ausgangsdifferenzsignalpaares, das durch
die Logikschaltung erzeugt worden ist, im wesentlichen identische
Charakteristiken bezüglich
der Signalanstiegszeit und der Abfallzeit aufweist.
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Dies wird erreicht in dem eine solche
Logikschaltung wie folgt als eine Kombination eines neuen Typs eines
Strom schaltabschnitts in Verbindung mit einem Steuersignalerzeugungs-Schaltungsabschnitt und
einem Ausgangssignalerzeugungs-Schaltungsabschnitt aufgebaut ist.
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Wie beansprucht, umfasst eine Logikschaltung
zum Durchführen
einer logischen Verknüpfung an
n logischen Eingaben, die durch n jeweilige Eingangsdifferenzsignalpaare
ausgedrückt
werden, wobei n eine mehrfache Ganzzahl ist, einen Kontrollsignalerzeugungs-Schaltungsabschnitt
zur Umwandlung der n Paare von Eingangsdifferenzsignalen in n Sätze von
Differenzsteuersignalpaaren, wobei jeder der Sätze aus n Differenzsteuersignalpaaren
besteht, die gemeinsam einem spezifischen Eingangsdifferenzsignalpaar
entsprechen und entsprechend jeweils n unterschiedliche Pegelbereiche
aufweisen.
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Die Logikschaltung umfasst ferner
einen Stromschaltabschnitt, der aufweist: ein Paar Widerstandselemente,
von denen jeweils ein erster Anschluss derselben mit einem ersten
Potential einer Gleichstromenergiequelle verbunden ist; einer Vielzahl
von Stromquellen, die mit einem zweiten Potential der Gleichstrom-Energiequelle
zur Steuerung der Stromflusspegel durch jeweilige Stromwege verbunden
sind; und ein mehrstufiges Verbindungsnetzwerk, das mit den Stromquellen
verbunden ist und an einem Paar Verbindungspunkten mit jeweiligen
zweiten Anschlüssen
der Widerstandselemente zur Durchführung des Schaltens der Stromwege
verbunden ist, um dadurch ein Differenzsignalpaar an den Verbindungspunkten
zu erzeugen. Das Netzwerk besteht aus einer Vielzahl von Transistorpaaren,
von denen jeweilige erste Anschlüsse
derselben miteinander verbunden sind und jeweilige zweite Anschlüsse derselben
mit einem Differenzsteuersignalpaar verbunden sind.
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Weiterhin umfasst die Logikschaltung
einen Ausgangssignalerzeugungs-Schaltungsabschnitt, der mit den
Verbindungspunkten zur Erzeugung eines Ausgangsdifferenzsignalpaares,
das dem durch den Stromschaltabschnitt erzeugten Differenzsignalpaar
entspricht, gekoppelt ist.
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Die Transistorpaare sind als n Schaltstufen miteinander
verbunden, die jeweils mehrere der Transistorpaare aufweisen. Die
Schaltstufen sind zwischen den Verbindungspunkten und dem zweiten Potential
der Energiequelle in Reihe geschaltet. Die Schaltstufen sind so
miteinander verbunden, dass sich jeder der Stromwege von einem der
Verbindungspunkte durch einen Transistor in jeder der Schaltstufen
erstreckt. Alle Transistorpaare jeder Schaltstufe sind durch jeweilige
Differenzsteuersignalpaare gesteuert, die jeweils einen Pegelbereich aufweisen,
der für
die Schaltstufe spezifisch ist. In jedem Transistorpaar einer n-ten
der Schaltstufen sind jeweilige gemeinsame Verbindungen der ersten
Anschlüsse
der Transistorpaare über
entsprechende der Stromquellen mit dem zweiten Potential gekoppelt.
Ein dritter Anschluss eines ersten Transistors jedes Transistorpaars
einer ersten der Schaltstufe ist mit einem ersten der Verbindungspunkte
verbunden und ein dritter Anschluss eines zweiten Transistors jedes
Transistorpaares der ersten Schaltstufe ist mit einem zweiten der
Verbindungspunkte verbunden.
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Der Kontrollsignalerzeugungs-Schaltungsabschnitt
empfängt
einen Satz Eingangsdifferenzsignalpaare, wobei die Signalpaare entsprechende
Eingabe einer Vielzahl von logischen Eingaben ausdrücken, und
wandelt diesen Satz in eine Vielzahl von Differenzkontrollsignalpaaren,
wobei diese Sätze entsprechende
Pegelbereiche aufweisen (d.h. Übergangsbereiche
zwischen hohem und niedrigem logischen Pegelpotential), die angemessen
sind, um einem Stromschaltungsab schnitt zugeführt zu werden. Dadurch wird
ein Differenzsignalpaar durch den Stromschaltabschnitt erzeugt und
drückt
das Ergebnis einer logischen Verknüpfung an den logischen Eingaben
aus, und wird einem Ausgangssignalerzeugungs-Schaltungsabschnitt zugeführt, um
ein Ausgangsdifferenzsignalpaar zu erhalten, das dazu geeignet ist,
nachfolgende Logikschaltungen zu treiben.
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Insbesondere gibt es mit n logischen
Eingaben (wobei n eine mehrfache Ganzzahl ist) n Eingangsdifferenzsignalpaare,
die der Logikschaltung zugeführt
werden, wobei jedes dieser Signalpaare umgewandelt wird in n entsprechende
Differenzkontrollsignalpaare, die entsprechende verschiedene n vorbestimmte
Pegelbereiche aufweisen, so dass eine Gesamtheit von n2 Kontrollsignalpaaren
erzeugt und dem Stromschaltabschnitt zugeführt wird. Der Stromschaltabschnitt
umfasst ein mehrstufiges Verbindungsnetzwerk, das aus miteinander
verbundenen Transistorpaaren besteht, wobei (angenommen dass FETs
benutzt werden) jedes Paar die Source-Elektroden miteinander verbunden hat,
wobei die Gate-Elektroden
jedes Transistorpaares durch eine der Differenzkontrollsignalpaare
gesteuert wird. Diese Transistorpaare sind als n Sätze zusammengeschaltet,
die im folgenden als Schaltstufen bezeichnet werden, von denen jede
eine Vielzahl von Transistorpaaren aufweist. Die Stromschaltabschnitte umfassen
weiterhin ein Paar Lastwiderstände,
von denen jeder mit einem Potential einer Gleichstromenergiequelle
und n Stromquellen (beispielsweise entsprechende FETs, die als Stromquelle
fungieren), die mit dem anderen Potential der Energiequelle verbunden
sind, verbunden ist, wobei die Schaltstufen zwischen den Lastwiderständen und
den Stromquellen in Reihe verbunden sind, so dass die Bildung eines Stromwegs
von den Lastwiderständen
zu den Stromquellen im Einklang mit den Differenzkontrollsignalen selektiv
gesteuert wird.
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Die grundlegenden Eigenschaften eines
solchen Stromschaltabschnitts sind die folgenden:
- (a)
Die Transistorpaare eines jeden Schaltabschnitts werden durch Differenzkontrollsignalpaare
getrieben, die jeweils den gleichen Pegelbereich aufweisen, wobei
in sukzessiven Schaltabschnitten sukzessive verschiedene Pegelbereiche
eingesetzt werden;
- (b) (angenommen wird der Fall von FETs) die Drain-Elektroden
eines Transistors in jedem Transistorpaar des ersten Schaltabschnitts
sind gemeinsam mit einem der Lastwiderstände verbunden, während die
Drain-Elektrode der übrigen Transistoren
dieses Transistorpaares gemeinsam mit dem zweiten Lastwiderstand
verbunden sind;
- (c) die gegenseitig verbundenen Source-Elektroden jedes Transistorpaares
in einem Schaltabschnitt sind mit Drain-Elektroden eines Transistors
in jedem von einem oder mehreren vorbestimmten Transistorpaaren
in der nachfolgenden Schaltstufe verbunden, mit Ausnahme des letzten Schaltabschnitts,
in dem diese gegenseitig verbundenen Paare der Source-Elektroden
mit entsprechenden der Stromquellen verbunden sind;
- (d) für
jede der möglichen
Kombinationen logischer Eingaben in die Logikschaltung steuern die resultierenden
Kombinationen der Kontrollsignale den Stromschaltabschnitt derart,
dass ein Satz aus einem oder mehreren Stromwegen zwischen nur einem
der Lastwiderstände
und den Stromquellen erzeugt wird, wobei die Anzahl der Stromwege
in jedem Satz für
jede dieser Kombinationen von logischen Eingaben identisch sind;
und
- (e) die Verbindungen zwischen sukzessiven Schaltabschnitten
sind so aufgebaut, dass jeder dieser Stromwege durch einen FET in
jeder der Schaltstufen hindurchläuft.
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Damit sind die entsprechenden Drain-Source-Spannungen,
die über
jeden der FETs innerhalb jeder der möglichen Stromwege entwickelt
werden, für
alle dieser Wege die gleichen. Wenn Elemente wie beispielsweise
FETs als entsprechende Stromquellen benutzt werden, werden dadurch
die Strompegel, die durch jede Stromquelle bestimmt sind, unabhängig von
dem durch den Strom genommenen Weg auf einem festen Pegel gehalten,
weil die Drain-Source-Vorspannung eines jeden Stromquellen FET sich
für verschiedene
Stromwege nicht verändert.
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Auf diese Weise ist sichergestellt,
dass ein Differenzsignal, das durch den Stromschaltabschnitt an
dem Paar der Verbindungspunkte zwischen dem mehrstufigen Verbindungsnetzwerk
und den beiden Lastwiderständen
erzeugt wird, nicht die oben mit Bezugnahme auf die 8, 9A und 9B beschriebenen Probleme
des Stands der Technik zeigen. Das bedeutet, dass jedes der Paare
der durch die Stromschaltabschnitte erzeugten Differenzsignale im
wesentlichen identische Signalcharakteristiken bezüglich der
Anstiegszeit und der Abfallzeit aufweist und folglich weisen die
entsprechenden, von dem Ausgangssignalerzeugungs-Schaltabschnitt erzeugten Ausgangssignalpaare
ebenfalls identische Signalcharakteristiken bezüglich der Anstiegszeit und
der Abfallzeit auf.
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In dem Fall einer erfindungsgemäßen Konfiguration,
die auf verschiedene logische Verknüpfungen, wie beispielsweise
ein AND-Gatter, NAND-Gatter, OR-Gatter oder NOR-Gatter mit jeweils
n Eingängen
anwendbar ist, weist der Stromschaltschnitt die weiteren grundlegenden
Eigenschaften auf:
- (a) Es gibt n Schaltabschnitte,
wobei jeder Schaltabschnitt durch n Transistorpaare gebildet wird, und
- (b) die miteinander verbundenen Source-Elektroden eines jeden
Transistorpaars einer jeden Schaltstufe mit Ausnahme der n-ten Schaltstufe sind
mit entsprechenden Drain-Elektroden eines Transistors in jedem der
zwei entsprechenden Transistorpaare der nachfolgenden Schaltstufe verbunden.
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Bezeichnet man mit i und j Ganzzahlen,
die Werte i ≤ 1
bis (n–1)
bzw. 1 bis n aufweisen, und bezeichnet man mit Xi,j ein
Differenztransistorpaar in dem Stromschaltabschnitt, das durch ein
Differenzkontrollsignalpaar gesteuert wird, das im i-ten Pegelbereich
ist und das dem j-ten Eingangsdifferenzsignalpaar entspricht, und
bezeichnet man den Transistor des Paares Xi,j,
der in den „Ein" (d.h. zwischen Drain
und Source leitenden) Zustand gesetzt wird mit Si,j,
wenn das nicht-invertierte des j-ten Eingangssignalpaars auf dem
H- (logisch Hoch) Pegel ist, und bezeichnet man das Paar Xi,j, das in den „Ein" Zustand gesetzt worden ist, mit Ti,j, wenn das invertierte des j-ten Eingangssignalpaares
in den H-Pegel ist, dann kann die Konfiguration des letzteren Stromschaltabschnitts
wie folgt ausgedrückt
werden, wobei wiederum der Fall angenommen wird, dass FETs benutzt werden:
Die miteinander verbundenen Source-Elektroden des Transistorpaares Xi,j sind mit der Drain-Elektrode des einen Transistors des
Transistorpaares Xi+1,j und mit der Drain-Elektrode
des einen Transistors des Transistorpaares Xi+1,j+1 verbunden, wenn
j verschieden von n ist, und sind mit der Drain-Elektrode des einen
Transistors des Transistorpaares Xi+1,j und
mit der Drain- Elektrode
des einen Transistors des Transistorpaares Xi+1,1 verbunden, wenn
j gleich n ist.
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Die miteinander verbundenen Source-Elektroden
des Transistorpaares Xi,j, für welches
i gleich n ist (d.h. das Transistorpaar der n-ten Schaltstufe), ist über entsprechende
Stromquellen mit dem zweiten Potential der Energiequelle verbunden.
Diese Stromquellen sind typischerweise durch entsprechende FETs
gebildet, an die jeweils eine gemeinsame Gate-Source-Vorspannung
angelegt wird, so dass jede im wesentlichen den gleichen Pegel eines eingestellten
Stroms liefert, wenn der gleiche Wert der Drain-Source-Vorspannung daran
angelegt wird.
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Insbesondere im Falle einer auf diese
Weise konfigurierten Logikschaltung mit zwei Eingängen, d.h.,
wenn n gleich 2 ist, so dass der Stromschaltabschnitt zwei Schaltabschnitte
aufweist, von denen jeder zwei Transistorpaare aufweist, kann die
Logikschaltung leicht angepasst werden, um jede einer Verschiedenheit
unterschiedlicher logischer Funktionen einschließlich der AND, OR, NAND, NOR
Funktionen auszuführen,
in dem einfach die Kombinationen der Verbindungen zwischen den Differenzkontrollsignalpaaren
und den Gate-Elektroden der vier Differenztransistorpaare in dem
Stromschaltabschnitt verändert
werden.
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Alternativ kann eine Logikschaltung
entsprechend der vorliegenden Erfindung als ein Logikgatter mit
zwei Eingängen
konfiguriert werden, das zur Ausführung logischer Funktionen
einschließlich
zumindest der EXKLUSIV-OR- und der EXKLUSIV-NOR Funktion angepasst
werden kann. In diesem Fall wird der Stromschaltabschnitt aus zwei
Schaltstufen gebildet, die durch zwei Differenzkontrollsignale mit zwei
verschiedenen Pegelbereichen getrieben werden, wobei der erste Schaltabschnitt
aus vier Differenztransistorpaaren und der zweite Schaltabschnitt aus
zwei Differenztransistorpaaren gebildet wird. Bezeichnet man die
zwei Eingangsdifferenzsignalpaare, die die logischen Eingaben in
die Logikschaltung darstellen, als das erste und zweite Eingangssignalpaar,
und bezeichnet man die Schaltstufe, die die mit den zwei Lastwiderständen verbundenen
Transistoren aufweist, als erste Schaltstufe und die Schaltstufe,
die die mit den Stromquellen verbundenen Transistoren aufweist,
als zweite Schaltstufe, dann kann die Anordnung der Verbindungen
des Stromschaltabschnitts wie folgt ausgedrückt werden:
Erste und
zweite Transistorpaare in der ersten Schaltstufe werden jeweils
durch ein Differenzsteuersignalpaar gesteuert, das einen ersten
Pegelbereich aufweist und dem ersten Eingangsdifferenzsignalpaar
entspricht;
dritte und vierte Transistorpaare in der ersten
Schaltstufe sind jeweils durch ein Differenzkontrollsignalpaar,
das den ersten Pegelbereich aufweist und dem zweiten Eingangsdifferenzsignalpaar
entspricht, gesteuert;
ein fünftes Transistorpaar in der
zweiten Schaltstufe, wird durch ein Differenzkontrollsignalpaar,
das den zweiten Pegelbereich aufweist und dem ersten Eingangsdifferenzsignalpaar
entspricht, gesteuert; und
ein sechstes Transistorpaar in der
zweiten Schaltstufe, wird durch ein Differenzkontrollsignalpaar,
das den zweiten Pegelbereich aufweist und dem zweiten Eingangsdifferenzsignalpaar
entspricht, gesteuert.
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Auch in einer solchen Stromschaltstufe
(wobei wieder die Benutzung von FETs angenommen wird) ist die Drain-Elektrode
eines ersten Transistors eines jeden Transistorpaa res in der ersten
Schaltstufe mit dem einen eines Paares von Verbindungspunkten über einen
ersten Anschluss eines ersten Lastwiderstands verbunden, während die
Drain-Elektrode eines
zweiten Transistors eines jeden Transistorpaars in der ersten Schaltstufe
an dem anderen Verbindungspunkt mit einem ersten Anschluss eines zweiten
Lastwiderstands verbunden ist, wobei die anderen Anschlüsse der
Lastwiderstände
mit dem ersten Potential der Gleichstromenergiequelle verbunden
sind, während
die miteinander verbundenen Source-Elektroden eines jeden Transistorpaars
der zweiten Schaltstufe über
entsprechende Stromquellen mit dem zweiten Potential der Energiequelle
verbunden sind.
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Eine solche Anordnung der Verbindungen wird
insbesondere vorzugsweise so implementiert, dass:
die miteinander
verbundenen ersten Anschlüsse
des ersten Transistorpaares mit einem dritten Anschluss eines ersten
Transistors des sechsten Transistorpaares verbunden sind,
die
miteinander verbundenen ersten Anschlüsse des zweiten Transistorspaares
mit einem dritten Anschluss eines zweiten Transistors des sechsten
Transistorpaares verbunden sind,
die miteinander verbundenen
ersten Anschlüsse
des dritten Transistorpaares mit einem dritten Anschluss eines ersten
Transistors des fünften
Transistorpaares verbunden sind, und
die miteinander verbundenen
ersten Anschlüsse
des vierten Transistorpaares mit einem dritten Anschluss eines zweiten
Transistors des fünften
Transistorpaares verbunden sind.
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Ein anderer Gesichtspunkt der Erfindung
ist es, dass eine Vielzahl solcher Logikschaltungen verbunden werden
kann, um ein zusammengesetztes logisches Gatter zu bilden, das aus
einer Folge von Logikschaltstufen aufgebaut ist, um eine Verknüpfung, die
eine Kombination einer Vielzahl logischer Verknüpfungen ist, auszuführen. Ein
solches zusammengesetztes Logikgatter wird durch einen oder mehrere
Kontrollsignalerzeugungs-Schaltungsabschnitte, eine Vielzahl von
Stromschaltungsabschnitten, eine oder mehrere zwischengeschaltete
Ausgangssignalerzeugungs-Schaltungsabschnitte, die zwischen aufeinanderfolgenden
Stromschaltungsabschnitten angeordnet sind, und einem Ausgangssignalerzeugungs-Schaltungsabschnitt
wie oben beschrieben gebildet.
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Die Erfindung wird ausführlich auf
der Grundlage der nicht einschränkenden,
beispielhaften Ausführungsformen
und unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Dabei gilt:
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1 ist
ein Schaltbild eines AND-Gatters mit zwei Eingängen, das entsprechend einer
ersten Ausführungsform
einer Logikschaltung konfiguriert ist;
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2A und 2B sind Signalverlaufdiagramme,
die zur Beschreibung der Wirkungsweise der Schaltung aus 1 benutzt werden;
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3A und 3B sind Schaltbilder, die
die allgemeine Konfiguration der ersten Ausführungsform veranschaulichen,
und 3C ist eine Tabelle,
die die entsprechenden Kombinationen von Signalverbindungen zeigt,
wobei mehrere unterschiedliche logische Verknüpfungen durch die erste Ausführungsform
ausgeführt
werden können;
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4A und 4B sind Schaltbilder einer
zweiten Ausführungsform
einer Logikschaltung, die als ein AND-Gatter mit drei Eingängen konfiguriert
ist;
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5A und 5B sind Schaltungsdiagramme einer
dritten Ausführungsform
einer Logikschaltung und 5C ist
eine Tabelle, die die entsprechenden Kombinationen von Signalver bindungen
zeigt, wobei die dritte Ausführungsform
entweder als ein EXOR-Gatter, oder ein EXNOR-Gatter, mit zwei Eingängen konfiguriert
werden kann;
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6 ist
ein Schaltungsblockdiagramm einer vierten Ausführungsform einer Logikschaltung, die
ein zusammengesetztes AND-OR-Gatter bildet;
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7 ist
ein Schaltbild, das Einzelheiten einen Ausgangssignalerzeugungsschaltungsabschnitt in
der vierten Ausführungsform
zeigt;
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8 ist
ein Schaltungsdiagramm eines Beispiels eines Typs von Stromschalttransistor-Logikschaltung
aus dem Stand der Technik, das ein AND-Gatter mit zwei Eingängen bildet;
und
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9A und 9B sind Signalverlaufdiagramme von
Signalen in der Schaltung der 8.
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Erste Ausführungsform
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1 ist
ein Schaltbild, das die Konfiguration eines AND-Gatters mit zwei
Eingängen
entsprechend einer ersten Ausführungsform
einer erfindungsgemäßen Transistorlogikschaltung
zeigt. Dieses AND-Gatter wirkt auf ein Paar von Eingangsdifferenzsignalen
A, A-bar und B, B-bar, um das logische Produkt der Signale A, B
zu erhalten, welches als ein Paar von mit OUT, OUT-bar bezeichneten
Ausgangsdifferenzsignalen ausgedrückt wird. Das AND-Gatter der 1 wird aus einem Kontrollsignalerzeugungs-Schaltabschnitt 1,
einem Stromschaltabschnitt 2 und einem Ausgangssignalerzeugungs-Schaltabschnitt 3 gebildet.
Der Kontrollsignalerzeugungs-Schaltabschnitt 1 wird aus
den FETs 11 bis 14, Dioden 15 bis 18 und
FETs 41 bis 44, die als entsprechende Stromquellen
dienen, gebildet. Der Stromschaltabschnitt 2 wird aus den
FETs 21 bis 28, den Lastwiderständen 31 und 32 und
den FETs 45, 46, die als entsprechende Stromquellen
dienen, gebildet. Der Ausgangssignalerzeugungs- Schaltabschnitt 3 wird aus
den FETs 33, 34, den Dioden 35 bis 36 und
den FETs 47 und 48, die als entsprechende Stromquellen
dienen, gebildet, wobei die Stromquellen FETs 41 bis 48 jeweils
den gleichen Wert der angelegten Gatevorspannung aufweisen und zum
Bestimmen der entsprechenden Pegel der Stromflüsse in den Stromwegen innerhalb
der verschiedenen Stromschaltabschnitte dienen.
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In dem Kontrollsignalerzeugungs-Schaltungsabschnitt 1 wird
auf jedem der Eingangssignale A, A-bar, B, B-bar operiert, um die
beiden entsprechenden Source-Folge-Kontrollsignale (d.h. bezeichnet
als AT, AT-bar, BT, BT-bar) und auch einen entsprechenden Satz von
in ihrem Pegel verschobenen Kontrollsignalen (bezeichnet als AB,
AB-bar, BB, BB-bar) zu erzeugen. Beispielsweise sind die Drain-Gates-
und Source-Elektroden des FET 11 jeweils verbunden mit
dem Energiequellenpotential Vdd, dem Eingangssignal A und der Anode
der Diode 15, während
die Kathode der Diode 15 mit der durch den FET 41 gebildeten
Stromquelle verbunden ist. Das Signal AT wird dabei in Antwort auf
das Eingangssignal A als ein Source-Folger-Kontrollsignal von der
Source-Elektrode
des FET 11 erhalten, während
das entsprechende im Pegel verschobene Signal AB (das einen Pegelbereich,
der relativ zum Pegelbereich des Signals AT zum Erdpotential hin
verschoben ist) als ein Ergebnis des über die Diode 15 auftretenden
Spannungsabfalls erhalten wird. Die Source-Folger-Kontrollsignale
AT-bar, BT, BT-bar und die im Pegel verschobenen Signale AB-bar,
BB, BB-bar werden in ähnlicher
Weise in Antwort auf die Eingangssignale A-bar, B und B-bar erhalten,
wobei das Signalpaar BB, BB-bar den gleichen Pegelbereich wie das
Paar AB, AB-bar aufweist.
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Die vier Paare der Differenzkontrollsignale (AT,
AT-bar), (BT, BT-bar), (AB, AB-bar) und (BB, BB-bar), die dadurch
aus dem Kontrollsignalerzeugungs-Schaltungsabschnitt 1 er halten
werden, werden dem Stromschaltabschnitt 2 zugeführt, der
die logische Verarbeitung durch das Schalten der Ströme durch
entsprechende Stromwege entsprechend der Zustände der Differenzkontrollsignale
ausführt.
Die acht FETs 21 bis 28 des Stromschaltabschnitts 2 sind als
vier Differenztransistorpaare verbunden, d.h. wobei die Source-Elektroden eines
jeden Paares miteinander verbunden sind.
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Wie in 1 gezeigt,
sind die vier Differenztransistorpaare als zwei Schaltstufen (die
im folgenden als entsprechende Schaltungsschaltstufen bezeichnet
sind), aufeinanderfolgend zwischen den Lastwiderständen 31, 32 und
den Stromquellen FETs 45, 46 verbunden, wobei
eine obere Schaltungsschaltstufe die Differenztransistorpaare 21, 22 und 23, 24 enthält, und
eine untere Schaltstufe die Differenztransistorpaare 25, 26 und 27, 28 enthält. In der oberen
Schaltungsschaltstufe sind die Drain-Elektroden der FETs 21 und 23 jeweils
an einem mit Q angedeutetem Verbindungspunkt mit einem Anschluss des
Lastwiderstands 31 verbunden, dessen anderer Anschluss
mit dem Energiequellenpotential Vdd verbunden ist, während die
Drain-Elektroden der FETs 22 und 24 jeweils an
einem mit P bezeichneten Verbindungspunkt mit einem Anschluss des
Lastwiderstands 32 verbunden sind, dessen anderer Anschluss
mit dem Energiequellenpotential Vdd verbunden ist. Die Source-Elektroden der FETs 21, 22 sind
zusammen mit den Drain-Elektroden
eines jeden der FETs 26, 27 der unteren Schaltungsschaltstufe
verbunden. Die Source-Elektroden der FETs 23 bis 24 sind
zusammen mit den Drain-Elektroden eines jeden der FETs 25, 28 verbunden.
Der Stromquellen FET 45 ist zwischen dem unteren Potential der
Energiequelle, das das Erdpotential der Schaltung ist, und der gemeinsamen
Verbindung der Source-Elektroden der FETs 25, 26 verbunden.
Der Stromquellen FET 46 ist in ähnlicher Weise zwischen dem
Erdpotential und der gemeinsamen Verbindung der Source-Elektroden
der FETs 27, 28 verbunden.
-
Den vier Differenztransistorpaaren
werden die entsprechenden der vier Differenzkontrollsignalpaare,
die in dem Eingangskontrollsignalerzeugungsschaltungsabschnitt 1 erzeugt
werden, zugeführt.
Insbesondere sind von diesen vier Differenztransistorpaaren die
Gate-Elektroden der Paare 21, 22 und 23, 24 in
dem oberen Schaltungsschaltabschnitt verbunden, um entsprechend
die Differenzkontrollsignalpaare AT, AT-bar und BT, BT-bar, die den
höheren
Signalpegel aufweisen, zu empfangen. Die Gate-Elektroden der anderen
zwei Differenztransistorpaare 25, 26 und 27, 28 im
unteren Schaltungsabschnitt sind angeschlossen, um die Differenzkontrollsignalpaare
AB, AB-bar und BB, BB-bar, die in den vorgenannten unteren Pegelbereich
verschoben sind, aufzunehmen.
-
Der Ausgangssignalerzeugungs-Schaltungsabschnitt 3 wird
aus den FETs 33, 34, den Dioden 36, 36 und
den FETs 47, 48, die entsprechende Stromquellen
begründen,
gebildet. Die Drain-, Gate- und Source-Elektroden des FET 34 sind
jeweils mit dem Energiequellenpotential Vdd, der Drain-Elektrode des FET 24 und
der Anode der Diode 36 verbunden. Die Kathode der Diode 36 ist
mit dem Stromquellen-FET 48 verbunden. Dadurch wird ein
Source-Folger-Schaltungsabschnitt
gebildet, der die Stromtreiberkapazität des an dem Punkt P erscheinenden
Signals verstärkt,
um ein entsprechendes Ausgangssignal OUT zu erzeugen. Entsprechend wirken
der FET 33, die Diode 36 und der Stromquellen-FET 47 als
ein Source-Folger-Schaltungsabschnitt, in dem das Ausgangssignal
OUT-bar erzeugt wird, welches das Potential entsprechend dem an dem
Punkt Q in dem Stromschaltabschnitt 2 erscheinenden Signal
variiert, und ein erhöhtes
Stromtreibevermögen
aufweist.
-
Die Schaltung der 1 wirkt aus den folgenden Gründen als
ein AND-Gatter mit zwei Eingängen.
Wenn die Eingangssignale A, B beide auf dem H-Niveau sind, dann
wird jeder der FETs 21, 23, 25 und 27 des
Stromschaltabschnitts 2 in den "Ein"-Zustand
gesetzt, so dass ein Strom, der durch den Stromquellen-FET 46 bestimmt
ist, auf einem Weg durch die FETs 21, 27 durch
den Lastwiderstand 31 fließt, während zusätzlich ein Strom, der durch den
Stromquellen-FET 45 bestimmt ist, auf einem Weg durch die
FETs 23, 25 durch den Lastwiderstand 31 fließt. Folglich
wird das Potential am Punkt Q gegenüber dem Vdd-Potential erniedrigt
(durch einen Betrag der gleich dem Produkt des Werts des Lastwiderstands 33 und
der Summe der entsprechenden Strompegel, die durch die Stromquellen-FETs 45, 46 bestimmt
sind), so dass ein Ausgangssignal OUT-bar auf den L-Pegel geht.
Weil kein Strom durch den Lastwiderstand 32 fließt, ist
unter dieser Bedingung das Ausgangssignal OUT auf dem H-Pegel.
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Wenn beide Eingangssignale A, B den
L-Pegel annehmen, dann werden die FETs 22, 24, 26 und 28 jeweils
in den "Ein"-Zustand gesetzt. Unter dieser Bedingung
fließt
ein Strom, der durch den Stromquellen-FET 45 bestimmt ist,
auf einem Weg durch die FETs 22, 26 durch den
Lastwiderstand 32, während zusätzlich ein
Strom, der durch den Stromquellen-FET 46 bestimmt ist, auf einem
Weg durch die FETs 24, 28 durch den Lastwiderstand 32 fließt. Folglich
fällt das
Potential am Verbindungspunkt P, um den gleichen Betrag wie oben
für den
Punkt Q beschrieben, so dass das Ausgangssignal OUT auf den L-Pegel
geht, während
das Ausgangssignal OUT-bar auf dem H-Pegel sein wird, weil kein
Strom durch den Lastwiderstand 31 fließt.
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Wenn das Eingangssignal A auf dem
H-Pegel ist, während
das Eingangssignal B auf dem L-Pegel ist, dann ist jeder der FETs 21, 24, 25 und 28 im "Ein"-Zustand, so dass
ein Strom, der durch den Stromquellen-FET 45 bestimmt ist,
auf einem Weg durch die FETs 24, 25 durch den
Lastwiderstand 32 fließt,
während
zusätzlich
ein Strom, der durch den Stromquellen-FET 46 bestimmt ist,
auf einem Weg durch die FETs 24, 28 durch den
Lastwiderstand 32 fließt.
Daher gehen auch in diesem Falle die Signale OUT, OUT-bar auf den
L- bzw. H-Pegel.
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Wenn das Eingangssignal A auf dem
L-Pegel ist, während
das Eingangssignal B auf dem H-Pegel ist, dann ist jeder der FETs 22, 23, 26 und 27 im "Ein"-Zustand, so dass
ein Strom, der durch den Stromquellen-FET 46 bestimmt ist,
auf einem Weg durch die FETs 22, 26 durch den
Lastwiderstand 32 fließt,
während
zusätzlich
ein Strom, der durch den FET 45 bestimmt ist, auf einem
Weg durch die FETs 22, 27 durch den Lastwiderstand 32 fließt.
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Folglich tritt in jedem der vorgenannten
drei Fälle
ein Stromfluss durch den Lastwiderstand 32 und nicht durch
den Lastwiderstand 31 auf, so dass das Potential am Punkt
P niedrig und das Ausgangssignal OUT auf dem L-Pegel ist, während sich
das Ausgangssignal OUT-bar zum H-Pegel verändert.
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2A zeigt
Signalverläufe
des AND-Gatter mit zwei Eingängen
der 1, wobei angenommen wird,
dass das Eingangsdifferenzsignalpaar A, A-bar zu identischen Zeitpunkten
einen logischen Pegelübergang
zwischen seinen logischen H- und L-Pegelpotentialen durchläuft, ebenso
wie das Eingangssignalpaar B, B-bar. 2B ist
eine vergrößerte Ansicht eines
Teils der 2A, um die
Art und Weise zu veranschaulichen, in der sich die Ausgangssignale
OUT, OUT-bar entsprechend Veränderungen
in den Eingangssignalen A, B verändern.
Insbesondere veranschaulicht 2B den Fall,
in dem sich die Eingangssignale A, B aus dem Zustand (L, H) in den
Zustand (H, H) zum Zeitpunkt t1, und zum Zeitpunkt t2 in den Zustand
(H, L) verändern.
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In dem Stromschaltabschnitt 2 des AND-Gatters
der 1 sind die aus den
FETs 21 bis 28 gebildeten vier Differenztransistorpaare
symmetrisch in Bezug auf die oben beschriebenen Stromwege angeordnet.
Infolgedessen sind die entsprechenden Werte der Drain-Source-Spannung,
die in einem Stromweg über
die FETs gebildet werden, für
jeden der Stromwege die gleichen, so dass die entsprechenden Potentiale
an den in 1 gezeigten
Punkten S1, S2, nicht variieren, und folglich können die FETs 45 und 46 als
entsprechende Stromquellen wirken, die jeweils einen identischen
Wert des Stroms durchlassen, unabhängig von dem innerhalb des Stromschaltabschnitts
ermöglichten
Stromweg. Des weiteren ist der Stromschaltabschnitt so konfiguriert, dass
jeder der verschiedenen Stromwege durch einen FET in jeder der Schaltstufen
hindurchläuft
und so dass unabhängig
davon, ob Strom durch den Lastwiderstand 31 oder den Lastwiderstand 32 fließend geschaltet
ist, dieser Strom durch die gleiche Anzahl von Wegen (d.h. zwei
Wege) fließt.
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Aus diesen Gründen sind die Anstiegszeiten und
die Abfallzeiten der durch die Lastwiderstände 31 und 32 resultierenden
Stromflussübergänge identisch,
wenn die die Differenztransistorpaare steuernden Differenzkontrollsignale
sich zum selben Zeitpunkt in entgegengesetzten Richtungen verändern. Folglich
ist dies auch so für
das Ausgangssignalpaar OUT, OUT-bar, d.h. das Ausgangssignal OUT
verändert
sich immer zwischen dem logischen H- und L-Pegel mit der gleichen
Geschwindigkeit wie das inverse Signal OUT-bar. Das bedeutet, dass
wie in 2B gezeigt, der
Punkt, an dem das Ausgangssignalpaar OUT, OUT-bar während eines
logischen Pegelübergangs
das gleiche Potential annehmen (d.h. VLH, VHL) immer auf halben
Wege innerhalb eines Übergangs
des Signals OUT zwischen dem hohen (VH) und dem niedrigen (VL) Pegel
und auch auf halbem Wege innerhalb des entsprechenden Übergangs
des Signals OUT-bar zwischen dem hohen und niedrigen Pegel.
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Obwohl oben der Fall eines AND-Gatter
mit zwei Eingängen
beschrieben worden ist, ist die erste Ausführungsform einer Transistorlogikschaltung
auf verschiedene Typen von Zwei-Eingangslogikfunktionen anwendbar.
Dies wird unter Bezugnahme auf die 3A, 3B, 3C erläutert, in denen eine Transistorlogikschaltung,
die einen in 3A gezeigten
Kontrollsignalerzeugungs-Schaltungsabschnitt und einen in 3B gezeigten Stromschalt-
und Ausgangssignalerzeugungsschaltabschnitt aufweist, so konfiguriert
werden kann, dass sie jede der verschiedenen logischen Verknüpfungen
ausführen
kann, und zwar einfach durch Auswahl einer angemessenen Kombination
von Verbindungen der Kontrollsignale für die Differenztransistorpaare
des Stromschaltabschnitts. Die Tabelle der 3C zeigt die Beziehungen zwischen den
verschiedenen Kombinationen der Kontrollsignalverbindungen und die
resultierenden logischen Verknüpfungen
für die
Fälle der
AND-, NAND-, OR- und NOR-Verknüpfungen.
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Wenn die Kontrollsignale verbunden
sind wie in der zweiten Zeile der Tabelle der 3C gezeigt, dann ist die Schaltung der 1 so konfiguriert, dass sie
wie oben beschrieben die AND-Verknüpfung mit Zwei-Eingängen ausführt. Wenn
jedoch zusätzlich die
Signale OUT, OUT-bar auch als ihre entsprechenden inversen benutzt
werden (z.B. wenn der logische "1" Ausgang als der
H-Zustand des Signals OUT-bar und der L-Zustand des Signals OUT
ausgedrückt wird),
dann führt
eine solche Schaltungskonfiguration gleichzeitig die NAND-Verknüpfung aus.
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Wenn die Kontrollsignale wie in der
vierten Reihe der Tabelle der 3C verbunden
sind, dann führt
diese Transistorlogikschaltung die NOR-Funktion aus. Wenn jedoch
zusätzlich
die Signale OUT, OUT-bar auch als ihre entsprechenden inversen benutzt
werden, dann führt
eine solche Schaltungskonfiguration gleichzeitig die OR-Verknüpfung aus.
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Alternativ ist es möglich, durch
Invertieren des entsprechenden Paares der Differenzkontrollsignale,
die auf ein Differenztransistorpaar in dem Stromschaltabschnitt
angelegt werden, in Abhängigkeit
von dem ausgewählten
Differenztransistorpaar andere logischen Verknüpfungen, wie beispielsweise das
AND der Eingangssignale A-bar und B, das AND der Signale A und B-bar,
das OR der Signale A-bar und B, oder das OR der Signale A und B-bar
auszuführen.
Folglich kann mit der in 3 gezeigten
Transistorlogikschaltung von den zehn Typen logischer Verknüpfung, die
mit zwei logischen Eingängen
ausgeführt
werden können,
eine Gesamtheit von acht dieser möglichen logischen Verknüpfungen
ausgeführt
werden, in dem die Verbindungen der von dem Kontrollsignalerzeugungs-Schaltabschnitt
erzeugen Differenzkontrollsignale an die entsprechenden Differenztransistorpaare
in dem Stromschaltabschnitt angelegt werden.
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Es sei angemerkt, dass die in 3C gezeigten Verbindungsbeziehungen
nur als Beispiele angegeben sind, und dass andere Verbindungs-Anordnungen
vorgesehen sein können,
um die gleichen logischen Verknüpfungen
bereit zu stellen.
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Es ist daher verständlich,
dass in der ersten Ausführungsform
einer Transistorlogikschaltung die FETs 21 bis 28 symmetrisch
in Bezug auf die in dem Stromschaltabschnitt erzeugten Stromwege
angeordnet sind. Infolge dessen haben, wie oben beschrieben, jedes
der Ausgangsdifferenzsignale OUT, OUT-bar identische Anstiegszeit-
und Abfallzeit-Charakteristiken,
so dass die mit dem Typ der Transistorlogikschaltungen aus dem Stand
der Technik wie in der 8 entstehenden
Probleme gelöst
werden.
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Zweite Ausführungsform
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Die 4A und 4B zeigen eine erfindungsgemäße zweite
Ausführungsform
einer Transistorlogikschaltung, die als ein AND-Gatter mit drei
Eingängen
konfiguriert ist. In der gleichen Art wie für die vorangehende Ausführungsform
ist auch diese aus einem in 4A gezeigten
Kontrollsignalerzeugungs-Schaltungsabschnitt und einem in 4B zusammen gezeigten Stromschaltabschnitt
und Ausgangssignalerzeugungs-Schaltabschnitt gebildet. Der Ausgangssignalerzeugungs-Schaltabschnitt
ist identisch zu dem der ersten Ausführungsform, so dass eine ausführliche
Beschreibung ausgelassen wird. Das 3-Eingangs-AND-Gatter dieser
Ausführungsform
und das 2-Eingangs-AND-Gatter der 1 sind
spezielle Beispiele eines AND-Gatters mit n Eingängen, d.h. wo der Wert von
n gleich 2 oder gleich 3 gewählt
ist.
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Der Kontrollsignalerzeugungs-Schaltabschnitt
umfasst eine Vielzahl von Dioden, die zur Pegelverschiebung der
Eingangssignale A1, A1-bar, A2, A2-bar, A3, A3-bar benutzt werden.
Allgemeiner ausgedrückt
operiert ein solcher Kontrollsignalerzeugungs-Schaltabschnitt auf
einem Satz von Eingangsdifferenzsignalpaaren Aj,
Aj-bar, (wobei 1 ≤ j ≤ n ist), um Differenzkontrollsignalpaare
Ci,j, Ci,j-bar zu
er zeugen (wobei 1 ≤ i ≤ n ist), d.h.
eine Gesamtheit von n2 Differenzkontrollsignalpaaren,
die n verschiedene Pegelbereiche aufweisen. Insbesondere ist jedes
der Differenzkontrollsignalpaare C1,1, C1,1-bar bis C1,n C1,n-bar in den ersten (d.h. höchsten)
Pegelbereich eingestellt, jedes der Paare C2,1,
C2,1-bar bis C2,n, C2,n-bar auf den zweiten Pegelbereich, . . .,
und jedes der Kontrollsignalpaare Cn,1,
Cn,1-bar
bis Cn,n, Cn,n-bar auf
den n-ten (d. h. niedrigsten) Pegelbereich eingestellt.
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Die Differenzkontrollsignalpaare
Ci,j, Ci,j-bar werden
dem Stromschaltabschnitt zugeführt.
Dieser ist aus einer Gesamtheit von 2n2 FETs
zum Stromschalten, zwei Lastwiderständen 31, 32 und
n als entsprechende Stromquellen funktionierende FETs. Die 2n2 FETs sind als n2 Differenztransistorpaare
verbunden. Die Gate-Elektroden dieser n2 Differenztransistorpaare
empfangen entsprechende der n2 in dem Kontrollsignalerzeugungs-Schaltabschnitt
erzeugten Differenzkontrollsignalpaare. Ein FET, der durch ein Kontrollsignal
Ci,j gesteuert wird, wird als Si,j bezeichnet,
während
ein FET, der durch ein Kontrollsignal Ci,j-bar
gesteuert wird, als Ti,j bezeichnet wird.
Die n2 Differenztransistorpaare sind in
n Stufen angeordnet, wobei jede n Differenztransistorpaare enthält, wobei von
den Lastwiderständen 31, 32 zu
den n Stromquellen FETs führende
Stromwege nacheinander durch diese Stufen hindurchlaufen.
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Wenn eine solche Transistorlogikschaltung als
ein AND-Gatter mit
n Eingängen,
wie in dem Beispiel der 3A und 3B gezeigt konfiguriert ist,
dann sind die n2 Differenztransistorpaare
wie folgt verbunden. Die Drain-Elektroden
eines jeden FET Si,j sind über einen
der beiden Lastwiderstände
mit dem Energiequellenpotential Vdd verbunden, während die Drain-Elektrode eines
jeden FET Ti,j über den anderen der beiden
Lastwiderstände
mit dem Ener giequellenpotential Vdd verbunden sind. Die Source-Elektroden der FETs
Si,j und Ti,j sind
miteinander verbunden. Die Source-Elektroden eines jeden Differenztransistorpaares
Si,j, Ti,j sind:
- (a) mit den Drain-Elektroden des Paares der
FETs Ti+1,j, Si+1,j+1 verbunden,
wenn i < n–1 und j < n–1 ist,
und
- (b) mit den Drain-Elektroden der FETs Ti+1,j,
Si+1,1 verbunden, wenn i < n–1 und j
= n ist.
-
Die Source-Elektroden der entsprechenden Differenztransistorpaare
der n-ten Schaltstufe sind mit den die Stromquellen bildenden FETs
verbunden.
-
Die AND-Verknüpfung mit n Eingängen, die durch
solch eine Transistorlogikschaltung ausgeführt wird, ist ähnlich der
2-Eingangs-AND-Verknüpfung, die
oben für
die erste Ausführungsform
beschrieben ist, weshalb eine ausführliche Beschreibung ausgelassen
wird.
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In dieser Ausführungsform sind, wie in der ersten
Ausführungsform,
die 2n2 FETs, die das Stromschalten ausführen, symmetrisch
in Bezug auf die Strompaare, die in die Stromquellen fließen, angeordnet,
so dass die an die verschiedenen Differenztransistorpaare des Stromschaltabschnitts
angelegte Drain-Source-Vorspannung im wesentlichen identisch ist.
Wenn die Differenzkontrollsignale, die zu den gleichen Zeitpunkten
in entgegengesetzten Richtungen den Differenztransistorpaaren angelegt werden,
ist daher die Anstiegszeit des Stromflusses durch einen der Lastwiderstände 31, 32 identisch
mit der Abfallzeit des Stromflusses durch den anderen dieser Widerstände. Infolge
dessen hat, wie für
die erste Ausführungsform
beschrieben, das Paar der Ausgangsdifferenzsignale aus dem AND-Gatter
aufeinander abgestimmte Anstiegszeit- und Abfallzeit-Charakteristiken.
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In dieser Ausführungsform führt, wie
in der vorhergehenden AND-Gatterausführungsform, die Schaltung der 4 die NAND-Verknüpfung aus, wenn
das Ausgangssignalpaar OUT, OUT-bar als sein entsprechendes logisches
inverses benutzt wird.
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Weiterhin können mit dieser Ausführungsform,
wie für
die vorhergehende AND-Gatterausführungsform,
verschiedene andere Logikverknüpfungen
erreicht werden, in dem das Muster der Verbindungen in Bezug auf
das in den 4A und 4B gezeigte abgeändert wird.
Insbesondere dann, wenn jedes der Differenzkontrollsignalpaare,
das auf die entsprechenden Differenztransistorpaare in der zu der
in den 4A und 4B gezeigten inversen Beziehung angewendet
wird, dann kann eine NOR-Verknüpfung mit
n Eingängen
oder eine OR-Verknüpfung
mit n Eingängen
realisiert werden.
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Zusätzlich können, wie für die vorhergehende Ausführungsform
beschrieben, verschiedene andere spezielle logische Verknüpfungen
erzielt werden durch Invertieren der entsprechenden Kontrollsignalpaare,
die auf bestimmte der Differenztransistorpaare des Stromschaltabschnitts
angelegt werden, um AND-, OR-, NAND- oder NOR-Verknüpfungen zwischen
bestimmten der logischen Eingaben auszuführen. Als eine weitere Alternative
könnten
verschiedene AND- oder
OR-Verknüpfungen
durch Invertieren der Verbindungen eines oder mehrerer der Eingangssignalpaare
A1, A1-bar etc. aus den in 4A gezeigten
Zuständen
ausgeführt
werden.
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Weiterhin können andere logische Verknüpfungen
durch Abändern
der Verbindungen zwischen differentiellen Transistorpaaren realisiert
werden. Beispielsweise kann die OR-Verknüpfung realisiert werden, wenn
die Source-Elektroden des differentiellen Transistorpaars Si,j, Ti,j, für das die
Bedingung i < n–1 erfüllt ist,
mit den Drain-Elektroden der FETs Si+1,j,
Ti+1,j+1 (mit den Drain-Elektroden der FETs
Si+1,j, Ti+1,1,
wenn j = n), verbunden sind .
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Unabhängig davon, welche solcher
verschiedenen möglichen
Abänderungen
der Schaltung der 4A und 4B ausgeführt werden, bleibt die symmetrische
Anordnung der Stromschalt-FETs
in dem Stromschaltabschnitt in Bezug auf die Stromwege erhalten,
wobei jeder Stromweg in jeder Schaltstufe durch einen FET hindurchläuft, so
dass jedes der Ausgangssignale OUT, OUT-bar des Schaltkreises übereinstimmende
Anstiegszeit- und Abfallzeit-Charakteristiken aufweist, und damit
das in den 9A und 9B veranschaulichte Problem
des Stands der Technik nicht auftritt.
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Dritte Ausführungsform
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Eine dritte Ausführungsform wird unter Bezugnahme
auf die 5A, 5B und 5C beschrieben. Dies ist eine Transistorlogikschaltung
mit zwei Eingängen,
die die EXOR- und EXNOR-Verknüpfungen ausführt. 5A zeigt den Kontrollsignalerzeugungs-Schaltungsabschnitt, 5B zeigt den Stromschaltabschnitt
und den Ausgangssignalerzeugungs-Schaltabschnitt
und 5C ist eine Tabelle, die
die Beziehungen zwischen. Kombinationen der Verbindungen der Kontrollsignale
und den daraus resultierenden logischen Verknüpfungen zeigt.
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Der Kontrollsignalerzeugungs-Schaltabschnitt
und der Ausgangssignalerzeugungs-Schaltabschnitt ist jeweils identisch
mit der oben beschriebenen ersten Ausführungsform, so dass eine ausführliche
Beschreibung ausgelassen wird. Der Stromschaltabschnitt wird aus
den FETs 51 bis 62, den Lastwiderständen 31, 32 und
den durch die entsprechenden FETs 45, 46 gebildeten
Stromquellen gebildet, In dieser Ausführungsform enthält der Stromschaltabschnitt
sechs Differenztransistorpaare, im Gegensatz zu den vier Differenztransistorpaaren des
AND-Gatter mit zwei Eingängen
der ersten Ausführungsform.
Die Elemente dieser Ausführungsform,
die entsprechende Elemente der in 1 gezeigten
ersten Ausführungsform
haben, werden durch entsprechende Referenzzeichen bezeichnet und
eine ausführliche
Beschreibung von diesen wird ausgelassen.
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Der Stromschaltabschnitt führt Schaltungen von
Stromwegen aus als Antwort auf die vier Differenzkontrollsignalpaare
(AT, AT-bar), (AB, AB-bar), (BT, BT-bar) und (BB, BB-bar), die von
dem Kontrollsignalerzeugungs-Schaltabschnitt zugeführt werden. Wie
in 5B gezeigt, sind
die sechs Differenztransistorpaare in zwei Schaltstufen angeordnet,
wobei Stromwege nacheinander durch diese Stufen auftreten, von den
Lastwiderständen 31, 32 in
die Stromquellen FETs 45, 46, und wobei die Differenztransistorpaare
(51, 52), (53, 54), (55, 56),
(57, 58), die die obere Stufe bilden, und die
Paare (59, 60), (61, 62), die
die untere Stufe bilden. Die Drain-Elektroden der FETs 51, 53, 55, 57 sind
jeweils über
den Lastwiderstand 31 mit dem Energiequellenpotential Vdd
verbunden, während
die Drain-Elektroden von 52, 54, 56, 58 über den
Lastwiderstand 32 mit dem Energiequellenpotential Vdd verbunden
sind. Die Source-Elektroden des Differenztransistorpaares 51, 52 sind
mit den Drain-Elektroden
des FET 59 verbunden, die Source-Elektroden des Differenztransistorpaares 53, 54 sind
mit der Drain-Elektrode
des FET 61 verbunden, die Source-Elektroden des Differenztransistorpaares 55, 56 sind
mit der Drain-Elektrode des
FET 60 verbunden, die Source-Elektroden des Differenztransistorpaares 57, 58 sind
mit der Drain-Elektrode
des FET 62 verbunden, die Source-Elektroden des Differenztransistorpaares 59, 60 sind
mit den Stromquellen FET 45 verbunden und die Source-Elektroden
des Differenztransistorpaares 61, 62 sind mit
den Stromquellen FET 46 verbunden.
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Die vier Paare der Differenzkontrollsignale aus
dem Stromschaltabschnitt werden den entsprechenden der sechs Differenztransistorpaare
des Stromschaltabschnitts zugeführt,
wie in der Tabelle der 5C angedeutet,
entsprechend der auszuführenden
logischen Verknüpfung.
Die vier Differenztransistorpaare der ersten Stufe (51, 52),
(53, 54), (55, 56), (57, 58)
empfangen Kontrollsignale des ersten Pegelbereichs (d.h. die Signale
AT, AT-bar, BT oder BT-bar),
während
die beiden verbleibenden Differenztransistorpaare (59, 60)
und (61, 62) die entsprechenden Kontrollsignale
erhalten, die in den zweiten Pegelbereich in ihrem Pegel verschoben worden
sind.
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Wenn die Kontrollsignale wie in der
ersten Reihe der Tabelle der 5C verbunden
werden, führt
die Transistorlogikschaltung auf den Eingangssignalen A, B die Exclusiv-OR (EXOR) Verknüpfung aus.
Wenn die Signale OUT, OUT-bar auch als ihre entsprechenden Inversen
benutzt werden, dann kann die Schaltung gleichzeitig auf den Eingangssignalen
A, B auch die Exclusiv-NOR (EXNOR) Verknüpfung ausführen.
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Diese Ausführungsform führt die
oben beschriebenen logischen Verknüpfungen wie folgt aus. Wenn
entweder die Eingangssignale A, B auf dem H-Pegel sind, dann werden
die FETs 51, 53, 56, 58, 60 und 62 in
den "Ein"-Zustand gesetzt
und Strom fließt
aus dem Lastwiderstand 32 über die FETs 56, 60 und über die
FETs 58, 62. Wenn einer der Eingangssignale A,
B auf dem logischen L-Pegel ist, dann werden die FETs 52, 54, 55, 57, 59, 61 jeweils in
den "Ein"-Zustand gesetzt, so dass Strom von dem Lastwiderstand 32 über die
FETs 52, 59 und auch über die FETs 54, 61 fließt.
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In jedem dieser beiden Fälle fließt Strom durch
den Lastwiderstand 32, so dass das Potential am Punkt P
in 5B niedrig ist, und
folglich das Ausgangssignal OUT auf dem L-Pegel ist. Umgekehrt ist,
weil in einem solchen Fall kein Strom durch den Lastwiderstand 31 fließt, das
Ausgangssignal OUT-bar auf dem H-Pegel.
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Wenn die Eingangssignale A, B auf
dem H- bzw. L-Pegel sind, dann wird jeder der FETs 51, 54, 56, 57, 59 und 62 in
die "Ein"-Bedingung gesetzt,
so dass Strom von dem Lastwiderstand 31 auf einem Weg durch
die FETs 51, 59 und auch auf einem Weg durch die
FETs 57, 62 fließen. Andererseits sind, wenn
das Eingangssignal A auf dem L-Pegel und das Eingangssignal B auf
dem H-Pegel ist, die FETs 52, 53, 55, 58, 60, 61 jeweils
in dem "Ein"-Zustand, so dass
Strom von dem Lastwiderstand 31 auf einem Weg durch die
FETs 55, 60 und auch auf einem Weg durch die FETs 53, 61 fließt. In jedem
dieser beiden Fälle
ist, weil Strom durch den Lastwiderstand 31 fließt, das
Potential an dem Verbindungspunkt Q in 5B niedrig (d.h. niedriger als das Energiequellenpotential
Vdd um einen Betrag, der gleich dem Produkt des Werts eines Lastwiderstandes
und der Summe der Ströme,
die durch die beiden parallelen Wege fließt, ist) und folglich wird
das Ausgangssignal OUT-bar auf dem L-Pegel sein. Umgekehrt wird, weil in
diesem Fall kein Strom durch den Lastwiderstand 32 fließt, das
Ausgangssignal OUT auf dem H-Pegel sein. Auf diese Weise wird die
EXCLUSIVE-OR Verknüpfung ausgeführt.
-
Wenn Weise die Kontrollsignalpaare
in ähnlicher
mit den Differenztransistorpaaren des Stromabschnitts entsprechend
der zweiten Reihe der Tabelle aus 5C verbunden
werden, dann drücken die
Ausgangssignalpaare OUT, OUT-bar das Ergebnis der Anwendung der
EXCLUSIVE-NOR Verknüpfung
auf die beiden logischen, durch die Eingangssignale A, B ausgedrückten Eingaben
aus.
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In dieser Ausführungsform sind, wie in der ersten
Ausführungsform,
alle FETs des Stromschaltabschnitts symmetrisch in Bezug auf die
durch den Stromschaltabschnitt gebildeten Stromwege angeordnet.
Jeder in dem Stromschaltabschnitt gebildete Stromweg erstreckt sich
durch einen Lastwiderstand, zwei aufeinanderfolgende FETs (in der
oberen bzw. unteren Schaltstufe) und einen Stromquellen FET. Dadurch
hat, aus den gleichen Gründen
wie für
die erste Ausführungsform
beschrieben, jedes der Ausgangssignale OUT, OUT-bar übereinstimmende
Anstiegszeit- und Abfallzeit-Charakteristiken.
-
Vierte Ausführungsform
-
6 ist
ein Blockdiagramm einer vierten Ausführungsform einer Logikschaltung-Konfiguration.
Diese wirkt als ein zusammengesetztes AND-OR-Gatter, das aus drei
AND-Gattern und einem OR-Gatter besteht, und das drei Kontrollsignalerzeugungs-Schaltungsabschnitte 1-1, 1-2 und 1-3;
drei Stromschaltabschnitte 2-1, 2-2, 2-3;
drei zwischen die Schaltstufen geschaltete Ausgangssignalerzeugungs-Schaltungsabschnitte 4-1, 4-2, 4-3; und
einen Ausgangssignalerzeugungs-Schaltabschnitt 3 aufweist,
und das auf sieben Paaren von Eingangsdifferenzsignalen (A1, A1-bar),
(A2, A2-bar), (A3, A3-bar), (A4, A4-bar), (A5, A5-bar), (A6, A6-bar)
und (A7, A7-bar) operiert. Die ausgeführte logische Verknüpfung kann
auch ausgedrückt
werden als: A1 & A2 + A3 & A4 + A5 & A6 & A7,wobei das &-Symbol die AND-Verknüpfung und
das +-Symbol die OR-Verknüpfung
andeutet. Zur Vereinfachung der Beschreibung ist jedes der Eingangsdifferenzsignalpaare
in 6 als ein einziges
Signal angedeutet, beispielsweise ist das Differenzsignalpaar A1,
A1-bar nur als A1 angedeutet. Der Kontrollsignalerzeugungs-Schaltabschnitt 1-1 und
der Stromschaltabschnitt 2-1 haben jeweils die gleiche Schaltungskonfiguration
wie die entsprechenden Abschnitte des in 1 gezeigten und oben beschriebenen AND-Gatter
mit zwei Eingängen.
Der Stromschaltabschnitt 2-1 erzeugt ein Ausgangsdifferenzsignalpaar
D1, D1-bar als logisches Produkt der zwei Eingangssignale A1, A2.
Der Kontrollsignalschaltungsabschnitt 1-2 und der Stromschaltabschnitt 2-2 haben
jeweils die gleiche Konfiguration, wie die entsprechenden Abschnitte
des AND-Gatter mit zwei Eingängen
der 1 und leiten ein
Ausgangsdifferenzsignalpaar D2, D2-bar als logisches Produkt der zwei
Eingangssignale A3, A4 ab. Der Kontrollsignalerzeugungsabschnitt 1-3 und
der Stromschaltabschnitt 2-3 haben jeweils die gleiche
Konfiguration, wie die entsprechenden Abschnitte des AND-Gatters mit drei
Eingängen
der 4 und leiten ein
Ausgangsdifferenzsignalpaar D3, D3-bar als logisches Produkt der
drei Eingangssignale A5, A6 und A7 ab. Der Ausgangssignalerzeugungs-Schaltabschnitt 3 weist
die gleiche Konfiguration auf, wie der in der in 1 gezeigten ersten Ausführungsform.
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Die zwischen die Stufen geschalteten
Ausgangssignalerzeugungs-Schaltabschnitte 4-1, 4-2, 4-3 empfangen
jeweils die Differenzsignalpaare (D1, D1-bar), (D2, D2-bar), (D3-D3-bar), die in den
Stromschaltabschnitten 2-1, 2-2, 2-3 erzeugt
werden. Jeder dieser zwischen die Stufen geschalteten Ausgangssignalerzeugungs-Schaltabschnitte
wendet Pegelverschiebung auf die darin zugeführten Eingangsdifferenzsignale
an, um einen entsprechenden Satz von drei Differenzsignalpaaren
zu erzeugen, wobei diese Paare entsprechend verschiedene Pegelbereiche
aufweisen. Im allgemeinen erzeugt in einer solchen zusammengesetzten
Logikschaltung mit einer Gesamtheit von n Differenzsignalpaaren,
die von n Stromschaltabschnitten entsprechenden zwischen die Stufen
geschalteten Ausgangssignalerzeugungs-Schaltabschnitten zugeführt werden,
jeder dieser zwischen die Stufen geschalteten Ausgangssignalerzeugungs-Schaltabschnitte
einen Satz von n Differenzsignalpaaren, die entsprechend verschiedene
Pegelbereiche aufweisen. In diesem Beispiel ist n gleichgesetzt
mit 3.
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7 zeigt
die Schaltkreiskonfiguration des zwischen die Stufen geschalteten
Ausgangssignalerzeugungsbereichs 4-1 der 6. Wie verständlich ist, ist die Wirkungsweise ähnlich der
der Ausgangssignalerzeugungs-Schaltabschnitte der Schaltung von 1, jedoch mit Hinzufügen der
vier Dioden 81 bis 84. In 7 bilden der FET 34, die Diode 36 und der
Stromquellen FET 48 einen Source-Folger-Schaltkreis, wobei das Strom-Treibevermögen des
Signals D1 verstärkt
wird, um als ein entsprechendes Signal E11 ausgegeben zu werden.
Die Dioden 82 und 84 sind in Reihe mit der Diode 36 und den
Stromquellen FET 48 verbunden, wobei die Kathodenelektroden
der Dioden 82 bzw. 84 die Ausgangssignale E21,
E31 erzeugen. Folglich entspricht das Ausgangssignal E21 dem Ausgangssignal
E11, aber ist im Pegel verschoben in einen Übergangsbereich, der sich von
dem Übergangsbereich
des Signals E11 um einen Betrag unterscheidet, der gleich dem Spannungsabfall über die
Diode 82 ist. Ähnlich entspricht
das Ausgangssignal E31 dem Signal E11, im Pegel verschoben um einen
Betrag, der gleich der Summe aus den Spannungsabfällen über die
Dioden 82 bzw. 84 ist. Das Ausgangssignal E21-bar
entspricht dem Ausgangssignal E11-bar, im Pegel verschoben von dem Übergangsbereich
des Signals E11-bar um einen Betrag, der gleich dem Spannungsabfall über die
Diode 81 ist, und das Ausgangssignal E31-bar entspricht
dem Signal E11-bar, im Pegel verschoben um einen Betrag, der gleich
der Summe der Spannungsabfälle über die
Dioden 81 bzw. 83 ist.
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Der zwischen die Stufen geschaltete
Ausgangssignalerzeugungsabschnitt 4-1 leitet dadurch aus
dem durch den Stromschaltabschnitt 2-1 erzeugten Differenzsignalpaar
D1, D1-bar drei
Differenzsignalpaare Di, Di-bar
(i = 1 bis 3) ab, die entsprechend verschiedene Pegelbereiche aufweisen.
Jeder der anderen zwischen die Stufen geschalteten Ausgangssignalerzeugungs-Schaltungsabschnitte 4-2 und 4-3 ist
konfiguriert und arbeitet wie für
den Schaltungsabschnitt 4-1 beschrieben, wobei der zwischen die
Schaltstufen geschaltete Ausgangssignalerzeugungs-Schaltabschnitt 4-2 drei
Differenzsignalpaare (E12, E12-bar), (E22, E22-bar), (E32, E32-bar)
erzeugt, die jeweils verschiedene Pegelbereiche aufweisen entsprechend
den in dem Stromschaltabschnitt 2-2 erzeugten Differenzsignalpaaren
D2, D2-bar, und wobei der zwischen die Schaltstufen geschaltete
Ausgangssignalerzeugungsabschnitt 4-3 drei verschiedene
Differenzsignalpaare (E13, E13-bar), (E23, E23-bar), (E33, E33-bar)
erzeugt, die jeweils verschiedene, den in dem Stromschaltabschnitt 2-3 erzeugten
Differenzsignalpaaren D3, D3-bar entsprechende Pegelbereiche aufweisen.
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Der resultierende Satz von Differenzsignalpaaren,
der als Ei,j, Ei,j-bar
(wobei i = 1 bis 3, j = 1 bis 3) ausgedrückt werden kann, wird dem Stromschaltabschnitt 2-4 zugeführt. Dieser
Abschnitt leitet ein Differenzsignalpaar F, F-bar als logische Summe
der Signale D1, D2, D3 ab durch Operieren auf dem Satz der Differenzsignalpaare
Ei,j, Ei,j-bar.
Die Konfiguration des Stromschaltabschnitts 2-4 beruht
auf dem in 4B gezeigten
AND-Gatter mit drei Eingängen, jedoch
in ein OR-Gatter mit drei Eingängen
umgewandelt durch entsprechendes Verändern der Verbindungen der
Differenzkontrollsignale mit den stromschaltenden FET-Paaren, wie
das im Vorstehenden beschrieben worden ist.
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Der Ausgangssignalerzeugungsschaltabschnitt 3 erzeugt
ein Ausgangsdifferenzsignalpaar OUT, OUT-bar, das dem Signalpaar
F, F-bar entspricht und das Ergebnis der Anwendung der vorgenannten
logischen Funktion A1 & A2 + A3 & A4 + A5 & A6 & A7auf die logischen Eingänge, die
auf dieses zusammengesetzte logische Gatter angewendet werden, ausgedrückt.
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Das zusammengesetzte logische Gatter
wird gebildet aus logischen Gattern, die so aufgebaut sind, wie
das für
die erste bis dritte Ausführungsform beschrieben
worden ist, und folglich haben jede der Ausgangssignale OUT, OUT-bar,
die von dieser Ausführungsform
erzeugt werden, übereinstimmende Anstiegszeit-
und Abfallzeit-Charakteristiken.
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Eine andere Eigenschaft eines solchen
Typs eines zusammengesetzten logischen Gatterschaltkreises ist,
dass die Anzahl der Kontrollsignale, die verschiedene unterschiedliche
Pegelbereiche aufweisen, für
die ursprüngliche
Logikstufe wesentlich kleiner ist als für die zweite und jede nachfolgende Logikstufe.
Beispielsweise gibt es in der Logikstufe der 6 eine ursprüngliche Logikstufe mit drei AND-Verknüpfungen,
die durch den Satz der Kontrollsignalerzeugungs-Schaltungsabschnitte 1-1 bis 1-3 und
Stromschaltabschnitte 2-1 bis 2-3 erzeugt werden,
was eine Gesamtheit von 17 Differenzkontrollsignalpaaren (C11, C11-bar), . . .,
(C37, C37-bar), die durch die Kontrollsignalerzeugungs-Schaltabschnitte
erzeugt werden, erfordert. Jedoch ist in dem Fall der zweiten Logikstufe
(d.h. einer OR-Verknüpfung
mit drei Eingängen)
es lediglich erforderlich, eine Gesamtheit von neun Differenzkontrollsignalpaaren
(E11, E11-bar), . . .,
(E33, E33-bar) unter Benutzung von drei verschiedenen Pegelbereichen
zu erzeugen, die dem Stromschaltabschnitt 2-4 zugeführt werden.
Dadurch wird die Schaltkreis-Größenordnung
einer solchen zusammenge setzten logischen Gatterschaltung für aufeinanderfolgende
Logikstufen sukzessive kleiner.
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In der vorliegenden Erfindung hängen der Pegelbereich
und die Amplitude der Differenzsignalpaare, die von einem Stromschaltabschnitt
gebildet werden; von den Widerstandswerten der Lastwiderstände; der
Anzahl der Strompfade, durch die Strom nacheinander über einen
Lastwiderstand fließt;
und dem Pegel des Stroms, der durch jeden der Stromquellen FETs
des Schaltkreisabschnitts (d.h. dem Pegel des Stroms, der durch
einen Stromquellen-FET hindurchfließt, wenn ein Strompfad durch diesen
FET ermöglicht
ist) bestimmt wird. Wie für
das Beispiel aus dem Stand der Technik beschrieben, wird dieser
Satz von Stromwerten verändert,
wenn es eine Veränderung
in der Drain-Source-Vorspannung des
Stromquellen-FET gibt. Damit würde
zum Beispiel, wenn andere Parameter unverändert bleiben, der Stromwert,
der durch einen Stromquellen-FET in dem Stromschaltabschnitt 2 der 1 bestimmt ist, höher als
der für
den Stromschaltabschnitt aus 4B,
weil in dem Fall des Schaltkreises der 1 ein höherer Wert der Drain-Source-Spannung,
die über
jeden FET in jedem Stromweg entwickelt wird, vorliegt.
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Wenn man sich insbesondere auf das
Signal vom Beispiel der 2B bezieht,
dann variiert, selbst wenn alle Schaltkreisparameter für jeden
der verschiedenen Stromschaltabschnitte der Ausführungsform der 6 identisch gemacht werden, der Unterschied
zwischen VH und VL (d.h. der Wert des Spannungsabfalls über einen
Lastwiderstand) entsprechend mit der entsprechenden Anzahl der logischen Eingaben
(und folglich der Anzahl der Schaltstufen) dieser Schaltstufen.
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Es wäre möglich, dies durch Verwendung von
Ausgangssignalerzeugungs-Schaltstufen, die geeignete entsprechende
verschiedene Charakteristika aufweisen, auszugleichen. Die Notwendigkeit hierzu
kann jedoch vermieden werden, in dem jeder der Stromschaltabschnitte
wie folgt gebildet wird. Jeder Stromschaltabschnitt wird so konfiguriert,
dass die Spannung Vd als ein fester Wert, der für jeden der Stromschaltabschnitte
identisch ist, gesetzt wird, wobei Vd das Produkt ist aus dem Widerstandswerts
eines jeden Lastwiderstands und der Summe der Ströme, die
nacheinander durch die Stromquellen-FETs eines Stromschaltabschnitts
hindurchlaufen. Beispielsweise würde
in der ersten Ausführungsform diese
Spannung Vd erzielt, indem man die Widerstandswerte von jeder der
(identischen) Lastwiderstände 31, 32 multipliziert
mit der Summe der beiden Ströme,
die durch die Stromquellen FETs 45 und 46 fließen, wenn
jede der verschiedenen möglichen Paare
von Stromwegen durch den Stromschaltabschnitt nacheinander hergestellt
würden.
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In diesem Fall werden die Pegel der
Differenzsignale, die von jeder der Stromschaltabschnitte erzeugt
werden, unabhängig
von der entsprechenden Anzahl der logischen Eingaben in diese Abschnitte.
Dadurch können
alle diese Ausgangssignalerzeugungs-Schaltabschnitte mit identischen Schaltkreisparametern
konfiguriert werden, genauso wie alle der Kontrollsignalerzeugungs-Schaltabschnitte,
wodurch die Herstellung eines solchen zusammengesetzten Logikgatterschaltkreises
erleichtert wird.
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Die vorliegende Erfindung ist selbstverständlich nicht
auf einen zusammengesetzten Logikschaltkreis wie dem in 6 gezeigten beschränkt, d.h. solch
ein Schaltkreis könnte
mit drei oder mehreren Logikschaltstufen konfiguriert werden und
könnte
auf einer beliebige Anzahl von Sätzen
von Eingangssignalen operieren, um verschiedene Kombinationen beliebiger
logischer Funktionen auszuführen.
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Wie aus der obigen Beschreibung der
Ausführungsformen
verstanden werden kann, ist es eine wesentliche Eigenschaft der
vorliegenden Erfindung, dass innerhalb eines Stromschaltabschnitts
eines Logikgatterschaltkreises für
jeden Stromweg, der erzeugt wird und durch einen der beiden Lastwiderstände fließt, die
entsprechende Drain-Source-Vorspannung,
die innerhalb eines jeden Stromweges entwickelt wird, und die Anzahl
dieser Drain-Source-Spannungen im wesentlichen identisch ist, und das
zusätzlich
die Transistorpaare, die den Stromschaltabschnitt bilden, in einer
symmetrischen Art und Weise in Bezug auf die Stromwege verbunden werden,
so dass die Anzahl der Stromwege, auf denen Strom über einen
Lastwiderstand fließt,
für beide Lastwiderstände die
gleiche ist (beispielsweise zwei Wege im Fall des Stromschaltabschnitts 2 der 1). Infolge dessen weist
ein Differenzsignalpaar, das über
diese Lastwiderstände
erzeugt wird, übereinstimmende
Anstiegszeit- und Abfallzeit-Charakteristiken auf, wodurch es möglich wird,
entsprechende übereinstimmende
Anstiegszeit- und
Abfallzeit-Charakteristiken von einem Ausgangssignal, das von einer
solchen Logikgatterschaltung erzeugt worden ist, zu erzielt. Solch
eine Logikgatterschaltung ist daher für Hochgeschwindigkeitslogikverknüpfungen
geeignet, und ermöglicht,
dass Geräte,
die zu solchen Hochgeschwindigkeitsverknüpfungen fähig sind, unter Benutzung von
Herstellungstechnologien mit niedrigen Kosten hergestellt werden
können,
was es ermöglicht,
die Schaltkreiskosten zu verringern.