JPS5892140A - 半導体論理回路装置 - Google Patents
半導体論理回路装置Info
- Publication number
- JPS5892140A JPS5892140A JP56190233A JP19023381A JPS5892140A JP S5892140 A JPS5892140 A JP S5892140A JP 56190233 A JP56190233 A JP 56190233A JP 19023381 A JP19023381 A JP 19023381A JP S5892140 A JPS5892140 A JP S5892140A
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- JP
- Japan
- Prior art keywords
- level shifter
- level
- inverter
- schottky
- schottky diode
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は旧−マ族化合物半導体からなる電界効果トラン
ジスタおよびショットキバリアダイオードを用いた半導
体論理回路装置に関するものである。
ジスタおよびショットキバリアダイオードを用いた半導
体論理回路装置に関するものである。
以下、ノーマリオン型の砒化ガリウムＭＩｌｔＳ ｎｌ
造電界効果トランジスタ（以下、ＧａＡｓ ＦＩＴと４
１）を用いたインパーク回路を例にとり説明する。
造電界効果トランジスタ（以下、ＧａＡｓ ＦＩＴと４
１）を用いたインパーク回路を例にとり説明する。
第１図（ａ）および〜）は、従来の回路構成よりなるＢ
ｕｆｆｅｒｓｄ ＦＩＣＴ論［１ｇｌ路（以下、ＢＦＬ
と略す）の基本インバータ等価回路例を示す。同図（ａ
）において、（１）はゲート電極に入力が印ＨＪされる
駆動用ＧａＡｓ ＰＥＴ 、 （２）はデグレツシ：ｆ
／型の貞４ ＧａＡｓ ＦＨｉＴ 。
ｕｆｆｅｒｓｄ ＦＩＣＴ論［１ｇｌ路（以下、ＢＦＬ
と略す）の基本インバータ等価回路例を示す。同図（ａ
）において、（１）はゲート電極に入力が印ＨＪされる
駆動用ＧａＡｓ ＰＥＴ 、 （２）はデグレツシ：ｆ
／型の貞４ ＧａＡｓ ＦＨｉＴ 。
（３）はソースホロワを構成するＧａＡｓ ＰＥＴ 、
＋４１は３個のショットキダイオードを直列接続して
形成したレベルシフター、＋５１は定電ｆ＆源用ＧａＡ
ｓ ＦｊｄＴである。なお、＃！１図（ａ）ではインバ
ータの出力インピーダンスを高め、ファンアウト特性を
改番するためにソースホロワＧａＡｓ ＦＨｉＴ （３
） ヲレベルシック（４）と駆動用ＧａＡｓ ＦＥＴ
ｆｉ＋のドレイン端子との間に挿入しているが、第１図
（ｂ）のようにソースホロワ（３）を省略した構成でも
インバータ回路となる。
＋４１は３個のショットキダイオードを直列接続して
形成したレベルシフター、＋５１は定電ｆ＆源用ＧａＡ
ｓ ＦｊｄＴである。なお、＃！１図（ａ）ではインバ
ータの出力インピーダンスを高め、ファンアウト特性を
改番するためにソースホロワＧａＡｓ ＦＨｉＴ （３
） ヲレベルシック（４）と駆動用ＧａＡｓ ＦＥＴ
ｆｉ＋のドレイン端子との間に挿入しているが、第１図
（ｂ）のようにソースホロワ（３）を省略した構成でも
インバータ回路となる。
このような従来の構成によるノーマリオン型ＧａＡｓ
ＦＩＴでは入力信号のハイレベル域圧とローレベル電圧
の極性が異なるために、入力信号を反転して、インバー
タの出力信号をとり出すためには駆動用ＧａＡｓ ＦＩ
Ｔ Ｉｌｌのドレイン電圧レベルを適当な直流成分だけ
シフトする必要があり、この目的に対して通常、所要シ
フト喝圧瀘に紀Ｎじた個数よりなるショットキバリアダ
イオードなどのレベルシフトダイオードの直列接続ｌ！
！ｌ略がレベルシ７り（４）として用いられている。
ＦＩＴでは入力信号のハイレベル域圧とローレベル電圧
の極性が異なるために、入力信号を反転して、インバー
タの出力信号をとり出すためには駆動用ＧａＡｓ ＦＩ
Ｔ Ｉｌｌのドレイン電圧レベルを適当な直流成分だけ
シフトする必要があり、この目的に対して通常、所要シ
フト喝圧瀘に紀Ｎじた個数よりなるショットキバリアダ
イオードなどのレベルシフトダイオードの直列接続ｌ！
！ｌ略がレベルシ７り（４）として用いられている。
第２図１嘘１１−のショットキバリアダイオードの頑方
向等価ｌ！！Ｉ略をボす。同図において、Ｒｊ、Ｃｊは
接合の動作抵抗、接合容置、Ｒ８は直列抵抗を表わして
いる。一般にショットキバリアダイオードの高周波特性
を改善するためには、直列抵抗Ｒθを低減する必要があ
る。しかしながら、高集積化の点でダイオード寸法を極
端に大きくすることができないなどの理由からＲ８の低
減には限度があり、その結果、直列抵抗Ｒ８に起因して
単位インバータの伝播遅延時間ｔｐｄが増大するためレ
ベルシフタの直列抵抗がＢＦＬを用いた集積回路の高速
化にとって、大きな阻害要因の一つにもなってい友。
向等価ｌ！！Ｉ略をボす。同図において、Ｒｊ、Ｃｊは
接合の動作抵抗、接合容置、Ｒ８は直列抵抗を表わして
いる。一般にショットキバリアダイオードの高周波特性
を改善するためには、直列抵抗Ｒθを低減する必要があ
る。しかしながら、高集積化の点でダイオード寸法を極
端に大きくすることができないなどの理由からＲ８の低
減には限度があり、その結果、直列抵抗Ｒ８に起因して
単位インバータの伝播遅延時間ｔｐｄが増大するためレ
ベルシフタの直列抵抗がＢＦＬを用いた集積回路の高速
化にとって、大きな阻害要因の一つにもなってい友。
この発明は以上のような点に鑑み、ＢＦＬのレベルシフ
タ部による信号の伝播遅延時間の増大を除去しうるＢＦ
Ｌを提供するもので、レベルシックを構成するショット
キダイオードの入出力電極間に尚周波信号バイパス用の
キャパシタを装匈したことを特徴とするものである。
タ部による信号の伝播遅延時間の増大を除去しうるＢＦ
Ｌを提供するもので、レベルシックを構成するショット
キダイオードの入出力電極間に尚周波信号バイパス用の
キャパシタを装匈したことを特徴とするものである。
第３図はこの発明の一実施例を示すＢＦＬ＃ｓ成の単位
インバータ回路である。第３図に２いて、Ｃ１〜０５ｉ
：ｊレベルシック（４１を構成する３ １１ｉ！のシＥ
ｉ７）キダイオードの各罐極関に並列に接続した一周波
１６号バイパス用のキャパシタである。このような回路
構成ではキャパシタＣ１−０５を大きな値に設定するこ
とにより、直流レベルはショットキダイオードを通して
シフトされると同時に、ＩＧＨ２以上の超高周波信号は
大部分バイパスキャパシタ０１〜Ｃ５を通って出力端子
に至るために、従来構成の問題点であったレベルシフタ
部におけるショットキダイオードの直列抵抗に起因する
伝播遅延時間の増大という欠点を回避でき、大幅に超速
化を図ることができるという利点を有している。
インバータ回路である。第３図に２いて、Ｃ１〜０５ｉ
：ｊレベルシック（４１を構成する３ １１ｉ！のシＥ
ｉ７）キダイオードの各罐極関に並列に接続した一周波
１６号バイパス用のキャパシタである。このような回路
構成ではキャパシタＣ１−０５を大きな値に設定するこ
とにより、直流レベルはショットキダイオードを通して
シフトされると同時に、ＩＧＨ２以上の超高周波信号は
大部分バイパスキャパシタ０１〜Ｃ５を通って出力端子
に至るために、従来構成の問題点であったレベルシフタ
部におけるショットキダイオードの直列抵抗に起因する
伝播遅延時間の増大という欠点を回避でき、大幅に超速
化を図ることができるという利点を有している。
第４図は第３図に示した等価回路をＧａＡｓウェハ上に
形成した場合の具体的なパターン図の一例を示す。同図
において、ソースホロワを形成するＧａＡａ ＦＩＩＣ
Ｔのソース電極（６）と、それに続く３個のショットキ
バリアダイオード＋７１を形成するショットキバリア電
極ｔ８１およびオーミック電極（９）の全体を破線で示
したシリコン酸化膜、シリコン電化膜などの絶縁性フィ
ルム叫によって被覆し、更にその上に金属膜（１すを形
成している。このような菓子構造では、絶縁性フィルム
明の膜厚を薄くしていくことにより、第３図に示したキ
ャパシタ０Ｘ−０６の値を、周波数ＩＧＨ２以上の超高
周波信号に対してバイパスキャパシタとみなしつる程度
まで容易に増大することができる。
形成した場合の具体的なパターン図の一例を示す。同図
において、ソースホロワを形成するＧａＡａ ＦＩＩＣ
Ｔのソース電極（６）と、それに続く３個のショットキ
バリアダイオード＋７１を形成するショットキバリア電
極ｔ８１およびオーミック電極（９）の全体を破線で示
したシリコン酸化膜、シリコン電化膜などの絶縁性フィ
ルム叫によって被覆し、更にその上に金属膜（１すを形
成している。このような菓子構造では、絶縁性フィルム
明の膜厚を薄くしていくことにより、第３図に示したキ
ャパシタ０Ｘ−０６の値を、周波数ＩＧＨ２以上の超高
周波信号に対してバイパスキャパシタとみなしつる程度
まで容易に増大することができる。
なお、以上の実施例ではＧａＡｓ ＦＩＴについて説明
し次が、工ｎＰなどの他の門−マ族化合物半導体を用い
たＢＦＬ １ｇｌ路にも通用できることは勿論であるＯ 又、上記実施例ではＢＩＦＩ、による単位インバータＬ
！！ｌ略について説明したがこれに限ることはなく、Ｎ
ＡＮＤ、 ＮＯＲなどを含む基本−理回路において、シ
ョットキダイオードを用いたレベルシフタを使用するＢ
Ｐ％以外のノーマリオン型論理１！！ｌ路、例えばＬｏ
ｗ Ｐｉｎｃｈ ＯＦＦ ＦＩＩｉＴ Ｌｏｇｉｃ （
通称ＬＰ？ ）などに対しても同様の効果を萎すること
はどうまでもなし）。
し次が、工ｎＰなどの他の門−マ族化合物半導体を用い
たＢＦＬ １ｇｌ路にも通用できることは勿論であるＯ 又、上記実施例ではＢＩＦＩ、による単位インバータＬ
！！ｌ略について説明したがこれに限ることはなく、Ｎ
ＡＮＤ、 ＮＯＲなどを含む基本−理回路において、シ
ョットキダイオードを用いたレベルシフタを使用するＢ
Ｐ％以外のノーマリオン型論理１！！ｌ路、例えばＬｏ
ｗ Ｐｉｎｃｈ ＯＦＦ ＦＩＩｉＴ Ｌｏｇｉｃ （
通称ＬＰ？ ）などに対しても同様の効果を萎すること
はどうまでもなし）。
以上詳細に説明したように、この発明に係るノーマリ・
オノ型半導体縮理回路装置ではレベルシフタ部における
寄生抵抗による伝播遅延時間の増大が極めて小さいので
、大幅に菓子の高速化を図ることができる。
オノ型半導体縮理回路装置ではレベルシフタ部における
寄生抵抗による伝播遅延時間の増大が極めて小さいので
、大幅に菓子の高速化を図ることができる。
＃Ｉ１図（１ｋ）および（ｂ）は従来の回路構成より／
、ＣるＢＦＬの銹本インバータ等価回路図、第２図はシ
ョットキバリアダイオードの順方向等価回路図、第３図
はこの発明の一実施例を示すＢＦＬによる単位インバー
タ回路図、第４図は第３図の具体的ノくクーンの一例を
示す平面図である。 １１１ 、 （２） 、（３）および（５１・・・ノー
マリオン型罐界効果トランジスタ、（４）・・・レベル
シック、０ｆ−０１１・・・キャパシタ。 代理人 為 ＃ 偵 − 第１図 （θ）
（ｂ）第り１１Ｉ ｊ 第１３図 −のＳ 第１図
、ＣるＢＦＬの銹本インバータ等価回路図、第２図はシ
ョットキバリアダイオードの順方向等価回路図、第３図
はこの発明の一実施例を示すＢＦＬによる単位インバー
タ回路図、第４図は第３図の具体的ノくクーンの一例を
示す平面図である。 １１１ 、 （２） 、（３）および（５１・・・ノー
マリオン型罐界効果トランジスタ、（４）・・・レベル
シック、０ｆ−０１１・・・キャパシタ。 代理人 為 ＃ 偵 − 第１図 （θ）
（ｂ）第り１１Ｉ ｊ 第１３図 −のＳ 第１図
Claims (1)
- ノーマリ・オン型電界効果トランジスタとレベルシック
を含む化合物半導体−理Ｉｇ回路装置において、１個以
上のショットキダイオードを直列接続して構成したレベ
ルシフタの各ショットキダイオードの両電極間に該ショ
ットキダイオードと並列にキャパシタを装荷したことを
特徴とする半導体論理回路１７Ｉｃｖ１゜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190233A JPS5892140A (ja) | 1981-11-26 | 1981-11-26 | 半導体論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190233A JPS5892140A (ja) | 1981-11-26 | 1981-11-26 | 半導体論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892140A true JPS5892140A (ja) | 1983-06-01 |
Family
ID=16254701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190233A Pending JPS5892140A (ja) | 1981-11-26 | 1981-11-26 | 半導体論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892140A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2572234A1 (fr) * | 1984-10-22 | 1986-04-25 | Gigabit Logic Inc | Dispositif de decalage de potentiel pour des circuits integres au gaas |
| JPS63268303A (ja) * | 1987-04-24 | 1988-11-07 | Nec Corp | レベルシフト回路 |
| JPH0414314A (ja) * | 1990-05-08 | 1992-01-20 | Toshiba Corp | ソース電極結合形論理回路 |
| EP0612152A2 (en) * | 1993-02-19 | 1994-08-24 | Mitsubishi Denki Kabushiki Kaisha | A level shift circuit |
-
1981
- 1981-11-26 JP JP56190233A patent/JPS5892140A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2572234A1 (fr) * | 1984-10-22 | 1986-04-25 | Gigabit Logic Inc | Dispositif de decalage de potentiel pour des circuits integres au gaas |
| JPS63268303A (ja) * | 1987-04-24 | 1988-11-07 | Nec Corp | レベルシフト回路 |
| JPH0414314A (ja) * | 1990-05-08 | 1992-01-20 | Toshiba Corp | ソース電極結合形論理回路 |
| EP0612152A2 (en) * | 1993-02-19 | 1994-08-24 | Mitsubishi Denki Kabushiki Kaisha | A level shift circuit |
| EP0612152A3 (en) * | 1993-02-19 | 1995-02-08 | Mitsubishi Electric Corp | Level shift circuit. |
| US6051993A (en) * | 1993-02-19 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Level shift circuit compensating for circuit element characteristic variations |
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