DE4303598C2

DE4303598C2 - Halbleiterbauelement, insbesondere Feldeffekttransistor mit vergrabenem Gate

Info

Publication number: DE4303598C2
Application number: DE19934303598
Authority: DE
Inventors: Marcus Dr Besson; Manfred Dr Witzany
Original assignee: Individual
Current assignee: Individual
Priority date: 1993-02-08
Filing date: 1993-02-08
Publication date: 1999-04-29
Anticipated expiration: 2013-02-09
Also published as: WO1994018705A1; DE4303598A1

Description

Anwendungsgebiet der Erfindung

Die Erfindung betrifft feldeffekt-gesteuerte Halbleiterbauelemente. Feldeffekttran sistoren (FET) finden unter anderem als Leistungsschalter, Hochfrequenzverstärker, Sensoren und insbesondere als aktive Bauelemente in integrierten Schaltungen (Spei cher, Mikroprozessoren und Verstärker) Verwendung.

Stand der Technik

Unter einem Feldeffekt-Transistor (FET) versteht man einen Widerstand, dessen Widerstandswert von einem äußeren elektrischen Feld gesteuert wird, das durch Anlegen einer Potentialdifferenz zwischen dem zu steuernden Widerstand und einer Elektrode (Gate) erzeugt wird. Zur Vermeidung eines parasitären Stromflusses vom Gate zum gesteuerten Widerstand sind diese voneinander durch geeignete Barrieren isoliert. Ein FET besteht im wesentlichen aus den drei Komponenten

(a) dem Widerstand, dessen Leitfähigkeit gesteuert wird und üblicherweise als elektrisch leitfähiger Kanal einer Halbleiterschicht realisiert ist (im weiteren gesteuerter Kanal genannt),
(b) der Elektrode, die das äußere elektrische Feld erzeugt, um den Kanal zu steuern (im weiteren Gate genannt) und
(c) der Barriere, die den parasitären Stromfluß zwischen (a) und (b) verhindert oder wenigstens so klein hält, daß dieser Stromfluß gegenüber dem Stromfluß zwischen Source und Drain vernachlässigbar bleibt.

Um eine hinreichende Steuerbarkeit des Kanals (a) zu erzielen, ist dieser aus ei nem oder mehreren Halbleitermaterialien gefertigt. Als Gate-Elektrode (b) werden heute ausschließlich Metalle oder polykristallines Silizium eingesetzt. Als Bar riere (c) finden Isolatoren (wie z. B. SiO₂ oder SiN) oder in Sperrichtung betriebene Dioden (vorzugsweise Schottkydioden, die am Übergang zwischen Halbleiter und Gate-Elektrode entstehen) Verwendung.

Die für die Anwendung bedeutendste Eigenschaft des FET ist seine Steuerwirkung, also die Abhängigkeit des Kanalwiderstandes vom elektrischen Feld, welches zwi schen Gate und Kanal angelegt wird. Da die Wirkung des elektrischen Feldes nicht linear ist und der FET notwendigerweise mehr als zwei funktionale Anschlüsse be sitzt, wird der FET als nichtlinearer Vierpol bezeichnet. Hierdurch unterscheidet sich der FET wesentlich von den Dioden, die zu den nichtlinearen Zweipolen zu zählen sind.

Ein wesentliches Merkmal eines FET's ist seine Steuerung durch ein äußeres elek trisches Feld. Demgegenüber werden beispielsweise der Bipolar-Transistor oder der Ladungs-Injektions-Transistor (CHINT) durch einen elektrischen Strom gesteuert. Ein Ausführungsbeispiel für den CHINT ist in der Veröffentlichung Solid State Elec tronics 29 (1986) S. 1073 beschrieben. Der CHINT ist dadurch gekennzeichnet, daß die Steuerung des Kanalstroms über die Injektion heißer Ladungsträger vom Kanal in eine zweite leitfähige Schicht (SCL) erfolgt. Der Kanal ist dabei als Inversions kanal realisiert, dessen Leitfähigkeit durch Injektion heißer Elektronen in die SCL gesteuert wird. Die SCL ist hierbei als stark dotierter, dreidimensional leitender Be reich realisiert. Ein wesentlicher Unterschied zum FET ist, daß die Barriere zwischen dem gesteuerten Kanal und der SCL so dimensioniert ist, daß ein Stromtransport über die Barriere erfolgt.

Aufgrund der großen Bedeutung von feldeffekt-gesteuerten Bauelementen existiert derzeit eine Vielzahl von Ausführungsformen wie beispielsweise MOS-FET, MIS-FET, J-FET und HEMT. Sonderausführungen stellen der FAMOS-Transistor mit floating Gate für nicht flüchtige Speicher sowie der ISFET für Chemo- bzw. Ionen sensoren dar. Diese FETs werden mit einer Vielzahl verschiedener Halbleitermate rialien hergestellt, wobei der Si- und der GaAs-Technologie die größte Bedeutung zukommt.

Die wichtigsten charakteristischen Größen von FETs sind die Steilheit (die Steu erbarkeit) und die Transitfrequenz (maximale Arbeitsfrequenz). Beim Einsatz von FETs ist generell eine große Steilheit wünschenswert. Für Hochfrequenz-An wendungen ist darüber hinaus eine hinreichend große Transitfrequenz erforder lich.

Die Steilheit g des Feldeffekt-Transistors läßt sich im Sättigungsbereich durch die Beziehung

darstellen. Hierbei bedeuten:
µ = Beweglichkeit der Ladungsträger
ε_r = relative Dielektrizitätszahl
B = Kanalbreite
L = Kanallänge
d = Abstand Gate-Kanal
U_GS = Gate-Source-Spannung
U_E = Einsatz-Spannung

Die Einsatzspannung U_E nimmt mit der Trägerdichte n_s zu (bei U_GS = 0). Im Fall von J-FETs und HEMTs wird das Gate mit einem Schottky-Übergang vom Kanal isoliert. Diese Transistoren dürfen im Anreicherungsbetrieb nur begrenzt (bis zu Gate-Source-Spannungen von U_GS < 0, 2 V) eingesetzt werden, da sonst die Schottky-Diode leitend wird. Die maximale Steilheit erreicht man für Verar mungs-(Depletion-)Transistoren bei U_GS = 0. Wie zu erkennen ist, steigt die Steilheit mit zunehmender Transistorbreite, Trägerbeweglichkeit und -dichte sowie mit ab nehmender Kanallänge und Barrierendicke (Gate-Kanal-Abstand) an.

Um die Beweglichkeit der Ladungsträger im Kanal zu verbessern, werden mo dulationsdotierte Hetero-Halbleiter-Systeme verwendet, die mittels Epitaxie herge stellt werden. Diese Bauelemente werden als High-Electron-Mobility-Transistoren (HEMTs) bezeichnet. Ein typisches Beispiel für die Leitungsbandunterkante eines HEMT's ist in Fig. 1 dargestellt. Wie gezeigt, umfaßt ein derartiger HEMT als we sentliche Bestandteile ein durch eine Schottky-Barriere (1) isoliertes Metallgate (2) an der Oberfläche des Halbleiters und einen Quantentopf (3) als Kanal. Der Quan tentopf (3) besteht dabei aus einem Halbleitermaterial mit kleiner Bandlücke (z. B. GaAs) und ist beidseitig von Barrieren (4, 5), bestehend aus Halbleiter-Materialien mit größerer Bandlücke (z. B. Al_xGa_1-xAs), eingeschlossen. Diese Schichten werden auf einem monokristallinen Substrat epitaktisch aufgetragen. Zur Verbesserung der Qualität der Schichten wird im allgemeinen zwischen den Schichten (3, 4, 5) und dem Substrat eine Pufferschicht (6) aufgebracht. Weil die Dotieratome (7, 8) in den Bar rieren (4, 5) eingebaut sind und durch eine undotierte Schicht aus Barrierenmaterial (Spacer) (9, 10) von den beweglichen Ladungsträgern getrennt sind (Modulations dotierung), wird die Elektron-Störstellen-Streuung reduziert und man erhält im Kanal (Quantentopf) (3) ein hochbewegliches zweidimensionales Elektronengas dargestellt durch die Wellenfunktion (11).

Für das Ausbilden des Elektronengases im Kanal ist es erforderlich, daß die Fer mienergie (12) im Bereich des Kanals (3) über der Leitungsbandunterkante liegt. Um elektrische Leitung über störende parallele Kanäle zu vermeiden (parasitäre Effekte), ist die Schichtfolge im allgemeinen so dimensioniert, daß in allen ande ren Bereichen die Fermienergie (12) unter der Leitungsbandunterkante liegt. Eine Alternative besteht darin, durch eine stärkere Dotierung (7) in der Al_xGa_1-xAs-Bar riere (4, 7) eine Parallel-Leitfähigkeit zu erzeugen. Mit Hilfe des Metallgates (2) an der Oberfläche kann die relative Lage zwischen der Fermienergie (12) und der Leitungsbandunterkante im Kanal (3) eingestellt werden. Hierdurch erhält man die gewünschte Steuerwirkung des Bauelements.

Üblicherweise wird die Oberfläche des Halbleiterkristalls mit einer dotierten GaAs-Deck schicht abgeschlossen, die in Fig. 1 nicht dargestellt ist. Diese dient zum Schutz der Al_xGa_1-xAs-Schichten (4) vor Oxidation sowie zur Verbesserung der Ohmschen Kontakte an den Kanal (3).

Eine alternative Ausführungsform des HEMTs besteht darin, den Quantentopf (3) durch einen Inversionskanal zu ersetzen.

HEMTs weisen ein sehr geringes Rauschen im Hochfrequenzbereich auf und besitzen eine sehr hohe Transitfrequenz, weshalb sie als schnelle Verstärker bzw. Schalter vorteilhaft eingesetzt werden.

Eine weitere Verbesserung der Steilheit von HEMTs erzielt man durch die Erhöhung der Ladungsträgerdichte im Kanal. Hierzu wird in der Fachliteratur die Methode des Anlegens einer positiven Backgatespannung an den n-leitenden Kanal genannt. Im Japanese Journal of Applied Physics, Vol. 25 No. 8, August, 1986, S. L674 wird demonstriert, daß die erforderliche Backgatespannung um 3 Größenordnungen re duziert werden kann, indem man das Backgate näher an den Kanal heranbringt. Dies gelingt durch die Verwendung eines Quantentopfes als Backgate. Die Ansteue rung des Kanals erfolgt ausschließlich über das Frontgate, welches als herkömmliches Schottky-Gate realisiert wurde. Der Quantentopf dient lediglich der Erhöhung der Ladungsträgerdichte im Kanal. Eine weitere Optimierung der Steilheit ist durch kleine Gate-Kanal-Abstände, d. h. durch eine dünne Barriere (4), realisierbar. Andererseits darf die Barriere nicht so dünn sein, daß die Ladungsträger durch sie hindurchtunneln können. HEMTs, wie sie zur Zeit gefertigt werden, haben den Nachteil, daß die Schicht (4) zwischen dem Gate (2) und dem anzusteuernden Kanal (3) nur zu einem sehr kleinen Teil von der energetisch hinreichend hohen Schottky-Bar riere (1) gebildet wird. Zur Unterdrückung des Tunnelstromes durch die Barriere (4) trägt somit hauptsächlich die Schottky-Barriere (1) bei. Die weiteren Schichten (7, 9) vergrößern den Abstand zwischen Gate (2) und Kanal (3) und wirken sich negativ auf die erzielbare Steilheit des Transistors aus.

Ein weiteres Problem besteht in der Wechselwirkung der Ladungsträger im Kanal (3) mit Oberflächenzuständen. Diese reduzieren die Trägerdichte im Kanal (3) und damit die Einsatzspannung bzw. die Steilheit des Transistors. Da die Kon zentration der Oberflächenzustände nur schwer kontrolliert werden kann, ist die Einsatzspannung nur begrenzt reproduzierbar. Besonders große Probleme entstehen hieraus bei der Integration von Feldeffekt-Transistoren aufgrund der unterschied lichen Kennlinien. Zur Verringerung der Wechselwirkung der Ladungsträger mit Oberflächenzuständen muß die Barriere (4) entsprechend dick realisiert werden, was die Steuerwirkung des Bauelements verschlechtert. Alternativ kann, wie z. B. in der Offenlegungsschrift EP 0 191 201 AI beschrieben, durch spezielle Mesastrukturie rungen der Oberfläche des Bauelements der Einfluß der Oberflächenzustände auf die Ladungsträger im Kanal reduziert werden. Hierdurch können jedoch nur jene Oberflächenzustände reduziert werden, die zusätzlich infolge der zur Strukturierung des Bauelements erforderlichen Ätzschritte entstehen.

Feldeffekttransistoren sind aufgrund ihres Aufbaus und geringen Stromverbrauchs hervorragend für hochintegrierte Schaltungen (VLSI) geeignet. Dabei sind die Tran sistoren auf der Oberfläche der integrierten Schaltung angeordnet (zweidimensional). Zur Steigerung der Integrationsdichte besteht der Wunsch nach einer dreidimensio nalen Anordnung von Bauelementen, d. h. die Ausnutzung der vertikalen Dimension. Eine dreidimensionale Integration hat folgende Vorteile:

- besonders geringe Ausdehnung von mikroelektronischen Schaltungen
- sehr geringe Leitungskapazitäten aufgrund kürzerer Leitungen
- hieraus folgend Verringerung des Strombedarfs
- sowie erheblich kürzere Schaltzeiten
- Ausnutzung einer größeren Oberfläche des Bauelements für mögliche Sensoran wendungen.

Derzeit werden Feldeffekt-Transistoren ausschließlich über Metall- bzw. Poly-Si lizium-Gates angesteuert. Sie sind mittels Schottky-Übergängen oder Silizium- Oxyd- bzw. -Nitrid-Schichten vom anzusteuernden Kanal isoliert. Die geometrische Anordnung der Gate-Elektroden als auch deren Materialzusammensetzung schränkt die Möglichkeiten der drei-dimensionalen Integration stark ein.

Um die damit verbundenen Probleme zu lösen, wurden verschiedene Vorschläge ge macht, die darauf abzielten, das Gate nach seiner Herstellung an der Oberfläche mit Halbleitermaterial epitaktisch und damit monokristallin zu überwachsen. Ein epi taktisches Wachstum ist nur sehr schwer beherrschbar, wenn das Substrat, auf dem das Wachstum erfolgt, eine andere Kristallstruktur oder eine bezüglich des Halb leitermaterials stark verschiedene Gitterkonstante besitzt (Gitterfehlanpassung). In diesen Fällen ist die epitaktisch gewachsene Halbleiterschicht stark deformiert und damit verspannt, was bei entsprechend großen Schichtdicken zu Relaxationen in Form von Versetzungsfehlern des Kristallgitters führt. Versetzungsfehler stören je doch die elektrischen Funktionen der Bauelemente erheblich. Es ist daher ein bedeu tender Aufwand in Form zusätzlicher Pufferschichten erforderlich, um diese Verset zungsfehler von jenen Schichten fernzuhalten, die zur Integration von Bauelementen herangezogen werden sollen. Ein direktes Wachstum auf Metallschichten ist nicht durchführbar, da diese üblicherweise eine polykristalline Struktur aufweisen.

In den Veröffentlichungen Phys. Bl. 44 (1988) S. 391 (Die dritte Dimension in der Mikroelektronik) sowie in IEEE Electronic Device Letters Vol. EDL-7 No. 3, (1986), S. 193 wird vorgeschlagen, die einzelnen Transistorebenen mittels polykristallinem Silizium abzudecken und anschließend durch ein Zonenschmelz verfahren, bei dem die Oberfläche lokal über die Schmelztemperatur erhitzt wird, zu rekristallisieren (Laser-Anealing). Mit dieser Methode lassen sich jedoch keine großflächigen und einheitlich orientierten Kristalle herstellen, sondern nur Kristalli ten mit einer maximalen Breite von etwa 20 µm. Die Isolation der Transistorebenen erfolgt mittels Abscheidung von Silizium-Dioxid aus der Gasphase (CVD-SiO₂). Die vorgeschlagenen Herstellungsverfahren sind jedoch sehr aufwendig. Durch die hohen Prozeßtemperaturen bei der Rekristallisation werden starke mechanische Ver spannungen eingebaut, was zu einer hohen Versetzungsdichte führt und die Schicht qualitäten sowie die Eigenschaften der Bauelemente beeinträchtigt.

In Appl. Phys. Lett. 61 (1992) S. 269 wird vorgeschlagen, Gates aus metallischem, monokristallinem Kobaltdisilizid (CoSi₂) oder metallischem Eisendisilizid (FeSi₂) herzustellen und darauf monokristallines Silizium epitaktisch aufzuwachsen. Dies stellt eine Möglichkeit dar, das Problem der dreidimensionalen Integration zu lösen. CoSi₂ bzw. FeSi₂ sind die einzigen Metalle, die heute monokristallin mit ausrei chender Qualität hergestellt werden können. Allerdings gelang die Herstellung bis her ausschließlich auf (111)-orientiertem Silizium. Beim technologisch bedeutenden (100)-orientierten Silizium stellten sich fehlorientierte Domänen im CoSi₂ ein. Die vorgeschlagenen Methoden, diese Nachteile zu umgehen, sind technologisch sehr aufwendig.

Darstellung der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, einen FET herzustellen, bei dem die Wechselwirkung der Ladungsträger im Kanal mit Oberflächenzuständen reduziert ist. Insbesondere soll eine dreidimensionale Anordnung von FETs in einer integrier ten Schaltung realisierbar sein.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Hauptanspruchs 1 gelöst. Bevorzugte Ausführungsformen und Weiterbildungen sind in den Unteran sprüchen 2 bis 43 aufgeführt.

Die Erfindung basiert auf der Idee, das Gate des FET's zu vergraben, d. h. als Teil eines monokristallinen Halbleiterkristalls bzw. einer monokristallinen Halblei ter/Isolator-Vielschichtstruktur auszuführen. Nach Anspruch 2 werden diese Gates vorzugsweise als Zweidimensionale, quasi-zweidimensionale bzw. eindimensionale, quasi-eindimensionale Elektronen- bzw. Löchergase ausgeführt. Diese Elektronen bzw. Löchergase haben eine typische laterale Ausdehnung in Wachstumsrichtung von ca. 10 bis 3000 Å. Sie können, wie in den Ansprüchen 3 bis 5 aufgeführt, durch Heterohalbleitersysteme wie z. B. Si-Si_xGe_1-x (IV) oder GaAs-Al_xGa_1-xAs- AlAs-In_yGa_1-yAs (III/V) oder InP-Al_xIn_1-xAs-Ga_yIn_1-yAs (III/V) oder auch (II/VI)-Materialsysteme in Form von Inversions-, Akkumulations-, Quantentopf-, Multi-Quantentopf-Strukturen oder durch entsprechend dünne npn-, ipi- bzw. pnp-, ini- sowie δ-Dotierungen realisiert werden. Die Gatekanäle sowie die gesteuerten Source-Drain-Kanäle des erfindungsgemäßen Bauelements sind dabei in übereinander liegenden Ebenen angeordnet.

Verwendet man konventionelle Materialien für die Barriere (z. B. Al_0.35Ga_0.65As), so erhält man bei dem erfindungsgemäßen Prinzip, verglichen mit Schottky-Kontakten, niedrigere Barrierenhöhen. Um Tunnelströme durch die Barriere niedrig zu hal ten, muß daher die Barriere breiter ausfallen, was die Steilheit des Transistors ent sprechend reduziert. Nach Anspruch 13 besteht eine bevorzugte Weiterentwicklung darin, als Barriere Halbleitermaterialien mit relativ großer Bandlücke einzusetzen. Hohe Barrieren erzielt man für das System Si-Si_xGe_1-x z. B. durch GaP oder im Fall von GaAs-Al_xGa_1-xAs-In_yGa_1-xAs z. B. durch AlAs oder Al_xGa_1-xAs mit hohem Aluminiumanteil x, vorzugsweise mit undotierter Barriere. Diese Materialkombina tionen sind hinreichend gut gitterangepaßt, was nur zu kleinen Verspannungen in den gewachsenen Schichten führt. Besonders geeignet ist eine Kombination aus n-Kanälen für das Gate und p-Kanälen für den gesteuerten Kanal oder umgekehrt (Anspruch 25), da hierdurch die effektive Barrierenhöhe nochmals stark erhöht ist (sie ist in diesem Fall vergleichbar mit der Bandlücke des Barrierenmaterials).

Durch geeignete Dotierung ist die Herstellung von Depletion- und Enhance ment-Transistoren mit n- bzw. p-Kanälen einfach zu realisieren. Gegenüber konventio nellen HEMTs kann mit dieser Methode eine dünnere Barriere realisiert werden, da aufgrund der größeren Barrierenhöhen der Tunnelstrom ausreichend niedrig gehalten werden kann. Die Erfindung erlaubt den Einsatz von HEMTs in VLSI-Schaltungen (very large scale integration) auch bei Raumtemperatur.

Durch das Vergraben der Transistorstruktur wird der Einfluß der Oberflächen zustände, die eine verringerte Beweglichkeit der Ladungsträger im gesteuerten Ka nal verursachen sowie eine schwer reproduzierbar einstellbare Einsatzspannung des Transistors nach sich ziehen, reduziert. Da die Oberflächenzustände in konventionel len FETs als Traps für freie Ladungsträger fungieren, ist durch die erfindungsgemäße Idee bei gleichem Dotierprofil eine wesentlich höhere Ladungsträgerdichte im Kanal realisierbar.

Ein nach dem hier vorgeschlagenen Konzept aufgebauter Transistor besitzt infolge der speziellen Anordnung des Gates im Innern des Kristalls und der Verwendung ho her undotierter Barrieren eine erheblich größere Steilheit, da der Abstand zwischen Gate und gesteuertem Kanal erheblich reduziert werden kann.

Die Vorteile der Erfindung liegen auch darin, an Transistoren Gates von beiden Sei ten des gesteuerten Kanals anbringen zu können (Anspruch 28), oder mit einem Gate mehrere Kanäle zu steuern. Dies ermöglicht z. B. den einfachen Aufbau von Regelschaltungen und Frequenzmischern im Mikrowellenbereich. Für diese Anwen dungen kann gemäß Anspruch 27 ein an der Oberfläche angebrachtes Gate auch als herkömmliches Metall- oder Poly-Silizium-Gate oder ähnliches ausgeführt werden. Transistorkanäle und Gates werden für diese Anwendung vorzugsweise als Quan tentöpfe realisiert und können daher mit Hilfe von MBE-, MOMBE-, LPE-, CVD- oder MOCVD-Techniken hergestellt werden (gemäß Anspruch 9).

Durch Anbringen eines Inversionskanals hinter einem einseitig dotierten Quanten topf (laut Anspruch 21) kann ein extrem hochbewegliches zweidimensionales Elek tronengas hergestellt werden, das aufgrund der sehr geringen Elektron-Störstel len-Streuung, insbesondere bei tiefen Temperaturen, vorteilhaft als vom Quantentopf gesteuerter Kanal zum Aufbau von HEMTs mit extrem geringem Rauschen im Hochfrequenzbereich ausgenutzt werden kann. Dieses Elektronengas kann in der Nähe der Flachbandbedingung auch als magnetisch durchstimmbarer Ferninfrarot-De tektor mit extrem kleiner Linienbreite eingesetzt werden (Anspruch 42, 43).

Das erfindungsgemäße Bauelement weist generell bei optischen Anwendungen den besonderen Vorzug auf, daß es im Gegensatz zum herkömmlichen FET kein Metall gate besitzt, welches elektromagnetische Strahlung teilweise absorbiert.

Durch eine symmetrische Anordnung zweier zweidimensionaler bzw. quasizweidi mensionaler Elektronenkanäle bzw. Systeme von Kanälen kann eine gegenseitige Steuerung der Kanäle erreicht werden. Ein derartig aufgebautes Element stellt eine bistabile Schaltung dar, die sehr einfach aufgebaut ist und als Speicherzelle (Flip-Flop oder RAM) eingesetzt werden kann. Nicht ankontaktierte Gates in Mehr fach-Gate-Strukturen (floating Gates) können zur Herstellung von FAMOS-Transistoren für EPROMs und EEPROMs verwendet werden (Anspruch 41).

Da keine Oxide bzw. Metallschichten für den Aufbau einer integrierten Schal tung nach dem vorgestellten Prinzip benötigt werden, ist das Kristallwachstum der darüberliegenden Schichten problemlos realisierbar. Horizontale elektrische Ver bindungen zwischen den aktiven Elementen lassen sich beispielsweise durch lei tende Kanäle realisieren, inbesondere durch Quantentöpfe bzw. Multi-Quantentöpfe. Hierfür können, wie in Anspruch 31 dargelegt, nicht genutzte leitende Kanäle der Transistorstrukturen einfach und praktikabel eingesetzt werden.

Senkrechte elektrische Verbindungen werden vorzugsweise durch selektives Dotie ren mit n⁺- bzw. p⁺-Schichten hergestellt (Anspruch 30). Die gegenseitige elek trische Abschirmung übereinanderliegender Transistorebenen erfolgt laut Anspruch 35 durch einen entsprechend größeren Abstand hinreichend großen Abstand der Ebenen in Bezug auf dem Gate-Kanal-Abstand und/oder durch den Einbau von modulationsdotierten Quantentöpfen oder Multi-Quantentöpfen zur Erzeugung der Flachbandbedingung.

Beschreibung der Figuren

Es zeigen:

Fig. 1 die Leitungsbandunterkante eines konventionellen Quantentopf-HEMTs nach dem Stand der Technik;

Fig. 2a die Leitungsbandunterkante einer ersten Ausführungsform des erfindungs gemäßen Halbleiterbauelements ohne angelegter Gate-Source-Spannung;

Fig. 2b die Leitungsbandunterkante des in Fig. 2a dargestellten Transistors, jedoch mit angelegter Gate-Source-Spannung zur Demonstration der Steuerwirkung;

Fig. 3 die Leitungsbandunterkante einer zweiten Ausführungsform des erfindungs gemäßen Halbleiterbauelements;

Fig. 4 die Leitungsbandunterkante einer dritten Ausführungsform des erfindungs gemäßen Halbleiterbauelements;

Fig. 5 ein Ausführungsbeispiel für die Schichtfolge und die Kontaktierung;

Fig. 6 ein Ausführungsbeispiel für ein erfindungsgemäßes Bauelement mit Dual-Gate-Struktur;

Fig. 7 ein Ausführungsbeispiel für eine dreidimensionale Integration in Komple mentär-HEMT-Technik.

Ausführungsbeispiele

Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen bevorzugte Ausführungsbeispiele des erfindungsgemäßen Halbleiterbauelements näher erläutert.

Wie in Fig. 2 schematisch dargestellt, umfaßt die dort gezeigte Ausführungsform einen Quantentopf-HEMT, bei dem das Gate (20) sowie der gesteuerte Kanal (3) als GaAs-Quantentopf ausgeführt sind, wobei die Barriere (21) zwischen diesen beiden Quantentöpfe undotiert ist. Die Barriere (21) zwischen Gate (20) und gesteuertem Kanal (3) ist aus einem Halbleitermaterial gefertigt, das eine sehr große Bandlücke besitzt (z. B. AlAs), wodurch sie sehr dünn (< 100 Å) realisiert werden kann. Dies wirkt sich positiv auf die erzielbare Steilheit des Bauelements aus.

Die beiden Quantentöpfe (3, 20) (hier gezeigt für kleine Topfbreiten, d. h. ca. 50 bis 100 Å) sind von Al_xGa_1-xAs-Barrieren (z. B. x = 0,35) (5, 22) eingeschlossen, bestehend aus einem Spacer (10, 24) (zur Verbesserung der Beweglichkeit der La dungsträger) und einer n-dotierten Schicht (8, 23). Die Schichtfolge ist so dimen sioniert, daß die Fermienergie (12) sowohl im Gate (20) als auch im gesteuerten Kanal (3) oberhalb der Leitungsbandunterkante liegt. In diesem Fall erhält man einen Depletion-Transistor. Weitere Schichten, die der Herstellung einer reinen Oberfläche für den Epitaxieprozeß dienen (z. B. ein Übergitter im GaAs-Puffer (6)), sind zum Zwecke der Übersichtlichkeit in Fig. 2 nicht dargestellt.

In Fig. 2a ist die Leitungsbandunterkante des erfindungsgemäßen Bauelements ohne angelegte äußere Spannung zwischen dem Gate (20) und dem gesteuerten Kanal (3) dargestellt. Zur Demonstration der Steuerwirkung des Bauelements zeigt Fig. 2b, wie durch Anlegen einer Spannung U_GS (25) zwischen dem Gate (20) und dem gesteuerten Kanal (3) die relative Lage zwischen der Fermienergie (12) und der Leitungsbandunterkante im gesteuerten Kanal (3) und im Gate (20) beeinflußt wird. Hierdurch ändert sich die Ladungsträgerdichte im gesteuerten Kanal (3), so daß der Drainstrom beeinflußt werden kann.

Zu der in Fig. 2 dargestellten und allen folgenden Ausführungsbeispielen können al ternative Ausführungsformen angewendet werden: Die Barriere (21) zwischen dem Gate (20) und dem gesteuerten Kanal (3) kann auch aus Al_xGa_1-xAs (insbesondere mit hohem Al-Gehalt) oder einem Übergitter aus Al_xGa_1-xAs-Schichten mit unter schiedlichen Al-Gehalten (x-Werten) gefertigt werden. Bei dieser Ausführungsform können die Barrieren-Schichten mit einem Al-Gehalt unter 35% und über 70% dotiert werden, ohne daß Probleme mit der Entstehung von DX-Zentren auftreten; dies hat eine erhöhte Ladungsträgerdichte im Gate (20) und im gesteuerten Kanal (3) zur Folge.

Die Beschreibung der erfindungsgemäßen Bauelemente erfolgt der Einfachheit hal ber für das GaAs-Al_xGa_1-xAs-System. Alternativ können die dargestellten Bau elemente auch mit beliebigen anderen Hetero-Halbleiter-Systemen realisiert werden. Hier ist vor allem das Si-Si_xGe_1-x-Materialsystem, das aufgrund der unterschied lichen Gitterkonstanten von Si und Ge uniaxial verspannt ist, von Interesse. In diesen Systemen läßt sich der Verspannungsanteil als auch die Größe der Band kantensprünge an den Grenzflächen über geeignet dimensionierte relaxierte Puffer schichten einstellen. Der besondere Vorteil dieser Materialsysteme besteht darin, die hochentwickelte Si-Technologie anwenden zu können.

Die Barrieren außerhalb der Transistorstrukturen (5, 22) sind in Fig. 2 sowie in al len anderen Figuren so dargestellt, daß sie im Inneren dotiert sind (8, 23). Die so entstehenden undotierten Schichten am Rand der Barrieren (Spacer) (10, 24) die nen der Vergrößerung des Abstandes zwischen den freien Ladungsträgern in den Kanälen (3, 20) und den Störstellen (8, 23). Sie verringern die Streuung der freien Ladungsträger und erhöhen damit die Beweglichkeit der freien Ladungsträger. Al ternativ können die dotierten Schichten (8, 23) auch asymmetrisch in die Barrieren (5, 22) eingebaut oder es kann auf die Spacer-Schichten (10, 24) ganz verzichtet wer den. Wahlweise lassen sich die Kanäle für das Gate (20) bzw. den gesteuerten Kanal (3) auch direkt im Inneren dotieren (Topfdotierung).

Die Kanäle für das Gate (20) bzw. des gesteuerten Kanals (3) können je nach Anwen dung jeweils auch als Inversions- bzw. Akkumulationskanäle, Multi-Quantentöpfe, schmale npn-, ipi- bzw. pnp-, ini-Schichten oder in Form von δ-Dotierungen aus geführt werden. p-leitende Kanäle (3, 20) sind durch eine Dotierung der Barrieren (5) bzw. (22) mit Akzeptoren in den Schichten (8, 23) zu realisieren.

Es ist ferner möglich, die Schichtanordnung so zu dimensionieren, daß ohne ange legte Spannung (25) (U_GS = 0) zwischen Gate (20) und gesteuertem Kanal (3) die Fermienergie (12) im gesteuerten Kanal (3) unterhalb der Leitungsbandunterkante liegt. Dann sperrt der gesteuerte Kanal (3) bei U_GS = 0 und man erhält einen Enhancement-HEMT, der in konventioneller Schottky-Gate-Technologie nur sehr schwer hergestellt werden kann. Da das Gate des erfindungsgemäßen Bauelements nicht durch einen Metall-Halbleiter-Übergang (Schottky-Kontakt) isoliert ist, son dern durch eine Halbleiter-Barriere, können an das Gate Spannungen mit beiden Polaritäten angelegt werden.

Fig. 3 zeigt ein bevorzugtes Ausführungsbeispiel, insbesondere für tiefe Arbeits temperaturen (bis zu ca. 77 K), vorzugsweise für das System GaAs-Al_xGa_1-xAs. Ein Quantentopf (20) dient dabei als Gate, der - getrennt durch die Barriere (21) - einen darunterliegenden Inversionskanal (3) steuert. Die Dotierung (23) befin det sich ausschließlich oberhalb des Quantentopfes, von diesem durch eine Schicht aus Al_xGa_1-xAs (Spacer) (24) getrennt. Eine dicke GaAs-Pufferschicht (6) verbes sert zusammen mit einer Übergitterstruktur (30) die Qualität des Inversionskanals (3). Im dargestellten nicht abgeschnürten Fall befindet sich die Fermienergie (12) sowohl im Quantentopf (20) als auch im Inversionskanal (3) oberhalb der Leitungs bandunterkante. Die dargestellte Anordnung hat den Vorteil, daß die Elektron- Störstellen-Streuung der Kanalelektronen sehr stark durch den Quantentopf ab geschirmt wird, was insbesondere bei tiefen Arbeitstemperaturen zu extrem hoher Beweglichkeit des Elektronengases trotz geringer Ladungsträgerdichte im Inversions kanal (3) (≧ 5.10⁶ cm²/Vs bei T = 4, 2 K) führt. Wesentlich für die Ausbildung des Inversionskanals ist die hohe Fermienergie (12) im Quantentopf (20) sowie ein hinreichend niedriger Spannungsabfall in der Barriere (21).

Der hochbewegliche Inversionskanal läßt sich in der Nähe der Flachbandbedin gung unter anderem vorteilhaft als magnetisch durchstimmbarer, empfindlicher, schmalbandiger Ferninfrarot-Detektor einsetzen, bei dem 1 s → 2p⁺-Übergänge in Störstellen-Niveaus bzw. Zyklotronresonanz-Übergänge von freien Ladungsträgern ausgenutzt werden. Dieser Photoleitungsprozeß ist vergleichbar mit dem im Volumen-GaAs-Material (siehe Solid State Communications Vol. 7 S. 921). Die Vorteile des erfindungsgemäßen Bauelements bestehen in der geringeren Linien breite (< 0,1 cm^-1), einem größeren Temperatur- und Magnetfeld-Arbeitsbereich, einer erheblich höheren Detektivität sowie dem Fehlen des störenden 1 s → 2p°-Über gangs. Durch eine geeignete Dimensionierung der Schichten und/oder durch zusätzliches Ansteuern des Gates mit einer kleinen Bias-Spannung läßt sich der Po tentialverlauf im Inversionskanal und damit die Detektivität des Sensors optimieren.

Zur Erhöhung der effektiven Barriere (21) kann, wie in Fig. 4 dargestellt, ein p-Ka nal (3) durch ein als n-Kanal (20) ausgeführtes Gate gesteuert werden. Die obere Kurve von Fig. 4 stellt das Leitungsband, die untere das Valenzband dar. Durch die starke p- (8) bzw. n-Dotierung (23) wird erreicht, daß die Höhe der Barriere (21) mit der Größe der Bandlücke des Barrierenmaterials vergleichbar ist.

Durch geeignete Dotierung und entsprechende Wahl der Breite der Barriere (21) kann auch erreicht werden, daß der zu steuernde Kanal (3) ohne angelegte Gate-Source-Spannung (25) verarmt ist und erst nach Anlegen einer Gate-Source-Span nung (25) leitend wird. Auf diese Weise erhält man Enhancement-FETs in HEMT-Technologie. Mit der konventionellen Schottky-Gate-Technik ist die Realisierung von Enhancement-J-FETs sehr problematisch, da das Gate nur für Vorwärts-Spannungen von bis zu 0, 2 V eingesetzt werden kann, was eine präzise kontrollierte Einsatz-Spannung des Bauelements erfordert. Die dargestellte Figur repräsentiert einen p-Kanal-FET. Durch die Umkehrung der Anordnung aus Fig. 4 (d. h. Vertauschen von Gate und Kanal) erhält man einen n-Kanal-FET.

Fig. 5 zeigt ein Ausführungsbeispiel für die Kontaktierung der einzelnen Schichtfol gen des erfindungsgemäßen Bauelements. Die Schichtstruktur setzt sich folgender maßen zusammen:
Auf ein GaAs-Substrat ist eine dicke GaAs-Puffer-Schicht (6) epitaktisch abge schieden. Auf diese folgt eine Al_xGa_1-xAs-Barriere (5), die im Inneren n-dotiert (8) ist. Als Gate wird ein GaAs-Quantentopf (20) verwendet. Eine AlAs-Barriere (21) trennt diesen Kanal von einem darüberliegenden GaAs-Quantentopf (3), der als gesteuerter Kanal eingesetzt ist. Es schließt sich eine Al_xGa_1-xAs-Barriere (22) mit einer dotierten Zone (23) sowie eine GaAs-Deckschicht (40) an. n-dotierte Bereiche (45) dienen als ohmsche Anschlüsse für das Gate (41), Source (42) und Drain (43). Bei der Realisierung des erfindungsgemäßen Bauelements mit p-Kanälen müssen die Bereiche (45) p-dotiert werden. Um durch den Gate-Anschluß (41) keinen Kurz schluß zwischen dem Gate (20) und dem gesteuerten Kanal (3) hervorzurufen, muß der gesteuerte Kanal (3) an geeigneter Stelle verarmt (elektrisch nicht leitend) wer den. Dies kann, wie in Fig. 5 dargestellt, z. B. durch einen Ätzgraben in der Deck schicht (44) erfolgen.

Alternativ zur dargestellten Anordnung kann die Isolation des gesteuerten Kanals (3) zwischen Gate (41) und Source (42) mittels einer Dotierung des Halbleiter materials hergestellt werden. Es ist dabei möglich, die Schicht (23) an geeigneter Stelle schwächer bzw. nicht zu dotieren oder eine bereits vorgenommene Dotierung zu kompensieren (bzw. überkompensieren). Die undotierten Al_xGa_1-xAs-Schichten (10, 24) dienen als Spacer zur Erhöhung der Beweglichkeit der Ladungsträger in den Kanälen (3, 20) und können zur Vereinfachung der Schichtanordnung weggelassen werden. Ebenso kann die selektive Dotierung direkt in die Kanäle eingebracht wer den.

Es wird mit diesen Techniken erreicht, daß neben Epitaxieschritten nur noch Dotier schritte zur Herstellung des Bauelements erforderlich sind. Durch die dargestellte invertierte Lage von Gate und gesteuertem Kanal können auch Enhancement-FETs einfach ankontaktiert werden. Eine mögliche Weiterentwicklung dieses Bauelements besteht darin, an der Oberfläche des Bauelements ein zusätzliches Metallgate als zweites Gate anzuordnen.

Fig. 6 zeigt eine Ausführungsform des erfindungsgemäßen Bauelements, mit der eine Dual-Gate-Struktur realisiert wird. Diese Struktur ist wie folgt aufgebaut:
Auf ein GaAs-Substrat ist eine dicke Schicht aus GaAs (Puffer) (6) epitaktisch abgeschieden. Es folgt eine Al_xGa_1-xAs-Barriere (5), die eine n-dotierte Zone (8) aufweist. Als erstes Gate wird ein GaAs-Quantentopf (20) verwendet. Dieses Gate wird durch eine AlAs-Barriere (21) vom darüberliegenden GaAs-Quantentopf (3), der als gesteuerter Kanal eingesetzt wird, getrennt. Es schließt sich eine weitere AlAs-Barriere (55) und ein weiterer GaAs-Quantentopf (56), der als zweites Gate dient, an. Abschließend ist eine Al_xGa_1-xAs-Barriere (22) mit dotierter Zone (23) sowie eine GaAs-Deckschicht (40) aufgebracht.

Im Vergleich zur Fig. 5 sind bei dieser Ausführungsform im Inneren der Schichtan ordnung noch ein zusätzlicher Gate-Kanal (56) und eine hohe Barriere (55) einge baut. Hierdurch entsteht eine dreifach-Kanal-Struktur, deren mittlerer Kanal (3) durch die beiden äußeren Kanäle (20, 56) gesteuert wird. Diese Struktur ist vor al lem für Frequenzmischaufgaben im Mikrowellenbereich sowie für Regelschaltungen vorteilhaft einsetzbar (Prinzipiell besteht auch die Möglichkeit, mit dem mittleren Kanal die beiden äußeren Quantentöpfe anzusteuern).

Die n-dotierten Bereiche (45) dienen als Anschlüsse für das erste Gate (41), das zweite Gate (51) sowie Source (42) und Drain (43). Um durch die dotierten Berei che (45) keine Kurzschlüsse zwischen den Anschlüssen (41, 51, 42, 43) hervorzurufen, müssen an geeigneter Stelle die Kanäle (20, 3, 56) verarmt (d. h. unterbrochen) wer den. Dies ist, wie in Fig. 6 dargestellt, durch geeignet dimensionierte Ätzgräben in der Deckschicht (44, 54) realisiert. Der Ätzgraben (44) muß die Kanäle (56) und (3) lokal verarmen, während die Ätzgräben (54) nur das obere Gate (56) lokal verarmen. Alternativ kann die gegenseitige Isolation der Kanäle (20, 3, 56) mittels dotierter Zo nen entsprechend den Erläuterungen zu Fig. 5 erfolgen.

Um die Flexibilität der erfinderischen Idee zu demonstrieren, zeigt Fig. 7 ein Ausführungsbeispiel für die Realisierung eines Inverters als integrierte Schaltung in dreidimensionaler Komplementär-HEMT-Technik. Hierzu werden zwei Transi storen (ein n- (20, 21, 3) und ein p-Kanal-FET (63, 64, 65)) übereinander angeordnet. Durch diese Anordnung kann Chipfläche eingespart, und gleichzeitig die Integration von verschiedenartigen HEMTs (hier n- und p-Kanal Typen) auf einfache Weise realisiert werden.

Ausgehend von einem GaAs-Substrat wird auf diesem eine Pufferschicht (6) aus GaAs epitaktisch abgeschieden. Auf diesem Puffer ist eine Al_xGa_1-xAs-Barriere (5), deren Zentrum n-dotiert (8) ist, aufgebracht. Ein GaAs-Quantentopf (20) dient als Gate des n-Kanal-FETs. Dieser wird durch eine AlAs-Barriere (21) vom darüberliegenden GaAs-Quantentopf (3), der als gesteuerter Kanal desselben einge setzt wird, getrennt. Angefügt ist eine weitere Al_xGa_1-xAs-Barriere (22) mit einer n-dotierten Schicht (23). Anschließend ist eine dicke Schicht aus Al_xGa_1-xAs (60) abgeschieden, die die beiden Transistorebenen trennt. Diese Schicht ist idealerweise so dick gewählt, daß über sie hinweg keine nennenswerte Beeinflussung der benach barten Kanäle (3, 63) erfolgt (parasitäre Transistor-Effekte). Auf diese Schicht (60) folgt die nächste Transistorstufe, bestehend aus einer p-dotierten (62) Al_xGa_1-xAs-Bar riere (61), einem GaAs-Quantentopf (63), der als Kanal des p-Kanal-FETs ver wendet wird, getrennt durch eine AlAs-Barriere (64) vom darüberliegenden GaAs-Quan tentopf (65), dem Gate des p-Kanal-FETs. Auf dieser Schicht ist eine weitere Al_xGa_1-xAs-Barriere (66) mit einer p-dotierten Schicht (67) aufgebracht. Ansch ließend ist eine Schicht aus Al_xGa_1-xAs (68) abgeschieden. Die Dicke dieser Schicht orientiert sich an der Anwendung. Sie ist insbesondere dann dick ausgeführt, wenn darüber noch weitere Transistorebenen erstellt werden oder wenn die oberste Tran sistorebene zur Reduktion der Wechselwirkung mit Oberflächenzuständen in tiefere Regionen des Halbleiterkristalls gebracht werden soll. Den Abschluß bildet eine GaAs-Deckschicht (40).

Die elektrische Verbindung der Transistoren in Wachstumsrichtung erfolgt am zweckmäßigsten durch dotierte Schichten. Zur Verbindung der Gates der beiden Transistoren, die den Eingang des Inverters bilden, werden eine p(⁺)- (70) und eine n(⁺)-dotierte Zone (71) benötigt. Zur Vermeidung eines Kurzschlusses zwischen den Gates (20, 65) und den gesteuerten Kanälen (3, 63) der Transistoren aufgrund der Dotierschichten (70, 71) sind diese Kanäle an geeigneter Stelle verarmt. Hier ist die Variante mittels Kompensationsdotierung (72) dargestellt. Der Ausgang des Inverters wird durch eine elektrische Verbindung der Drain-Anschlüsse der beiden Transistoren mittels einer p- (73) und einer n-dotierten Zone (74) realisiert.

Die pn-Übergänge des Eingangs (70, 71) und des Ausgangs (73, 74) der Schaltung sind jeweils in Durchlaßrichtung gepolt. Die Versorgungsspannungs-Anschlüsse an den Source-Kontakten der Transistoren (75, 76) sind durch entsprechende Kompen sationsdotierungen (77) vom Gate (65) bzw. dem gesteuerten Kanal (63) isoliert.

Vertikale Verbindungen der einzelnen Transistoren werden durch p- bzw. n-Do tierungen realisiert. Elektrische Verbindungen nebeneinander liegender Transi storstufen lassen sich auf zwei verschiedene Arten ausführen: Durch vertikale Ver bindungen können die entsprechenden Kontakte an die Oberfläche des Bauelements geführt - wie in Fig. 7 bei den Versorgungsspannungs-Anschlüssen demonstriert (75, 76) - und über metallische Leiterbahnen miteinander verbunden werden. Al ternativ lassen sich verschiedene Transistoren über die vorhandenen Quantentöpfe (3, 20, 63, 65) verbinden. Die beiden Quantentöpfe, die innerhalb der Transistor-Struk tur als Gate und gesteuerter Kanal eingesetzt werden, sind für diese Anwen dung zweckmäßigerweise parallel geschaltet. Auf diese Weise stehen bei k Transi storebenen k Verdrahtungsebenen zur Verfügung.

Analog zu den Beschreibungen der Fig. 5 und 6 können die dort angeführten Mo difikationen auch bei diesem Ausführungsbeispiel angewendet werden. Insbesondere kann die Isolation der Quantentöpfe anstelle der Kompensationsdotierung auch durch eine selektive Dotierung erfolgen. In diesem Fall wird in den bei Fig. 7 dargestellten horizontalen Dotierschichten (Barrierendotierungen) (8, 23, 62, 67) die Dotierung je weils nur an den Stellen vorgenommen, an denen ein elektrisch leitender Quantentopf benötigt wird.

Eine alternative Ausführungsform besteht in der Anordnung der FETs in einer Ebene, wobei dann die Kanäle vorzugsweise entsprechend dem Ausführungsbeispiel in Fig. 4 realisiert werden. Komplexere Schaltungen können auch auf mehr als zwei Transistorebenen verteilt werden. Die Anzahl der Transistor-Ebenen ist nur durch die Praktikabilität der Anordnung begrenzt.

Verfahren, mit denen die genannte selektive Dotierung bzw. die Kompensations dotierung vorteilhaft realisiert werden können, sind beispielsweise die Ionen strahl-Lithographie nach dem Projektions- oder Schreibverfahren sowie laserinduzuierte Prozesse wie z. B. Abscheideverfahren (LCVD, LMOCVD) nach dem Schreib- oder Holographie-Verfahren. Alternativ kann eine Strukturierung auch durch lokales Zerstören von Halbleiterschichten z. B. durch Ionenstrahl- oder Elektronen strahl-Lithorphie oder durch laserinduzierte Defekterzeugung erfolgen.

Der besondere Vorteil dieser Techniken besteht darin, daß zur strukturierten Do tierung des Wafers keine Fotolack-Beschichtung erforderlich ist und der gesamte Prozeß somit im Vakuum erfolgen kann. Der Wafer muß in diesem Fall nicht aus der Vakuum-Anlage genommen werden, um die strukturierten Dotierschritte zu bewerkstelligen. Besonders vorteilhaft bei der Realisierung dieser Struktur ist die Kombination der Molekularstrahl-Epitaxie (MBE) mit der Elektronen- oder Ionenstrahl-Lithographie oder mit einer Laser-Strukturierung in einer Anlage. Hier durch lassen sich die Dotieratome bereits während des Wachstums der Schichten selektiv (d. h. strukturiert) in den Kristall eingebauen, oder die Dotierung kompen sieren bzw. durch eine gezielte Zerstörung des Kristallgefüges die leitenden Kanäle lokal verarmen.

Claims

1. Feldeffekttransistor, der eine monokristalline Halbleiter- oder Halbleiter-Isola tor-Schichtstruktur enthält, die mindestens einen in seiner Leitfähigkeit durch ein äußeres elektri sches Feld gesteuerten Source-Drain-Kanal (3), sowie mindestens ein das äußere elektrische Feld erzeugende Gate (20) und mindestens eine das Gate (20) vom Source-Drain-Kanal (3) elektrisch isolierende Barriere (21) beinhaltet, so daß der Strom zwischen dem Gate (20) und dem gesteuerten Kanal (3) wesentlich kleiner als der Strom im leitenden, gesteuerten Kanal (3) ist, und jedes Gate (20) und jede Barriere (21) Bestandteil der den Source-Drain-Kanal (3) beinhaltenden monokristallinen Schichtstruktur ist und jedes Gate (20) als in der monokristalli nen Schichtstruktur vergrabenes zweidimensionales oder quasi-zweidimensionales oder eindimensionales oder quasi-eindimensionales Elektronen- und/oder Löchergas (11) ausgeführt ist, wobei mindestens ein Gate (20) und mindestens ein davon gesteuerter Source-Drain-Kanal (3) in übereinanderliegenden Ebenen angeordnet sind.

2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß das oder die Gates als zweidimensionale und/oder quasi-zweidimensionale und/oder eindimensionale und/oder quasi-eindimensionale Elektronen- und/oder Lö chergase ausgeführt sind.

3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das oder die Gates in Form von Inversions- und/oder Akkumulationskanälen und/oder Quantumwells und/oder Multi-Quantumwells und/oder entspre chend dünne npn-, ipi- bzw. pnp-, ini- Dotierungen und/oder δ-Dotierungen realisiert sind.

4. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 3, da durch gekennzeichnet, daß Heterohalbleitersysteme wie III/V-(z. B. GaAs- Al_xGa_1-xAs-In_yGa_1-yAs oder InP-Al_xIn_1-xAS-Ga_yIn_1-yAs), IV-(z. B. Si- Si_xGe_1-x) und II/VI-Materialkombinationen verwendet werden.

5. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 4 da durch gekennzeichnet, daß die Schichten mittels epitaktischer Verfahren, wie der MBE, MOMBE, LPE, CVD, MOCVD hergestellt sind.

6. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß mindestens ein Gate modulationsdotiert ist.

7. Feldeffekttransistor nach dem Anspruch 6, dadurch gekennzeichnet, daß min destens ein Source-Drain-Kanal und/oder mindestens ein Gate von den Do tierbereichen zumindest teilweise durch Spacerschichten separiert ist.

8. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß mindestens ein Gate im Inneren zumindest lokal dotiert ist (Topf-dotiert), insbeson dere bei Ausführung als Quantentopf oder Multi-Quantentopf.

9. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß zumindest eine Barriere zwischen dem oder den Gates und dem oder den Source-Drain-Kanälen aus einem Halbleitermaterial mit größerer Bandlücke als das der Kanäle aufgebaut ist, insbesondere aus AlAs (bei GaAs-Al_xGa_1-xAS-Strukturen) und GaP (bei Si-Si_xGe_1-x-Strukturen).

10. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß mindestens eine Barriere zwischen dem oder den Gates und dem oder den Source-Drain-Kanälen undotiert ist.

11. Feldeffekttransistor nach dem Anspruch 10, dadurch gekennzeichnet, daß nur die Barriere oder die Barrieren (22) auf der kanalabgewandten Seite des oder der Gates dotiert sind.

12. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß mindestens eine Barriere zwischen dem oder den Gates und dem oder den Source-Drain-Kanälen zumindest teilweise dotiert ist.

13. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 12, da durch gekennzeichnet, daß mindestens eine Barriere zwischen dem oder den Gates und dem oder den Source-Drain-Kanälen aus einer Übergitterstruktur besteht.

14. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß in einem Al_xGa_1-xAs-System nur die Barrierenanteile mit x ≦ 0 35 oder x ≧ 0,7 zumindest teilweise dotiert sind.

15. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß mindestens ein Source-Drain-Kanal als Quantentopf aus gebildet ist und von zwei umgebenden Inversions- und/oder Akkumulations kanälen gesteuert ist.

16. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß der Transistor als Enhancement-Typ ausgebildet ist.

17. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß ein oder mehrere Löcherkanäle von einem oder mehreren Elektronenkanälen gesteuert sind oder umgekehrt.

18. Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß mindestens ein Source-Drain-Kanal beidseitig von Gates umschlossen ist.

19. Verwendung des Feldeffekttransistors nach einem oder mehreren der Ansprüche 1 bis 18 zur Realisierung einer dreidimensionalen Anordnung von integrierten Schaltelementen.

20. Verwendung nach Anspruch 19, wobei vertikale elektrische Verbindungen der einzelnen Transistor-Ebenen durch selektives Dotieren mit n⁺- und/oder p⁺-Dotierungen realisiert werden.

21. Verwendung nach Anspruch 19 oder 20, wobei horizontale elektrische Verbindungen der Bauelemente wenigstens teilweise durch leitende Kanäle, vorzugsweise durch bereits vorhandene, nicht für andere Zwecke genutzte Source-Drain-Kanäle bzw. Gates, realisiert sind.

22. Verwendung nach einem oder mehreren der Ansprüche 19 bis 21, wobei zur Isolation einzelner Bereiche mindestens ein Gate und/oder mindestens ein Source-Drain-Kanal durch Ätzen lokal verarmt wird.

23. Verwendung nach einem oder mehreren der Ansprüche 19 bis 22, wobei nur die horizontalen Bereiche lokal dotiert sind, an denen elektrisch leitende Kanäle vorgesehen sind (selektives Dotieren).

24. Verwendung nach einem oder mehreren der Ansprüche 19 bis 23, wobei eine Komplementär-HEMT-Technik eingesetzt wird.

25. Verwendung nach einem oder mehreren der Ansprüche 19 bis 24, wobei zur Isolation einzelner Bereiche des oder der Gates und/oder des oder der Source-Drain-Kanäle eine Kompensations-Dotierung vorgenommen wird.

26. Verwendung nach einem oder mehreren der Ansprüche 19 bis 25, wobei mindestens ein Gate als Floating Gate ausgeführt wird und der Feldeffekttransistor als FAMOS-Transistor, EPROM oder EEPROM eingesetzt wird.

27. Verwendung des Feldeffekttransistors nach einem oder mehreren der Ansprüche 1 bis 18, wobei der Feldeffekttransistor als magnetisch durchstimmbarer Infrarot- Photoleitungsdetektor eingesetzt wird und durch Ansteuern des Gates mit einer Bias-Spannung der Potentialverlauf im Inversionskanal und damit die Detektivität des Sensors optimiert wird.