JPH06105717B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH06105717B2 JPH06105717B2 JP59004272A JP427284A JPH06105717B2 JP H06105717 B2 JPH06105717 B2 JP H06105717B2 JP 59004272 A JP59004272 A JP 59004272A JP 427284 A JP427284 A JP 427284A JP H06105717 B2 JPH06105717 B2 JP H06105717B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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Description
【発明の詳細な説明】 発明の技術分野 本発明は、超高速動作が可能であるフローティング・チ
ャネル・トランジスタ（FCT）と呼ばれる電界効果型半
導体装置に関する。
ャネル・トランジスタ（FCT）と呼ばれる電界効果型半
導体装置に関する。
従来技術と問題点 従来、ヘテロ接合を有する電界効果型トランジスタとし
て高電子移動度トランジスタ（high electron mobility
transistor:HEMT）が知られている。
て高電子移動度トランジスタ（high electron mobility
transistor:HEMT）が知られている。
然しながら、HEMTでは、ノン・ドープGaAs層中に生成さ
れるチャネルへの電子がｎ型AlGaAs層中に深い不純物
（Si）凖位から供給されるものである為、それに依りス
イッチング・スピードが或る程度制限されることは回避
できない。
れるチャネルへの電子がｎ型AlGaAs層中に深い不純物
（Si）凖位から供給されるものである為、それに依りス
イッチング・スピードが或る程度制限されることは回避
できない。
また、二つのヘテロ接合を有し、それに依り生成された
量子井戸（quantum well:QW）内に於けるノン・ドープG
aAs層に依る電位障壁を介して行われるヘテロ接合間の
２次元電子ガス層のやりとりを利用した速度変調型トラ
ンジスタ（H.SaKaki JJAP Vol.21 No.6（1982） L381−
L383 参照）も提案されているが、その場合、ソース及
びドレインのコンタクトを二つのヘテロ接合近傍に生成
される二つの２次元電子ガス層に対して採っている為、
２次元電子ガス層のやりとりと電子濃度のやりとりが対
応しない旨の欠点がある。
量子井戸（quantum well:QW）内に於けるノン・ドープG
aAs層に依る電位障壁を介して行われるヘテロ接合間の
２次元電子ガス層のやりとりを利用した速度変調型トラ
ンジスタ（H.SaKaki JJAP Vol.21 No.6（1982） L381−
L383 参照）も提案されているが、その場合、ソース及
びドレインのコンタクトを二つのヘテロ接合近傍に生成
される二つの２次元電子ガス層に対して採っている為、
２次元電子ガス層のやりとりと電子濃度のやりとりが対
応しない旨の欠点がある。
発明の目的 本発明は、QWに於ける二つのヘテロ接合間に生成される
二つの２次元電子ガス層に於ける電子濃度が電場に依っ
てやりとりされることを利用して、低温で超高速動作す
るFCTと呼ばれる電界効果型半導体装置を提供する。
二つの２次元電子ガス層に於ける電子濃度が電場に依っ
てやりとりされることを利用して、低温で超高速動作す
るFCTと呼ばれる電界効果型半導体装置を提供する。
発明の構成 本発明に依る電界効果型半導体装置に於いては、量子井
戸を構成する２重ヘテロ接合と、該２重ヘテロ接合近傍
の前記量子井戸内に生成されるチャネルである二つの２
次元電子ガス層の何れか一方だけに実質的にオーミック
・コンタクトするソース電極及びドレイン電極と、該ソ
ース電極及びドレイン電極の間に形成され前記ヘテロ接
合に交叉する方向に電場を加えて前記チャネの電子濃度
を制御するゲート電極と、該ゲート電極と前記チャネル
を挟んで対向し前記チャネルに於ける電子密度分布を変
調するバック・ゲート・バイアス用電極とを備えた構成
を採っている。
戸を構成する２重ヘテロ接合と、該２重ヘテロ接合近傍
の前記量子井戸内に生成されるチャネルである二つの２
次元電子ガス層の何れか一方だけに実質的にオーミック
・コンタクトするソース電極及びドレイン電極と、該ソ
ース電極及びドレイン電極の間に形成され前記ヘテロ接
合に交叉する方向に電場を加えて前記チャネの電子濃度
を制御するゲート電極と、該ゲート電極と前記チャネル
を挟んで対向し前記チャネルに於ける電子密度分布を変
調するバック・ゲート・バイアス用電極とを備えた構成
を採っている。
このようにすると、前記二つのヘテロ接合間に生成され
る二つの２次元電子ガス層に於ける電子濃度のやりとり
は、前記ゲート電極に依って前記ヘテロ接合に交叉する
方向に印加される電場で容易に制御することができ、従
って、チャネルとなる２次元電子ガス層に於ける電子濃
度、即ち、電流値を高速で制御することができるもので
ある。
る二つの２次元電子ガス層に於ける電子濃度のやりとり
は、前記ゲート電極に依って前記ヘテロ接合に交叉する
方向に印加される電場で容易に制御することができ、従
って、チャネルとなる２次元電子ガス層に於ける電子濃
度、即ち、電流値を高速で制御することができるもので
ある。
発明の実施例 第１図は本発明一実施例の要部切断側面図である。
図に於いて、１は半絶縁性GaAs基板、２はノン・ドープ
GaAsバッファ層、３は不純物濃度が例えば６×1019〔cm
-3〕であって厚さが例えば1000〔Å〕であるn++型GaAs
バック・ゲート層、４は厚さが例えば1000〔Å〕である
ノン・ドープAl0.3Ga0.7As層、５は不純物濃度が例えば
２×1018〔cm-3〕であって厚さが例えば100〔Å〕であ
るｎ型AlGaAs層、６は厚さが例えば60〔Å〕であるノン
・ドープAl0.3Ga0.7As層、７は厚さが例えば500〔Å〕
であるノン・ドープGaAs層、7A及び7Bは２次元電子ガス
層、８は厚さが例えば60〔Å〕であるノン・ドープAl
0.3Ga0.7As層、９は不純物濃度が例えば２×1018〔c
m-3〕であって厚さが例えば500〔Å〕であるｎ型AlGaAs
層、10は不純物濃度が例えば６×1019〔cm-3〕であって
厚さが例えば300〔Å〕であるn++型GaAs層、11はソース
電極、12はドレイン電極、13はゲート電極、14はバック
・ゲート・バイアス用電極、14Aは合金化層をそれぞれ
示している。
GaAsバッファ層、３は不純物濃度が例えば６×1019〔cm
-3〕であって厚さが例えば1000〔Å〕であるn++型GaAs
バック・ゲート層、４は厚さが例えば1000〔Å〕である
ノン・ドープAl0.3Ga0.7As層、５は不純物濃度が例えば
２×1018〔cm-3〕であって厚さが例えば100〔Å〕であ
るｎ型AlGaAs層、６は厚さが例えば60〔Å〕であるノン
・ドープAl0.3Ga0.7As層、７は厚さが例えば500〔Å〕
であるノン・ドープGaAs層、7A及び7Bは２次元電子ガス
層、８は厚さが例えば60〔Å〕であるノン・ドープAl
0.3Ga0.7As層、９は不純物濃度が例えば２×1018〔c
m-3〕であって厚さが例えば500〔Å〕であるｎ型AlGaAs
層、10は不純物濃度が例えば６×1019〔cm-3〕であって
厚さが例えば300〔Å〕であるn++型GaAs層、11はソース
電極、12はドレイン電極、13はゲート電極、14はバック
・ゲート・バイアス用電極、14Aは合金化層をそれぞれ
示している。
図から判るように、本実施例はAlGaAs/GaAs系多層ヘテ
ロ構造をなしている。
ロ構造をなしている。
各半導体層はMBE（molecular beam epitaxy）法を適用
して容易に形成することができる。
して容易に形成することができる。
ソース電極11及びドレイン電極12は、Snをドープしたn
++型GaAs層10上にAuを蒸着することに依って形成され、
合金化の熱処理を必要とすることなくオーミック・コン
タクトが得られる。
++型GaAs層10上にAuを蒸着することに依って形成され、
合金化の熱処理を必要とすることなくオーミック・コン
タクトが得られる。
ゲート電極13は、ゲート電極形成予定部分上のn++型GaA
s層10を選択的にエッチングして除去することに依りｎ
型AlGaAs層９の表面を露出させてからAlを蒸着して形成
される。
s層10を選択的にエッチングして除去することに依りｎ
型AlGaAs層９の表面を露出させてからAlを蒸着して形成
される。
バック・ゲート・バイアス用電極14は選択的エッチング
法にて露出させたノン・ドープAl0.3Ga0.7As層６上にAu
・Ge/Auを蒸着することに依って形成され、合金化の熱
処理を行うことに依り、合金化層14Aを形成する。
法にて露出させたノン・ドープAl0.3Ga0.7As層６上にAu
・Ge/Auを蒸着することに依って形成され、合金化の熱
処理を行うことに依り、合金化層14Aを形成する。
前記各電極を形成するには、最初にバック・ゲート・バ
イアス用電極14及びその合金化、次ぎに、ソース電極11
及びドレイン電極12の形成、最後にゲート電極13の形成
の順序で行う。
イアス用電極14及びその合金化、次ぎに、ソース電極11
及びドレイン電極12の形成、最後にゲート電極13の形成
の順序で行う。
第２図は第１図に示した実施例の無バイアス状態に於け
るゲート電極13直下のエネルギ・バンド・ダイヤグラム
であり、第１図に関して説明した部分と同部分は同信号
で指示してある。
るゲート電極13直下のエネルギ・バンド・ダイヤグラム
であり、第１図に関して説明した部分と同部分は同信号
で指示してある。
図に於いて、EFはフェルミ・レベル、Ｇはゲート電極
側、BGはバック・ゲート・バイアス用電極側をそれぞれ
示している。
側、BGはバック・ゲート・バイアス用電極側をそれぞれ
示している。
第３図は第２図に見られる量子井戸内に於ける電子の波
動関数の様子を理論計算した結果を表す線図であり、縦
軸にエネルギ〔eV〕を、横軸に距離〔Å〕をそれぞれ採
ってある。
動関数の様子を理論計算した結果を表す線図であり、縦
軸にエネルギ〔eV〕を、横軸に距離〔Å〕をそれぞれ採
ってある。
図に於いて、｜ζi｜2はｉ番目の励起状態の波動関数ζ
iの絶対値の２乗、従って、この状態にある電子の電子
密度分布を表し、Εiはその状態に於けるエネルギ凖位
を示している。
iの絶対値の２乗、従って、この状態にある電子の電子
密度分布を表し、Εiはその状態に於けるエネルギ凖位
を示している。
ｉ番目の励起状態にある電子の濃度（シート・キャリヤ
濃度）niは、低温に於いて、大略、 ni＝（EF−Ei）×D2 m*：電子の有効質量 h:プランクの常数 で与えられる。
濃度）niは、低温に於いて、大略、 ni＝（EF−Ei）×D2 m*：電子の有効質量 h:プランクの常数 で与えられる。
従って、第３図の場合、電子は主としてｉ＝0,1（０は
基底状態を表す）に存在し、電子密度は二つのヘテロ界
面に局在している。
基底状態を表す）に存在し、電子密度は二つのヘテロ界
面に局在している。
第４図は第２図に示した実施例に見られるゲート電極13
及びバック・ゲート・バイアス用電極14を利用してヘテ
ロ接合に垂直な方向にバイアス電圧（0.4〔Ｖ〕）を印
加した場合の波動関数の様子を示す線図であり、第３図
に関して説明した部分と同部分は同記号で指示してあ
る。
及びバック・ゲート・バイアス用電極14を利用してヘテ
ロ接合に垂直な方向にバイアス電圧（0.4〔Ｖ〕）を印
加した場合の波動関数の様子を示す線図であり、第３図
に関して説明した部分と同部分は同記号で指示してあ
る。
図から明らかなように、電子は主に表面側（図の左側）
のヘテロ界面（チャネル界面）に局在した新たな基底状
態に移動し、基板側（図の右側）のヘテロ界面（フロー
ティング・チャネル界面）には電子が存在しない。
のヘテロ界面（チャネル界面）に局在した新たな基底状
態に移動し、基板側（図の右側）のヘテロ界面（フロー
ティング・チャネル界面）には電子が存在しない。
第５図はバイアス電圧を変化させた場合のｉ＝0,1,2の
各レベルに於ける電子濃度の分布を表す線図であり、縦
軸に電子の比率〔％〕を、横軸に外部からの印加電圧を
それぞれ採っている。
各レベルに於ける電子濃度の分布を表す線図であり、縦
軸に電子の比率〔％〕を、横軸に外部からの印加電圧を
それぞれ採っている。
この図に於いて、N0は第３図に見られるζ0に、N1は同
じくζ1に、N3は同じくζ3にそれぞれ対応している。
じくζ1に、N3は同じくζ3にそれぞれ対応している。
第６図は前記データから求められる本発明の電界効果型
半導体装置（FCT）の特性を表す線図であり、縦軸にド
レイン電流Idを、横軸にドレイン電圧Vdをそれぞれ採っ
てある。
半導体装置（FCT）の特性を表す線図であり、縦軸にド
レイン電流Idを、横軸にドレイン電圧Vdをそれぞれ採っ
てある。
この図に於けるゲート電圧V9は、第３図に於ける左右の
縦軸の間、即ち、距離にして−100〔Å〕から600〔Å〕
の間に加わる電圧と考えて良い。
縦軸の間、即ち、距離にして−100〔Å〕から600〔Å〕
の間に加わる電圧と考えて良い。
前記実施例に於ける動作速度の見積りは、前記速度変調
型トランジスタと同様にして行うことができる。
型トランジスタと同様にして行うことができる。
即ち、量子井戸内のヘテロ界面に垂直方向の電子の速度
ｖを、 ｖ＝２×107〔cm/s〕 とすると、量子井戸の層厚をｄとして、 ｄ＝500〔Å〕＝５×10-6〔cm〕 を用いて、電子のヘテロ界面間の移動時間τtrは、 となり、極めて高速の動作が可能である。
ｖを、 ｖ＝２×107〔cm/s〕 とすると、量子井戸の層厚をｄとして、 ｄ＝500〔Å〕＝５×10-6〔cm〕 を用いて、電子のヘテロ界面間の移動時間τtrは、 となり、極めて高速の動作が可能である。
第７図は本発明に於ける他の実施例を表す要部切断側面
図である。
図である。
図に於いて、21は半絶縁性GaAs基板、22はn++型GaAs
層、23はｎ型AlGaAs層、24はGaAs層、24A及び24Bは２次
元電子ガス層、25はｎ型AlGaAs層、26はｎ型GaAs層、27
はソース電極、27Aは合金化層、28はドレイン電極、28A
は合金化層、29はゲート電極、30はバック・ゲート・バ
イアス用電極、31は表面空乏層をそれぞれ示している。
層、23はｎ型AlGaAs層、24はGaAs層、24A及び24Bは２次
元電子ガス層、25はｎ型AlGaAs層、26はｎ型GaAs層、27
はソース電極、27Aは合金化層、28はドレイン電極、28A
は合金化層、29はゲート電極、30はバック・ゲート・バ
イアス用電極、31は表面空乏層をそれぞれ示している。
この実施例では、ソース電極27及びドレイン電極28に合
金化の熱処理を加え、合金化層27A及び28Aを形成し、そ
れを基板側のヘテロ界面に生成される２次元電子ガス層
24Bにコンタクトさせるようにしている。
金化の熱処理を加え、合金化層27A及び28Aを形成し、そ
れを基板側のヘテロ界面に生成される２次元電子ガス層
24Bにコンタクトさせるようにしている。
この場合、合金化層27A及び28Bは表面側の２次元電子ガ
ス層24Aにもコンタクトしているので、表面空乏層31を
生成することに依り、合金化層27A及び28Bとチャネルと
して動作可能である２次元電子ガス層24Aの部分とを遮
断している。
ス層24Aにもコンタクトしているので、表面空乏層31を
生成することに依り、合金化層27A及び28Bとチャネルと
して動作可能である２次元電子ガス層24Aの部分とを遮
断している。
従って、第１図に見られる従来例とは異なり、表面側の
２次元電子ガス層24Aがフローティング・チャネルであ
り、基板側の２次元電子ガス層24Bが実際のチャネルと
して動作することになる。
２次元電子ガス層24Aがフローティング・チャネルであ
り、基板側の２次元電子ガス層24Bが実際のチャネルと
して動作することになる。
本実施例では、チャネルが導通している状態、即ち、２
次元電子ガス層が存在する範囲で動作させるのであれ
ば、バック・ゲート・バイアスなしでも量子井戸にバイ
アス電圧を印加することが可能である為、バック・ゲー
ト・バイアス層であるn++型GaAs層22及びバック・ゲー
ト・バイアス用電極30がなくても良い。
次元電子ガス層が存在する範囲で動作させるのであれ
ば、バック・ゲート・バイアスなしでも量子井戸にバイ
アス電圧を印加することが可能である為、バック・ゲー
ト・バイアス層であるn++型GaAs層22及びバック・ゲー
ト・バイアス用電極30がなくても良い。
前記各実施例では、量子井戸へ電子を供給して２次元電
子ガス層を生成させるには、量子井戸の両側に存在する
ｎ型AlGaAs層から電子を供給するようにしているが、そ
の電子の供給は量子井戸内のGaAs層をｎ型不純物、例え
は、Siをドープし、そこから電子を供給するようにして
も良い。その場合、チャネルとなる２次元電子ガス層の
高移動度特性を活かす為には、チャネル側のGaAs層をノ
ン・ドープとし、フローティング・チャネル側のGaAs層
をｎ型とする変調ドープを適用することが好ましい。
子ガス層を生成させるには、量子井戸の両側に存在する
ｎ型AlGaAs層から電子を供給するようにしているが、そ
の電子の供給は量子井戸内のGaAs層をｎ型不純物、例え
は、Siをドープし、そこから電子を供給するようにして
も良い。その場合、チャネルとなる２次元電子ガス層の
高移動度特性を活かす為には、チャネル側のGaAs層をノ
ン・ドープとし、フローティング・チャネル側のGaAs層
をｎ型とする変調ドープを適用することが好ましい。
第８図はそのような実施例の要部切断側面図であって、
電圧が印加された状態を表している。
電圧が印加された状態を表している。
図に於いて、31はノン・ドープAlGaAs層、32はノン・ド
ープGaAs層、32Aはノン・ドープGaAs層32に不純物とし
てSiを例えば２×1017〔cm-3〕程度の濃度になるよう導
入して形成したｎ型GaAs層、33はノン・ドープAlGaAs
層、34は２次元電子ガス層をそれぞれ示している。尚、
この場合のノン・ドープGaAs層32及びｎ型GaAs層32Aの
厚さは、それぞれ250〔Å〕である。
ープGaAs層、32Aはノン・ドープGaAs層32に不純物とし
てSiを例えば２×1017〔cm-3〕程度の濃度になるよう導
入して形成したｎ型GaAs層、33はノン・ドープAlGaAs
層、34は２次元電子ガス層をそれぞれ示している。尚、
この場合のノン・ドープGaAs層32及びｎ型GaAs層32Aの
厚さは、それぞれ250〔Å〕である。
発明の効果 本発明に依る電界効果型半導体装置に於いては、量子井
戸を構成する２重ヘテロ接合と、該２重ヘテロ接合近傍
の前記量子井戸内に生成されるチャネルである二つの２
次元電子ガス層の何れか一方だけに実質的にオーミック
・コンタクトするソース電極及びドレイン電極と、該ソ
ース電極及びドレイン電極の間に形成され前記ヘテロ接
合に交叉する方向に電場を加えて前記チャネルの電子濃
度を制御するゲート電極と、該ゲート電極と前記チャネ
ルを挟んで対向し前記チャネルに於ける電子密度分布を
変調するバック・ゲート・バイアス用電極とを備えた構
成を採っているので、前記ソース電極及びドレイン電極
とオーミック・コンタクトしている２次元電子ガス層か
らなるチャネルに於ける電子の濃度、従って、伝導度は
前記ゲート電極に印加されるゲート電圧で極めて急速に
変化し、該ゲート電圧を変調した場合のソース・ドレイ
ン間に於ける電流値変調の応答速度はピコセカンド〔p
s〕のオーダにすることができ、従来のHEMTに比較する
と遥かに高速であり、また、速度変調型トランジスタに
比較するとより大きな伝導度の変調を得ることができ
る。
戸を構成する２重ヘテロ接合と、該２重ヘテロ接合近傍
の前記量子井戸内に生成されるチャネルである二つの２
次元電子ガス層の何れか一方だけに実質的にオーミック
・コンタクトするソース電極及びドレイン電極と、該ソ
ース電極及びドレイン電極の間に形成され前記ヘテロ接
合に交叉する方向に電場を加えて前記チャネルの電子濃
度を制御するゲート電極と、該ゲート電極と前記チャネ
ルを挟んで対向し前記チャネルに於ける電子密度分布を
変調するバック・ゲート・バイアス用電極とを備えた構
成を採っているので、前記ソース電極及びドレイン電極
とオーミック・コンタクトしている２次元電子ガス層か
らなるチャネルに於ける電子の濃度、従って、伝導度は
前記ゲート電極に印加されるゲート電圧で極めて急速に
変化し、該ゲート電圧を変調した場合のソース・ドレイ
ン間に於ける電流値変調の応答速度はピコセカンド〔p
s〕のオーダにすることができ、従来のHEMTに比較する
と遥かに高速であり、また、速度変調型トランジスタに
比較するとより大きな伝導度の変調を得ることができ
る。
第１図は本発明一実施例の要部切断側面図、第２図は第
１図に見られる実施例が無バイアス状態である場合のエ
ネルギ・バンド・ダイヤグラム、第３図は第１図に見ら
れる実施例に於ける量子井戸内の波動関数の様子を表す
線図、第４図はバイアス電圧を印加した場合の第３図と
同様な線図、第５図はバイアス電圧を変化させた場合の
電子濃度の分布を示す線図、第６図は電圧・電流特性を
示す線図、第７図は本発明に於ける他の実施例の要部切
断側面図、第８図は本発明に於ける更に他の実施例の要
部切断側面図を表している。 図に於いて、１は半絶縁性GaAs基板、２はノン・ドープ
GaAsバッファ層、３は不純物濃度が例えば６×1019〔cm
-3〕であって厚さが例えば1000〔Å〕であるn++型GaAs
バック・ゲート層、４は厚さが例えば1000〔Å〕である
ノン・ドープAl0.3Ga0.7As層、５は不純物濃度が例えば
２×1018〔cm-3〕であって厚さが例えば100〔Å〕であ
るｎ型AlGaAs層、６は厚さが例えば60〔Å〕であるノン
・ドープAl0.3Ga0.7As層、７は厚さが例えば500〔Å〕
であるノン・ドープGaAs層、7A及び7Bは２次元電子ガス
層、８は厚さが例えば60〔Å」であるノン・ドープAl
0.3Ga0.7As層、９は不純物濃度が例えば２×1018〔c
m-3〕であって厚さが例えば500〔Å〕であるｎ型AlGaAs
層、10は不純物濃度が例えば６×1019〔cm-3〕であって
厚さが例えば300〔Å〕であるn++型GaAs層、11はソース
電極、12はドレイン電極、13はゲート電極、14はバック
・ゲート・バイアス用電極、14Aは合金化層をそれぞれ
示している。
１図に見られる実施例が無バイアス状態である場合のエ
ネルギ・バンド・ダイヤグラム、第３図は第１図に見ら
れる実施例に於ける量子井戸内の波動関数の様子を表す
線図、第４図はバイアス電圧を印加した場合の第３図と
同様な線図、第５図はバイアス電圧を変化させた場合の
電子濃度の分布を示す線図、第６図は電圧・電流特性を
示す線図、第７図は本発明に於ける他の実施例の要部切
断側面図、第８図は本発明に於ける更に他の実施例の要
部切断側面図を表している。 図に於いて、１は半絶縁性GaAs基板、２はノン・ドープ
GaAsバッファ層、３は不純物濃度が例えば６×1019〔cm
-3〕であって厚さが例えば1000〔Å〕であるn++型GaAs
バック・ゲート層、４は厚さが例えば1000〔Å〕である
ノン・ドープAl0.3Ga0.7As層、５は不純物濃度が例えば
２×1018〔cm-3〕であって厚さが例えば100〔Å〕であ
るｎ型AlGaAs層、６は厚さが例えば60〔Å〕であるノン
・ドープAl0.3Ga0.7As層、７は厚さが例えば500〔Å〕
であるノン・ドープGaAs層、7A及び7Bは２次元電子ガス
層、８は厚さが例えば60〔Å」であるノン・ドープAl
0.3Ga0.7As層、９は不純物濃度が例えば２×1018〔c
m-3〕であって厚さが例えば500〔Å〕であるｎ型AlGaAs
層、10は不純物濃度が例えば６×1019〔cm-3〕であって
厚さが例えば300〔Å〕であるn++型GaAs層、11はソース
電極、12はドレイン電極、13はゲート電極、14はバック
・ゲート・バイアス用電極、14Aは合金化層をそれぞれ
示している。
Claims (1)
- 【請求項１】量子井戸を構成する２重ヘテロ接合と、 該２重ヘテロ接合近傍の前記量子井戸内に生成されるチ
ャネルである二つの２次元電子ガス層の何れか一方だけ
に実質的にオーミック・コンタクトするソース電極及び
ドレイン電極と、 該ソース電極及びドレイン電極の間に形成され前記ヘテ
ロ接合に交叉する方向に電場を加えて前記チャネルの電
子濃度を制御するゲート電極と、 該ゲート電極と前記チャネルを挟んで対向し前記チャネ
ルに於ける電子密度分布を変調するバック・ゲート・バ
イアス用電極と を備えてなることを特徴とする電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004272A JPH06105717B2 (ja) | 1984-01-14 | 1984-01-14 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004272A JPH06105717B2 (ja) | 1984-01-14 | 1984-01-14 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60149169A JPS60149169A (ja) | 1985-08-06 |
| JPH06105717B2 true JPH06105717B2 (ja) | 1994-12-21 |
Family
ID=11579903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004272A Expired - Lifetime JPH06105717B2 (ja) | 1984-01-14 | 1984-01-14 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105717B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291974A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US4821093A (en) * | 1986-08-18 | 1989-04-11 | The United States Of America As Represented By The Secretary Of The Army | Dual channel high electron mobility field effect transistor |
| US4839310A (en) * | 1988-01-27 | 1989-06-13 | Massachusetts Institute Of Technology | High mobility transistor with opposed-gates |
| JPH06244216A (ja) * | 1992-12-21 | 1994-09-02 | Mitsubishi Electric Corp | Ｉｐｇトランジスタ及びその製造方法，並びに半導体集積回路装置及びその製造方法 |
| DE4303598C2 (de) * | 1993-02-08 | 1999-04-29 | Marcus Dr Besson | Halbleiterbauelement, insbesondere Feldeffekttransistor mit vergrabenem Gate |
| GB2295272B (en) * | 1994-11-15 | 1998-01-14 | Toshiba Cambridge Res Center | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
-
1984
- 1984-01-14 JP JP59004272A patent/JPH06105717B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60149169A (ja) | 1985-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |