JPH06244216A - Ｉｐｇトランジスタ及びその製造方法，並びに半導体集積回路装置及びその製造方法 - Google Patents
Ｉｐｇトランジスタ及びその製造方法，並びに半導体集積回路装置及びその製造方法Info
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- JPH06244216A JPH06244216A JP5128623A JP12862393A JPH06244216A JP H06244216 A JPH06244216 A JP H06244216A JP 5128623 A JP5128623 A JP 5128623A JP 12862393 A JP12862393 A JP 12862393A JP H06244216 A JPH06244216 A JP H06244216A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
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Abstract
(57)【要約】
【目的】 ドライエッチング技術の制約を受けることな
く、チャネル部４とゲート部５ａ，５ｂとの間にアスペ
クト比の高いギャップ溝を形成することができ、素子の
性能を向上させることができるＩＰＧトランジスタの製
造方法を得る。 【構成】 ソース，ドレイン領域間を電気的に接続する
擬似一次元導電チャネル６を有するチャネル部４を形成
する工程と、上記チャネル部近傍に、上記擬似一次元導
電チャネル６の拡がり幅を制御する二次元電子ガス層７
ａ，７ｂを有するゲート部５ａ，５ｂを形成する工程と
を備え、上記チャネル部とゲート部とのギャップを、上
記チャネル部側壁面上に自己整合的に形成されたサイド
ウォール１２ａ，１２ｂにより規定する。
く、チャネル部４とゲート部５ａ，５ｂとの間にアスペ
クト比の高いギャップ溝を形成することができ、素子の
性能を向上させることができるＩＰＧトランジスタの製
造方法を得る。 【構成】 ソース，ドレイン領域間を電気的に接続する
擬似一次元導電チャネル６を有するチャネル部４を形成
する工程と、上記チャネル部近傍に、上記擬似一次元導
電チャネル６の拡がり幅を制御する二次元電子ガス層７
ａ，７ｂを有するゲート部５ａ，５ｂを形成する工程と
を備え、上記チャネル部とゲート部とのギャップを、上
記チャネル部側壁面上に自己整合的に形成されたサイド
ウォール１２ａ，１２ｂにより規定する。
Description
【０００１】
【産業上の利用分野】本発明はＩＰＧトランジスタの製
造方法並びに半導体集積回路装置及びその製造方法に関
し、特に、ミリ波以上の超高周波数あるいは超高速で動
作するよう相互コンダクタンスの改善を図ったＩＰＧト
ランジスタ及びその製造方法、並びにこのＩＰＧトラン
ジスタを集積化して搭載した半導体集積回路装置及びそ
の製造方法に関するものである。
造方法並びに半導体集積回路装置及びその製造方法に関
し、特に、ミリ波以上の超高周波数あるいは超高速で動
作するよう相互コンダクタンスの改善を図ったＩＰＧト
ランジスタ及びその製造方法、並びにこのＩＰＧトラン
ジスタを集積化して搭載した半導体集積回路装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】本発明にかかるトランジスタ構造の基本
となる概念は、ＩＰＧ（in-plane-gate ）と呼ばれる構
造、例えばチャネルの制御を行うゲートを二次元電子ガ
ス層等により構成したものに基づいており、以下に説明
するＩＰＧトランジスタは、１９９０年のＡｐｐｌｉｅ
ｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｖｏｌ．５７，
Ｎｏ．２５の２６９５頁から２６９７頁にかけて記述さ
れているものである。
となる概念は、ＩＰＧ（in-plane-gate ）と呼ばれる構
造、例えばチャネルの制御を行うゲートを二次元電子ガ
ス層等により構成したものに基づいており、以下に説明
するＩＰＧトランジスタは、１９９０年のＡｐｐｌｉｅ
ｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｖｏｌ．５７，
Ｎｏ．２５の２６９５頁から２６９７頁にかけて記述さ
れているものである。
【０００３】図２１は従来のＩＰＧトランジスタの概略
構成を示す外観図、図２２(a) は図２１のＡ−Ａ線断面
図、図２２(b) は上記ＩＰＧトランジスタのソース，ド
レイン及びゲート部のレイアウトを示す図である。図に
おいて２００はＩＰＧトランジスタで、半絶縁性ＧａＡ
ｓ基板１上に所定の間隔を隔ててソース領域８及びドレ
イン領域９が配置され、該両領域間にはこれらの領域を
電気的に接続可能なチャネル部４が配置されている。
構成を示す外観図、図２２(a) は図２１のＡ−Ａ線断面
図、図２２(b) は上記ＩＰＧトランジスタのソース，ド
レイン及びゲート部のレイアウトを示す図である。図に
おいて２００はＩＰＧトランジスタで、半絶縁性ＧａＡ
ｓ基板１上に所定の間隔を隔ててソース領域８及びドレ
イン領域９が配置され、該両領域間にはこれらの領域を
電気的に接続可能なチャネル部４が配置されている。
【０００４】ここで上記各ソース，ドレイン領域８，９
及びチャネル部４は、それぞれ上記基板１上に突出する
所定の平面形状を有するＧａＡｓ部１８，１９及び１４
と、該各ＧａＡｓ部１８，１９及び１４上に配置された
ｎ−ＡｌＧａＡｓ層２８，２９及び２４とから構成され
ており、上記各ＧａＡｓ部の、ｎ−ＡｌＧａＡｓ層との
界面近傍部分には二次元電子ガス（２ＤＥＧ：Two Dime
nsional Electron Gas) とよばれる１０ｎｍ程度の非常
に薄い電子導電層が形成されている。
及びチャネル部４は、それぞれ上記基板１上に突出する
所定の平面形状を有するＧａＡｓ部１８，１９及び１４
と、該各ＧａＡｓ部１８，１９及び１４上に配置された
ｎ−ＡｌＧａＡｓ層２８，２９及び２４とから構成され
ており、上記各ＧａＡｓ部の、ｎ−ＡｌＧａＡｓ層との
界面近傍部分には二次元電子ガス（２ＤＥＧ：Two Dime
nsional Electron Gas) とよばれる１０ｎｍ程度の非常
に薄い電子導電層が形成されている。
【０００５】このように半導体層内に二次元電子ガス層
を形成した素子構造は、既にマイクロ波用の高性能素子
として実績のあるＨＥＭＴ（High Electron Mobility T
ransistor)あるいはＭＯＤＦＥＴ（ Modulation Doped
ＦＥＴ）等と呼ばれるトランジスタで用いられているも
のと基本的に同じであるが、上記ＩＰＧトランジスタ
は、チャネル部４の構造がＨＥＭＴ（ＭＯＤＦＥＴ）と
は異なっている。
を形成した素子構造は、既にマイクロ波用の高性能素子
として実績のあるＨＥＭＴ（High Electron Mobility T
ransistor)あるいはＭＯＤＦＥＴ（ Modulation Doped
ＦＥＴ）等と呼ばれるトランジスタで用いられているも
のと基本的に同じであるが、上記ＩＰＧトランジスタ
は、チャネル部４の構造がＨＥＭＴ（ＭＯＤＦＥＴ）と
は異なっている。
【０００６】すなわち、上記ＩＰＧトランジスタ２００
では、チャネル部４はその幅が例えば上記文献記載のよ
うに０．６μｍと非常に細くなるよう加工されており、
上記チャネル部４の電子導電層の電子は、チャネル部側
面から延びる表面空乏層の影響もあって、さらに狭い領
域に閉じ込められている。このため上記チャネル部４で
は電子は擬似的に一次元の（Ｑ１Ｄ：Quasi-one Dimens
ional ）細線領域（以下擬似一次元導電チャネルともい
う。）中を走行することとなる。図２２(b) にはソース
領域８からドレイン電極９に向かってチャネル部４を走
行する電子ｅの流れを示している。
では、チャネル部４はその幅が例えば上記文献記載のよ
うに０．６μｍと非常に細くなるよう加工されており、
上記チャネル部４の電子導電層の電子は、チャネル部側
面から延びる表面空乏層の影響もあって、さらに狭い領
域に閉じ込められている。このため上記チャネル部４で
は電子は擬似的に一次元の（Ｑ１Ｄ：Quasi-one Dimens
ional ）細線領域（以下擬似一次元導電チャネルともい
う。）中を走行することとなる。図２２(b) にはソース
領域８からドレイン電極９に向かってチャネル部４を走
行する電子ｅの流れを示している。
【０００７】また上記チャネル部４の両側には、該チャ
ネル部４から所定間隔を隔ててゲート部５ａ及び５ｂが
配置されており、該両ゲート部５ａ及び５ｂも上記チャ
ネル部４と同様、上記基板１上に突出する所定の平面形
状を有するＧａＡｓ部１５ａ及び１５ｂと、該各ＧａＡ
ｓ部上に配置されたｎ−ＡｌＧａＡｓ層２５ａ及び２５
ｂとから構成されており、上記各ＧａＡｓ部の、ｎ−Ａ
ｌＧａＡｓ層との界面近傍部分には二次元電子ガス層
（以下、２ＤＥＧ層ともいう。）７ａ，７ｂが形成され
ている。ここでは、３ａ，３ｂは電流の流れるチャネル
部４とゲート部５ａ，５ｂとを分離するギャップ溝であ
る。
ネル部４から所定間隔を隔ててゲート部５ａ及び５ｂが
配置されており、該両ゲート部５ａ及び５ｂも上記チャ
ネル部４と同様、上記基板１上に突出する所定の平面形
状を有するＧａＡｓ部１５ａ及び１５ｂと、該各ＧａＡ
ｓ部上に配置されたｎ−ＡｌＧａＡｓ層２５ａ及び２５
ｂとから構成されており、上記各ＧａＡｓ部の、ｎ−Ａ
ｌＧａＡｓ層との界面近傍部分には二次元電子ガス層
（以下、２ＤＥＧ層ともいう。）７ａ，７ｂが形成され
ている。ここでは、３ａ，３ｂは電流の流れるチャネル
部４とゲート部５ａ，５ｂとを分離するギャップ溝であ
る。
【０００８】そして上記各ソース，ドレイン領域８，９
にはＡｕ−Ｇｅ合金等からなるソース，ドレイン電極２
０９，２０８が、また上記ゲート部５ａ，５ｂ上には、
Ａｕ−Ｇｅ合金等からなるゲート電極２０５ａ，２０５
ｂが配置されている。
にはＡｕ−Ｇｅ合金等からなるソース，ドレイン電極２
０９，２０８が、また上記ゲート部５ａ，５ｂ上には、
Ａｕ−Ｇｅ合金等からなるゲート電極２０５ａ，２０５
ｂが配置されている。
【０００９】図２３は上記ＩＰＧトランジスタの詳細な
半導体層構造を示す図であり、図中図２２と同一符号は
同一のものを示し、１ａは上記半絶縁性ＧａＡｓ基板１
上に形成された厚さ１μｍ程度のｉ−ＧａＡｓバッファ
層で、該バッファ層１ａ上に厚さ１０００オングストロ
ーム程度の高純度のｉ−ＧａＡｓ活性層１ｂが形成され
ている。また２ａは該ｉ−ＧａＡｓ層１ｂとｎ−ＡｌＧ
ａＡｓ層２との間に形成されたｉ−ＡｌＧａＡｓ層で、
上記ｉ−ＧａＡｓ層１ｂの、ｉ−ＡｌＧａＡｓ層２ａと
の界面近傍部分に上記二次元電子ガス層７ａ，７ｂが形
成されている。
半導体層構造を示す図であり、図中図２２と同一符号は
同一のものを示し、１ａは上記半絶縁性ＧａＡｓ基板１
上に形成された厚さ１μｍ程度のｉ−ＧａＡｓバッファ
層で、該バッファ層１ａ上に厚さ１０００オングストロ
ーム程度の高純度のｉ−ＧａＡｓ活性層１ｂが形成され
ている。また２ａは該ｉ−ＧａＡｓ層１ｂとｎ−ＡｌＧ
ａＡｓ層２との間に形成されたｉ−ＡｌＧａＡｓ層で、
上記ｉ−ＧａＡｓ層１ｂの、ｉ−ＡｌＧａＡｓ層２ａと
の界面近傍部分に上記二次元電子ガス層７ａ，７ｂが形
成されている。
【００１０】また上記ｎ−ＡｌＧａＡｓ層２上には比較
的厚いｎ−ＧａＡｓ層２ｂを介して例えばＡｕ−Ｇｅ合
金電極２０５ａ，２０５ｂが配置されている。ここで上
記ｎ−ＧａＡｓ層２ｂは、比較的抵抗が高いｎ−ＡｌＧ
ａＡｓ層２の抵抗を実質的に低減するとともに、Ａｕ−
Ｇｅ合金電極とｎ−ＡｌＧａＡｓ層２との間でオーミッ
ク接触をとるために、上記Ａｕ−Ｇｅ合金電極とｎ−Ａ
ｌＧａＡｓ層２との間に配置されている。
的厚いｎ−ＧａＡｓ層２ｂを介して例えばＡｕ−Ｇｅ合
金電極２０５ａ，２０５ｂが配置されている。ここで上
記ｎ−ＧａＡｓ層２ｂは、比較的抵抗が高いｎ−ＡｌＧ
ａＡｓ層２の抵抗を実質的に低減するとともに、Ａｕ−
Ｇｅ合金電極とｎ−ＡｌＧａＡｓ層２との間でオーミッ
ク接触をとるために、上記Ａｕ−Ｇｅ合金電極とｎ−Ａ
ｌＧａＡｓ層２との間に配置されている。
【００１１】次に製造方法について説明する。まず半絶
縁性ＧａＡｓ基板１上に、Ｓｉを高濃度にドーピングし
たｎ形ＡｌＧａＡｓ層２をエピタキシャル成長する（図
２４(a) ）。この状態では、ＧａＡｓ基板１の、ｎ−Ａ
ｌＧａＡｓ層２とのヘテロ界面近傍部分に二次元電子ガ
スからなる薄い導電層９ができる。
縁性ＧａＡｓ基板１上に、Ｓｉを高濃度にドーピングし
たｎ形ＡｌＧａＡｓ層２をエピタキシャル成長する（図
２４(a) ）。この状態では、ＧａＡｓ基板１の、ｎ−Ａ
ｌＧａＡｓ層２とのヘテロ界面近傍部分に二次元電子ガ
スからなる薄い導電層９ができる。
【００１２】なお、実際の製造プロセスでは、図２３に
示すように、不純物をドーピングしないｉ−ＧａＡｓバ
ッファ層１ａ，ｉ−ＧａＡｓ活性層１ｂ及びｉ−ＡｌＧ
ａＡｓ層２ａ等を順次成長させるが、これらの半導体層
は動作の本質には無関係なので図２４では省略してい
る。このように複数の半導体層を順次積層していく際、
所定の半導体層にのみ選択的に不純物のドーピングを行
う方法は一般に選択ドーピング法と呼ばれているもので
ある。
示すように、不純物をドーピングしないｉ−ＧａＡｓバ
ッファ層１ａ，ｉ−ＧａＡｓ活性層１ｂ及びｉ−ＡｌＧ
ａＡｓ層２ａ等を順次成長させるが、これらの半導体層
は動作の本質には無関係なので図２４では省略してい
る。このように複数の半導体層を順次積層していく際、
所定の半導体層にのみ選択的に不純物のドーピングを行
う方法は一般に選択ドーピング法と呼ばれているもので
ある。
【００１３】次に全面にレジスト膜１０を塗布し（図２
４(b) ）、該レジスト膜１０の露光，現像により該レジ
スト膜１０をパターニングして、レジストマスク１０ｂ
を形成する（図２４(c) ）。このパターニングの際精密
な寸法制御が要求されるため、露光パターンの作成に
は、電子線による描画技術を用い、このため上記レジス
ト１０には電子線に対して感度のあるＰＭＭＡ（Polyme
thyl Methacylate）を用いている。
４(b) ）、該レジスト膜１０の露光，現像により該レジ
スト膜１０をパターニングして、レジストマスク１０ｂ
を形成する（図２４(c) ）。このパターニングの際精密
な寸法制御が要求されるため、露光パターンの作成に
は、電子線による描画技術を用い、このため上記レジス
ト１０には電子線に対して感度のあるＰＭＭＡ（Polyme
thyl Methacylate）を用いている。
【００１４】続いて上記レジストマスク１０ｂをマスク
として上記ｎ−ＡｌＧａＡｓ層２及びその下側のＧａＡ
ｓ基板１の表面部分をＲＩＥ（Reactive Ion Etching）
と呼ばれるドライエッチング技術によって垂直に掘り込
んで、上記チャネル部４とゲート部５ａ，５ｂを形成す
る（図２４(d) ）。
として上記ｎ−ＡｌＧａＡｓ層２及びその下側のＧａＡ
ｓ基板１の表面部分をＲＩＥ（Reactive Ion Etching）
と呼ばれるドライエッチング技術によって垂直に掘り込
んで、上記チャネル部４とゲート部５ａ，５ｂを形成す
る（図２４(d) ）。
【００１５】つまり図２４(d) に示すように、上記エッ
チングにより形成された二つのギャップ溝３ａ，３ｂに
挟まれた部分がチャネル部４であり、該チャネル部４の
両側の、上記ギャップ溝を介して対向している部分がゲ
ート部５ａ，５ｂである。この状態では上記チャネル部
４の二次元電子ガス層は、チャネル部４側面の表面ポテ
ンシャルによって中央に押しやられ、その幅はチャネル
部４の幅を図示したように０．６μｍとした場合、約
０．２μｍ以下となり、擬似一次元的な電子細線（Ｑ１
ＤＥＳ：Quasi-One dimensional Electron System ）、
つまり擬似一次元導電チャネル６となる。
チングにより形成された二つのギャップ溝３ａ，３ｂに
挟まれた部分がチャネル部４であり、該チャネル部４の
両側の、上記ギャップ溝を介して対向している部分がゲ
ート部５ａ，５ｂである。この状態では上記チャネル部
４の二次元電子ガス層は、チャネル部４側面の表面ポテ
ンシャルによって中央に押しやられ、その幅はチャネル
部４の幅を図示したように０．６μｍとした場合、約
０．２μｍ以下となり、擬似一次元的な電子細線（Ｑ１
ＤＥＳ：Quasi-One dimensional Electron System ）、
つまり擬似一次元導電チャネル６となる。
【００１６】その後、上記レジストマスク１０ｂを除去
し、電極の形成等を行ってＩＰＧトランジスタ２００を
完成する（図２１及び図２２(a) 参照）。この場合、該
ＩＰＧトランジスタ２００は、図２２(a) に示すように
ゲート部５ａ，５ｂにゲート電圧を印加していない状態
でチャネル部４に擬似一次元導電チャネル６が形成され
るデプレッションタイプとなる。
し、電極の形成等を行ってＩＰＧトランジスタ２００を
完成する（図２１及び図２２(a) 参照）。この場合、該
ＩＰＧトランジスタ２００は、図２２(a) に示すように
ゲート部５ａ，５ｂにゲート電圧を印加していない状態
でチャネル部４に擬似一次元導電チャネル６が形成され
るデプレッションタイプとなる。
【００１７】次に動作について説明する。このような構
造のデプレッション形ＩＰＧトランジスタ２００では、
ゲート部５ａ，５ｂにゲート電圧を印加していない時、
チャネル部４の両側端面に近い部分Ｘ1 では、図２５
(b) に示すように表面空乏層の影響によりＧａＡｓ基板
１表面のポテンシャルレベルが持ち上がった状態となっ
ており、二次元電子ガス層は形成されていないが、チャ
ネル部４の中央部分Ｘ2 では、表面空乏層の影響が小さ
いため、図２５(c) に示すようにＧａＡｓ基板１の、Ａ
ｌＧａＡｓ層との界面近傍部分の電子のポテンシャルレ
ベルが落ち込んだ部分に二次元電子ガスによるチャネル
６が形成されている。この状態ではＩＰＧトランジスタ
２００は、そのソース，ドレイン領域８，９間が上記擬
似一次元導電チャネル６により電気的につながったオン
状態となっている。
造のデプレッション形ＩＰＧトランジスタ２００では、
ゲート部５ａ，５ｂにゲート電圧を印加していない時、
チャネル部４の両側端面に近い部分Ｘ1 では、図２５
(b) に示すように表面空乏層の影響によりＧａＡｓ基板
１表面のポテンシャルレベルが持ち上がった状態となっ
ており、二次元電子ガス層は形成されていないが、チャ
ネル部４の中央部分Ｘ2 では、表面空乏層の影響が小さ
いため、図２５(c) に示すようにＧａＡｓ基板１の、Ａ
ｌＧａＡｓ層との界面近傍部分の電子のポテンシャルレ
ベルが落ち込んだ部分に二次元電子ガスによるチャネル
６が形成されている。この状態ではＩＰＧトランジスタ
２００は、そのソース，ドレイン領域８，９間が上記擬
似一次元導電チャネル６により電気的につながったオン
状態となっている。
【００１８】また上記ゲート部５ａ，５ｂにゲート電圧
を印加すると、図２６に示すようにチャネル部４の中央
部分Ｘ2 （図２５(c) ，図２６(c) 参照）でも、ゲート
部５ａ，５ｂの二次元電子ガス層７ａ，７ｂからの電界
の影響によりその両側端面に近い部分（図２５(b) ，図
２６(b) 参照）のようにＧａＡｓ基板１表面のポテンシ
ャルレベルが持ち上がり、図２６(c) に示すようにＧａ
Ａｓ基板１の、ＡｌＧａＡｓ層との界面近傍部分の電子
のポテンシャルレベルが落ち込んだ部分もフェルミ準位
ＥF 以上になり、二次元電子ガス層が消失する。この時
ＩＰＧトランジスタ２００のソース，ドレイン領域８，
９間は電気的に絶縁され、該トランジスタ２００はオフ
状態となる。
を印加すると、図２６に示すようにチャネル部４の中央
部分Ｘ2 （図２５(c) ，図２６(c) 参照）でも、ゲート
部５ａ，５ｂの二次元電子ガス層７ａ，７ｂからの電界
の影響によりその両側端面に近い部分（図２５(b) ，図
２６(b) 参照）のようにＧａＡｓ基板１表面のポテンシ
ャルレベルが持ち上がり、図２６(c) に示すようにＧａ
Ａｓ基板１の、ＡｌＧａＡｓ層との界面近傍部分の電子
のポテンシャルレベルが落ち込んだ部分もフェルミ準位
ＥF 以上になり、二次元電子ガス層が消失する。この時
ＩＰＧトランジスタ２００のソース，ドレイン領域８，
９間は電気的に絶縁され、該トランジスタ２００はオフ
状態となる。
【００１９】上述したように、チャネル部４に形成され
る擬似一次元導電チャネル６では、電子の自由度が一次
元化されるため、三次元の導電チャネル層を二次元化す
ることによって既に達成された電子移動度の向上と類似
の電子移動度の向上が見込まれ、デバイスの動作速度の
改善に寄与すると考えられている。
る擬似一次元導電チャネル６では、電子の自由度が一次
元化されるため、三次元の導電チャネル層を二次元化す
ることによって既に達成された電子移動度の向上と類似
の電子移動度の向上が見込まれ、デバイスの動作速度の
改善に寄与すると考えられている。
【００２０】ただし、ＩＰＧトランジスタの超高速動作
は実質的には、上記移動度の向上よりもゲート容量の低
減によって実現されているものと考えられている。即
ち、ＩＰＧトランジスタでは、チャネル部４とゲート部
５ａ，５ｂとの間にはギャップ溝３ａ，３ｂが形成され
ているため、チャネル部とゲート部との間の領域は、従
来のＦＥＴのように半導体や誘電体で構成されているも
のとは異なり、真空領域あるいは空気により満たされた
状態となっており、このためＩＰＧトランジスタでは、
従来のＦＥＴに比べてチャネル及びゲート間の領域での
誘電率が低く、ゲート容量は小さくなっている。
は実質的には、上記移動度の向上よりもゲート容量の低
減によって実現されているものと考えられている。即
ち、ＩＰＧトランジスタでは、チャネル部４とゲート部
５ａ，５ｂとの間にはギャップ溝３ａ，３ｂが形成され
ているため、チャネル部とゲート部との間の領域は、従
来のＦＥＴのように半導体や誘電体で構成されているも
のとは異なり、真空領域あるいは空気により満たされた
状態となっており、このためＩＰＧトランジスタでは、
従来のＦＥＴに比べてチャネル及びゲート間の領域での
誘電率が低く、ゲート容量は小さくなっている。
【００２１】またＩＰＧトランジスタでは、チャネルは
擬似一次元電子細線により、ゲートは二次元電子ガス層
により構成されているため、チャネルとゲートとが対向
する構造は、従来のＦＥＴのように面と面とが対向する
構造ではなく、線と線とが対向するゲート容量が小さい
構造となっている。
擬似一次元電子細線により、ゲートは二次元電子ガス層
により構成されているため、チャネルとゲートとが対向
する構造は、従来のＦＥＴのように面と面とが対向する
構造ではなく、線と線とが対向するゲート容量が小さい
構造となっている。
【００２２】上記先行文献では、試作したＩＰＧトラン
ジスタの遮断周波数として１０ＴＨｚが見込まれるとし
ており、現状の半導体電子デバイスの遮断周波数は数百
ＧＨｚ止まりであるのに比べると、ＩＰＧトランジスタ
では少なくとも１桁以上の動作の高速化が期待できる。
ジスタの遮断周波数として１０ＴＨｚが見込まれるとし
ており、現状の半導体電子デバイスの遮断周波数は数百
ＧＨｚ止まりであるのに比べると、ＩＰＧトランジスタ
では少なくとも１桁以上の動作の高速化が期待できる。
【００２３】さらにこのＩＰＧトランジスタでは、ゲー
トとチャネルとが真空領域あるいは空気で満たされた領
域により隔てられているため、通常のＧａＡｓＭＥＳＦ
ＥＴではゲートに順方向電圧をかけた状態で発生するゲ
ートリーク電流の心配がないという利点もある。
トとチャネルとが真空領域あるいは空気で満たされた領
域により隔てられているため、通常のＧａＡｓＭＥＳＦ
ＥＴではゲートに順方向電圧をかけた状態で発生するゲ
ートリーク電流の心配がないという利点もある。
【００２４】
【発明が解決しようとする課題】ところがこのようなＩ
ＰＧトランジスタにおいて、トランジスタの重要な性能
指数である相互コンダクタンス（ｇｍ）を増加させるた
めには、チャネルとゲートの間隔、即ち、上記トランジ
スタ２００では０．７μｍ程度としているギャップ溝３
ａ，３ｂの幅を狭くする必要があるが、上述した従来の
製造方法では容易ではない。
ＰＧトランジスタにおいて、トランジスタの重要な性能
指数である相互コンダクタンス（ｇｍ）を増加させるた
めには、チャネルとゲートの間隔、即ち、上記トランジ
スタ２００では０．７μｍ程度としているギャップ溝３
ａ，３ｂの幅を狭くする必要があるが、上述した従来の
製造方法では容易ではない。
【００２５】つまり、従来のドライエッチング法では、
アスペクト比の高いエッチング溝を加工することは一般
に困難であり、エッチング溝の幅を縮小すると、自ずと
エッチング溝の深さが浅くなるが、上記ＩＰＧトランジ
スタの場合、ギャップ溝３ａ，３ｂが浅いと、ゲートと
チャネル間のＧａＡｓ基板を介して流れるリーク電流が
増大することとなり、好ましくないからである。
アスペクト比の高いエッチング溝を加工することは一般
に困難であり、エッチング溝の幅を縮小すると、自ずと
エッチング溝の深さが浅くなるが、上記ＩＰＧトランジ
スタの場合、ギャップ溝３ａ，３ｂが浅いと、ゲートと
チャネル間のＧａＡｓ基板を介して流れるリーク電流が
増大することとなり、好ましくないからである。
【００２６】また、上記の従来のＩＰＧトランジスタで
は、ゲート電極として二次元電子ガス層を利用している
ため、例えばＡｌＧａＡｓ／ＧａＡｓ系の材料で形成し
た二次元電子ガス層のシート抵抗は１ＫΩ程度もあり、
これがゲート電極の寄生抵抗を低減する上での障害とな
る。言い換えると、トランジスタを超高速あるいは超高
周波数で動作させるためにはこの寄生抵抗を低減するこ
とが必要である。
は、ゲート電極として二次元電子ガス層を利用している
ため、例えばＡｌＧａＡｓ／ＧａＡｓ系の材料で形成し
た二次元電子ガス層のシート抵抗は１ＫΩ程度もあり、
これがゲート電極の寄生抵抗を低減する上での障害とな
る。言い換えると、トランジスタを超高速あるいは超高
周波数で動作させるためにはこの寄生抵抗を低減するこ
とが必要である。
【００２７】さらに上記ＩＰＧトランジスタでは、チャ
ネルを構成するＱ１ＤＥＳは電流の流れる部分が非常に
微細な領域に限定されるため、外部に取り出すことので
きる電流量は非常に小さく、先行例に見られる値は最大
でも１素子当り数十マイクロアンペアの程度である。現
在の電子回路においては、雑音等を考慮して通常数ミリ
アンペア以上の電流で動作させることが通常であり、実
使用のためには例えば、少なくとも外部に信号を出力す
る部分には複数個のＩＰＧトランジスタを並列に接続し
て出力電流を増やす等の対策が必要となる。
ネルを構成するＱ１ＤＥＳは電流の流れる部分が非常に
微細な領域に限定されるため、外部に取り出すことので
きる電流量は非常に小さく、先行例に見られる値は最大
でも１素子当り数十マイクロアンペアの程度である。現
在の電子回路においては、雑音等を考慮して通常数ミリ
アンペア以上の電流で動作させることが通常であり、実
使用のためには例えば、少なくとも外部に信号を出力す
る部分には複数個のＩＰＧトランジスタを並列に接続し
て出力電流を増やす等の対策が必要となる。
【００２８】本発明は、上記のような問題点を解決する
ためになされたもので、ドライエッチング技術の制約を
受けることなく、チャネルとゲートとの間にアスペクト
比の高いギャップ溝を形成することができ、相互コンダ
クタンスが高く、高性能の素子を製造できるＩＰＧトラ
ンジスタの製造方法を得ることを目的とする。また、本
発明は閾値電圧の異なる能動素子を同時にしかも簡単に
形成することができる素子構造を有する半導体集積回路
装置を得ることを目的とする。さらに、本発明は、擬似
１次元導電チャネルを制御するゲートの寄生抵抗を低減
して、その高速性能を最大限に引き出すことができるＩ
ＰＧトランジスタを得ることを目的とする。さらにま
た、この発明は、その動作電流を、通常の電子回路で必
要とされる程度に増大できる構造のＩＰＧトランジスタ
を得ることを目的とする。
ためになされたもので、ドライエッチング技術の制約を
受けることなく、チャネルとゲートとの間にアスペクト
比の高いギャップ溝を形成することができ、相互コンダ
クタンスが高く、高性能の素子を製造できるＩＰＧトラ
ンジスタの製造方法を得ることを目的とする。また、本
発明は閾値電圧の異なる能動素子を同時にしかも簡単に
形成することができる素子構造を有する半導体集積回路
装置を得ることを目的とする。さらに、本発明は、擬似
１次元導電チャネルを制御するゲートの寄生抵抗を低減
して、その高速性能を最大限に引き出すことができるＩ
ＰＧトランジスタを得ることを目的とする。さらにま
た、この発明は、その動作電流を、通常の電子回路で必
要とされる程度に増大できる構造のＩＰＧトランジスタ
を得ることを目的とする。
【００２９】
【課題を解決するための手段】この発明に係るＩＰＧト
ランジスタの製造方法は、基板上に、ソース，ドレイン
領域間を電気的に接続する擬似一次元導電チャネルを発
生可能なチャネル部を形成する工程と、上記基板上の、
チャネル部の両側に、上記擬似一次元導電チャネルの発
生，消失を制御するゲート層を有するゲート部を、上記
ゲート層の上面が上記擬似一次元導電チャネルと実質的
に同一平面内に位置するよう形成する、上記工程とは別
の工程とを含み、上記ゲート部の形成工程では、上記チ
ャネル部とゲート部とのギャップを、上記チャネル部の
側壁面上に自己整合的に形成されたサイドウォールによ
り規定するようにしたものである。この発明に係るＩＰ
Ｇトランジスタの製造方法は、基板上で半導体層の積層
及びそのパターニングを行って、ソース，ドレイン領域
間を電気的に接続する擬似一次元導電チャネルを発生可
能なチャネル部を形成する工程と、上記チャネル部近傍
に、上記擬似一次元導電チャネルの発生，消失を制御す
るための二次元電子ガス層を有するゲート部を、上記二
次元電子ガス層が上記擬似一次元導電チャネルと同一平
面内に位置するよう形成する工程とを含み、上記ゲート
部の形成工程では、上記チャネル部とゲート部とのギャ
ップを、上記チャネル部側壁面上に自己整合的に形成さ
れたサイドウォールにより規定するようにしたものであ
る。
ランジスタの製造方法は、基板上に、ソース，ドレイン
領域間を電気的に接続する擬似一次元導電チャネルを発
生可能なチャネル部を形成する工程と、上記基板上の、
チャネル部の両側に、上記擬似一次元導電チャネルの発
生，消失を制御するゲート層を有するゲート部を、上記
ゲート層の上面が上記擬似一次元導電チャネルと実質的
に同一平面内に位置するよう形成する、上記工程とは別
の工程とを含み、上記ゲート部の形成工程では、上記チ
ャネル部とゲート部とのギャップを、上記チャネル部の
側壁面上に自己整合的に形成されたサイドウォールによ
り規定するようにしたものである。この発明に係るＩＰ
Ｇトランジスタの製造方法は、基板上で半導体層の積層
及びそのパターニングを行って、ソース，ドレイン領域
間を電気的に接続する擬似一次元導電チャネルを発生可
能なチャネル部を形成する工程と、上記チャネル部近傍
に、上記擬似一次元導電チャネルの発生，消失を制御す
るための二次元電子ガス層を有するゲート部を、上記二
次元電子ガス層が上記擬似一次元導電チャネルと同一平
面内に位置するよう形成する工程とを含み、上記ゲート
部の形成工程では、上記チャネル部とゲート部とのギャ
ップを、上記チャネル部側壁面上に自己整合的に形成さ
れたサイドウォールにより規定するようにしたものであ
る。
【００３０】この発明に係る半導体集積回路装置は、ソ
ース，ドレイン領域間を電気的に接続する擬似一次元導
電チャネルを発生可能なチャネル部と、該擬似一次元導
電チャネルと同一平面内に配置された二次元電子ガス層
を有するゲート部とを備え、該擬似一次元導電チャネル
の発生，消失を上記二次元電子ガス層へのゲート電圧の
印加により制御するよう構成したＩＰＧトランジスタを
複数搭載した半導体集積回路装置であって、上記ＩＰＧ
トランジスタとして、ゲート電圧の非印加状態において
上記擬似一次元導電チャネルにより上記ソース，ドレイ
ン領域間が電気的に導通した状態となるよう、上記チャ
ネル部の幅を設定したデプレッション形（以下Ｄタイプ
ともいう。）ＩＰＧトランジスタと、ゲート電圧の非印
加状態において上記擬似一次元導電チャネルがチャネル
部側端部の表面空乏層により消失した状態となるよう、
上記チャネル部の幅を設定したエンハンスメント形（以
下Ｅタイプともいう。）ＩＰＧトランジスタとを搭載し
たものである。
ース，ドレイン領域間を電気的に接続する擬似一次元導
電チャネルを発生可能なチャネル部と、該擬似一次元導
電チャネルと同一平面内に配置された二次元電子ガス層
を有するゲート部とを備え、該擬似一次元導電チャネル
の発生，消失を上記二次元電子ガス層へのゲート電圧の
印加により制御するよう構成したＩＰＧトランジスタを
複数搭載した半導体集積回路装置であって、上記ＩＰＧ
トランジスタとして、ゲート電圧の非印加状態において
上記擬似一次元導電チャネルにより上記ソース，ドレイ
ン領域間が電気的に導通した状態となるよう、上記チャ
ネル部の幅を設定したデプレッション形（以下Ｄタイプ
ともいう。）ＩＰＧトランジスタと、ゲート電圧の非印
加状態において上記擬似一次元導電チャネルがチャネル
部側端部の表面空乏層により消失した状態となるよう、
上記チャネル部の幅を設定したエンハンスメント形（以
下Ｅタイプともいう。）ＩＰＧトランジスタとを搭載し
たものである。
【００３１】この発明に係る半導体集積回路装置の製造
方法は、基板上に積層された半導体層上にレジスト膜の
パターニングによりレジストマスクを形成し、上記半導
体層を該レジストマスクによりパターニングして、擬似
一次元導電チャネルを発生可能なチャネル部を形成する
工程において、上記レジストマスクのパターニングを、
ＤタイプＩＰＧトランジスタの形成領域では、チャネル
部の幅が、ゲート電圧の非印加状態において擬似一次元
チャネルが形成される幅となり、かつＥタイプＩＰＧト
ランジスタの形成領域では、チャネル部の幅が、ゲート
電圧の非印加状態において上記擬似一次元導電チャネル
がチャネル部側端部の表面空乏層により消失する幅とな
るよう行うものである。
方法は、基板上に積層された半導体層上にレジスト膜の
パターニングによりレジストマスクを形成し、上記半導
体層を該レジストマスクによりパターニングして、擬似
一次元導電チャネルを発生可能なチャネル部を形成する
工程において、上記レジストマスクのパターニングを、
ＤタイプＩＰＧトランジスタの形成領域では、チャネル
部の幅が、ゲート電圧の非印加状態において擬似一次元
チャネルが形成される幅となり、かつＥタイプＩＰＧト
ランジスタの形成領域では、チャネル部の幅が、ゲート
電圧の非印加状態において上記擬似一次元導電チャネル
がチャネル部側端部の表面空乏層により消失する幅とな
るよう行うものである。
【００３２】この発明に係るＩＰＧトランジスタは、擬
似一次元導電チャネルを発生可能なチャネル部の両側に
形成され、上記擬似一次元導電チャネルの発生，消失を
制御するゲート層を有するゲート部を備え、上記ゲート
層を、その上面が上記擬似一次元導電チャネルとほぼ一
致するよう上記ゲート部内に配置された、高濃度に不純
物が導入された低抵抗半導体薄膜、あるいは低抵抗金属
薄膜から構成したものである。
似一次元導電チャネルを発生可能なチャネル部の両側に
形成され、上記擬似一次元導電チャネルの発生，消失を
制御するゲート層を有するゲート部を備え、上記ゲート
層を、その上面が上記擬似一次元導電チャネルとほぼ一
致するよう上記ゲート部内に配置された、高濃度に不純
物が導入された低抵抗半導体薄膜、あるいは低抵抗金属
薄膜から構成したものである。
【００３３】この発明に係るＩＰＧトランジスタの製造
方法は、半導体基板上に、擬似一次元導電チャネルを発
生可能なチャネル部、及びその上に該チャネル部より幅
の広い第１の絶縁膜を形成し、上記チャネル部をサイド
エッチングし、第２の絶縁膜をそのチャネル部側面部分
がオーバハング形状となるよう全面に形成した後、金属
膜を下地のフラットな面上にのみ選択的に形成し、その
後上記チャネル部の両側に形成したレジスト膜をマスク
として上記第２の絶縁膜をチャネル部側面上部からエッ
チングし、上記チャネル部上の金属膜をリフトオフする
とともに、上記チャネル部の両側にゲート部を形成する
ものである。
方法は、半導体基板上に、擬似一次元導電チャネルを発
生可能なチャネル部、及びその上に該チャネル部より幅
の広い第１の絶縁膜を形成し、上記チャネル部をサイド
エッチングし、第２の絶縁膜をそのチャネル部側面部分
がオーバハング形状となるよう全面に形成した後、金属
膜を下地のフラットな面上にのみ選択的に形成し、その
後上記チャネル部の両側に形成したレジスト膜をマスク
として上記第２の絶縁膜をチャネル部側面上部からエッ
チングし、上記チャネル部上の金属膜をリフトオフする
とともに、上記チャネル部の両側にゲート部を形成する
ものである。
【００３４】この発明に係るＩＰＧトランジスタは、ソ
ース，ドレイン領域間を電気的に接続する擬似一次元導
電チャネルを発生可能なチャネル部と、該チャネル部の
両側に形成され、上記擬似一次元導電チャネルの発生，
消失を制御するゲート層を有するゲート部とを備え、上
記チャネル部を、相互に平行な複数の擬似一次元導電チ
ャネルをその厚さ方向に配列して発生可能な構造とした
ものである。
ース，ドレイン領域間を電気的に接続する擬似一次元導
電チャネルを発生可能なチャネル部と、該チャネル部の
両側に形成され、上記擬似一次元導電チャネルの発生，
消失を制御するゲート層を有するゲート部とを備え、上
記チャネル部を、相互に平行な複数の擬似一次元導電チ
ャネルをその厚さ方向に配列して発生可能な構造とした
ものである。
【００３５】この発明は上記ＩＰＧトランジスタにおい
て、上記ゲート層を、上記ゲート部内に上記複数の擬似
一次元導電チャネルの各々に対応させて配置され、その
上面が対応する擬似一次元導電チャネルとほぼ一致する
複数の導電性薄膜から構成したものである。
て、上記ゲート層を、上記ゲート部内に上記複数の擬似
一次元導電チャネルの各々に対応させて配置され、その
上面が対応する擬似一次元導電チャネルとほぼ一致する
複数の導電性薄膜から構成したものである。
【００３６】この発明は上記ＩＰＧトランジスタにおい
て、上記ゲート層を、上記複数の擬似一次元導電チャネ
ルの最下部のものから最上部のものに跨がるよう形成し
た１つの導電性膜から構成したものである。
て、上記ゲート層を、上記複数の擬似一次元導電チャネ
ルの最下部のものから最上部のものに跨がるよう形成し
た１つの導電性膜から構成したものである。
【００３７】この発明に係るＩＰＧトランジスタは、基
板上に形成され、ソース，ドレイン領域間を電気的に接
続する擬似一次元導電チャネルを発生可能なチャネル部
と、上記基板上の、チャネル部の両側に形成され、上記
擬似一次元導電チャネルの発生，消失を制御するゲート
層を有するゲート部とを備え、上記チャネル部両側の各
ゲート部におけるゲート層が、ゲート部とチャネル部と
の間の空隙により電気的に絶縁され、それぞれ異なる信
号源に接続されているものである。
板上に形成され、ソース，ドレイン領域間を電気的に接
続する擬似一次元導電チャネルを発生可能なチャネル部
と、上記基板上の、チャネル部の両側に形成され、上記
擬似一次元導電チャネルの発生，消失を制御するゲート
層を有するゲート部とを備え、上記チャネル部両側の各
ゲート部におけるゲート層が、ゲート部とチャネル部と
の間の空隙により電気的に絶縁され、それぞれ異なる信
号源に接続されているものである。
【００３８】この発明に係る半導体集積回路装置は、基
板上に形成され、ソース，ドレイン領域間を電気的に接
続する擬似一次元導電チャネルを発生可能なチャネル部
と、上記基板上の、チャネル部の両側に形成され、上記
擬似一次元導電チャネルの発生，消失を制御するゲート
層を有するゲート部とを備えたＩＰＧトランジスタを複
数搭載し、上記各ＩＰＧトランジスタのゲート層を、隣
接するゲート部間のチャネル部を跨いで接続するエアブ
リッジ配線を備えたものである。
板上に形成され、ソース，ドレイン領域間を電気的に接
続する擬似一次元導電チャネルを発生可能なチャネル部
と、上記基板上の、チャネル部の両側に形成され、上記
擬似一次元導電チャネルの発生，消失を制御するゲート
層を有するゲート部とを備えたＩＰＧトランジスタを複
数搭載し、上記各ＩＰＧトランジスタのゲート層を、隣
接するゲート部間のチャネル部を跨いで接続するエアブ
リッジ配線を備えたものである。
【００３９】この発明は上記半導体集積回路装置におい
て、上記各ＩＰＧトランジスタのチャネル部を、相互に
平行な複数の擬似一次元導電チャネルをその厚み方向に
配列して発生可能な構造とし、上記各ＩＰＧトランジス
タのゲート層を、上記ゲート部内に上記複数の擬似一次
元導電チャネルの各々に対応させて配置され、その上面
が対応する擬似一次元導電チャネルとほぼ一致する複数
の導電性薄膜から構成したものである。
て、上記各ＩＰＧトランジスタのチャネル部を、相互に
平行な複数の擬似一次元導電チャネルをその厚み方向に
配列して発生可能な構造とし、上記各ＩＰＧトランジス
タのゲート層を、上記ゲート部内に上記複数の擬似一次
元導電チャネルの各々に対応させて配置され、その上面
が対応する擬似一次元導電チャネルとほぼ一致する複数
の導電性薄膜から構成したものである。
【００４０】この発明に係る半導体集積回路装置は、基
板上に形成され、ソース，ドレイン領域間を電気的に接
続する擬似一次元導電チャネルを発生可能なチャネル部
と、上記基板上の、チャネル部の両側に形成され、上記
擬似一次元導電チャネルの発生，消失を制御するゲート
層を有するゲート部とを備えたＩＰＧトランジスタを複
数搭載し、上記基板を、これを貫通するよう形成された
コンタクトホール、及びその裏面側に形成された裏面配
線金属層を有する構造とし、上記各ＩＰＧトランジスタ
のゲート層を、上記コンタクトホールを介して裏面配線
金属層に接続したものである。
板上に形成され、ソース，ドレイン領域間を電気的に接
続する擬似一次元導電チャネルを発生可能なチャネル部
と、上記基板上の、チャネル部の両側に形成され、上記
擬似一次元導電チャネルの発生，消失を制御するゲート
層を有するゲート部とを備えたＩＰＧトランジスタを複
数搭載し、上記基板を、これを貫通するよう形成された
コンタクトホール、及びその裏面側に形成された裏面配
線金属層を有する構造とし、上記各ＩＰＧトランジスタ
のゲート層を、上記コンタクトホールを介して裏面配線
金属層に接続したものである。
【００４１】この発明に係るＩＰＧトランジスタの製造
方法は、基板上に所定間隔隔てて対向する一対の選択成
長用膜を形成する工程と、上記一対の選択成長用膜をマ
スクとする半導体層の選択成長により、上記基板上の、
両選択成長膜膜の内側に、ソース，ドレイン領域間を電
気的に接続する擬似一次元導電チャネルを発生可能なチ
ャネル部を形成すると同時に、上記基板上の両選択成長
用膜の外側に、上記擬似一次元導電チャネルの発生，消
失を制御するゲート層を有するゲート部を形成する工程
とを含むものである。
方法は、基板上に所定間隔隔てて対向する一対の選択成
長用膜を形成する工程と、上記一対の選択成長用膜をマ
スクとする半導体層の選択成長により、上記基板上の、
両選択成長膜膜の内側に、ソース，ドレイン領域間を電
気的に接続する擬似一次元導電チャネルを発生可能なチ
ャネル部を形成すると同時に、上記基板上の両選択成長
用膜の外側に、上記擬似一次元導電チャネルの発生，消
失を制御するゲート層を有するゲート部を形成する工程
とを含むものである。
【００４２】この発明は上記ＩＰＧトランジスタの製造
方法において、上記選択成長用膜を、ＧａＡｓ基板の
（１１１）面上に、上記擬似一次元導電チャネルの方向
である｛１１２｝方向に平行に形成した帯状パターンの
絶縁膜から構成したものである。
方法において、上記選択成長用膜を、ＧａＡｓ基板の
（１１１）面上に、上記擬似一次元導電チャネルの方向
である｛１１２｝方向に平行に形成した帯状パターンの
絶縁膜から構成したものである。
【００４３】
【作用】この発明においては、基板上に、擬似一次元導
電チャネルを発生可能なチャネル部を形成した後、該チ
ャネル部の側面上に自己整合的にサイドウォールを形成
し、上記基板上の、チャネル部及びサイドウォール以外
の部分にゲート部を形成するようにしたから、ドライエ
ッチング技術の制約を受けることなく、チャネルとゲー
トとの間にアスペクト比の高いギャップ溝を形成するこ
とができ、これにより相互コンダクタンスが高くゲート
容量が小さい素子性能の高いＩＰＧトランジスタを形成
することができる。
電チャネルを発生可能なチャネル部を形成した後、該チ
ャネル部の側面上に自己整合的にサイドウォールを形成
し、上記基板上の、チャネル部及びサイドウォール以外
の部分にゲート部を形成するようにしたから、ドライエ
ッチング技術の制約を受けることなく、チャネルとゲー
トとの間にアスペクト比の高いギャップ溝を形成するこ
とができ、これにより相互コンダクタンスが高くゲート
容量が小さい素子性能の高いＩＰＧトランジスタを形成
することができる。
【００４４】また上記チャネル部とゲート部とのギャッ
プが、上記チャネル部側壁面上に自己整合的に形成され
たサイドウォールにより規定されるため、上記ギャップ
を精密にしかも再現性良く制御でき、上記ＩＰＧトラン
ジスタの特性のバラツキを抑えることができる。
プが、上記チャネル部側壁面上に自己整合的に形成され
たサイドウォールにより規定されるため、上記ギャップ
を精密にしかも再現性良く制御でき、上記ＩＰＧトラン
ジスタの特性のバラツキを抑えることができる。
【００４５】本発明においては、トランジスタとして、
ゲート電圧の非印加状態で擬似一次元導電チャネルが発
生するようチャネル部の幅を設定したＤタイプＩＰＧト
ランジスタと、ゲート電圧の非印加状態で擬似一次元導
電チャネルがチャネル部側面部の表面空乏層により消失
した状態となるよう、上記チャネル部の幅を設定したＥ
タイプＩＰＧトランジスタとを搭載したので、上記トラ
ンジスタのタイプがそのチャネル幅によって決まること
となる。このため製造プロセスにおいて、半導体層をパ
ターニングするためのマスクパターンのパターン幅を変
えるだけで、異なる閾値電圧を持つトランジスタを集積
化することができ、例えばデジタル論理回路を搭載した
半導体集積回路装置を容易に製造することができる。
ゲート電圧の非印加状態で擬似一次元導電チャネルが発
生するようチャネル部の幅を設定したＤタイプＩＰＧト
ランジスタと、ゲート電圧の非印加状態で擬似一次元導
電チャネルがチャネル部側面部の表面空乏層により消失
した状態となるよう、上記チャネル部の幅を設定したＥ
タイプＩＰＧトランジスタとを搭載したので、上記トラ
ンジスタのタイプがそのチャネル幅によって決まること
となる。このため製造プロセスにおいて、半導体層をパ
ターニングするためのマスクパターンのパターン幅を変
えるだけで、異なる閾値電圧を持つトランジスタを集積
化することができ、例えばデジタル論理回路を搭載した
半導体集積回路装置を容易に製造することができる。
【００４６】この発明においては、チャネル部内での擬
似一次元導電チャネルの発生，消失を制御するゲート層
を、高濃度に不純物が導入された低抵抗半導体薄膜、あ
るいは低抵抗金属薄膜から構成したので、ゲート電極の
寄生抵抗を低減でき、これによりＩＰＧトランジスタの
高速性能を最大限に引き出すことができる。
似一次元導電チャネルの発生，消失を制御するゲート層
を、高濃度に不純物が導入された低抵抗半導体薄膜、あ
るいは低抵抗金属薄膜から構成したので、ゲート電極の
寄生抵抗を低減でき、これによりＩＰＧトランジスタの
高速性能を最大限に引き出すことができる。
【００４７】この発明においては、半導体基板上に、擬
似一次元導電チャネルを発生可能なチャネル部、及びそ
の上に該チャネル部より幅の広い第１の絶縁膜を形成
し、上記チャネル部をサイドエッチングし、第２の絶縁
膜をそのチャネル部側面部分がオーバハング形状となる
よう全面に形成した後、金属膜を下地のフラットな面上
にのみ選択的に形成し、その後上記チャネル部の両側に
形成したレジスト膜をマスクとして上記第２の絶縁膜を
チャネル部側面上部からエッチングし、上記チャネル部
上の金属膜をリフトオフするとともに、上記チャネル部
の両側にゲート部を形成するので、擬似一次元導電チャ
ネルを制御する金属ゲート層を有するゲート部をチャネ
ル部に対して自己整合的に近接させて配置することがで
きる。
似一次元導電チャネルを発生可能なチャネル部、及びそ
の上に該チャネル部より幅の広い第１の絶縁膜を形成
し、上記チャネル部をサイドエッチングし、第２の絶縁
膜をそのチャネル部側面部分がオーバハング形状となる
よう全面に形成した後、金属膜を下地のフラットな面上
にのみ選択的に形成し、その後上記チャネル部の両側に
形成したレジスト膜をマスクとして上記第２の絶縁膜を
チャネル部側面上部からエッチングし、上記チャネル部
上の金属膜をリフトオフするとともに、上記チャネル部
の両側にゲート部を形成するので、擬似一次元導電チャ
ネルを制御する金属ゲート層を有するゲート部をチャネ
ル部に対して自己整合的に近接させて配置することがで
きる。
【００４８】この発明においては、ＩＰＧトランジスタ
のチャネル部を、ソース，ドレイン領域間を電気的に接
続する擬似一次元導電チャネルを複数発生可能な構造と
したので、ＩＰＧトランジスタの動作電流を、通常の電
子回路で必要とされる程度に増大できる。
のチャネル部を、ソース，ドレイン領域間を電気的に接
続する擬似一次元導電チャネルを複数発生可能な構造と
したので、ＩＰＧトランジスタの動作電流を、通常の電
子回路で必要とされる程度に増大できる。
【００４９】この発明においては、上記ゲート電極層
を、上記ゲート部内に上記複数の擬似一次元導電チャネ
ルの各々に対応させて配置され、その上面が対応する擬
似一次元導電チャネルとほぼ一致する複数の導電性薄膜
から構成したので、各擬似一次元導電チャネルを制御性
の劣化を招くことなく、ＩＰＧトランジスタの動作電流
を、通常の電子回路で必要とされる程度に増大できる。
を、上記ゲート部内に上記複数の擬似一次元導電チャネ
ルの各々に対応させて配置され、その上面が対応する擬
似一次元導電チャネルとほぼ一致する複数の導電性薄膜
から構成したので、各擬似一次元導電チャネルを制御性
の劣化を招くことなく、ＩＰＧトランジスタの動作電流
を、通常の電子回路で必要とされる程度に増大できる。
【００５０】この発明においては、上記ゲート電極層
を、上記複数の擬似一次元導電チャネルの最下部のもの
から最上部のものに跨がるよう形成した１つの導電性膜
から構成したので、製造プロセスの増大を抑えつつ、Ｉ
ＰＧトランジスタの動作電流を、通常の電子回路で必要
とされる程度に増大できる構造を得ることができる。
を、上記複数の擬似一次元導電チャネルの最下部のもの
から最上部のものに跨がるよう形成した１つの導電性膜
から構成したので、製造プロセスの増大を抑えつつ、Ｉ
ＰＧトランジスタの動作電流を、通常の電子回路で必要
とされる程度に増大できる構造を得ることができる。
【００５１】この発明においては、擬似一次元導電チャ
ネルを発生可能なチャネル部の両側に形成され、上記擬
似一次元導電チャネルの発生，消失を制御するゲート層
を有するゲート部を備え、ゲート部とチャネル部との間
の空隙により電気的に絶縁された、上記チャネル部両側
の各ゲート部におけるゲート層にそれぞれ異なる信号源
を接続したので、各ゲート層間での信号漏れが生じにく
いデュアルゲートのトランジスタ素子によるミキサーを
実現することができる。
ネルを発生可能なチャネル部の両側に形成され、上記擬
似一次元導電チャネルの発生，消失を制御するゲート層
を有するゲート部を備え、ゲート部とチャネル部との間
の空隙により電気的に絶縁された、上記チャネル部両側
の各ゲート部におけるゲート層にそれぞれ異なる信号源
を接続したので、各ゲート層間での信号漏れが生じにく
いデュアルゲートのトランジスタ素子によるミキサーを
実現することができる。
【００５２】この発明においては、擬似一次元導電チャ
ネルを発生可能なチャネル部と、上記擬似一次元導電チ
ャネルの発生，消失を制御するゲート層を有するゲート
部とを備えたＩＰＧトランジスタを複数搭載し、上記各
ＩＰＧトランジスタのゲート層を、エアブリッジ配線に
より、あるいは基板裏面に形成した裏面配線金属及び基
板に形成したコンタクトホールにより一括接続したの
で、ＩＰＧトランジスタの動作電流を、通常の電子回路
で必要とされる程度に増大できる。
ネルを発生可能なチャネル部と、上記擬似一次元導電チ
ャネルの発生，消失を制御するゲート層を有するゲート
部とを備えたＩＰＧトランジスタを複数搭載し、上記各
ＩＰＧトランジスタのゲート層を、エアブリッジ配線に
より、あるいは基板裏面に形成した裏面配線金属及び基
板に形成したコンタクトホールにより一括接続したの
で、ＩＰＧトランジスタの動作電流を、通常の電子回路
で必要とされる程度に増大できる。
【００５３】この発明は上記半導体集積回路装置におい
て、上記各ＩＰＧトランジスタのチャネル部を、相互に
平行な複数の擬似一次元導電チャネルをその厚さ方向に
配列して発生可能な構造とし、上記各ＩＰＧトランジス
タのゲート層を、上記ゲート部内に上記複数の擬似一次
元導電チャネルの各々に対応させて配置され、その上面
が対応する擬似一次元導電チャネルとほぼ一致する複数
の導電性薄膜から構成したので、ＩＰＧトランジスタの
動作電流のさらなる増大を図ることができる。
て、上記各ＩＰＧトランジスタのチャネル部を、相互に
平行な複数の擬似一次元導電チャネルをその厚さ方向に
配列して発生可能な構造とし、上記各ＩＰＧトランジス
タのゲート層を、上記ゲート部内に上記複数の擬似一次
元導電チャネルの各々に対応させて配置され、その上面
が対応する擬似一次元導電チャネルとほぼ一致する複数
の導電性薄膜から構成したので、ＩＰＧトランジスタの
動作電流のさらなる増大を図ることができる。
【００５４】この発明においては、基板上に所定間隔隔
てて対向する一対の選択成長用膜を形成した後、上記一
対の選択成長用膜をマスクとする半導体層の選択成長に
より、上記基板上の、両選択成長膜膜の内側に、ソー
ス，ドレイン領域間を電気的に接続する擬似一次元導電
チャネルを発生可能なチャネル部を形成すると同時に、
上記基板上の両選択成長用膜の外側に、上記擬似一次元
導電チャネルの発生，消失を制御するゲート電極層を有
するゲート部を形成するようにしたので、ドライエッチ
ング技術の制約を受けることなく、チャネルとゲートと
の間にアスペクト比の高いギャップ溝を形成することが
でき、これにより相互コンダクタンスが高くゲート容量
が小さい素子性能の高いＩＰＧトランジスタを形成する
ことができる。
てて対向する一対の選択成長用膜を形成した後、上記一
対の選択成長用膜をマスクとする半導体層の選択成長に
より、上記基板上の、両選択成長膜膜の内側に、ソー
ス，ドレイン領域間を電気的に接続する擬似一次元導電
チャネルを発生可能なチャネル部を形成すると同時に、
上記基板上の両選択成長用膜の外側に、上記擬似一次元
導電チャネルの発生，消失を制御するゲート電極層を有
するゲート部を形成するようにしたので、ドライエッチ
ング技術の制約を受けることなく、チャネルとゲートと
の間にアスペクト比の高いギャップ溝を形成することが
でき、これにより相互コンダクタンスが高くゲート容量
が小さい素子性能の高いＩＰＧトランジスタを形成する
ことができる。
【００５５】
【実施例】実施例１．図１及び図２は本発明の第１の実
施例によるＩＰＧトランジスタの製造方法を説明するた
めの模式断面図であり、図１は上記製造方法により製造
されたＩＰＧトランジスタの断面構造を、図２は上記製
造方法の主要プロセスにおけるＩＰＧトランジスタの断
面構造を示している。図において、図２２及び図２４と
同一符号は従来のＩＰＧトランジスタ２００と同一のも
のを示し、１０１はＤタイプＩＰＧトランジスタで、こ
のトランジスタ１０１は、チャネル部４とゲート部５
ａ，５ｂとの間に位置するギャップ溝１３ａ，１３ｂ
を、チャネル部４の側面上に自己整合的に形成したサイ
ドウォール１２ａ，１２ｂを利用して形成したものであ
る。また２１ａ，２１ｂ及び２２ａ，２２ｂは、それぞ
れ上記チャネル部４の両側に上記サイドウォール１２
ａ，１２ｂにより該チャネル部４に対して位置決めして
形成されたｉ−ＧａＡｓゲート層、及びｎ−ＡｌＧａＡ
ｓゲート層であり、上記ｉ−ＧａＡｓゲート層２１ａ，
２１ｂの、ｎ−ＡｌＧａＡｓゲート層２２ａ，２２ｂと
の界面近傍部分には、２ＤＥＧ層７ａ，７ｂが形成され
ている。その他の構成は従来のＩＰＧトランジスタ２０
０と同一であり、例えば上記チャネル部４ではＧａＡｓ
チャネル層１４の、ｎ−ＡｌＧａＡｓチャネル層２４と
の界面近傍部分には、２ＤＥＧ層が空間的に制限された
Ｑ１Ｄチャネル（擬似一次元導電チャネル）６が形成さ
れている。
施例によるＩＰＧトランジスタの製造方法を説明するた
めの模式断面図であり、図１は上記製造方法により製造
されたＩＰＧトランジスタの断面構造を、図２は上記製
造方法の主要プロセスにおけるＩＰＧトランジスタの断
面構造を示している。図において、図２２及び図２４と
同一符号は従来のＩＰＧトランジスタ２００と同一のも
のを示し、１０１はＤタイプＩＰＧトランジスタで、こ
のトランジスタ１０１は、チャネル部４とゲート部５
ａ，５ｂとの間に位置するギャップ溝１３ａ，１３ｂ
を、チャネル部４の側面上に自己整合的に形成したサイ
ドウォール１２ａ，１２ｂを利用して形成したものであ
る。また２１ａ，２１ｂ及び２２ａ，２２ｂは、それぞ
れ上記チャネル部４の両側に上記サイドウォール１２
ａ，１２ｂにより該チャネル部４に対して位置決めして
形成されたｉ−ＧａＡｓゲート層、及びｎ−ＡｌＧａＡ
ｓゲート層であり、上記ｉ−ＧａＡｓゲート層２１ａ，
２１ｂの、ｎ−ＡｌＧａＡｓゲート層２２ａ，２２ｂと
の界面近傍部分には、２ＤＥＧ層７ａ，７ｂが形成され
ている。その他の構成は従来のＩＰＧトランジスタ２０
０と同一であり、例えば上記チャネル部４ではＧａＡｓ
チャネル層１４の、ｎ−ＡｌＧａＡｓチャネル層２４と
の界面近傍部分には、２ＤＥＧ層が空間的に制限された
Ｑ１Ｄチャネル（擬似一次元導電チャネル）６が形成さ
れている。
【００５６】次に製造方法について説明する。まず、従
来の方法と同様にして半絶縁性ＧａＡｓ基板１上にＳｉ
を高濃度にドーピングしたｎ形ＡｌＧａＡｓ層２をエピ
タキシャル成長した後（図２４(a) 参照）、上記ｎ形Ａ
ｌＧａＡｓ層２上に絶縁膜、例えばＳｉＮ膜１１を堆積
する（図２(a) ）。上記ＳｉＮ膜１１は厚さの薄いもの
でよいが、ここでは０．１μｍ程度にしている。なお実
際の製造プロセスでは、上記半絶縁性ＧａＡｓ基板１上
にｎ−ＡｌＧａＡｓ層２を形成する前に、図２３に示す
ように、不純物をドーピングしないｉ−ＧａＡｓバッフ
ァ層１ａ，ｉ−ＧａＡｓ活性層１ｂ及びｉ−ＡｌＧａＡ
ｓ層２ａ等を順次成長させるが、これらの半導体層は動
作の本質には無関係なので図２(a) では省略している。
来の方法と同様にして半絶縁性ＧａＡｓ基板１上にＳｉ
を高濃度にドーピングしたｎ形ＡｌＧａＡｓ層２をエピ
タキシャル成長した後（図２４(a) 参照）、上記ｎ形Ａ
ｌＧａＡｓ層２上に絶縁膜、例えばＳｉＮ膜１１を堆積
する（図２(a) ）。上記ＳｉＮ膜１１は厚さの薄いもの
でよいが、ここでは０．１μｍ程度にしている。なお実
際の製造プロセスでは、上記半絶縁性ＧａＡｓ基板１上
にｎ−ＡｌＧａＡｓ層２を形成する前に、図２３に示す
ように、不純物をドーピングしないｉ−ＧａＡｓバッフ
ァ層１ａ，ｉ−ＧａＡｓ活性層１ｂ及びｉ−ＡｌＧａＡ
ｓ層２ａ等を順次成長させるが、これらの半導体層は動
作の本質には無関係なので図２(a) では省略している。
【００５７】次に全面にレジスト膜を塗布し、これを通
常のフォトリソグラフィ技術により露光，現像して、チ
ャネル部４を形成するためのマスクパターンを有するレ
ジストマスク１０ａを形成する。この場合上記マクスパ
ターンの最小幅は０．５μｍ程度であり、このため上記
レジスト膜１０の露光に電子ビーム露光法を用いる必要
はなく、通常の光学露光方式が適用できる。
常のフォトリソグラフィ技術により露光，現像して、チ
ャネル部４を形成するためのマスクパターンを有するレ
ジストマスク１０ａを形成する。この場合上記マクスパ
ターンの最小幅は０．５μｍ程度であり、このため上記
レジスト膜１０の露光に電子ビーム露光法を用いる必要
はなく、通常の光学露光方式が適用できる。
【００５８】その後上記レジストマスク１０ａをマスク
として、最表面のＳｉＮ膜１１を通常のドライエッチン
グ技術によりエッチングし、引き続きエッチング深さが
少なくともＧａＡｓ基板１の表面部分に達するまでエッ
チングを行う。これによりＧａＡｓチャネル層１４及び
その上のｎ−ＡｌＧａＡｓチャネル層２４からなるチャ
ネル部を形成する（図２(b) ）。ここで上記ＳｉＮ膜１
１のエッチングには、ＣＦ4 とＯ2 等を含むエッチング
ガスを用い、またＡｌＧａＡｓ層２及びＧａＡｓ基板１
のエッチングには、チャネル部４の側面が基板表面に対
して垂直になるのが望ましいので、塩素系のガス、例え
ばＣＣｌ2 Ｆ2 等を含むエッチングガスを用いたＲＩＥ
等のドライエッチング技術を用いる。また上記エッチン
グの深さは、従来の製造方法のように制限はなく、所望
の深さに、例えば０．５μｍと深く設定できる。
として、最表面のＳｉＮ膜１１を通常のドライエッチン
グ技術によりエッチングし、引き続きエッチング深さが
少なくともＧａＡｓ基板１の表面部分に達するまでエッ
チングを行う。これによりＧａＡｓチャネル層１４及び
その上のｎ−ＡｌＧａＡｓチャネル層２４からなるチャ
ネル部を形成する（図２(b) ）。ここで上記ＳｉＮ膜１
１のエッチングには、ＣＦ4 とＯ2 等を含むエッチング
ガスを用い、またＡｌＧａＡｓ層２及びＧａＡｓ基板１
のエッチングには、チャネル部４の側面が基板表面に対
して垂直になるのが望ましいので、塩素系のガス、例え
ばＣＣｌ2 Ｆ2 等を含むエッチングガスを用いたＲＩＥ
等のドライエッチング技術を用いる。また上記エッチン
グの深さは、従来の製造方法のように制限はなく、所望
の深さに、例えば０．５μｍと深く設定できる。
【００５９】次いで、全面に絶縁膜、例えばＳｉＯ2 膜
１２をプラズマＣＶＤ法により堆積する（図２(c) ）。
このＳｉＯ2 膜１２は、堆積する厚さによって次工程で
形成するサイドウォール１２ａ，１２ｂの幅を制限で
き、ここでは上記ＳｉＯ2 膜１２の厚さを０．５μｍと
する。
１２をプラズマＣＶＤ法により堆積する（図２(c) ）。
このＳｉＯ2 膜１２は、堆積する厚さによって次工程で
形成するサイドウォール１２ａ，１２ｂの幅を制限で
き、ここでは上記ＳｉＯ2 膜１２の厚さを０．５μｍと
する。
【００６０】そして、例えばＲＩＥ法によってＳｉＯ2
膜１２に異方性エッチングを施して上記ＳｉＯ2 膜１２
をエッチバックする。これにより上記ＳｉＯ2 膜の一部
をチャネル部４の側面上にのみ残してサイドウォール１
２ａ，１２ｂが形成される（図２(d) ）。この時サイド
ウォール１２ａ，１２ｂの幅はせいぜい０．４μｍにな
る。
膜１２に異方性エッチングを施して上記ＳｉＯ2 膜１２
をエッチバックする。これにより上記ＳｉＯ2 膜の一部
をチャネル部４の側面上にのみ残してサイドウォール１
２ａ，１２ｂが形成される（図２(d) ）。この時サイド
ウォール１２ａ，１２ｂの幅はせいぜい０．４μｍにな
る。
【００６１】次に、ＭＯＣＶＤ（有機金属気相成長）法
等のエピタキシャル成長法を用いて、上記ＧａＡｓ基板
１の露出部分にのみＧａＡｓチャネル層１４と同一構成
のＧａＡｓ層２１ａ、２１ｂを成長し、続いて該各Ｇａ
Ａｓ層の上に上記ｎ−ＡｌＧａＡｓチャネル層２４と同
一構成のｎ−ＡｌＧａＡｓ層２２ａ，２２ｂを成長し、
これによりゲート部５ａ，５ｂを形成する（図２(e)
）。この状態では、上記ＧａＡｓゲート層２１ａ，２
１ｂの、ｎ−ＡｌＧａＡｓゲート層２２ａ，２２ｂとの
界面部分には、それぞれ２ＤＥＧ層７ａ，７ｂが形成さ
れている。
等のエピタキシャル成長法を用いて、上記ＧａＡｓ基板
１の露出部分にのみＧａＡｓチャネル層１４と同一構成
のＧａＡｓ層２１ａ、２１ｂを成長し、続いて該各Ｇａ
Ａｓ層の上に上記ｎ−ＡｌＧａＡｓチャネル層２４と同
一構成のｎ−ＡｌＧａＡｓ層２２ａ，２２ｂを成長し、
これによりゲート部５ａ，５ｂを形成する（図２(e)
）。この状態では、上記ＧａＡｓゲート層２１ａ，２
１ｂの、ｎ−ＡｌＧａＡｓゲート層２２ａ，２２ｂとの
界面部分には、それぞれ２ＤＥＧ層７ａ，７ｂが形成さ
れている。
【００６２】上記エピタキシャル成長法では、条件の最
適化によって図２(e) に示すように絶縁膜１１上には結
晶が成長しないようにすることが可能であり、また、成
長速度の制御は極めて精密に行うことができるため、ゲ
ート部５ａ，５ｂ内に形成される２ＤＥＧ層７ａ、７ｂ
が、チャネル部４の擬似一次元導電チャネル６と同一平
面内に位置するよう、上記ＧａＡｓゲート層２１ａ，２
１ｂを形成することは簡単である。
適化によって図２(e) に示すように絶縁膜１１上には結
晶が成長しないようにすることが可能であり、また、成
長速度の制御は極めて精密に行うことができるため、ゲ
ート部５ａ，５ｂ内に形成される２ＤＥＧ層７ａ、７ｂ
が、チャネル部４の擬似一次元導電チャネル６と同一平
面内に位置するよう、上記ＧａＡｓゲート層２１ａ，２
１ｂを形成することは簡単である。
【００６３】また、図２(a) では示していないが、上記
ＧａＡｓ基板１の露出部分にはｉ−ＧａＡｓバッファ層
１ａ（図２３参照）がエピタキシャル成長によりすでに
形成されており、このように一度プロセスを行った半導
体層上にエピタキシャル成長を実施することを一般に再
成長と呼び、再成長界面は抵抗率の高い高抵抗部位にな
りやすく、再成長層からその下側の既成長部へ電流を流
す必要のある、再成長層の利用において一般的である構
造のデバイスでは、問題となっているが、本実施例のＩ
ＰＧトランジスタ１０１では、逆に再成長界面が高抵抗
になった方が、ゲートのリーク電流を減少させることに
つながるので好都合である。
ＧａＡｓ基板１の露出部分にはｉ−ＧａＡｓバッファ層
１ａ（図２３参照）がエピタキシャル成長によりすでに
形成されており、このように一度プロセスを行った半導
体層上にエピタキシャル成長を実施することを一般に再
成長と呼び、再成長界面は抵抗率の高い高抵抗部位にな
りやすく、再成長層からその下側の既成長部へ電流を流
す必要のある、再成長層の利用において一般的である構
造のデバイスでは、問題となっているが、本実施例のＩ
ＰＧトランジスタ１０１では、逆に再成長界面が高抵抗
になった方が、ゲートのリーク電流を減少させることに
つながるので好都合である。
【００６４】最後に、サイドウォール１２ａ、１２ｂを
除去することによって、上記チャネル部４とゲート部５
ａ，５ｂとの間にギャップ溝１３ａ，１３ｂを形成し、
その後電極等の形成を行ってＩＰＧトランジスタ１０１
を完成する（図２(f) ）。なお、ここでは上記ＳｉＮ膜
１１を残しているが、これは必要であれば容易に除去で
きる。
除去することによって、上記チャネル部４とゲート部５
ａ，５ｂとの間にギャップ溝１３ａ，１３ｂを形成し、
その後電極等の形成を行ってＩＰＧトランジスタ１０１
を完成する（図２(f) ）。なお、ここでは上記ＳｉＮ膜
１１を残しているが、これは必要であれば容易に除去で
きる。
【００６５】このようにして製造されたＩＰＧトランジ
スタ１０１では、素子構造は従来のＩＰＧトランジスタ
２００と類似の構造をしているが、上述した本製造方法
ではチャネル部４とゲート部５ａ，５ｂの間隔をサイド
ウォール１２ａ，１２ｂの幅０．４μｍ程度以下に再現
性良く加工できると共に、ギャップ溝１３ａ、１３ｂの
深さを０．５μｍ以上の深いものにすることも容易であ
り、また目的によっては、例えば素子の信頼性等が重視
される場合はサイドウォール１２ａ，１２ｂは除去しな
いでおくこともできる。
スタ１０１では、素子構造は従来のＩＰＧトランジスタ
２００と類似の構造をしているが、上述した本製造方法
ではチャネル部４とゲート部５ａ，５ｂの間隔をサイド
ウォール１２ａ，１２ｂの幅０．４μｍ程度以下に再現
性良く加工できると共に、ギャップ溝１３ａ、１３ｂの
深さを０．５μｍ以上の深いものにすることも容易であ
り、また目的によっては、例えば素子の信頼性等が重視
される場合はサイドウォール１２ａ，１２ｂは除去しな
いでおくこともできる。
【００６６】このように本実施例では、ＧａＡｓ基板１
上で半導体層の積層及びパターニングを行ってチャネル
部４を形成し、その後該チャネル部４に近接させてゲー
ト部５ａ，５ｂを形成するようにしたので、ドライエッ
チング技術の制約を受けることなく、チャネル部４とゲ
ート部５ａ，５ｂとの間にアスペクト比の高いギャップ
溝１３ａ，１３ｂを形成することができ、素子の性能の
高いＩＰＧトランジスタ１０１を形成することができる
効果がある。
上で半導体層の積層及びパターニングを行ってチャネル
部４を形成し、その後該チャネル部４に近接させてゲー
ト部５ａ，５ｂを形成するようにしたので、ドライエッ
チング技術の制約を受けることなく、チャネル部４とゲ
ート部５ａ，５ｂとの間にアスペクト比の高いギャップ
溝１３ａ，１３ｂを形成することができ、素子の性能の
高いＩＰＧトランジスタ１０１を形成することができる
効果がある。
【００６７】また、ＩＰＧトランジスタのチャネル部４
に対するゲート部５ａ，５ｂの位置決めは、上記チャネ
ル部４の側面上に自己整合的に形成したサイドウォール
１２ａ，１２ｂによりなされるため、ゲート部５ａ，５
ｂを形成するためのフォトリソグラフィ処理が不要であ
り、現実にはゲート部５ａ，５ｂの形成後に金属電極を
形成する際のフォトリソグラフィ処理を含めても、２回
のフォトリソグラフィ処理によりＩＰＧトランジスタを
製造することができるという効果がある。
に対するゲート部５ａ，５ｂの位置決めは、上記チャネ
ル部４の側面上に自己整合的に形成したサイドウォール
１２ａ，１２ｂによりなされるため、ゲート部５ａ，５
ｂを形成するためのフォトリソグラフィ処理が不要であ
り、現実にはゲート部５ａ，５ｂの形成後に金属電極を
形成する際のフォトリソグラフィ処理を含めても、２回
のフォトリソグラフィ処理によりＩＰＧトランジスタを
製造することができるという効果がある。
【００６８】さらに、上記チャネル部４とゲート部５
ａ，５ｂとのギャップを、チャネル部４の側面上に形成
したサイドウォール１２ａ，１２ｂにより規定するよう
にしたので、上記ギャップを非常に狭くすることがで
き、しかもその間隔を精密にかつ再現性良く制御でき、
これにより特に相互コンダクタンスｇｍの向上を図った
高性能のＩＰＧトランジスタを安定して得ることができ
る効果もある。
ａ，５ｂとのギャップを、チャネル部４の側面上に形成
したサイドウォール１２ａ，１２ｂにより規定するよう
にしたので、上記ギャップを非常に狭くすることがで
き、しかもその間隔を精密にかつ再現性良く制御でき、
これにより特に相互コンダクタンスｇｍの向上を図った
高性能のＩＰＧトランジスタを安定して得ることができ
る効果もある。
【００６９】なお、本実施例によるＩＰＧトランジスタ
の製造方法は、同一ウエハ上に複数個のＩＰＣトランジ
スタを集積する場合にも適用でき、この場合も上記と同
様の効果を奏する。
の製造方法は、同一ウエハ上に複数個のＩＰＣトランジ
スタを集積する場合にも適用でき、この場合も上記と同
様の効果を奏する。
【００７０】また、本実施例ではチャネル部４のヘテロ
接合界面は、ＡｌＧａＡｓ／ＧａＡｓによるものである
が、これは他の半導体層の組合せでもよく、例えばＡｌ
ＧａＡｓ／ＩｎＧａＡｓ、ＩｎＡｌＡｓ／ＩｎＧａＡｓ
などの組み合わせでもよいことはいうまでもなく、この
ことは本発明の他の実施例においても同様である。
接合界面は、ＡｌＧａＡｓ／ＧａＡｓによるものである
が、これは他の半導体層の組合せでもよく、例えばＡｌ
ＧａＡｓ／ＩｎＧａＡｓ、ＩｎＡｌＡｓ／ＩｎＧａＡｓ
などの組み合わせでもよいことはいうまでもなく、この
ことは本発明の他の実施例においても同様である。
【００７１】実施例２．図３は、本発明の第２の実施例
による半導体集積回路装置の構成を説明するための図で
あり、図３(a) 及び図３(b) はそれぞれ上記半導体集積
回路装置に搭載されるＤタイプＩＰＧトランジスタ、及
びＥタイプＩＰＧトランジスタの断面構造を概念的に示
している。図において、図１と同一符号は第１実施例と
同一のものを示し、１０２ａはチャネル部４ａの幅Ｗcd
を、ゲート部５ａ，５ｂにゲート電圧を印加していない
状態（ゲート電圧０Ｖ）で上記チャネル部４ａ内に擬似
一次元チャネル６が形成されるよう設定したＤタイプＩ
ＰＧトランジスタ、１０２ｂはチャネル部４ｂの幅Ｗce
を、ゲート部５ａ，５ｂにゲート電圧を印加していない
状態で上記擬似一次元導電チャネル６がチャネル部側面
部の表面空乏層により消失した状態となるよう設定した
ＥタイプＩＰＧトランジスタであり、本半導体集積回路
装置は上記各タイプの複数のＩＰＧトランジスタから構
成された論理回路を搭載したものである。
による半導体集積回路装置の構成を説明するための図で
あり、図３(a) 及び図３(b) はそれぞれ上記半導体集積
回路装置に搭載されるＤタイプＩＰＧトランジスタ、及
びＥタイプＩＰＧトランジスタの断面構造を概念的に示
している。図において、図１と同一符号は第１実施例と
同一のものを示し、１０２ａはチャネル部４ａの幅Ｗcd
を、ゲート部５ａ，５ｂにゲート電圧を印加していない
状態（ゲート電圧０Ｖ）で上記チャネル部４ａ内に擬似
一次元チャネル６が形成されるよう設定したＤタイプＩ
ＰＧトランジスタ、１０２ｂはチャネル部４ｂの幅Ｗce
を、ゲート部５ａ，５ｂにゲート電圧を印加していない
状態で上記擬似一次元導電チャネル６がチャネル部側面
部の表面空乏層により消失した状態となるよう設定した
ＥタイプＩＰＧトランジスタであり、本半導体集積回路
装置は上記各タイプの複数のＩＰＧトランジスタから構
成された論理回路を搭載したものである。
【００７２】ここで、擬似一次元導電チャネル６の幅Ｗ
Q1D は、チャネル部４の幅Ｗcdあるいは幅Ｗceからチャ
ネル部の両側面から延びる表面空乏層の厚さＴd （約
０．２μｍ）を引いた幅となるので、両側面の表面空乏
層厚２Ｔd が上記チャネル部の幅以下であるとき、ＩＰ
ＧトランジスタはＤタイプ、以上であるときＥタイプと
なることが分かる。
Q1D は、チャネル部４の幅Ｗcdあるいは幅Ｗceからチャ
ネル部の両側面から延びる表面空乏層の厚さＴd （約
０．２μｍ）を引いた幅となるので、両側面の表面空乏
層厚２Ｔd が上記チャネル部の幅以下であるとき、ＩＰ
ＧトランジスタはＤタイプ、以上であるときＥタイプと
なることが分かる。
【００７３】図４は上記半導体集積回路装置に搭載され
る論理回路の一例を示しており、図４(a) はその論理構
成を、図４(b) はその具体的な回路構成を示している。
図中１２０は、２つの入力端子ＮＩ1 ，ＮＩ2 を有する
ＤＣＦＬ（Direct Coupled FET Logic) 回路形式の２入
力ＮＯＲ回路で、電源と出力端子ＯＵＴとの間に接続さ
れたＤタイプＩＰＧトランジスタＱ１と、出力端子ＯＵ
Ｔと接地との間に並列に接続されたＥタイプＩＰＧトラ
ンジスタＱ21，Ｑ22とから構成されている。
る論理回路の一例を示しており、図４(a) はその論理構
成を、図４(b) はその具体的な回路構成を示している。
図中１２０は、２つの入力端子ＮＩ1 ，ＮＩ2 を有する
ＤＣＦＬ（Direct Coupled FET Logic) 回路形式の２入
力ＮＯＲ回路で、電源と出力端子ＯＵＴとの間に接続さ
れたＤタイプＩＰＧトランジスタＱ１と、出力端子ＯＵ
Ｔと接地との間に並列に接続されたＥタイプＩＰＧトラ
ンジスタＱ21，Ｑ22とから構成されている。
【００７４】次に作用効果について説明する。通常はデ
ジタル回路を構成する場合、二種類以上の閾値電圧を有
する能動素子が必要とされる。ここで閾値電圧とは、能
動素子の制御端子（例えばゲート）に印加する電圧の、
チャネル電流の遮断及び導通の境界となるレベルであ
り、通常、Ｅ／Ｄ型ＤＣＦＬと呼ばれる回路は、ゲート
電圧０Ｖの時に電流が流れないＥモード素子と、ゲート
電圧０Ｖの時に電流が流れるＤモード素子によって構成
されており、それぞれの素子の閾値電圧は正及び負の値
である。このように閾値電圧が異なる各能動素子を同一
基板上に形成することは回路構成の自由度を増す上で不
可欠である。
ジタル回路を構成する場合、二種類以上の閾値電圧を有
する能動素子が必要とされる。ここで閾値電圧とは、能
動素子の制御端子（例えばゲート）に印加する電圧の、
チャネル電流の遮断及び導通の境界となるレベルであ
り、通常、Ｅ／Ｄ型ＤＣＦＬと呼ばれる回路は、ゲート
電圧０Ｖの時に電流が流れないＥモード素子と、ゲート
電圧０Ｖの時に電流が流れるＤモード素子によって構成
されており、それぞれの素子の閾値電圧は正及び負の値
である。このように閾値電圧が異なる各能動素子を同一
基板上に形成することは回路構成の自由度を増す上で不
可欠である。
【００７５】ところで、従来のＭＥＳＦＥＴやＨＥＭＴ
等では、上記閾値電圧の設定を、チャネル部分の半導体
層の濃度、あるいはチャネル部分の半導体層の厚さによ
り行っており、このため異なる閾値をもつ素子を複数同
一基板上に形成するためには、製造プロセスにおける各
種の工夫が必要であった。
等では、上記閾値電圧の設定を、チャネル部分の半導体
層の濃度、あるいはチャネル部分の半導体層の厚さによ
り行っており、このため異なる閾値をもつ素子を複数同
一基板上に形成するためには、製造プロセスにおける各
種の工夫が必要であった。
【００７６】例えば、チャネル部分の半導体層の濃度に
より閾値電圧を設定する方法では、Ｅ形タイプの素子形
成領域と、Ｄ形タイプの素子形成領域とでは、チャネル
部分に注入する不純物の濃度を変える必要があり、各領
域への不純物の注入は、その他の領域にマスク層を形成
した状態で、各領域毎に行う等の工夫が必要となるが、
この方法では不純物の注入を各タイプの素子領域毎に分
けて別工程で行う必要があり、しかもその際、その他の
タイプの素子領域にはマスク層を形成しておく必要があ
るため、マスク層の形成工程も必要となり、製造プロセ
スにおける工程数が多くなる。
より閾値電圧を設定する方法では、Ｅ形タイプの素子形
成領域と、Ｄ形タイプの素子形成領域とでは、チャネル
部分に注入する不純物の濃度を変える必要があり、各領
域への不純物の注入は、その他の領域にマスク層を形成
した状態で、各領域毎に行う等の工夫が必要となるが、
この方法では不純物の注入を各タイプの素子領域毎に分
けて別工程で行う必要があり、しかもその際、その他の
タイプの素子領域にはマスク層を形成しておく必要があ
るため、マスク層の形成工程も必要となり、製造プロセ
スにおける工程数が多くなる。
【００７７】また、チャネル部分の半導体層の膜厚によ
り閾値電圧を設定する方法として、図５(a) に示すよう
に二次元電子ガス層が形成されるｉ−ＧａＡｓ層上のｎ
−ＡｌＧａＡｓ層の膜厚を調整する方法がある。この方
法では半絶縁性ＧａＡｓ基板３１上に順次所定厚さのｉ
−ＧａＡｓ層３２及びｎ−ＡｌＧａＡｓ層を形成した
後、該ｎ−ＡｌＧａＡｓ層をパターニングして、Ｄタイ
プ及びＥタイプの各素子形成領域２００ａ，２００ｂに
それぞれ同一厚さのｎ−ＡｌＧａＡｓ層３３ａ，３３ｂ
を形成し、さらにＤ形モードの素子形成領域２００ａの
ｎ−ＡｌＧａＡｓ層３３ａ上に選択的にｎ−ＡｌＧａＡ
ｓ層３４を追加形成する。
り閾値電圧を設定する方法として、図５(a) に示すよう
に二次元電子ガス層が形成されるｉ−ＧａＡｓ層上のｎ
−ＡｌＧａＡｓ層の膜厚を調整する方法がある。この方
法では半絶縁性ＧａＡｓ基板３１上に順次所定厚さのｉ
−ＧａＡｓ層３２及びｎ−ＡｌＧａＡｓ層を形成した
後、該ｎ−ＡｌＧａＡｓ層をパターニングして、Ｄタイ
プ及びＥタイプの各素子形成領域２００ａ，２００ｂに
それぞれ同一厚さのｎ−ＡｌＧａＡｓ層３３ａ，３３ｂ
を形成し、さらにＤ形モードの素子形成領域２００ａの
ｎ−ＡｌＧａＡｓ層３３ａ上に選択的にｎ−ＡｌＧａＡ
ｓ層３４を追加形成する。
【００７８】この場合上記Ｄタイプの素子形成領域２０
０ａでは、ｎ−ＡｌＧａＡｓ層の層厚Ｗ1 （図６(a) ）
が厚いため、この領域でのバンド構造は図６(a) に示す
ように、ｉ−ＧａＡｓ層３２の、ｎ−ＡｌＧａＡｓ層３
３ａとの界面部分には二次元電子ガス層３７が形成され
るものとなるが、Ｅ形モードの素子形成領域２００ｂで
は、ｎ−ＡｌＧａＡｓ層の層厚Ｗ2 （図６(b) ）が薄い
ため、この領域でのバンド構造は図６(b) に示すように
ｉ−ＧａＡｓ層３２の電子のポテンシャルレベルが浮き
上がった状態となり、ｉ−ＧａＡｓ層３２の、ｎ−Ａｌ
ＧａＡｓ層３３ｂとの界面部分には二次元電子ガス層が
形成されない。従って、ＡｌＧａＡｓ層の厚さを変える
ことにより、Ｄタイプ素子とＥタイプ素子とを同一基板
上に形成することができる。
０ａでは、ｎ−ＡｌＧａＡｓ層の層厚Ｗ1 （図６(a) ）
が厚いため、この領域でのバンド構造は図６(a) に示す
ように、ｉ−ＧａＡｓ層３２の、ｎ−ＡｌＧａＡｓ層３
３ａとの界面部分には二次元電子ガス層３７が形成され
るものとなるが、Ｅ形モードの素子形成領域２００ｂで
は、ｎ−ＡｌＧａＡｓ層の層厚Ｗ2 （図６(b) ）が薄い
ため、この領域でのバンド構造は図６(b) に示すように
ｉ−ＧａＡｓ層３２の電子のポテンシャルレベルが浮き
上がった状態となり、ｉ−ＧａＡｓ層３２の、ｎ−Ａｌ
ＧａＡｓ層３３ｂとの界面部分には二次元電子ガス層が
形成されない。従って、ＡｌＧａＡｓ層の厚さを変える
ことにより、Ｄタイプ素子とＥタイプ素子とを同一基板
上に形成することができる。
【００７９】また、図５(a) のようにｎ−ＡｌＧａＡｓ
層の膜厚を調整する代わりに、例えば図５(b) に示すよ
うに、Ｄ形タイプの素子形成領域２００ａには、上記ｎ
−ＡｌＧａＡｓ層上に厚いｎ−ＧａＡｓ層３６ａを、ま
たＥ形タイプの素子形成領域２００ｂには、上記ｎ−Ａ
ｌＧａＡｓ層上に薄いｎ−ＧａＡｓ層３６ｂを形成して
もよい。
層の膜厚を調整する代わりに、例えば図５(b) に示すよ
うに、Ｄ形タイプの素子形成領域２００ａには、上記ｎ
−ＡｌＧａＡｓ層上に厚いｎ−ＧａＡｓ層３６ａを、ま
たＥ形タイプの素子形成領域２００ｂには、上記ｎ−Ａ
ｌＧａＡｓ層上に薄いｎ−ＧａＡｓ層３６ｂを形成して
もよい。
【００８０】ところが図５に示すように半導体層の膜厚
により閾値電圧を設定する方法でも、ＡｌＧａＡｓ層や
ＧａＡｓ層の厚みを、Ｄタイプ素子領域２００ａとＥタ
イプ素子領域２００ｂとで変えるために、これらの領域
に選択的にエッチング処理を施したり、選択的にエピタ
キシャル成長処理を行ったりする必要があり、これらの
処理を選択的に行うためのマスクを形成する工程等が必
要となり、製造プロセスにおける工程数が多くなる。
により閾値電圧を設定する方法でも、ＡｌＧａＡｓ層や
ＧａＡｓ層の厚みを、Ｄタイプ素子領域２００ａとＥタ
イプ素子領域２００ｂとで変えるために、これらの領域
に選択的にエッチング処理を施したり、選択的にエピタ
キシャル成長処理を行ったりする必要があり、これらの
処理を選択的に行うためのマスクを形成する工程等が必
要となり、製造プロセスにおける工程数が多くなる。
【００８１】これに対し、第２の実施例の半導体集積回
路装置では、閾値電圧をチャネル部４の幅により設定し
たＤタイプＩＰＧトランジスタ１０２ａと、ＥタイプＩ
ＰＧトランジスタ１０２ｂとを用いているため、チャネ
ル部４の幅を規定するマスクパターンの寸法を、各トラ
ンジスタの形成領域で適宜設定するだけで、これら閾値
電圧の異なるＩＰＧトランジスタを同時に形成すること
ができる。
路装置では、閾値電圧をチャネル部４の幅により設定し
たＤタイプＩＰＧトランジスタ１０２ａと、ＥタイプＩ
ＰＧトランジスタ１０２ｂとを用いているため、チャネ
ル部４の幅を規定するマスクパターンの寸法を、各トラ
ンジスタの形成領域で適宜設定するだけで、これら閾値
電圧の異なるＩＰＧトランジスタを同時に形成すること
ができる。
【００８２】すなわち、図２(a) に示すように半絶縁性
ＧａＡｓ基板１上にｎ形ＡｌＧａＡｓ層２をエピタキシ
ャル成長し、その上にＳｉＮ膜１１を堆積した後、レジ
スト膜１０のパターニングを、ＤタイプＩＰＧトランジ
スタの形成領域では、チャネル部の幅が、ゲート電圧が
０Ｖの状態で擬似一次元チャネル６が形成される幅とな
り、ＥタイプＩＰＧトランジスタの形成領域では、チャ
ネル部の幅が、ゲート電圧が０Ｖの状態で擬似一次元導
電チャネルがチャネル部側面部の表面空乏層により消失
する幅となるよう行う。
ＧａＡｓ基板１上にｎ形ＡｌＧａＡｓ層２をエピタキシ
ャル成長し、その上にＳｉＮ膜１１を堆積した後、レジ
スト膜１０のパターニングを、ＤタイプＩＰＧトランジ
スタの形成領域では、チャネル部の幅が、ゲート電圧が
０Ｖの状態で擬似一次元チャネル６が形成される幅とな
り、ＥタイプＩＰＧトランジスタの形成領域では、チャ
ネル部の幅が、ゲート電圧が０Ｖの状態で擬似一次元導
電チャネルがチャネル部側面部の表面空乏層により消失
する幅となるよう行う。
【００８３】その後は上記図２(b) 〜図２(d) に示すよ
うな所定の処理を行うことにより、ＤタイプのＩＰＧト
ランジスタとＥタイプのＩＰＧトランジスタとを複数搭
載した半導体集積回路装置を製造することができる。
うな所定の処理を行うことにより、ＤタイプのＩＰＧト
ランジスタとＥタイプのＩＰＧトランジスタとを複数搭
載した半導体集積回路装置を製造することができる。
【００８４】本実施例の製造方法では、各タイプのＩＰ
Ｇトランジスタの形成領域毎に別々に選択的な処理を施
す必要がなく、またこのような選択的な処理を施すため
のマスクの形成も不要となり、例えばＥ／Ｄ形論理回路
を搭載した半導体集積回路装置を少ない工程で容易に製
造することができる効果がある。
Ｇトランジスタの形成領域毎に別々に選択的な処理を施
す必要がなく、またこのような選択的な処理を施すため
のマスクの形成も不要となり、例えばＥ／Ｄ形論理回路
を搭載した半導体集積回路装置を少ない工程で容易に製
造することができる効果がある。
【００８５】実施例３．図７はこの発明の第３の実施例
によるＩＰＧトランジスタの構造を示す断面図、図８
(a) 〜図８(f) は上記ＩＰＧトランジスタの製造方法を
工程順に説明するための断面模式図である。図におい
て、１０３は本実施例のＩＰＧトランジスタで、このＩ
ＰＧトランジスタ１０３では、そのゲート部５ａ3 ，５
ｂ3 は、上記ｉ−ＧａＡｓゲート層２１ａ，２１ｂと、
その上に形成され、チャネル部４の擬似一次元導電チャ
ネル６を制御する低抵抗ｎ−ＩｎＧａＡｓゲート層２３
ａ，２３ｂとから構成されており、その他の構成は図１
に示す第１実施例のＩＰＧトランジスタ１０１と同一で
ある。
によるＩＰＧトランジスタの構造を示す断面図、図８
(a) 〜図８(f) は上記ＩＰＧトランジスタの製造方法を
工程順に説明するための断面模式図である。図におい
て、１０３は本実施例のＩＰＧトランジスタで、このＩ
ＰＧトランジスタ１０３では、そのゲート部５ａ3 ，５
ｂ3 は、上記ｉ−ＧａＡｓゲート層２１ａ，２１ｂと、
その上に形成され、チャネル部４の擬似一次元導電チャ
ネル６を制御する低抵抗ｎ−ＩｎＧａＡｓゲート層２３
ａ，２３ｂとから構成されており、その他の構成は図１
に示す第１実施例のＩＰＧトランジスタ１０１と同一で
ある。
【００８６】ここで上記低抵抗ｎ−ＩｎＧａＡｓゲート
層２３ａ，２３ｂは、不純物であるＳｉの濃度が１０18
cm-3台、厚さが１０００オングストロームとなってお
り、その上面が上記チャネル部４の擬似一次元導電チャ
ネル６と同一面内に位置するよう配置されている。
層２３ａ，２３ｂは、不純物であるＳｉの濃度が１０18
cm-3台、厚さが１０００オングストロームとなってお
り、その上面が上記チャネル部４の擬似一次元導電チャ
ネル６と同一面内に位置するよう配置されている。
【００８７】次に製造方法について説明する。図２に示
す第１実施例のＩＰＧトランジスタの製造方法と同様に
して、チャネル部４を形成し、その両側にサイドウォー
ル１２ａ，１２ｂを形成する（図８(a) 〜図８(d) ）。
す第１実施例のＩＰＧトランジスタの製造方法と同様に
して、チャネル部４を形成し、その両側にサイドウォー
ル１２ａ，１２ｂを形成する（図８(a) 〜図８(d) ）。
【００８８】次に、ＭＯＣＶＤ法等のエピタキシャル成
長法を用いて、ＧａＡｓ基板１の露出部分にｉ−ＧａＡ
ｓ層２１ａ，２１ｂを、チャネル部４の擬似一次元導電
チャネル６の高さ位置を越えない程度の所定厚さに成長
し、続いてその上に例えばＳｉを３×１０19ｃｍ-2の高
濃度にドーピングしたＩｎＧａＡｓ層を所定厚さに成長
して、上記擬似一次元導電チャネル６と対向する低抵抗
ｎ−ＩｎＧａＡｓゲート層２３ａ，２３ｂを形成する。
この時上記ＩｎＧａＡｓ層の厚さを例えば２０ｎｍとす
ると、シート抵抗がおよそ１００Ω程度のゲート層２３
ａ，２３ｂが実現できる（図８(e) ）。
長法を用いて、ＧａＡｓ基板１の露出部分にｉ−ＧａＡ
ｓ層２１ａ，２１ｂを、チャネル部４の擬似一次元導電
チャネル６の高さ位置を越えない程度の所定厚さに成長
し、続いてその上に例えばＳｉを３×１０19ｃｍ-2の高
濃度にドーピングしたＩｎＧａＡｓ層を所定厚さに成長
して、上記擬似一次元導電チャネル６と対向する低抵抗
ｎ−ＩｎＧａＡｓゲート層２３ａ，２３ｂを形成する。
この時上記ＩｎＧａＡｓ層の厚さを例えば２０ｎｍとす
ると、シート抵抗がおよそ１００Ω程度のゲート層２３
ａ，２３ｂが実現できる（図８(e) ）。
【００８９】なお、ここでは図示していないが、表面空
乏層の影響を回避するためにｎ−ＩｎＧａＡｓ層２３
ａ，２３ｂ上に例えばＧａＡｓ層等を続けて形成するこ
とも可能である。本エピタキシャル成長法では、公知の
技術により条件の最適化によって図に示すごとく絶縁膜
の上には結晶が成長しないようにすることが可能であ
る。また、ＭＯＣＶＤ法では成長速度の制御は極めて精
密に行えるので、低抵抗ｎ−ＩｎＧａＡｓ層２３ａ，２
３ｂをその上面がチャネル部４の擬似一次元導電チャネ
ル６とほぼ同一平面内に位置するよう形成することはた
やすい。
乏層の影響を回避するためにｎ−ＩｎＧａＡｓ層２３
ａ，２３ｂ上に例えばＧａＡｓ層等を続けて形成するこ
とも可能である。本エピタキシャル成長法では、公知の
技術により条件の最適化によって図に示すごとく絶縁膜
の上には結晶が成長しないようにすることが可能であ
る。また、ＭＯＣＶＤ法では成長速度の制御は極めて精
密に行えるので、低抵抗ｎ−ＩｎＧａＡｓ層２３ａ，２
３ｂをその上面がチャネル部４の擬似一次元導電チャネ
ル６とほぼ同一平面内に位置するよう形成することはた
やすい。
【００９０】その後は上記第１実施例と同様、サイドウ
ォール１２ａ，１２ｂを除去することによって、上記チ
ャネル部４とゲート部５ａ3 ，５ｂ3 との間にギャップ
溝１３ａ，１３ｂを形成し、その後電極等の形成を行っ
てＩＰＧトランジスタ１０３を完成する（図８(f) ）。
ォール１２ａ，１２ｂを除去することによって、上記チ
ャネル部４とゲート部５ａ3 ，５ｂ3 との間にギャップ
溝１３ａ，１３ｂを形成し、その後電極等の形成を行っ
てＩＰＧトランジスタ１０３を完成する（図８(f) ）。
【００９１】このように本実施例では、チャネル部４内
での擬似一次元導電チャネル６の発生，消失を制御する
ゲート層２３ａ，２３ｂを、高濃度に不純物が導入され
た低抵抗半導体薄膜から構成したので、ゲート電極の寄
生抵抗を低減でき、これによりＩＰＧトランジスタの高
速性能を最大限に引き出すことができる効果がある。
での擬似一次元導電チャネル６の発生，消失を制御する
ゲート層２３ａ，２３ｂを、高濃度に不純物が導入され
た低抵抗半導体薄膜から構成したので、ゲート電極の寄
生抵抗を低減でき、これによりＩＰＧトランジスタの高
速性能を最大限に引き出すことができる効果がある。
【００９２】実施例４．図９はこの発明の第４の実施例
によるＩＰＧトランジスタの構造を示す断面図、図１０
(a) 〜(h) はこのＩＰＧトランジスタの製造方法を説明
するための断面図である。図において、１０４は本実施
例のＩＰＧトランジスタで、このＩＰＧトランジスタ１
０４では、ゲート部５ａ4 ，５ｂ4 はＳｉＯ2 ゲート層
４１ａ，４１ｂととその上に形成された低抵抗金属ゲー
ト層４３ａ，４３ｂとから構成されており、その他の構
成は図１に示す第１実施例のＩＰＧトランジスタ１０１
と同一である。
によるＩＰＧトランジスタの構造を示す断面図、図１０
(a) 〜(h) はこのＩＰＧトランジスタの製造方法を説明
するための断面図である。図において、１０４は本実施
例のＩＰＧトランジスタで、このＩＰＧトランジスタ１
０４では、ゲート部５ａ4 ，５ｂ4 はＳｉＯ2 ゲート層
４１ａ，４１ｂととその上に形成された低抵抗金属ゲー
ト層４３ａ，４３ｂとから構成されており、その他の構
成は図１に示す第１実施例のＩＰＧトランジスタ１０１
と同一である。
【００９３】ここで上記低抵抗金属ゲート層４３ａ，４
３ｂは、真空蒸着法等の異方性堆積法により形成した厚
さが２０nmのＡｕ層からなり、上記ＳｉＯ2 ゲート層４
１ａ，４１ｂは、上記低抵抗金属ゲート層がチャネル部
４の擬似一次元導電チャネル６と対向するよう０．５μ
ｍ程度の厚さに形成されている。
３ｂは、真空蒸着法等の異方性堆積法により形成した厚
さが２０nmのＡｕ層からなり、上記ＳｉＯ2 ゲート層４
１ａ，４１ｂは、上記低抵抗金属ゲート層がチャネル部
４の擬似一次元導電チャネル６と対向するよう０．５μ
ｍ程度の厚さに形成されている。
【００９４】次に製造方法について説明する。まず上記
第１実施例と同様にしてＧａＡｓ基板１上にｎ−ＡｌＧ
ａＡｓ層２を形成し、さらにその上にＳｉＮ膜を例えば
厚さ０．２μｍ程度に堆積する（図１０(a) ）。
第１実施例と同様にしてＧａＡｓ基板１上にｎ−ＡｌＧ
ａＡｓ層２を形成し、さらにその上にＳｉＮ膜を例えば
厚さ０．２μｍ程度に堆積する（図１０(a) ）。
【００９５】次に、チャネル部を形成するためのレジス
トマスク１０ａを通常のフォトリソグラフィ技術で形成
する。この時上記レジストマスク１０ａのパターンの幅
を仮に０．７μｍ程度にすると、電子ビーム露光法を用
いずとも、通常の光学露光方式を適用できる。その後上
記レジストマスク１０ａをマスクとして、まず表面のＳ
ｉＮ膜１１を通常のドライエッチング技術により上記マ
スクパターンと同一寸法にエッチングし、引き続きエッ
チング深さが少なくともＧａＡｓ基板１に達するまでに
エッチング処理を行って、ｎ−ＡｌＧａＡｓチャネル層
２４及びｉ−ＧａＡｓチャネル層１４を形成する。この
場合、チャネル部４の側壁は垂直になるのが望ましいの
で、塩素系のガスを用いたＲＩＥ等のドライエッチング
技術を用いる。さらに、後の工程のためにチャネル層１
４，２４を上記レジストマスク１０ａのパターン幅より
も細くなるように、例えば両側部を０．１μｍずつサイ
ドエッチングする（図１０(b) ）。
トマスク１０ａを通常のフォトリソグラフィ技術で形成
する。この時上記レジストマスク１０ａのパターンの幅
を仮に０．７μｍ程度にすると、電子ビーム露光法を用
いずとも、通常の光学露光方式を適用できる。その後上
記レジストマスク１０ａをマスクとして、まず表面のＳ
ｉＮ膜１１を通常のドライエッチング技術により上記マ
スクパターンと同一寸法にエッチングし、引き続きエッ
チング深さが少なくともＧａＡｓ基板１に達するまでに
エッチング処理を行って、ｎ−ＡｌＧａＡｓチャネル層
２４及びｉ−ＧａＡｓチャネル層１４を形成する。この
場合、チャネル部４の側壁は垂直になるのが望ましいの
で、塩素系のガスを用いたＲＩＥ等のドライエッチング
技術を用いる。さらに、後の工程のためにチャネル層１
４，２４を上記レジストマスク１０ａのパターン幅より
も細くなるように、例えば両側部を０．１μｍずつサイ
ドエッチングする（図１０(b) ）。
【００９６】その後、上記レジストマスク１０ａを除去
した後、全面に絶縁膜，例えばＳｉＯ2 膜４１を堆積す
る（図１０(c) ）。この時堆積するＳｉＯ2 膜４１の厚
さは、その上面がチャネル部４両側のＧａＡｓ基板１上
にて擬似一次元導電チャネル６と同一高さに達する程度
の厚さ（０．５μｍ）とする。またこのとき、ＳｉＮ膜
１１の幅はチャネル層１４，２４よりも広いため、Ｓｉ
Ｏ2 膜４１はチャネル部４両側部では図示したようにオ
ーバーハング形状に堆積される。
した後、全面に絶縁膜，例えばＳｉＯ2 膜４１を堆積す
る（図１０(c) ）。この時堆積するＳｉＯ2 膜４１の厚
さは、その上面がチャネル部４両側のＧａＡｓ基板１上
にて擬似一次元導電チャネル６と同一高さに達する程度
の厚さ（０．５μｍ）とする。またこのとき、ＳｉＮ膜
１１の幅はチャネル層１４，２４よりも広いため、Ｓｉ
Ｏ2 膜４１はチャネル部４両側部では図示したようにオ
ーバーハング形状に堆積される。
【００９７】そして、例えば金等の抵抗率の低い金属薄
膜４３を方向性の強い堆積法、例えば真空蒸着法を用い
て堆積する（図１０(d) ）。このときＳｉＯ2 膜４１は
オーバーハング形状をしているので、チャネル部４側部
のＳｉＯ2 膜４１側面には金属膜は堆積されず、チャネ
ル部４の両側に低抵抗金属ゲート層４３ａ，４３ｂが形
成される。ここで上記金属薄膜の厚さを例えば２０ｎｍ
程度にすると、そのシート抵抗はおよそ数Ωの程度にな
り、ゲート抵抗の低減に大いに寄与できる。
膜４３を方向性の強い堆積法、例えば真空蒸着法を用い
て堆積する（図１０(d) ）。このときＳｉＯ2 膜４１は
オーバーハング形状をしているので、チャネル部４側部
のＳｉＯ2 膜４１側面には金属膜は堆積されず、チャネ
ル部４の両側に低抵抗金属ゲート層４３ａ，４３ｂが形
成される。ここで上記金属薄膜の厚さを例えば２０ｎｍ
程度にすると、そのシート抵抗はおよそ数Ωの程度にな
り、ゲート抵抗の低減に大いに寄与できる。
【００９８】次に、全面にレジスト膜４８を塗布した後
（図１０(e) ）、これを上記チャネル部側部のＳｉＯ2
膜４１の上部が露出する程度にエッチバックして、チャ
ネル部４の両側にレジストマスク４８ａ，４８ｂを形成
する（図１０(f) ）。
（図１０(e) ）、これを上記チャネル部側部のＳｉＯ2
膜４１の上部が露出する程度にエッチバックして、チャ
ネル部４の両側にレジストマスク４８ａ，４８ｂを形成
する（図１０(f) ）。
【００９９】その後、上記ＳｉＯ2 膜４１を溶解除去可
能な薬液、例えばフッ酸水溶液に曝す。すると、上記Ｓ
ｉＯ2 膜４１はチャネル部４側部の露出した側面からエ
ッチングされ、同時にチャネル部４上部の低抵抗金属薄
膜４３ｃもＳｉＯ2 膜４１の除去によりリフトオフされ
る（図１０(g) ）。なお、上記ＳｉＮ膜１１は必要に応
じて除去する。
能な薬液、例えばフッ酸水溶液に曝す。すると、上記Ｓ
ｉＯ2 膜４１はチャネル部４側部の露出した側面からエ
ッチングされ、同時にチャネル部４上部の低抵抗金属薄
膜４３ｃもＳｉＯ2 膜４１の除去によりリフトオフされ
る（図１０(g) ）。なお、上記ＳｉＮ膜１１は必要に応
じて除去する。
【０１００】最後に上記レジストマスク４８ａ，４８ｂ
を有機溶剤等によって除去してＩＰＧトランジスタ１０
４を完成する（図１０(h) ）。
を有機溶剤等によって除去してＩＰＧトランジスタ１０
４を完成する（図１０(h) ）。
【０１０１】このように本実施例では、チャネル部４内
での擬似一次元導電チャネル６の発生，消失を制御する
ゲート層４３ａ，４３ｂを、低抵抗金属層（Ａｕ）から
構成したので、上記第３の実施例と同様ゲート電極の寄
生抵抗を低減でき、これにより高速性能を最大限に引き
出すことができるＩＰＧトランジスタ１０４が得られ
る。
での擬似一次元導電チャネル６の発生，消失を制御する
ゲート層４３ａ，４３ｂを、低抵抗金属層（Ａｕ）から
構成したので、上記第３の実施例と同様ゲート電極の寄
生抵抗を低減でき、これにより高速性能を最大限に引き
出すことができるＩＰＧトランジスタ１０４が得られ
る。
【０１０２】また、上記ゲート部５ａ4 ，５ｂ4 を形成
するためのレジストマスク４８ａ，４８ｂの形成は、全
面に形成したレジスト膜４８をチャネル部４の上部が露
出する程度にエッチバックして自己整合的に形成してい
るため、ゲート部５ａ4 ，５ｂ4 とチャネル部４との間
隔を小さくできる。
するためのレジストマスク４８ａ，４８ｂの形成は、全
面に形成したレジスト膜４８をチャネル部４の上部が露
出する程度にエッチバックして自己整合的に形成してい
るため、ゲート部５ａ4 ，５ｂ4 とチャネル部４との間
隔を小さくできる。
【０１０３】実施例４の変形例．図１１は上記第４の実
施例の変形例によるＩＰＧトランジスタの構造を示す断
面図、図１２(a) 〜図１２(c) はこのＩＰＧトランジス
タの製造方法を説明するための断面図である。図におい
て、１０４ａは本変形例のＩＰＧトランジスタで、この
ＩＰＧトランジスタ１０４ａでは、ゲート部５ａ4 ，５
ｂ4 を構成するＳｉＯ2 ゲート層４１ａ1 ，４１ｂ1 は
通常の写真製版技術によるレジストマスクを用いてパタ
ーニングしたものであり、その他の構成は上記第４実施
例と同一である。
施例の変形例によるＩＰＧトランジスタの構造を示す断
面図、図１２(a) 〜図１２(c) はこのＩＰＧトランジス
タの製造方法を説明するための断面図である。図におい
て、１０４ａは本変形例のＩＰＧトランジスタで、この
ＩＰＧトランジスタ１０４ａでは、ゲート部５ａ4 ，５
ｂ4 を構成するＳｉＯ2 ゲート層４１ａ1 ，４１ｂ1 は
通常の写真製版技術によるレジストマスクを用いてパタ
ーニングしたものであり、その他の構成は上記第４実施
例と同一である。
【０１０４】次に製造方法について簡単に説明する。上
記第４実施例と同様、図１０(a) 〜図１０(d) に示すよ
うにＧａＡｓ基板１上にチャネル部４ｄを形成し、Ｓｉ
Ｏ2 膜４１及び金属薄膜４３ａ〜４３ｃを形成した後、
写真製版技術における通常の重ね合わせ法によってレジ
ストマスク４８ａ1 ，４８ｂ1 を形成し（図１２(a)
）、該レジストマスクを用いて上記ＳｉＯ2 膜４１を
選択的にエッチングして、ゲート部５ａ40，５ｂ40を形
成する（図１２(b) ，(c) ）。
記第４実施例と同様、図１０(a) 〜図１０(d) に示すよ
うにＧａＡｓ基板１上にチャネル部４ｄを形成し、Ｓｉ
Ｏ2 膜４１及び金属薄膜４３ａ〜４３ｃを形成した後、
写真製版技術における通常の重ね合わせ法によってレジ
ストマスク４８ａ1 ，４８ｂ1 を形成し（図１２(a)
）、該レジストマスクを用いて上記ＳｉＯ2 膜４１を
選択的にエッチングして、ゲート部５ａ40，５ｂ40を形
成する（図１２(b) ，(c) ）。
【０１０５】実施例５．図１３はこの発明の第５の実施
例によるＩＰＧトランジスタの構造を示す断面図、図１
４はこのＩＰＧトランジスタの製造方法を説明するため
の断面図である。図において、１０５は本実施例のＩＰ
Ｇトランジスタで、ここでは、ＩＰＧトランジスタのチ
ャネル部４ｅを、ソース，ドレイン領域間を電気的に接
続する擬似一次元導電チャネル６ａ1 ，６ａ2 を複数発
生可能な構造とし、かつゲート部５ａ5 ，５ｂ5 を、上
記各擬似一次元導電チャネル６ａ1 ，６ａ2 に対応して
形成された第１及び第２の二次元電子ガス層７ａ1 ，７
ｂ1 及び７ａ2 ，７ｂ2 を有する構造としたものであ
る。
例によるＩＰＧトランジスタの構造を示す断面図、図１
４はこのＩＰＧトランジスタの製造方法を説明するため
の断面図である。図において、１０５は本実施例のＩＰ
Ｇトランジスタで、ここでは、ＩＰＧトランジスタのチ
ャネル部４ｅを、ソース，ドレイン領域間を電気的に接
続する擬似一次元導電チャネル６ａ1 ，６ａ2 を複数発
生可能な構造とし、かつゲート部５ａ5 ，５ｂ5 を、上
記各擬似一次元導電チャネル６ａ1 ，６ａ2 に対応して
形成された第１及び第２の二次元電子ガス層７ａ1 ，７
ｂ1 及び７ａ2 ，７ｂ2 を有する構造としたものであ
る。
【０１０６】次に製造方法について説明する。まず、Ｇ
ａＡｓ基板１上に厚さ０．１μｍの第１のｎ−ＡｌＧａ
Ａｓ層５４，厚さ０．２μｍ程度のｉ−ＧａＡｓ層５
５，及び厚さ０．１μｍ程度の第２のｎ−ＡｌＧａＡｓ
層５６を順次形成し、その上にＳｉＮ膜１１を形成する
（図１４(a) ）。この時、上記ｉ−ＧａＡｓ層５５の上
面及び下面近傍部分には第１，第２の二次元電子ガス層
９ａ1 ，９ａ2 が形成される。
ａＡｓ基板１上に厚さ０．１μｍの第１のｎ−ＡｌＧａ
Ａｓ層５４，厚さ０．２μｍ程度のｉ−ＧａＡｓ層５
５，及び厚さ０．１μｍ程度の第２のｎ−ＡｌＧａＡｓ
層５６を順次形成し、その上にＳｉＮ膜１１を形成する
（図１４(a) ）。この時、上記ｉ−ＧａＡｓ層５５の上
面及び下面近傍部分には第１，第２の二次元電子ガス層
９ａ1 ，９ａ2 が形成される。
【０１０７】次に、上記ＳｉＮ膜１１上の所定部分にチ
ャネル部形成のためのレジストマスク１０ａを形成し、
これをマスクとして第１実施例と同様、ＳｉＮ膜１１、
及びその下側の各半導体層５４〜５６をエッチングし
て、第１，第２のｎ−ＡｌＧａＡｓゲート層５４ａ，５
６ａ及びｉ−ＧａＡｓゲート層５５ａを形成する（図１
４(b) ）。
ャネル部形成のためのレジストマスク１０ａを形成し、
これをマスクとして第１実施例と同様、ＳｉＮ膜１１、
及びその下側の各半導体層５４〜５６をエッチングし
て、第１，第２のｎ−ＡｌＧａＡｓゲート層５４ａ，５
６ａ及びｉ−ＧａＡｓゲート層５５ａを形成する（図１
４(b) ）。
【０１０８】そして上記レジストマスク１０ａを除去し
た後、全面にＳｉＯ2 膜１２を形成し（図１２(c) ）、
続いて上記ＳｉＯ2 膜１２をエッチバックしてチャネル
部４ｅの両側面上にサイドウォール１２ａ，１２ｂを形
成する（図１４(d) ）。
た後、全面にＳｉＯ2 膜１２を形成し（図１２(c) ）、
続いて上記ＳｉＯ2 膜１２をエッチバックしてチャネル
部４ｅの両側面上にサイドウォール１２ａ，１２ｂを形
成する（図１４(d) ）。
【０１０９】その後、ＭＯＣＶＤ等のエピタキシャル成
長法を用いて、上記ＧａＡｓ基板１の露出面上に、第１
のｎ−ＡｌＧａＡｓゲート層５１ａ，５１ｂ、ｉ−Ｇａ
Ａｓゲート層５２ａ，５２ｂ、及び第２のｎ−ＡｌＧａ
Ａｓゲート層５３ａ，５３ｂを、それぞれ対応するチャ
ネル部４ｅの半導体層５４，５５，５６と同じ厚さに成
長して、ゲート部５ａ5 ，５ｂ5 を形成する（図１４
(e) ）。この時、上記ｉ−ＧａＡｓゲート層５２ａ，５
２ｂの上面及び下面近傍には、上記第１，第２の擬似一
次元導電チャネル６ａ1 ，６ａ2 と対向して、第１，第
２の二次元電子ガス層７ａ1 ，７ａ2 が形成される。
長法を用いて、上記ＧａＡｓ基板１の露出面上に、第１
のｎ−ＡｌＧａＡｓゲート層５１ａ，５１ｂ、ｉ−Ｇａ
Ａｓゲート層５２ａ，５２ｂ、及び第２のｎ−ＡｌＧａ
Ａｓゲート層５３ａ，５３ｂを、それぞれ対応するチャ
ネル部４ｅの半導体層５４，５５，５６と同じ厚さに成
長して、ゲート部５ａ5 ，５ｂ5 を形成する（図１４
(e) ）。この時、上記ｉ−ＧａＡｓゲート層５２ａ，５
２ｂの上面及び下面近傍には、上記第１，第２の擬似一
次元導電チャネル６ａ1 ，６ａ2 と対向して、第１，第
２の二次元電子ガス層７ａ1 ，７ａ2 が形成される。
【０１１０】そして最後に上記サイドウォール１２ａ，
１２ｂ及びＳｉＮ膜１１を必要に応じて除去して、ＩＰ
Ｇトランジスタ１０５を完成する（図１４(f) ）。
１２ｂ及びＳｉＮ膜１１を必要に応じて除去して、ＩＰ
Ｇトランジスタ１０５を完成する（図１４(f) ）。
【０１１１】このように本実施例では、ＩＰＧトランジ
スタのチャネル部４ｅを、ソース，ドレイン領域間を電
気的に接続する２つの擬似一次元導電チャネル６ａ1 ，
６ａ2 を発生可能な構造としたので、チャネル部におけ
る擬似一次元導電チャネルの数をトランジスタの平面上
の寸法を拡大することなく増加させることができ、制御
可能な電流値を、チャネル部における擬似一次元導電チ
ャネルが１つのものに比べて２倍にすることが可能にな
る。
スタのチャネル部４ｅを、ソース，ドレイン領域間を電
気的に接続する２つの擬似一次元導電チャネル６ａ1 ，
６ａ2 を発生可能な構造としたので、チャネル部におけ
る擬似一次元導電チャネルの数をトランジスタの平面上
の寸法を拡大することなく増加させることができ、制御
可能な電流値を、チャネル部における擬似一次元導電チ
ャネルが１つのものに比べて２倍にすることが可能にな
る。
【０１１２】なお、上記実施例では、チャネル部を２つ
の擬似一次元導電チャネル６ａ1 ，６ａ2 を発生可能に
構成し、ゲート部５ａ5 ，５ｂ5 に二次元電子ガス層を
２つ形成したものを示したが、チャネル部の擬似一次元
導電チャネル、及びゲート部の二次元電子ガス層の数は
それぞれ３つ以上にすることも可能であり、この場合制
御可能な電流値を擬似一次元導電チャネルの数に対応す
る分だけ増大することができる。
の擬似一次元導電チャネル６ａ1 ，６ａ2 を発生可能に
構成し、ゲート部５ａ5 ，５ｂ5 に二次元電子ガス層を
２つ形成したものを示したが、チャネル部の擬似一次元
導電チャネル、及びゲート部の二次元電子ガス層の数は
それぞれ３つ以上にすることも可能であり、この場合制
御可能な電流値を擬似一次元導電チャネルの数に対応す
る分だけ増大することができる。
【０１１３】また、上記ゲート層は二次元電子ガス層に
限らず、上記第３，第４実施例で示したように低抵抗半
導体層や金属膜であってもよく、この場合も同様な構成
が実現できる。またこの場合ゲート部には、各擬似一次
元導電チャネルに対応する１つのゲート層を形成するこ
とも可能である。
限らず、上記第３，第４実施例で示したように低抵抗半
導体層や金属膜であってもよく、この場合も同様な構成
が実現できる。またこの場合ゲート部には、各擬似一次
元導電チャネルに対応する１つのゲート層を形成するこ
とも可能である。
【０１１４】実施例６．図１５はこの発明の第６の実施
例によるＩＰＧトランジスタを説明するための図であ
り、図１５(a) は電界効果形トランジスタによるミキサ
の回路構成を示す図、図１５(b) は該ミキサでの信号処
理を説明する概念図、図１５(c) 及び図１５(d) はミキ
サを構成する一般的なデュアルゲートＦＥＴの構成を示
す平面図及び断面図、図１５(e) 及び図１５(f) はミキ
サを構成するＩＰＧトランジスタの構成を示す平面図及
び断面図である。図において１０６は本実施例のＩＰＧ
トランジスタで、ここでは周波数の異なる第１，第２の
入力信号Ｖ1 ，Ｖ2 を混合し、他の周波数の出力信号Ｖ
3 をドレインに出力するミキサＭとして用いられてい
る。
例によるＩＰＧトランジスタを説明するための図であ
り、図１５(a) は電界効果形トランジスタによるミキサ
の回路構成を示す図、図１５(b) は該ミキサでの信号処
理を説明する概念図、図１５(c) 及び図１５(d) はミキ
サを構成する一般的なデュアルゲートＦＥＴの構成を示
す平面図及び断面図、図１５(e) 及び図１５(f) はミキ
サを構成するＩＰＧトランジスタの構成を示す平面図及
び断面図である。図において１０６は本実施例のＩＰＧ
トランジスタで、ここでは周波数の異なる第１，第２の
入力信号Ｖ1 ，Ｖ2 を混合し、他の周波数の出力信号Ｖ
3 をドレインに出力するミキサＭとして用いられてい
る。
【０１１５】つまり、ＩＰＧトランジスタ１０６の素子
構造は上記第３実施例のものと同一であり、チャネル部
４の両側に位置する各ゲート部５ａ3 ，５ｂ3 の低抵抗
ｎ−ＡｌＧａＡｓゲート層２３ａ，２３ｂには、それぞ
れ第２，第１の入力信号Ｖ2，Ｖ1 が入力され、ソース
８には所定電圧Ｖが印加され、ドレイン９には出力信号
Ｖ３が出力されるようになっている。
構造は上記第３実施例のものと同一であり、チャネル部
４の両側に位置する各ゲート部５ａ3 ，５ｂ3 の低抵抗
ｎ−ＡｌＧａＡｓゲート層２３ａ，２３ｂには、それぞ
れ第２，第１の入力信号Ｖ2，Ｖ1 が入力され、ソース
８には所定電圧Ｖが印加され、ドレイン９には出力信号
Ｖ３が出力されるようになっている。
【０１１６】次に作用効果について説明する。従来のデ
ュアルゲートＦＥＴ２１０は、図１５(c) ，(d) に示す
ように、基板２１１上に配置されたソース２１２ａ，ド
レイン２１２ｂ間に第１，第２のゲート電極２１３ａ，
２１３ｂを配置した構造となっており、そのソース２１
３ａに所定電位を、上記２つのゲートにそれぞれ周波数
の異なる２つの入力信号Ｖ1 ，Ｖ2 に印加する構成とす
ることにより、ドレイン２１２ｂに第３の信号Ｖ3 を出
力するミキサＭを実現することができる。
ュアルゲートＦＥＴ２１０は、図１５(c) ，(d) に示す
ように、基板２１１上に配置されたソース２１２ａ，ド
レイン２１２ｂ間に第１，第２のゲート電極２１３ａ，
２１３ｂを配置した構造となっており、そのソース２１
３ａに所定電位を、上記２つのゲートにそれぞれ周波数
の異なる２つの入力信号Ｖ1 ，Ｖ2 に印加する構成とす
ることにより、ドレイン２１２ｂに第３の信号Ｖ3 を出
力するミキサＭを実現することができる。
【０１１７】ところがこのような構造のデュアルゲート
ＦＥＴ２１０によりミキサを構成した場合、同一平面上
に隣接して配置されている２つのゲート２１３ａと，２
１３ｂ間で信号漏れが生じ易く、ミキサとして良好な特
性のものが得られない。
ＦＥＴ２１０によりミキサを構成した場合、同一平面上
に隣接して配置されている２つのゲート２１３ａと，２
１３ｂ間で信号漏れが生じ易く、ミキサとして良好な特
性のものが得られない。
【０１１８】これに対し本実施例のようにＩＰＧトラン
ジスタによるミキサ１０６では、ゲート電極である２つ
のゲート層２３ａ，２３ｂは、その間のチャネル部４と
その両側のギャップ１３ａ，１３ｂにより電気的，電磁
的に分離されており、従来のデュアルゲートＦＥＴ２１
０に比べて入力端子間の信号洩れが生じにくく、良好な
特性を実現できる。
ジスタによるミキサ１０６では、ゲート電極である２つ
のゲート層２３ａ，２３ｂは、その間のチャネル部４と
その両側のギャップ１３ａ，１３ｂにより電気的，電磁
的に分離されており、従来のデュアルゲートＦＥＴ２１
０に比べて入力端子間の信号洩れが生じにくく、良好な
特性を実現できる。
【０１１９】実施例７．図１６はこの発明の第７の実施
例によるＩＰＧトランジスタＩＣの構造を説明するため
の図であり、図１６(a) は平面図、図１６(b) は断面図
である。図において、１０７は本実施例のＩＰＧトラン
ジスタＩＣで、これは例えば第３実施例の構造のＩＰＧ
トランジスタ１０３を、複数並列に接続してモノリシッ
クにＧａＡｓ基板１に搭載したものである。
例によるＩＰＧトランジスタＩＣの構造を説明するため
の図であり、図１６(a) は平面図、図１６(b) は断面図
である。図において、１０７は本実施例のＩＰＧトラン
ジスタＩＣで、これは例えば第３実施例の構造のＩＰＧ
トランジスタ１０３を、複数並列に接続してモノリシッ
クにＧａＡｓ基板１に搭載したものである。
【０１２０】ここでは、図７に示す構造のゲート部を所
定の間隔で複数一列に並べて配置し、隣接するゲート部
相互間に図７に示すチャネル部を配置しており、７５ａ
は上記配列されたゲート部の両端に位置するもの、７５
ｂは両側ゲート部７５ａの間に位置する中間ゲート部で
ある。また２３及び２１は個々のゲート部７５ａ，７５
ｂを構成する低抵抗ｎ−ＩｎＧａＡｓゲート層及びｉ−
ＧａＡｓゲート層、２４，１４は個々のチャネル部を構
成するｎ−ＡｌＧａＡｓチャネル層及びｉ−ＧａＡｓチ
ャネル層であり、また６は、ソース７８，ドレイン７９
を電気的に接続する各チャネル部の擬似一次元導電チャ
ネルである。そしてここでは各ゲート部７５ａ，７５ｂ
の低抵抗ｎ−ＡｌＧａＡｓゲート層２３はエアーブリッ
ジ配線７６により接続されている。
定の間隔で複数一列に並べて配置し、隣接するゲート部
相互間に図７に示すチャネル部を配置しており、７５ａ
は上記配列されたゲート部の両端に位置するもの、７５
ｂは両側ゲート部７５ａの間に位置する中間ゲート部で
ある。また２３及び２１は個々のゲート部７５ａ，７５
ｂを構成する低抵抗ｎ−ＩｎＧａＡｓゲート層及びｉ−
ＧａＡｓゲート層、２４，１４は個々のチャネル部を構
成するｎ−ＡｌＧａＡｓチャネル層及びｉ−ＧａＡｓチ
ャネル層であり、また６は、ソース７８，ドレイン７９
を電気的に接続する各チャネル部の擬似一次元導電チャ
ネルである。そしてここでは各ゲート部７５ａ，７５ｂ
の低抵抗ｎ−ＡｌＧａＡｓゲート層２３はエアーブリッ
ジ配線７６により接続されている。
【０１２１】なお上記個々のＩＰＧトランジスタは先に
述べた実施例の製造方法の何れでも形成が可能である。
述べた実施例の製造方法の何れでも形成が可能である。
【０１２２】このような構成の本実施例では、ＧａＡｓ
基板１上に複数のＩＰＧトランジスタを複数モノリシッ
クに搭載し、各トランジスタの低抵抗ｎ−ＡｌＧａＡｓ
ゲート層２３をエアーブリッジ配線７６により接続する
ようにしたので、複数のＩＰＣトランジスタを多数集積
することが可能となり、大きな電流を取り扱うことがで
きる。またゲート層２３と同電位になる配線をエアブリ
ッジ配線７６としたため、高速動作時に問題となるゲー
ト層と擬似一次元導電チャネル６との間の寄生容量を低
減でき、良好な特性を維持することができる。
基板１上に複数のＩＰＧトランジスタを複数モノリシッ
クに搭載し、各トランジスタの低抵抗ｎ−ＡｌＧａＡｓ
ゲート層２３をエアーブリッジ配線７６により接続する
ようにしたので、複数のＩＰＣトランジスタを多数集積
することが可能となり、大きな電流を取り扱うことがで
きる。またゲート層２３と同電位になる配線をエアブリ
ッジ配線７６としたため、高速動作時に問題となるゲー
ト層と擬似一次元導電チャネル６との間の寄生容量を低
減でき、良好な特性を維持することができる。
【０１２３】実施例８．図１７はこの発明の第８の実施
例によるＩＰＧトランジスタＩＣの構造を説明するため
の図であり、図１７(a) は平面図、図１７(b) は断面図
である。図において、１０８は本実施例のＩＰＧトラン
ジスタＩＣで、これは、上記第７実施例のＩＰＧトラン
ジスタＩＣにおけるエアーブリッジ配線７６に代えて、
基板裏面側に裏面配線金属８６を形成し、これを上記基
板１に形成したコンタクトホール８７により接続してい
る点が上記第７の実施例のＩＰＧトランジスタＩＣと異
なっている。なお図中８５ａ，８５ｂはそれぞれ図１６
に示すゲート部７５ａ，７５ｂに対応するものである。
この実施例においても上記第７の実施例と同様に効果が
得られる。
例によるＩＰＧトランジスタＩＣの構造を説明するため
の図であり、図１７(a) は平面図、図１７(b) は断面図
である。図において、１０８は本実施例のＩＰＧトラン
ジスタＩＣで、これは、上記第７実施例のＩＰＧトラン
ジスタＩＣにおけるエアーブリッジ配線７６に代えて、
基板裏面側に裏面配線金属８６を形成し、これを上記基
板１に形成したコンタクトホール８７により接続してい
る点が上記第７の実施例のＩＰＧトランジスタＩＣと異
なっている。なお図中８５ａ，８５ｂはそれぞれ図１６
に示すゲート部７５ａ，７５ｂに対応するものである。
この実施例においても上記第７の実施例と同様に効果が
得られる。
【０１２４】実施例９．図１８(a) は、この発明の第９
の実施例によるＩＰＧトランジスタＩＣの構造を説明す
るための図であり、図において、図１３と同一符号は第
５実施例のＩＰＧトランジスタと同一のものを示し、１
０９は本実施例のＩＰＧトランジスタＩＣで、これは、
上記第７実施例のＩＰＧトランジスタＩＣを構成する各
ＩＰＧトランジスタとして、第５実施例の構造のＩＰＧ
トランジスタを用いたものであり、つまり各チャネル部
を、ソース，ドレイン領域間を電気的に接続する２つの
擬似一次元導電チャネル６ａ1 ，６ａ2 を発生可能な構
造とし、かつ各ゲート部を、上記各擬似一次元導電チャ
ネル６ａ1 ，６ａ2 に対応して形成された第１及び第２
の二次元電子ガス層７ａ1 ，７ｂ1 及び７ａ2 ，７ｂ2
を有する構造としている。９６は上記各ゲート部の第２
のｎ−ＡｌＧａＡｓ層５３を一括接続するエアーブリッ
ジ配線である。なお、９５ａ，９５ｂは上記ゲート部７
５ａ，７５ｂに対応する両側ゲート部，中間ゲート部
で、５１，５２はそれぞれ各ＩＰＧトランジスタのゲー
ト部を構成する第１のｎ−ＡｌＧａＡｓ層，ｉ−ＧａＡ
ｓ層である。
の実施例によるＩＰＧトランジスタＩＣの構造を説明す
るための図であり、図において、図１３と同一符号は第
５実施例のＩＰＧトランジスタと同一のものを示し、１
０９は本実施例のＩＰＧトランジスタＩＣで、これは、
上記第７実施例のＩＰＧトランジスタＩＣを構成する各
ＩＰＧトランジスタとして、第５実施例の構造のＩＰＧ
トランジスタを用いたものであり、つまり各チャネル部
を、ソース，ドレイン領域間を電気的に接続する２つの
擬似一次元導電チャネル６ａ1 ，６ａ2 を発生可能な構
造とし、かつ各ゲート部を、上記各擬似一次元導電チャ
ネル６ａ1 ，６ａ2 に対応して形成された第１及び第２
の二次元電子ガス層７ａ1 ，７ｂ1 及び７ａ2 ，７ｂ2
を有する構造としている。９６は上記各ゲート部の第２
のｎ−ＡｌＧａＡｓ層５３を一括接続するエアーブリッ
ジ配線である。なお、９５ａ，９５ｂは上記ゲート部７
５ａ，７５ｂに対応する両側ゲート部，中間ゲート部
で、５１，５２はそれぞれ各ＩＰＧトランジスタのゲー
ト部を構成する第１のｎ−ＡｌＧａＡｓ層，ｉ−ＧａＡ
ｓ層である。
【０１２５】また本実施例のＩＰＧトランジスタＩＣで
は、図１８(b) に示すように各ゲート部の第１，第２の
二次元電子ガス層７ａ1 ，７ａ2 とエアーブリッジ配線
９６との接続は、該配線の構成元素を上記ゲート部に拡
散して形成した合金化部分９６ａにより行っている。
は、図１８(b) に示すように各ゲート部の第１，第２の
二次元電子ガス層７ａ1 ，７ａ2 とエアーブリッジ配線
９６との接続は、該配線の構成元素を上記ゲート部に拡
散して形成した合金化部分９６ａにより行っている。
【０１２６】なお、上記各ゲート部は、第４実施例のよ
うに、ＳｉＯ2 膜４１ａ1 ，４１ａ2 と低抵抗Ａｕゲー
ト層４３ａ1 ，４３ａ2 とを交互に積層して構成するこ
ともでき、この場合には、エアーブリッジ配線９６は、
図１８(c) に示すように、各ゲート部に形成したコンタ
クトホール９６ｂを介して各低抵抗ゲート層４３ａ1，
４３ａ2 に一括接続する。
うに、ＳｉＯ2 膜４１ａ1 ，４１ａ2 と低抵抗Ａｕゲー
ト層４３ａ1 ，４３ａ2 とを交互に積層して構成するこ
ともでき、この場合には、エアーブリッジ配線９６は、
図１８(c) に示すように、各ゲート部に形成したコンタ
クトホール９６ｂを介して各低抵抗ゲート層４３ａ1，
４３ａ2 に一括接続する。
【０１２７】このように本実施例では、上記第７の実施
例のＩＰＧトランジスタＩＣにおいて、各ＩＰＧトラン
ジスタのチャネル部を、複数の擬似一次元導電チャネル
を発生可能な構造とし、各ゲート部を上記各擬似一次元
導電チャネル６ａ1 ，６ａ2に対応した二次元電子ガス
層７ａ1 ，７ａ2 を有する構造としたので、ＩＰＧトラ
ンジスタＩＣの動作電流のさらなる増大を図ることがで
きる効果がある。
例のＩＰＧトランジスタＩＣにおいて、各ＩＰＧトラン
ジスタのチャネル部を、複数の擬似一次元導電チャネル
を発生可能な構造とし、各ゲート部を上記各擬似一次元
導電チャネル６ａ1 ，６ａ2に対応した二次元電子ガス
層７ａ1 ，７ａ2 を有する構造としたので、ＩＰＧトラ
ンジスタＩＣの動作電流のさらなる増大を図ることがで
きる効果がある。
【０１２８】なお、上記ゲート層は二次元電子ガス層に
限らず、上記第３，第４実施例で示したように低抵抗半
導体層や金属膜であってもよく、この場合も同様な構成
が実現できる。またこの場合ゲート部には、各擬似一次
元導電チャネルに対応する１つのゲート層を形成するこ
とも可能である。
限らず、上記第３，第４実施例で示したように低抵抗半
導体層や金属膜であってもよく、この場合も同様な構成
が実現できる。またこの場合ゲート部には、各擬似一次
元導電チャネルに対応する１つのゲート層を形成するこ
とも可能である。
【０１２９】実施例１０．図１９は、この発明の第１０
の実施例によるトランジスタの製造方法により製造した
ＩＰＧトランジスタの構造を示す断面図であり、図２０
は、上記トランジスタの製造方法を主要工程順に説明す
るための断面図である。図において、１１０は本実施例
のＩＰＧトランジスタで、ここでは、ゲート部５ａ10，
５ｂ10及びチャネル部４ｊは同時に形成したものであ
り、その他の構成は従来のＩＰＧトランジスタ２００と
同一である。
の実施例によるトランジスタの製造方法により製造した
ＩＰＧトランジスタの構造を示す断面図であり、図２０
は、上記トランジスタの製造方法を主要工程順に説明す
るための断面図である。図において、１１０は本実施例
のＩＰＧトランジスタで、ここでは、ゲート部５ａ10，
５ｂ10及びチャネル部４ｊは同時に形成したものであ
り、その他の構成は従来のＩＰＧトランジスタ２００と
同一である。
【０１３０】すなわち、上記ゲート部５ａ10，５ｂ10
は、ｉ−ＧａＡｓゲート層１１１ａ，１１１ｂ及びｎ−
ＡｌＧａＡｓゲート層１１２ａ，１１２ｂからなり、チ
ャネル部４ｊは、ｉ−ＧａＡｓチャネル層１１１ｃ，ｎ
−ＡｌＧａＡｓチャネル層１１２ｃからなる。また１１
７ａ，１１７ｂは上記ゲート層１１１ａ，１１１ｂに形
成された二次元電子ガス層、１１６は上記チャネル層１
１１ｃに発生する擬似一次元導電チャネルである。
は、ｉ−ＧａＡｓゲート層１１１ａ，１１１ｂ及びｎ−
ＡｌＧａＡｓゲート層１１２ａ，１１２ｂからなり、チ
ャネル部４ｊは、ｉ−ＧａＡｓチャネル層１１１ｃ，ｎ
−ＡｌＧａＡｓチャネル層１１２ｃからなる。また１１
７ａ，１１７ｂは上記ゲート層１１１ａ，１１１ｂに形
成された二次元電子ガス層、１１６は上記チャネル層１
１１ｃに発生する擬似一次元導電チャネルである。
【０１３１】また１１９ａはＧａＡｓ基板１上に形成さ
れた選択エピタキシャル成長用のＳｉＯ2 マスクで、そ
のパターンは帯状パターンとなっている。ここで上記マ
スク１１９ａの帯状パターンは、その方向を、ＧａＡｓ
基板１上に選択的に形成される半導体再成長層の側壁が
垂直に近くなるよう、基板の結晶学的面方位との間で最
適化する必要があり、ここではＧａＡｓ基板であるウエ
ハ１１０ａのエピタキシャルを行う面に面方位１１１面
を用い、ＳｉＯ2 マスク１１９ａのパターンを｛１１
２｝方向に選んでいる。
れた選択エピタキシャル成長用のＳｉＯ2 マスクで、そ
のパターンは帯状パターンとなっている。ここで上記マ
スク１１９ａの帯状パターンは、その方向を、ＧａＡｓ
基板１上に選択的に形成される半導体再成長層の側壁が
垂直に近くなるよう、基板の結晶学的面方位との間で最
適化する必要があり、ここではＧａＡｓ基板であるウエ
ハ１１０ａのエピタキシャルを行う面に面方位１１１面
を用い、ＳｉＯ2 マスク１１９ａのパターンを｛１１
２｝方向に選んでいる。
【０１３２】次に製造方法について説明する。まず、図
１９(b) に示すＧａＡｓウエハ１１０ａの（１１１）面
上にＳｉＯ2膜１１９を所定の厚さに形成し、その上に
レジスト膜１１８を形成する（図２０(a) ）。
１９(b) に示すＧａＡｓウエハ１１０ａの（１１１）面
上にＳｉＯ2膜１１９を所定の厚さに形成し、その上に
レジスト膜１１８を形成する（図２０(a) ）。
【０１３３】次に上記レジスト膜１１８を通常の写真製
版技術によりパターニングして、上記ＳｉＯ2 膜１１９
をパターニングするためのレジストマスク１１８ａを形
成する。この時、上記レジストマスク１１８ａは、その
パターンが上記ＧａＡｓウエハ１１０ａの（１１１）面
上で｛１１２｝方向に平行な帯状パターンとなるように
する（図１２(b) ）。
版技術によりパターニングして、上記ＳｉＯ2 膜１１９
をパターニングするためのレジストマスク１１８ａを形
成する。この時、上記レジストマスク１１８ａは、その
パターンが上記ＧａＡｓウエハ１１０ａの（１１１）面
上で｛１１２｝方向に平行な帯状パターンとなるように
する（図１２(b) ）。
【０１３４】その後、上記レジストマスク１１８ａを用
いて上記ＳｉＯ2 膜１１９を選択的にエッチングして、
選択エピタキシャル成長用のＳｉＯ2 マスク１１９ａを
形成する（図１２(c) ）。そして上記ＧａＡｓウエハ１
１０ａであるＧａＡｓ基板１の露出面上に、成長用Ｓｉ
Ｏ2 マスク１１９ａをマスクとしてｉ−ＧａＡｓ層及び
ｎ−ＡｌＧａＡｓ層をエピタキシャル成長して、ｉ−Ｇ
ａＡｓチャネル層１１１ｃ及びｎ−ＡｌＧａＡｓチャネ
ル層１１２ｃからなるチャネル部４ｊ、及びｉ−ＧａＡ
ｓゲート層１１１ａ，１１１ｂ及びｎ−ＡｌＧａＡｓゲ
ート層１１２ａ，１１２ｂからなるゲート部５ａ10，５
ｂ10を同時に形成する（図２０(e) ）。
いて上記ＳｉＯ2 膜１１９を選択的にエッチングして、
選択エピタキシャル成長用のＳｉＯ2 マスク１１９ａを
形成する（図１２(c) ）。そして上記ＧａＡｓウエハ１
１０ａであるＧａＡｓ基板１の露出面上に、成長用Ｓｉ
Ｏ2 マスク１１９ａをマスクとしてｉ−ＧａＡｓ層及び
ｎ−ＡｌＧａＡｓ層をエピタキシャル成長して、ｉ−Ｇ
ａＡｓチャネル層１１１ｃ及びｎ−ＡｌＧａＡｓチャネ
ル層１１２ｃからなるチャネル部４ｊ、及びｉ−ＧａＡ
ｓゲート層１１１ａ，１１１ｂ及びｎ−ＡｌＧａＡｓゲ
ート層１１２ａ，１１２ｂからなるゲート部５ａ10，５
ｂ10を同時に形成する（図２０(e) ）。
【０１３５】そして最後に上記ＳｉＯ2 マスク１１９ａ
を除去して、ＩＰＧトランジスタ１１０を完成する（図
２０(f) ）。
を除去して、ＩＰＧトランジスタ１１０を完成する（図
２０(f) ）。
【０１３６】このように本実施例では、基板上に所定間
隔隔てて対向する一対の選択成長用マスク１１９ａを形
成した後、上記一対の選択成長用膜をマスクとする半導
体層の選択成長により、上記基板上の、両選択成長膜膜
の内側に、擬似一次元導電チャネル６を発生可能なチャ
ネル部４ｊを形成すると同時に、上記基板上の両選択成
長用膜の外側に、上記擬似一次元導電チャネルの発生，
消失を制御する二次元電子ガス層１１７ａ，１１７ｂを
有するゲート部５ａ10，５ｂ10を形成するようにしたの
で、ドライエッチング技術の制約を受けることなく、チ
ャネルとゲートとの間にアスペクト比の高いギャップ溝
１３ａ，１３ｂを形成することができ、これにより相互
コンダクタンスが高くゲート容量が小さい素子性能の高
いＩＰＧトランジスタを形成することができる。
隔隔てて対向する一対の選択成長用マスク１１９ａを形
成した後、上記一対の選択成長用膜をマスクとする半導
体層の選択成長により、上記基板上の、両選択成長膜膜
の内側に、擬似一次元導電チャネル６を発生可能なチャ
ネル部４ｊを形成すると同時に、上記基板上の両選択成
長用膜の外側に、上記擬似一次元導電チャネルの発生，
消失を制御する二次元電子ガス層１１７ａ，１１７ｂを
有するゲート部５ａ10，５ｂ10を形成するようにしたの
で、ドライエッチング技術の制約を受けることなく、チ
ャネルとゲートとの間にアスペクト比の高いギャップ溝
１３ａ，１３ｂを形成することができ、これにより相互
コンダクタンスが高くゲート容量が小さい素子性能の高
いＩＰＧトランジスタを形成することができる。
【０１３７】また本実施例では、上記各実施例でこれま
で述べてきたようなチャネル部とゲート部とを材料の異
なる層で形成することはできないが、より少ない工程数
でＩＰＧトランジスタを完成できる。
で述べてきたようなチャネル部とゲート部とを材料の異
なる層で形成することはできないが、より少ない工程数
でＩＰＧトランジスタを完成できる。
【０１３８】
【発明の効果】以上のようにこの発明に係るＩＰＧトラ
ンジスタの製造方法によれば、基板上に、擬似一次元導
電チャネルを発生可能なチャネル部を形成した後、該チ
ャネル部の側面上に自己整合的にサイドウォールを形成
し、上記基板上の、チャネル部及びサイドウォール以外
の部分にゲート部を形成するようにしたので、ドライエ
ッチング技術の制約を受けることなく、チャネルとゲー
トとの間にアスペクト比の高いギャップ溝を形成するこ
とができ、これにより相互コンダクタンスが高くゲート
容量が小さい素子性能の高いＩＰＧトランジスタを形成
することができる効果がある。
ンジスタの製造方法によれば、基板上に、擬似一次元導
電チャネルを発生可能なチャネル部を形成した後、該チ
ャネル部の側面上に自己整合的にサイドウォールを形成
し、上記基板上の、チャネル部及びサイドウォール以外
の部分にゲート部を形成するようにしたので、ドライエ
ッチング技術の制約を受けることなく、チャネルとゲー
トとの間にアスペクト比の高いギャップ溝を形成するこ
とができ、これにより相互コンダクタンスが高くゲート
容量が小さい素子性能の高いＩＰＧトランジスタを形成
することができる効果がある。
【０１３９】また、上記チャネル部とゲート部とのギャ
ップが、上記チャネル部側壁面上に自己整合的に形成さ
れたサイドウォールにより規定されるため、上記ギャッ
プを精密にしかも再現性良く制御でき、上記ＩＰＧトラ
ンジスタの特性のバラツキを抑えることができる効果も
ある。
ップが、上記チャネル部側壁面上に自己整合的に形成さ
れたサイドウォールにより規定されるため、上記ギャッ
プを精密にしかも再現性良く制御でき、上記ＩＰＧトラ
ンジスタの特性のバラツキを抑えることができる効果も
ある。
【０１４０】またこの発明によれば、トランジスタとし
て、ゲート電圧の非印加状態で擬似一次元導電チャネル
が発生するようチャネル部の幅を設定したＤタイプＩＰ
Ｇトランジスタと、ゲート電圧の非印加状態で擬似一次
元導電チャネルがチャネル部側面部の表面空乏層により
消失した状態となるよう、上記チャネル部の幅を設定し
たＥタイプＩＰＧトランジスタとを搭載したので、上記
トランジスタのタイプがそのチャネル幅によって決まる
こととなる。このため製造プロセスにおいて、半導体層
をパターニングするためのマスクパターンのパターン幅
を変えるだけで、異なる閾値電圧を持つトランジスタを
集積化することができ、例えばデジタル論理回路を搭載
した半導体集積回路装置を容易に製造することができる
効果がある。
て、ゲート電圧の非印加状態で擬似一次元導電チャネル
が発生するようチャネル部の幅を設定したＤタイプＩＰ
Ｇトランジスタと、ゲート電圧の非印加状態で擬似一次
元導電チャネルがチャネル部側面部の表面空乏層により
消失した状態となるよう、上記チャネル部の幅を設定し
たＥタイプＩＰＧトランジスタとを搭載したので、上記
トランジスタのタイプがそのチャネル幅によって決まる
こととなる。このため製造プロセスにおいて、半導体層
をパターニングするためのマスクパターンのパターン幅
を変えるだけで、異なる閾値電圧を持つトランジスタを
集積化することができ、例えばデジタル論理回路を搭載
した半導体集積回路装置を容易に製造することができる
効果がある。
【０１４１】この発明に係るＩＰＧトランジスタによれ
ば、チャネル部内での擬似一次元導電チャネルの発生，
消失を制御するゲート層を、高濃度に不純物が導入され
た低抵抗半導体薄膜、あるいは低抵抗金属薄膜から構成
したので、ゲート電極の寄生抵抗を低減でき、これによ
りＩＰＧトランジスタの高速性能を最大限に引き出すこ
とができる効果がある。
ば、チャネル部内での擬似一次元導電チャネルの発生，
消失を制御するゲート層を、高濃度に不純物が導入され
た低抵抗半導体薄膜、あるいは低抵抗金属薄膜から構成
したので、ゲート電極の寄生抵抗を低減でき、これによ
りＩＰＧトランジスタの高速性能を最大限に引き出すこ
とができる効果がある。
【０１４２】この発明に係るＩＰＧトランジスタの製造
方法によれば、半導体基板上に、擬似一次元導電チャネ
ルを発生可能なチャネル部、及びその上に該チャネル部
より幅の広い第１の絶縁膜を形成し、上記チャネル部を
サイドエッチングし、第２の絶縁膜をそのチャネル部側
面部分がオーバハング形状となるよう全面に形成した
後、金属膜を下地のフラットな面上にのみ選択的に形成
し、その後上記チャネル部の両側に形成したレジスト膜
をマスクとして上記第２の絶縁膜をチャネル部側面上部
からエッチングし、上記チャネル部上の金属膜をリフト
オフするとともに、上記チャネル部の両側にゲート部を
形成するので、擬似一次元導電チャネルを制御する金属
ゲート層を有するゲート部をチャネル部に対して自己整
合的に近接させて配置することができる効果がある。
方法によれば、半導体基板上に、擬似一次元導電チャネ
ルを発生可能なチャネル部、及びその上に該チャネル部
より幅の広い第１の絶縁膜を形成し、上記チャネル部を
サイドエッチングし、第２の絶縁膜をそのチャネル部側
面部分がオーバハング形状となるよう全面に形成した
後、金属膜を下地のフラットな面上にのみ選択的に形成
し、その後上記チャネル部の両側に形成したレジスト膜
をマスクとして上記第２の絶縁膜をチャネル部側面上部
からエッチングし、上記チャネル部上の金属膜をリフト
オフするとともに、上記チャネル部の両側にゲート部を
形成するので、擬似一次元導電チャネルを制御する金属
ゲート層を有するゲート部をチャネル部に対して自己整
合的に近接させて配置することができる効果がある。
【０１４３】この発明に係るＩＰＧトランジスタによれ
ば、ＩＰＧトランジスタのチャネル部を、ソース，ドレ
イン領域間を電気的に接続する擬似一次元導電チャネル
を複数発生可能な構造としたので、ＩＰＧトランジスタ
の動作電流を、通常の電子回路で必要とされる程度に増
大できる効果がある。
ば、ＩＰＧトランジスタのチャネル部を、ソース，ドレ
イン領域間を電気的に接続する擬似一次元導電チャネル
を複数発生可能な構造としたので、ＩＰＧトランジスタ
の動作電流を、通常の電子回路で必要とされる程度に増
大できる効果がある。
【０１４４】この発明によれば上記ＩＰＧトランジスタ
において、上記ゲート電極層を、上記ゲート部内に上記
複数の擬似一次元導電チャネルの各々に対応させて配置
され、その上面が対応する擬似一次元導電チャネルとほ
ぼ一致する複数の導電性薄膜から構成したので、各擬似
一次元導電チャネルを制御性の劣化を招くことなく、Ｉ
ＰＧトランジスタの動作電流を、通常の電子回路で必要
とされる程度に増大できる効果がある。
において、上記ゲート電極層を、上記ゲート部内に上記
複数の擬似一次元導電チャネルの各々に対応させて配置
され、その上面が対応する擬似一次元導電チャネルとほ
ぼ一致する複数の導電性薄膜から構成したので、各擬似
一次元導電チャネルを制御性の劣化を招くことなく、Ｉ
ＰＧトランジスタの動作電流を、通常の電子回路で必要
とされる程度に増大できる効果がある。
【０１４５】この発明によれば上記ＩＰＧトランジスタ
において、上記ゲート電極層を、上記複数の擬似一次元
導電チャネルの最下部のものから最上部のものに跨がる
よう形成した１つの導電性膜から構成したので、製造プ
ロセスの増大を抑えつつ、ＩＰＧトランジスタの動作電
流を、通常の電子回路で必要とされる程度に増大できる
構造を得ることができる効果がある。
において、上記ゲート電極層を、上記複数の擬似一次元
導電チャネルの最下部のものから最上部のものに跨がる
よう形成した１つの導電性膜から構成したので、製造プ
ロセスの増大を抑えつつ、ＩＰＧトランジスタの動作電
流を、通常の電子回路で必要とされる程度に増大できる
構造を得ることができる効果がある。
【０１４６】この発明に係るＩＰＧトランジスタによれ
ば、擬似一次元導電チャネルを発生可能なチャネル部の
両側に形成され、上記擬似一次元導電チャネルの発生，
消失を制御するゲート層を有するゲート部を備え、ゲー
ト部とチャネル部との間の空隙により電気的に絶縁され
た、上記チャネル部両側の各ゲート部におけるゲート層
にそれぞれ異なる信号源を接続したので、各ゲート電極
層間での信号漏れが生じにくいデュアルゲートのトラン
ジスタ素子によるミキサーを実現することができる効果
がある。
ば、擬似一次元導電チャネルを発生可能なチャネル部の
両側に形成され、上記擬似一次元導電チャネルの発生，
消失を制御するゲート層を有するゲート部を備え、ゲー
ト部とチャネル部との間の空隙により電気的に絶縁され
た、上記チャネル部両側の各ゲート部におけるゲート層
にそれぞれ異なる信号源を接続したので、各ゲート電極
層間での信号漏れが生じにくいデュアルゲートのトラン
ジスタ素子によるミキサーを実現することができる効果
がある。
【０１４７】この発明に係る半導体集積回路装置によれ
ば、擬似一次元導電チャネルを発生可能なチャネル部
と、上記擬似一次元導電チャネルの発生，消失を制御す
るゲート層を有するゲート部とを備えたＩＰＧトランジ
スタを複数搭載し、上記各ＩＰＧトランジスタのゲート
層を、エアブリッジ配線により、あるいは基板裏面に形
成した裏面配線金属及び基板に形成したコンタクトホー
ルにより一括接続したので、ＩＰＧトランジスタの動作
電流を、通常の電子回路で必要とされる程度に増大でき
る効果がある。
ば、擬似一次元導電チャネルを発生可能なチャネル部
と、上記擬似一次元導電チャネルの発生，消失を制御す
るゲート層を有するゲート部とを備えたＩＰＧトランジ
スタを複数搭載し、上記各ＩＰＧトランジスタのゲート
層を、エアブリッジ配線により、あるいは基板裏面に形
成した裏面配線金属及び基板に形成したコンタクトホー
ルにより一括接続したので、ＩＰＧトランジスタの動作
電流を、通常の電子回路で必要とされる程度に増大でき
る効果がある。
【０１４８】この発明によれば上記半導体集積回路装置
において、上記各ＩＰＧトランジスタのチャネル部を、
相互に平行な複数の擬似一次元導電チャネルをその厚み
方向に配列して発生可能な構造とし、上記各ＩＰＧトラ
ンジスタのゲート層を、上記ゲート部内に上記複数の擬
似一次元導電チャネルの各々に対応させて配置され、そ
の上面が対応する擬似一次元導電チャネルとほぼ一致す
る複数の導電性薄膜から構成したので、ＩＰＧトランジ
スタの動作電流のさらなる増大を図ることができる効果
がある。
において、上記各ＩＰＧトランジスタのチャネル部を、
相互に平行な複数の擬似一次元導電チャネルをその厚み
方向に配列して発生可能な構造とし、上記各ＩＰＧトラ
ンジスタのゲート層を、上記ゲート部内に上記複数の擬
似一次元導電チャネルの各々に対応させて配置され、そ
の上面が対応する擬似一次元導電チャネルとほぼ一致す
る複数の導電性薄膜から構成したので、ＩＰＧトランジ
スタの動作電流のさらなる増大を図ることができる効果
がある。
【０１４９】この発明に係るＩＰＧトランジスタの製造
方法によれば、基板上に所定間隔隔てて対向する一対の
選択成長用膜を形成した後、上記一対の選択成長用膜を
マスクとする半導体層の選択成長により、上記基板上
の、両選択成長膜膜の内側に、ソース，ドレイン領域間
を電気的に接続する擬似一次元導電チャネルを発生可能
なチャネル部を形成すると同時に、上記基板上の両選択
成長用膜の外側に、上記擬似一次元導電チャネルの発
生，消失を制御するゲート電極層を有するゲート部を形
成するようにしたので、ドライエッチング技術の制約を
受けることなく、チャネルとゲートとの間にアスペクト
比の高いギャップ溝を形成することができ、これにより
相互コンダクタンスが高くゲート容量が小さい素子性能
の高いＩＰＧトランジスタを形成することができる。
方法によれば、基板上に所定間隔隔てて対向する一対の
選択成長用膜を形成した後、上記一対の選択成長用膜を
マスクとする半導体層の選択成長により、上記基板上
の、両選択成長膜膜の内側に、ソース，ドレイン領域間
を電気的に接続する擬似一次元導電チャネルを発生可能
なチャネル部を形成すると同時に、上記基板上の両選択
成長用膜の外側に、上記擬似一次元導電チャネルの発
生，消失を制御するゲート電極層を有するゲート部を形
成するようにしたので、ドライエッチング技術の制約を
受けることなく、チャネルとゲートとの間にアスペクト
比の高いギャップ溝を形成することができ、これにより
相互コンダクタンスが高くゲート容量が小さい素子性能
の高いＩＰＧトランジスタを形成することができる。
【図１】この発明の第１の実施例によるトランジスタの
製造方法により製造されたＩＰＧトランジスタの構造を
示す図である。
製造方法により製造されたＩＰＧトランジスタの構造を
示す図である。
【図２】上記第１実施例のトランジスタの製造方法を主
要工程順に説明するための断面図である。
要工程順に説明するための断面図である。
【図３】本発明の第２の実施例による半導体集積回路装
置に搭載したＩＰＧトランジスタの構造を示す図であ
る。
置に搭載したＩＰＧトランジスタの構造を示す図であ
る。
【図４】上記第２実施例の半導体集積回路装置の回路構
成の一例を示す図である。
成の一例を示す図である。
【図５】閾値電圧の異なるＨＥＭＴトランジスタを同一
チップ上に形成した従来の半導体集積回路装置の製造方
法を説明するための概略断面図である。
チップ上に形成した従来の半導体集積回路装置の製造方
法を説明するための概略断面図である。
【図６】上記閾値電圧の異なるＨＥＭＴのバンド構造を
示す図である。
示す図である。
【図７】この発明の第３の実施例によるＩＰＧトランジ
スタの構造を示す断面図である。
スタの構造を示す断面図である。
【図８】上記第３の実施例によるＩＰＧトランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図９】この発明の第４の実施例によるＩＰＧトランジ
スタの構造を示す断面図である。
スタの構造を示す断面図である。
【図１０】上記第４の実施例によるＩＰＧトランジスタ
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１１】上記第４の実施例の変形例によるＩＰＧトラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【図１２】上記第４の実施例の変形例によるＩＰＧトラ
ンジスタの製造方法を説明するための断面図である。
ンジスタの製造方法を説明するための断面図である。
【図１３】この発明の第５の実施例によるＩＰＧトラン
ジスタの構造を示す断面図である。
ジスタの構造を示す断面図である。
【図１４】上記第５の実施例によるＩＰＧトランジスタ
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１５】この発明の第６の実施例によるＩＰＧトラン
ジスタを説明するための図である。
ジスタを説明するための図である。
【図１６】この発明の第７の実施例によるＩＰＧトラン
ジスタＩＣの構造を説明するための図である。
ジスタＩＣの構造を説明するための図である。
【図１７】この発明の第８の実施例によるＩＰＧトラン
ジスタＩＣの構造を説明するための図である。
ジスタＩＣの構造を説明するための図である。
【図１８】この発明の第９の実施例によるＩＰＧトラン
ジスタＩＣの構造を説明するための図である。
ジスタＩＣの構造を説明するための図である。
【図１９】この発明の第１０の実施例によるＩＰＧトラ
ンジスタの製造方法により製造したＩＰＧトランジスタ
の構造を示す断面図である。
ンジスタの製造方法により製造したＩＰＧトランジスタ
の構造を示す断面図である。
【図２０】上記第１０実施例のＩＰＧトランジスタの製
造方法を主要工程順に説明するための断面図である。
造方法を主要工程順に説明するための断面図である。
【図２１】従来のＩＰＧトランジスタの構成を示す外観
図である。
図である。
【図２２】従来のＩＰＧトランジスタの断面構造及びソ
ース，ドレイン及びゲート部のレイアウトを説明するた
めの図である。
ース，ドレイン及びゲート部のレイアウトを説明するた
めの図である。
【図２３】従来のＩＰＧトランジスタの詳細な半導体層
構造を示す図である。
構造を示す図である。
【図２４】従来のＩＰＧトランジスタの製造方法を説明
するための図である。
するための図である。
【図２５】従来のＩＰＧトランジスタのオン状態におけ
る擬似一次元導電チャネル層及びバンド構造を示す図で
ある。
る擬似一次元導電チャネル層及びバンド構造を示す図で
ある。
【図２６】従来のＩＰＧトランジスタのオフ状態におけ
る擬似一次元導電チャネル層及びバンド構造を示す図で
ある。
る擬似一次元導電チャネル層及びバンド構造を示す図で
ある。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ−ＡｌＧａＡｓ層 ４，４ａ，４ｂ，４ｄ，４ｅ，４ｊ チャネル部 ５ａ，５ｂ ５ａ3 〜５ａ5 ，５ｂ3 〜５ｂ5 ，５ａ1
0，５ｂ10，５ａ40，５ｂ40 ゲート部 ６，１１６ 擬似一次元導電チャネル ６ａ，６ｂ 第１，第２の擬似一次元導電チャネル ７ａ，７ｂ，１１７ａ，１１７ｂ 二次元電子ガス層 ７ａ1 ，７ｂ1 第１の二次元電子ガス層 ７ａ2 ，７ｂ2 第２の二次元電子ガス層 ８，７８ ソース領域 ９，７９ ドレイン領域 １０ａ，４８ａ，４８ｂ，４８ａ1 ，４８ｂ1 レジスト
マスク １１，１２ ＳｉＯ2 膜 １２ａ，１２ｂ サイドウォール １３ａ，１３ｂ ギャップ溝 １４，１１１ｃ ｉ−ＧａＡｓチャネル層 ２１，２１ａ，２１ｂ，，５２，５２ａ，５２ｂ，１１
１ａ，１１１ｂ ｉ−ＧａＡｓゲート層 ２２ａ，２２ｂ，１１２ａ，１１２ｂ ｎ−ＡｌＧａＡ
ｓゲート層 ２３，２３ａ，２３ｂ 低抵抗ｎ−ＡｌＧａＡｓゲート
層 ２４，１１２ｃ ｎ−ＡｌＧａＡｓチャネル層 ４１ ＳｉＯ2 膜 ４１ａ〜４１ｄ ＳｉＯ2 ゲート層 ４１ａ1 ，４１ａ2 第１，第２のＳｉＯ2 ゲート層 ４３ Ａｕ膜 ４３ａ，４３ｂ 低抵抗金属（Ａｕ）ゲート層 ４３ａ1 ，４３ａ2 第１，第２の低抵抗金属（Ａｕ）
ゲート層 ４８ レジスト膜 ５１，５１ａ，５１ｂ 第１のｎ−ＡｌＧａＡｓゲート
層 ５３，５３ａ，５３ｂ 第２のｎ−ＡｌＧａＡｓゲート
層 ５４ａ，５６ａ 第１，第２のｎ−ＡｌＧａＡｓチャネ
ル層 ７５ａ，８５ａ，９５ａ 両側ゲート部 ７５ｂ，８５ｂ，９５ｂ 中間ゲート部 ７６，９６ エアーブリッジ配線 ８７ スルーホール ８９ 裏面配線金属 ９６ａ 合金化部分 ９６ｂ コンタクトホール １０１，１０３，１０４，１０４ａ，１０５，１０６，
１１０ ＩＰＧトランジスタ １０２ａ デプレッション形ＩＰＧトランジスタ １０２ｂ エンハンスメント形ＩＰＧトランジスタ １０７〜１０９ ＩＰＧトランジスタＩＣ
0，５ｂ10，５ａ40，５ｂ40 ゲート部 ６，１１６ 擬似一次元導電チャネル ６ａ，６ｂ 第１，第２の擬似一次元導電チャネル ７ａ，７ｂ，１１７ａ，１１７ｂ 二次元電子ガス層 ７ａ1 ，７ｂ1 第１の二次元電子ガス層 ７ａ2 ，７ｂ2 第２の二次元電子ガス層 ８，７８ ソース領域 ９，７９ ドレイン領域 １０ａ，４８ａ，４８ｂ，４８ａ1 ，４８ｂ1 レジスト
マスク １１，１２ ＳｉＯ2 膜 １２ａ，１２ｂ サイドウォール １３ａ，１３ｂ ギャップ溝 １４，１１１ｃ ｉ−ＧａＡｓチャネル層 ２１，２１ａ，２１ｂ，，５２，５２ａ，５２ｂ，１１
１ａ，１１１ｂ ｉ−ＧａＡｓゲート層 ２２ａ，２２ｂ，１１２ａ，１１２ｂ ｎ−ＡｌＧａＡ
ｓゲート層 ２３，２３ａ，２３ｂ 低抵抗ｎ−ＡｌＧａＡｓゲート
層 ２４，１１２ｃ ｎ−ＡｌＧａＡｓチャネル層 ４１ ＳｉＯ2 膜 ４１ａ〜４１ｄ ＳｉＯ2 ゲート層 ４１ａ1 ，４１ａ2 第１，第２のＳｉＯ2 ゲート層 ４３ Ａｕ膜 ４３ａ，４３ｂ 低抵抗金属（Ａｕ）ゲート層 ４３ａ1 ，４３ａ2 第１，第２の低抵抗金属（Ａｕ）
ゲート層 ４８ レジスト膜 ５１，５１ａ，５１ｂ 第１のｎ−ＡｌＧａＡｓゲート
層 ５３，５３ａ，５３ｂ 第２のｎ−ＡｌＧａＡｓゲート
層 ５４ａ，５６ａ 第１，第２のｎ−ＡｌＧａＡｓチャネ
ル層 ７５ａ，８５ａ，９５ａ 両側ゲート部 ７５ｂ，８５ｂ，９５ｂ 中間ゲート部 ７６，９６ エアーブリッジ配線 ８７ スルーホール ８９ 裏面配線金属 ９６ａ 合金化部分 ９６ｂ コンタクトホール １０１，１０３，１０４，１０４ａ，１０５，１０６，
１１０ ＩＰＧトランジスタ １０２ａ デプレッション形ＩＰＧトランジスタ １０２ｂ エンハンスメント形ＩＰＧトランジスタ １０７〜１０９ ＩＰＧトランジスタＩＣ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】また上記ゲート部５ａ，５ｂにゲート電圧
を印加すると、図２６に示すようにチャネル部４の中央
部分Ｘ2 （図２５(c) ，図２６(c) 参照）でも、ゲート
部５ａ，５ｂの二次元電子ガス層７ａ，７ｂからの電界
の影響によりその両側端面に近い部分Ｘ1 （図２５(b)
，図２６(b) 参照）のようにＧａＡｓ基板１表面のポ
テンシャルレベルが持ち上がり、図２６(c) に示すよう
にＧａＡｓ基板１の、ＡｌＧａＡｓ層との界面近傍部分
の電子のポテンシャルレベルが落ち込んだ部分もフェル
ミ準位ＥF 以上になり、二次元電子ガス層が消失する。
この時ＩＰＧトランジスタ２００のソース，ドレイン領
域８，９間は電気的に絶縁され、該トランジスタ２００
はオフ状態となる。
を印加すると、図２６に示すようにチャネル部４の中央
部分Ｘ2 （図２５(c) ，図２６(c) 参照）でも、ゲート
部５ａ，５ｂの二次元電子ガス層７ａ，７ｂからの電界
の影響によりその両側端面に近い部分Ｘ1 （図２５(b)
，図２６(b) 参照）のようにＧａＡｓ基板１表面のポ
テンシャルレベルが持ち上がり、図２６(c) に示すよう
にＧａＡｓ基板１の、ＡｌＧａＡｓ層との界面近傍部分
の電子のポテンシャルレベルが落ち込んだ部分もフェル
ミ準位ＥF 以上になり、二次元電子ガス層が消失する。
この時ＩＰＧトランジスタ２００のソース，ドレイン領
域８，９間は電気的に絶縁され、該トランジスタ２００
はオフ状態となる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】この発明に係る半導体集積回路装置の製造
方法は、基板上に積層された半導体層上にレジスト膜の
パターニングによりレジストマスクを形成し、上記半導
体層を該レジストマスクによりパターニングして、擬似
一次元導電チャネルを発生可能なチャネル部を形成する
工程において、上記レジストマスクのパターニングを、
ＤタイプＩＰＧトランジスタの形成領域では、チャネル
部の幅が、ゲート電圧の非印加状態において擬似一次元
導電チャネルが形成される幅となり、かつＥタイプＩＰ
Ｇトランジスタの形成領域では、チャネル部の幅が、ゲ
ート電圧の非印加状態において上記擬似一次元導電チャ
ネルがチャネル部側端部の表面空乏層により消失する幅
となるよう行うものである。
方法は、基板上に積層された半導体層上にレジスト膜の
パターニングによりレジストマスクを形成し、上記半導
体層を該レジストマスクによりパターニングして、擬似
一次元導電チャネルを発生可能なチャネル部を形成する
工程において、上記レジストマスクのパターニングを、
ＤタイプＩＰＧトランジスタの形成領域では、チャネル
部の幅が、ゲート電圧の非印加状態において擬似一次元
導電チャネルが形成される幅となり、かつＥタイプＩＰ
Ｇトランジスタの形成領域では、チャネル部の幅が、ゲ
ート電圧の非印加状態において上記擬似一次元導電チャ
ネルがチャネル部側端部の表面空乏層により消失する幅
となるよう行うものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】次に全面にレジスト膜を塗布し、これを通
常のフォトリソグラフィ技術により露光，現像して、チ
ャネル部４を形成するためのマスクパターンを有するレ
ジストマスク１０ａを形成する。この場合上記マスクパ
ターンの最小幅は０．５μｍ程度であり、このため上記
レジスト膜１０の露光に電子ビーム露光法を用いる必要
はなく、通常の光学露光方式が適用できる。
常のフォトリソグラフィ技術により露光，現像して、チ
ャネル部４を形成するためのマスクパターンを有するレ
ジストマスク１０ａを形成する。この場合上記マスクパ
ターンの最小幅は０．５μｍ程度であり、このため上記
レジスト膜１０の露光に電子ビーム露光法を用いる必要
はなく、通常の光学露光方式が適用できる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】なお、本実施例によるＩＰＧトランジスタ
の製造方法は、同一ウエハ上に複数個のＩＰＧトランジ
スタを集積する場合にも適用でき、この場合も上記と同
様の効果を奏する。
の製造方法は、同一ウエハ上に複数個のＩＰＧトランジ
スタを集積する場合にも適用でき、この場合も上記と同
様の効果を奏する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正内容】
【００７３】図４は上記半導体集積回路装置に搭載され
る論理回路の一例を示しており、図４(a) はその論理構
成を、図４(b) はその具体的な回路構成を示している。
図中１２０は、２つの入力端子ＩＮ1 ，ＩＮ2 を有する
ＤＣＦＬ（Direct Coupled FET Logic) 回路形式の２入
力ＮＯＲ回路で、電源と出力端子ＯＵＴとの間に接続さ
れたＤタイプＩＰＧトランジスタＱ１と、出力端子ＯＵ
Ｔと接地との間に並列に接続されたＥタイプＩＰＧトラ
ンジスタＱ21，Ｑ22とから構成されている。
る論理回路の一例を示しており、図４(a) はその論理構
成を、図４(b) はその具体的な回路構成を示している。
図中１２０は、２つの入力端子ＩＮ1 ，ＩＮ2 を有する
ＤＣＦＬ（Direct Coupled FET Logic) 回路形式の２入
力ＮＯＲ回路で、電源と出力端子ＯＵＴとの間に接続さ
れたＤタイプＩＰＧトランジスタＱ１と、出力端子ＯＵ
Ｔと接地との間に並列に接続されたＥタイプＩＰＧトラ
ンジスタＱ21，Ｑ22とから構成されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正内容】
【００７８】この場合上記Ｄタイプの素子形成領域２０
０ａでは、ｎ−ＡｌＧａＡｓ層の層厚Ｗ1 （図５(a) ）
が厚いため、この領域でのバンド構造は図６(a) に示す
ように、ｉ−ＧａＡｓ層３２の、ｎ−ＡｌＧａＡｓ層３
３ａとの界面部分には二次元電子ガス層３７が形成され
るものとなるが、Ｅ形モードの素子形成領域２００ｂで
は、ｎ−ＡｌＧａＡｓ層の層厚Ｗ2 （図５(a) ）が薄い
ため、この領域でのバンド構造は図６(b) に示すように
ｉ−ＧａＡｓ層３２の電子のポテンシャルレベルが浮き
上がった状態となり、ｉ−ＧａＡｓ層３２の、ｎ−Ａｌ
ＧａＡｓ層３３ｂとの界面部分には二次元電子ガス層が
形成されない。従って、ＡｌＧａＡｓ層の厚さを変える
ことにより、Ｄタイプ素子とＥタイプ素子とを同一基板
上に形成することができる。
０ａでは、ｎ−ＡｌＧａＡｓ層の層厚Ｗ1 （図５(a) ）
が厚いため、この領域でのバンド構造は図６(a) に示す
ように、ｉ−ＧａＡｓ層３２の、ｎ−ＡｌＧａＡｓ層３
３ａとの界面部分には二次元電子ガス層３７が形成され
るものとなるが、Ｅ形モードの素子形成領域２００ｂで
は、ｎ−ＡｌＧａＡｓ層の層厚Ｗ2 （図５(a) ）が薄い
ため、この領域でのバンド構造は図６(b) に示すように
ｉ−ＧａＡｓ層３２の電子のポテンシャルレベルが浮き
上がった状態となり、ｉ−ＧａＡｓ層３２の、ｎ−Ａｌ
ＧａＡｓ層３３ｂとの界面部分には二次元電子ガス層が
形成されない。従って、ＡｌＧａＡｓ層の厚さを変える
ことにより、Ｄタイプ素子とＥタイプ素子とを同一基板
上に形成することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正内容】
【００９２】実施例４．図９はこの発明の第４の実施例
によるＩＰＧトランジスタの構造を示す断面図、図１０
(a) 〜(h) はこのＩＰＧトランジスタの製造方法を説明
するための断面図である。図において、１０４は本実施
例のＩＰＧトランジスタで、このＩＰＧトランジスタ１
０４では、ゲート部５ａ4 ，５ｂ4 はＳｉＯ2 層４１
ａ，４１ｂとその上に形成された低抵抗金属ゲート層４
３ａ，４３ｂとから構成されており、その他の構成は図
１に示す第１実施例のＩＰＧトランジスタ１０１と同一
である。
によるＩＰＧトランジスタの構造を示す断面図、図１０
(a) 〜(h) はこのＩＰＧトランジスタの製造方法を説明
するための断面図である。図において、１０４は本実施
例のＩＰＧトランジスタで、このＩＰＧトランジスタ１
０４では、ゲート部５ａ4 ，５ｂ4 はＳｉＯ2 層４１
ａ，４１ｂとその上に形成された低抵抗金属ゲート層４
３ａ，４３ｂとから構成されており、その他の構成は図
１に示す第１実施例のＩＰＧトランジスタ１０１と同一
である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正内容】
【００９３】ここで上記低抵抗金属ゲート層４３ａ，４
３ｂは、真空蒸着法等の異方性堆積法により形成した厚
さが２０nmのＡｕ層からなり、上記ＳｉＯ2 層４１ａ，
４１ｂは、上記低抵抗金属ゲート層がチャネル部４の擬
似一次元導電チャネル６と対向するよう０．５μｍ程度
の厚さに形成されている。
３ｂは、真空蒸着法等の異方性堆積法により形成した厚
さが２０nmのＡｕ層からなり、上記ＳｉＯ2 層４１ａ，
４１ｂは、上記低抵抗金属ゲート層がチャネル部４の擬
似一次元導電チャネル６と対向するよう０．５μｍ程度
の厚さに形成されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正内容】
【００９４】次に製造方法について説明する。まず上記
第１実施例と同様にしてＧａＡｓ基板１上にｎ−ＡｌＧ
ａＡｓ層２を形成し、さらにその上にＳｉＮ膜１１を例
えば厚さ０．２μｍ程度に堆積する（図１０(a) ）。
第１実施例と同様にしてＧａＡｓ基板１上にｎ−ＡｌＧ
ａＡｓ層２を形成し、さらにその上にＳｉＮ膜１１を例
えば厚さ０．２μｍ程度に堆積する（図１０(a) ）。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正内容】
【０１０２】また、上記ゲート部５ａ4 ，５ｂ4 を形成
するためのレジストマスク４８ａ，４８ｂの形成は、全
面に形成したレジスト膜４８をチャネル部４のＳｉＯ2
膜４１の上部が露出する程度にエッチバックして低抵抗
金属膜４３ｃにより自己整合的に形成しているため、ゲ
ート部５ａ4 ，５ｂ4 とチャネル部４との間隔を小さく
できる。
するためのレジストマスク４８ａ，４８ｂの形成は、全
面に形成したレジスト膜４８をチャネル部４のＳｉＯ2
膜４１の上部が露出する程度にエッチバックして低抵抗
金属膜４３ｃにより自己整合的に形成しているため、ゲ
ート部５ａ4 ，５ｂ4 とチャネル部４との間隔を小さく
できる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正内容】
【０１０３】実施例４の変形例．図１１は上記第４の実
施例の変形例によるＩＰＧトランジスタの構造を示す断
面図、図１２(a) 〜図１２(c) はこのＩＰＧトランジス
タの製造方法を説明するための断面図である。図におい
て、１０４ａは本変形例のＩＰＧトランジスタで、この
ＩＰＧトランジスタ１０４ａでは、ゲート部５ａ40，５
ｂ40を構成するＳｉＯ2 層４１ａ1 ，４１ｂ1 は通常の
写真製版技術によるレジストマスクを用いてパターニン
グしたものであり、その他の構成は上記第４実施例と同
一である。
施例の変形例によるＩＰＧトランジスタの構造を示す断
面図、図１２(a) 〜図１２(c) はこのＩＰＧトランジス
タの製造方法を説明するための断面図である。図におい
て、１０４ａは本変形例のＩＰＧトランジスタで、この
ＩＰＧトランジスタ１０４ａでは、ゲート部５ａ40，５
ｂ40を構成するＳｉＯ2 層４１ａ1 ，４１ｂ1 は通常の
写真製版技術によるレジストマスクを用いてパターニン
グしたものであり、その他の構成は上記第４実施例と同
一である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正内容】
【０１０８】そして上記レジストマスク１０ａを除去し
た後、全面にＳｉＯ2 膜１２を形成し（図１４(c) ）、
続いて上記ＳｉＯ2 膜１２をエッチバックしてチャネル
部４ｅの両側面上にサイドウォール１２ａ，１２ｂを形
成する（図１４(d) ）。
た後、全面にＳｉＯ2 膜１２を形成し（図１４(c) ）、
続いて上記ＳｉＯ2 膜１２をエッチバックしてチャネル
部４ｅの両側面上にサイドウォール１２ａ，１２ｂを形
成する（図１４(d) ）。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正内容】
【０１０９】その後、ＭＯＣＶＤ等のエピタキシャル成
長法を用いて、上記ＧａＡｓ基板１の露出面上に、第１
のｎ−ＡｌＧａＡｓゲート層５１ａ，５１ｂ、ｉ−Ｇａ
Ａｓゲート層５２ａ，５２ｂ、及び第２のｎ−ＡｌＧａ
Ａｓゲート層５３ａ，５３ｂを、それぞれ対応するチャ
ネル部４ｅの半導体層５４，５５，５６と同じ厚さに成
長して、ゲート部５ａ5 ，５ｂ5 を形成する（図１４
(e) ）。この時、上記ｉ−ＧａＡｓゲート層５２ａ，５
２ｂの上面及び下面近傍には、上記第１，第２の擬似一
次元導電チャネル６ａ1 ，６ａ2 と対向して、第１，第
２の二次元電子ガス層７ａ1 ，７ａ2 ，７ｂ1 ，７ｂ2
が形成される。
長法を用いて、上記ＧａＡｓ基板１の露出面上に、第１
のｎ−ＡｌＧａＡｓゲート層５１ａ，５１ｂ、ｉ−Ｇａ
Ａｓゲート層５２ａ，５２ｂ、及び第２のｎ−ＡｌＧａ
Ａｓゲート層５３ａ，５３ｂを、それぞれ対応するチャ
ネル部４ｅの半導体層５４，５５，５６と同じ厚さに成
長して、ゲート部５ａ5 ，５ｂ5 を形成する（図１４
(e) ）。この時、上記ｉ−ＧａＡｓゲート層５２ａ，５
２ｂの上面及び下面近傍には、上記第１，第２の擬似一
次元導電チャネル６ａ1 ，６ａ2 と対向して、第１，第
２の二次元電子ガス層７ａ1 ，７ａ2 ，７ｂ1 ，７ｂ2
が形成される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正内容】
【０１１６】次に作用効果について説明する。従来のデ
ュアルゲートＦＥＴ２１０は、図１５(c) ，(d) に示す
ように、基板２１１上に配置されたソース２１２ａ，ド
レイン２１２ｂ間に第１，第２のゲート電極２１３ａ，
２１３ｂを配置した構造となっており、そのソース２１
２ａに所定電位を、上記２つのゲートにそれぞれ周波数
の異なる２つの入力信号Ｖ1 ，Ｖ2 に印加する構成とす
ることにより、ドレイン２１２ｂに第３の信号Ｖ3 を出
力するミキサＭを実現することができる。
ュアルゲートＦＥＴ２１０は、図１５(c) ，(d) に示す
ように、基板２１１上に配置されたソース２１２ａ，ド
レイン２１２ｂ間に第１，第２のゲート電極２１３ａ，
２１３ｂを配置した構造となっており、そのソース２１
２ａに所定電位を、上記２つのゲートにそれぞれ周波数
の異なる２つの入力信号Ｖ1 ，Ｖ2 に印加する構成とす
ることにより、ドレイン２１２ｂに第３の信号Ｖ3 を出
力するミキサＭを実現することができる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正内容】
【０１３１】また１１９ａはＧａＡｓ基板１上に形成さ
れた選択エピタキシャル成長用のＳｉＯ2 マスクで、そ
のパターンは帯状パターンとなっている。ここで上記マ
スク１１９ａの帯状パターンは、その方向を、ＧａＡｓ
基板１上に選択的に形成される半導体再成長層の側壁が
垂直に近くなるよう、基板の結晶学的面方位との間で最
適化する必要があり、ここではＧａＡｓ基板であるウエ
ハ１１０ａのエピタキシャル成長を行う面として面方位
１１１面を用い、ＳｉＯ2 マスク１１９ａのパターンを
｛１１２｝方向に選んでいる。
れた選択エピタキシャル成長用のＳｉＯ2 マスクで、そ
のパターンは帯状パターンとなっている。ここで上記マ
スク１１９ａの帯状パターンは、その方向を、ＧａＡｓ
基板１上に選択的に形成される半導体再成長層の側壁が
垂直に近くなるよう、基板の結晶学的面方位との間で最
適化する必要があり、ここではＧａＡｓ基板であるウエ
ハ１１０ａのエピタキシャル成長を行う面として面方位
１１１面を用い、ＳｉＯ2 マスク１１９ａのパターンを
｛１１２｝方向に選んでいる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正内容】
【０１３３】次に上記レジスト膜１１８を通常の写真製
版技術によりパターニングして、上記ＳｉＯ2 膜１１９
をパターニングするためのレジストマスク１１８ａを形
成する。この時、上記レジストマスク１１８ａは、その
パターンが上記ＧａＡｓウエハ１１０ａの（１１１）面
上で｛１１２｝方向に平行な帯状パターンとなるように
する（図２０(b) ）。
版技術によりパターニングして、上記ＳｉＯ2 膜１１９
をパターニングするためのレジストマスク１１８ａを形
成する。この時、上記レジストマスク１１８ａは、その
パターンが上記ＧａＡｓウエハ１１０ａの（１１１）面
上で｛１１２｝方向に平行な帯状パターンとなるように
する（図２０(b) ）。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正内容】
【０１３４】その後、上記レジストマスク１１８ａを用
いて上記ＳｉＯ2 膜１１９を選択的にエッチングして、
選択エピタキシャル成長用のＳｉＯ2 マスク１１９ａを
形成する（図２０(c) ）。そして上記レジストマスク１
１８ａを除去した後（図２０(d) ）、上記ＧａＡｓウエ
ハ１１０ａであるＧａＡｓ基板１の露出面上に、成長用
ＳｉＯ2 マスク１１９ａをマスクとしてｉ−ＧａＡｓ層
及びｎ−ＡｌＧａＡｓ層をエピタキシャル成長して、ｉ
−ＧａＡｓチャネル層１１１ｃ及びｎ−ＡｌＧａＡｓチ
ャネル層１１２ｃからなるチャネル部４ｊ、及びｉ−Ｇ
ａＡｓゲート層１１１ａ，１１１ｂ及びｎ−ＡｌＧａＡ
ｓゲート層１１２ａ，１１２ｂからなるゲート部５ａ1
0，５ｂ10を同時に形成する（図２０(e) ）。
いて上記ＳｉＯ2 膜１１９を選択的にエッチングして、
選択エピタキシャル成長用のＳｉＯ2 マスク１１９ａを
形成する（図２０(c) ）。そして上記レジストマスク１
１８ａを除去した後（図２０(d) ）、上記ＧａＡｓウエ
ハ１１０ａであるＧａＡｓ基板１の露出面上に、成長用
ＳｉＯ2 マスク１１９ａをマスクとしてｉ−ＧａＡｓ層
及びｎ−ＡｌＧａＡｓ層をエピタキシャル成長して、ｉ
−ＧａＡｓチャネル層１１１ｃ及びｎ−ＡｌＧａＡｓチ
ャネル層１１２ｃからなるチャネル部４ｊ、及びｉ−Ｇ
ａＡｓゲート層１１１ａ，１１１ｂ及びｎ−ＡｌＧａＡ
ｓゲート層１１２ａ，１１２ｂからなるゲート部５ａ1
0，５ｂ10を同時に形成する（図２０(e) ）。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正内容】
【０１３６】このように本実施例では、基板上に所定間
隔隔てて対向する一対の選択成長用マスク１１９ａを形
成した後、これをマスクとする半導体層の選択成長によ
り、上記基板上の、両選択成長用マスク１１９ａの内側
に、擬似一次元導電チャネル６を発生可能なチャネル部
４ｊを形成すると同時に、上記基板上の両選択成長用マ
スク１１９ａの外側に、上記擬似一次元導電チャネルの
発生，消失を制御する二次元電子ガス層１１７ａ，１１
７ｂを有するゲート部５ａ10，５ｂ10を形成するように
したので、ドライエッチング技術の制約を受けることな
く、チャネルとゲートとの間にアスペクト比の高いギャ
ップ溝１３ａ，１３ｂを形成することができ、これによ
り相互コンダクタンスが高くゲート容量が小さい素子性
能の高いＩＰＧトランジスタを形成することができる。
隔隔てて対向する一対の選択成長用マスク１１９ａを形
成した後、これをマスクとする半導体層の選択成長によ
り、上記基板上の、両選択成長用マスク１１９ａの内側
に、擬似一次元導電チャネル６を発生可能なチャネル部
４ｊを形成すると同時に、上記基板上の両選択成長用マ
スク１１９ａの外側に、上記擬似一次元導電チャネルの
発生，消失を制御する二次元電子ガス層１１７ａ，１１
７ｂを有するゲート部５ａ10，５ｂ10を形成するように
したので、ドライエッチング技術の制約を受けることな
く、チャネルとゲートとの間にアスペクト比の高いギャ
ップ溝１３ａ，１３ｂを形成することができ、これによ
り相互コンダクタンスが高くゲート容量が小さい素子性
能の高いＩＰＧトランジスタを形成することができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ 半絶縁性ＧａＡｓ基板 ２ ｎ−ＡｌＧａＡｓ層 ４，４ａ，４ｂ，４ｄ，４ｅ，４ｊ チャネル部 ５ａ，５ｂ ５ａ3 〜５ａ5 ，５ｂ3 〜５ｂ5 ，５ａ1
0，５ｂ10，５ａ40，５ｂ40 ゲート部 ６，１１６ 擬似一次元導電チャネル ６ａ，６ｂ 第１，第２の擬似一次元導電チャネル ７ａ，７ｂ，１１７ａ，１１７ｂ 二次元電子ガス層 ７ａ1 ，７ｂ1 第１の二次元電子ガス層 ７ａ2 ，７ｂ2 第２の二次元電子ガス層 ８，７８ ソース領域 ９，７９ ドレイン領域 １０ａ，４８ａ，４８ｂ，４８ａ1 ，４８ｂ1 レジスト
マスク １１，１２ ＳｉＯ2 膜 １２ａ，１２ｂ サイドウォール １３ａ，１３ｂ ギャップ溝 １４，１１１ｃ ｉ−ＧａＡｓチャネル層 ２１，２１ａ，２１ｂ，，５２，５２ａ，５２ｂ，１１
１ａ，１１１ｂ ｉ−ＧａＡｓゲート層 ２２ａ，２２ｂ，１１２ａ，１１２ｂ ｎ−ＡｌＧａＡ
ｓゲート層 ２３，２３ａ，２３ｂ 低抵抗ｎ−ＡｌＧａＡｓゲート
層 ２４，１１２ｃ ｎ−ＡｌＧａＡｓチャネル層 ４１ ＳｉＯ2 膜 ４１ａ〜４１ｄ ＳｉＯ2 層 ４１ａ1 ，４１ａ2 第１，第２のＳｉＯ2 層 ４３ Ａｕ膜 ４３ａ，４３ｂ 低抵抗金属（Ａｕ）ゲート層 ４３ａ1 ，４３ａ2 第１，第２の低抵抗金属（Ａｕ）
ゲート層 ４８ レジスト膜 ５１，５１ａ，５１ｂ 第１のｎ−ＡｌＧａＡｓゲート
層 ５３，５３ａ，５３ｂ 第２のｎ−ＡｌＧａＡｓゲート
層 ５４ａ，５６ａ 第１，第２のｎ−ＡｌＧａＡｓチャネ
ル層 ７５ａ，８５ａ，９５ａ 両側ゲート部 ７５ｂ，８５ｂ，９５ｂ 中間ゲート部 ７６，９６ エアーブリッジ配線 ８７ スルーホール ８９ 裏面配線金属 ９６ａ 合金化部分 ９６ｂ コンタクトホール １０１，１０３，１０４，１０４ａ，１０５，１０６，
１１０ ＩＰＧトランジスタ １０２ａ デプレッション形ＩＰＧトランジスタ １０２ｂ エンハンスメント形ＩＰＧトランジスタ １０７〜１０９ ＩＰＧトランジスタＩＣ
0，５ｂ10，５ａ40，５ｂ40 ゲート部 ６，１１６ 擬似一次元導電チャネル ６ａ，６ｂ 第１，第２の擬似一次元導電チャネル ７ａ，７ｂ，１１７ａ，１１７ｂ 二次元電子ガス層 ７ａ1 ，７ｂ1 第１の二次元電子ガス層 ７ａ2 ，７ｂ2 第２の二次元電子ガス層 ８，７８ ソース領域 ９，７９ ドレイン領域 １０ａ，４８ａ，４８ｂ，４８ａ1 ，４８ｂ1 レジスト
マスク １１，１２ ＳｉＯ2 膜 １２ａ，１２ｂ サイドウォール １３ａ，１３ｂ ギャップ溝 １４，１１１ｃ ｉ−ＧａＡｓチャネル層 ２１，２１ａ，２１ｂ，，５２，５２ａ，５２ｂ，１１
１ａ，１１１ｂ ｉ−ＧａＡｓゲート層 ２２ａ，２２ｂ，１１２ａ，１１２ｂ ｎ−ＡｌＧａＡ
ｓゲート層 ２３，２３ａ，２３ｂ 低抵抗ｎ−ＡｌＧａＡｓゲート
層 ２４，１１２ｃ ｎ−ＡｌＧａＡｓチャネル層 ４１ ＳｉＯ2 膜 ４１ａ〜４１ｄ ＳｉＯ2 層 ４１ａ1 ，４１ａ2 第１，第２のＳｉＯ2 層 ４３ Ａｕ膜 ４３ａ，４３ｂ 低抵抗金属（Ａｕ）ゲート層 ４３ａ1 ，４３ａ2 第１，第２の低抵抗金属（Ａｕ）
ゲート層 ４８ レジスト膜 ５１，５１ａ，５１ｂ 第１のｎ−ＡｌＧａＡｓゲート
層 ５３，５３ａ，５３ｂ 第２のｎ−ＡｌＧａＡｓゲート
層 ５４ａ，５６ａ 第１，第２のｎ−ＡｌＧａＡｓチャネ
ル層 ７５ａ，８５ａ，９５ａ 両側ゲート部 ７５ｂ，８５ｂ，９５ｂ 中間ゲート部 ７６，９６ エアーブリッジ配線 ８７ スルーホール ８９ 裏面配線金属 ９６ａ 合金化部分 ９６ｂ コンタクトホール １０１，１０３，１０４，１０４ａ，１０５，１０６，
１１０ ＩＰＧトランジスタ １０２ａ デプレッション形ＩＰＧトランジスタ １０２ｂ エンハンスメント形ＩＰＧトランジスタ １０７〜１０９ ＩＰＧトランジスタＩＣ
【手続補正２１】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正２２】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
Claims (16)
- 【請求項１】 基板上に、ソース，ドレイン領域間を電
気的に接続する擬似一次元導電チャネルを発生可能なチ
ャネル部を形成する工程と、 上記基板上の、チャネル部の両側に、上記擬似一次元導
電チャネルの発生，消失を制御するゲート層を有するゲ
ート部を、上記ゲート層上面が上記擬似一次元導電チャ
ネルと実質的に同一平面内に位置するよう形成する、上
記工程とは別の工程とを含み、 上記ゲート部の形成工程では、 上記チャネル部とゲート部とのギャップを、上記チャネ
ル部の側壁面上に自己整合的に形成されたサイドウォー
ルにより規定するようにしたことを特徴とするＩＰＧ
（in-plane-gate ）トランジスタの製造方法。 - 【請求項２】 基板上に複数の半導体層を積層しこれら
の半導体層をパターニングして、ソース，ドレイン領域
間を電気的に接続する擬似一次元導電チャネルを発生可
能なチャネル部を形成する工程と、 上記チャネル部近傍に、上記擬似一次元導電チャネルの
発生，消失を制御するための二次元電子ガス層を有する
ゲート部を、上記二次元電子ガス層が上記擬似一次元導
電チャネルと同一平面内に位置するよう形成する工程と
を含み、 上記ゲート部の形成工程では、 上記チャネル部とゲート部とのギャップを、上記チャネ
ル部の側壁面上に自己整合的に形成されたサイドウォー
ルにより規定するようにしたことを特徴とするＩＰＧト
ランジスタの製造方法。 - 【請求項３】 ソース，ドレイン領域間を電気的に接続
する擬似一次元導電チャネルを発生可能なチャネル部
と、該擬似一次元導電チャネルと同一平面内に配置され
た二次元電子ガス層を有するゲート部とを備え、上記擬
似一次元導電チャネルの発生，消失を上記二次元電子ガ
ス層へのゲート電圧の印加により制御するよう構成した
ＩＰＧトランジスタを複数搭載した半導体集積回路装置
において、 上記ＩＰＧトランジスタとして、 上記ゲート電圧の非印加状態において上記擬似一次元導
電チャネルにより上記ソース，ドレイン領域間が電気的
に導通した状態となるよう、上記チャネル部の幅を設定
したデプレッション形ＩＰＧトランジスタと、 上記ゲート電圧の非印加状態において上記擬似一次元導
電チャネルがチャネル部側端部の表面空乏層により消失
した状態となるよう、上記チャネル部の幅を設定したエ
ンハンスメント形ＩＰＧトランジスタとを搭載したこと
を特徴とする半導体集積回路装置。 - 【請求項４】 基板上に積層された半導体層上にレジス
ト膜のパターニングによりレジストマスクを形成し、上
記半導体層を該レジストマスクによりパターニングし
て、擬似一次元導電チャネルを発生可能なチャネル部を
形成する工程と、上記チャネル部近傍に、上記擬似一次
元導電チャネルの発生，消失を制御するための二次元電
子ガス層を有するゲート部を形成する工程とを備え、閾
値電圧が異なる複数のＩＰＧトランジスタを搭載した半
導体集積回路装置を製造する方法において、 上記チャネル部の形成工程では、 上記レジストマスクのパターニングを、 第１の閾値電圧を有するＩＰＧトランジスタの形成領域
では、チャネル部の幅が、ゲート電圧の非印加状態にお
いて擬似一次元チャネルが形成される幅となり、かつ第
２の閾値電圧を有するＩＰＧトランジスタの形成領域で
は、チャネル部の幅が、ゲート電圧の非印加状態におい
て上記擬似一次元導電チャネルがチャネル部側端部の表
面空乏層により消失する幅となるよう行うことを特徴と
する半導体集積回路装置の製造方法。 - 【請求項５】 基板上に形成され、ソース，ドレイン領
域間を電気的に接続する擬似一次元導電チャネルを発生
可能なチャネル部と、 上記基板上の、チャネル部の両側に形成され、上記擬似
一次元導電チャネルの発生，消失を制御するゲート層を
有するゲート部とを備えたＩＰＧトランジスタにおい
て、 上記ゲート層を、その上面が上記擬似一次元導電チャネ
ルとほぼ一致するよう上記ゲート部内に配置された、高
濃度に不純物が導入された低抵抗半導体薄膜、あるいは
低抵抗金属薄膜から構成したことを特徴とするＩＰＧト
ランジスタ。 - 【請求項６】 半導体基板上に第１の半導体層及び第１
の絶縁膜を順次形成する工程と、 上記第１の絶縁膜上に所定パターンの第１のレジスト膜
を形成した後、該レジスト膜をマスクとして上記第１の
絶縁膜、第１の半導体層及び半導体基板の表面部分を順
次エッチングして、上記第１の半導体層及び半導体基板
表面部分からなる、擬似一次元導電チャネルを発生可能
なチャネル部を形成する工程と、 上記チャネル部をサイドエッチングした後、第２の絶縁
膜を全面に下地形状を反映するよう、所定の厚さに形成
する工程と、 金属膜を異方性の堆積法により堆積して下地のフラット
な面上にのみ選択的に形成する工程と、 レジストの全面塗布及びエッチバックにより、上記チャ
ネル部の両側にのみ上記第２の絶縁膜の側面上部が露出
する程度の厚さに第２のレジスト膜を形成する工程と、 上記第２のレジスト膜をマスクとする第２の絶縁膜のエ
ッチングにより上記チャネル部上の金属膜をリフトオフ
して、上記チャネル部の両側に上記擬似一次元導電チャ
ネルの発生，消失を制御する金属ゲート層を有するゲー
ト部を形成する工程とを含むことを特徴とするＩＰＧト
ランジスタの製造方法。 - 【請求項７】 基板上に形成され、ソース，ドレイン領
域間を電気的に接続する擬似一次元導電チャネルを発生
可能なチャネル部と、 上記基板上の、チャネル部の両側に形成され、上記擬似
一次元導電チャネルの発生，消失を制御するゲート層を
有するゲート部とを備えたＩＰＧトランジスタにおい
て、 上記チャネル部は、相互に平行な複数の擬似一次元導電
チャネルをその厚み方向に配列して発生可能な構造とし
たものであることを特徴とするＩＰＧトランジスタ。 - 【請求項８】 請求項７記載のＩＰＧトランジスタにお
いて、 上記ゲート層は、上記ゲート部内に上記複数の擬似一次
元導電チャネルの各々に対応させて配置され、その上面
が対応する擬似一次元導電チャネルとほぼ一致する複数
の導電性薄膜から構成されていることを特徴とするＩＰ
Ｇトランジスタ。 - 【請求項９】 請求項７記載のＩＰＧトランジスタにお
いて、 上記ゲート層は、上記複数の擬似一次元導電チャネルの
最下部のものから最上部のものに跨がるよう形成した１
つの導電性膜から構成されていることを特徴とするＩＰ
Ｇトランジスタ。 - 【請求項１０】 基板上に形成され、ソース，ドレイン
領域間を電気的に接続する擬似一次元導電チャネルを発
生可能なチャネル部と、 上記基板上の、チャネル部の両側に形成され、上記擬似
一次元導電チャネルの発生，消失を制御するゲート層を
有するゲート部とを備えたＩＰＧトランジスタにおい
て、 上記チャネル部両側の各ゲート部におけるゲート層は、
ゲート部とチャネル部との間の空隙により電気的に絶縁
され、それぞれ異なる信号源に接続されていることを特
徴とするＩＰＧトランジスタ。 - 【請求項１１】 基板上に形成され、ソース，ドレイン
領域間を電気的に接続する擬似一次元導電チャネルを発
生可能なチャネル部と、上記基板上の、チャネル部の両
側に形成され、上記擬似一次元導電チャネルの発生，消
失を制御するゲート層を有するゲート部とを備えたＩＰ
Ｇトランジスタを複数搭載した半導体集積回路装置にお
いて、 上記各ＩＰＧトランジスタのゲート層を、隣接するゲー
ト部間のチャネル部を跨いで接続するエアーブリッジ配
線を備えたことを特徴とする半導体集積回路装置。 - 【請求項１２】 請求項１１記載の半導体集積回路装置
において、 上記各ＩＰＧトランジスタは、そのチャネル部を、相互
に平行な複数の擬似一次元導電チャネルをその厚み方向
に配列して発生可能な構造としたものであることを特徴
とする半導体集積回路装置。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
において、 上記各ＩＰＧトランジスタのゲート層は、上記ゲート部
内に上記複数の擬似一次元導電チャネルの各々に対応さ
せて配置され、その上面が対応する擬似一次元導電チャ
ネルとほぼ一致する複数の導電性薄膜から構成されてい
ることを特徴とする半導体集積回路装置。 - 【請求項１４】 基板上に形成され、ソース，ドレイン
領域間を電気的に接続する擬似一次元導電チャネルを発
生可能なチャネル部と、上記基板上の、チャネル部の両
側に形成され、上記擬似一次元導電チャネルの発生，消
失を制御するゲート層を有するゲート部とを備えたＩＰ
Ｇトランジスタを複数搭載した半導体集積回路装置にお
いて、 上記基板は、これを貫通するよう形成されたコンタクト
ホール、及びその裏面側に形成された裏面配線金属層を
有し、 上記各ＩＰＧトランジスタのゲート層は、上記コンタク
トホールを介して裏面配線金属層に接続されていること
を特徴とする半導体集積回路装置。 - 【請求項１５】 基板上に所定間隔隔てて対向する一対
の選択成長用膜を形成する工程と、 上記一対の選択成長用膜をマスクとする半導体層の選択
成長により、上記基板上の、両選択成長用膜の内側に、
ソース，ドレイン領域間を電気的に接続する擬似一次元
導電チャネルを発生可能なチャネル部を形成すると同時
に、上記基板上の両選択成長用膜の外側に、上記擬似一
次元導電チャネルの発生，消失を制御するゲート層を有
するゲート部を形成する工程とを含むことを特徴とする
ＩＰＧトランジスタの製造方法。 - 【請求項１６】 請求項１５記載のＩＰＧトランジスタ
の製造方法において、 上記選択成長用膜は、ＧａＡｓ基板の（１１１）面上
に、上記擬似一次元導電チャネルの方向である｛１１
２｝方向に平行に形成した帯状パターンの絶縁膜である
ことを特徴とするＩＰＧトランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128623A JPH06244216A (ja) | 1992-12-21 | 1993-05-31 | Ｉｐｇトランジスタ及びその製造方法，並びに半導体集積回路装置及びその製造方法 |
| EP93120125A EP0603711A3 (en) | 1992-12-21 | 1993-12-14 | Ipg transistor and semiconductor integrated device; production methods thereof. |
| US08/169,141 US5449929A (en) | 1992-12-21 | 1993-12-20 | IPG transistor semiconductor integrated circuit device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35661992 | 1992-12-21 | ||
| JP4-356619 | 1992-12-21 | ||
| JP5128623A JPH06244216A (ja) | 1992-12-21 | 1993-05-31 | Ｉｐｇトランジスタ及びその製造方法，並びに半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244216A true JPH06244216A (ja) | 1994-09-02 |
Family
ID=26464232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128623A Pending JPH06244216A (ja) | 1992-12-21 | 1993-05-31 | Ｉｐｇトランジスタ及びその製造方法，並びに半導体集積回路装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5449929A (ja) |
| EP (1) | EP0603711A3 (ja) |
| JP (1) | JPH06244216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016100452A (ja) * | 2014-11-21 | 2016-05-30 | 日本電信電話株式会社 | インプレーンダブルゲートトランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686743A (en) * | 1996-07-10 | 1997-11-11 | Trw Inc. | Method of forming airbridged metallization for integrated circuit fabrication |
| US8519438B2 (en) * | 2008-04-23 | 2013-08-27 | Transphorm Inc. | Enhancement mode III-N HEMTs |
| US9450176B2 (en) | 2011-08-22 | 2016-09-20 | Japan Science And Technology Agency | Rectifying device, transistor, and rectifying method |
| US9748356B2 (en) | 2012-09-25 | 2017-08-29 | Stmicroelectronics, Inc. | Threshold adjustment for quantum dot array devices with metal source and drain |
| US9601630B2 (en) * | 2012-09-25 | 2017-03-21 | Stmicroelectronics, Inc. | Transistors incorporating metal quantum dots into doped source and drain regions |
| US10002938B2 (en) | 2013-08-20 | 2018-06-19 | Stmicroelectronics, Inc. | Atomic layer deposition of selected molecular clusters |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT8048031A0 (it) * | 1979-04-09 | 1980-02-28 | Raytheon Co | Perfezionamento nei dispositivi a semiconduttore ad effetto di campo |
| JPH06105717B2 (ja) * | 1984-01-14 | 1994-12-21 | 富士通株式会社 | 電界効果型半導体装置 |
| JPH0656857B2 (ja) * | 1985-01-24 | 1994-07-27 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
| JPH0797635B2 (ja) * | 1986-06-19 | 1995-10-18 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS63316484A (ja) * | 1987-06-19 | 1988-12-23 | Fujitsu Ltd | 量子効果半導体装置 |
| JPS6428871A (en) * | 1987-07-23 | 1989-01-31 | Matsushita Electric Ind Co Ltd | Superconducting transistor |
| US4999682A (en) * | 1987-08-14 | 1991-03-12 | Regents Of The University Of Minnesota | Electronic and optoelectronic laser devices utilizing light hole properties |
| JPH01185943A (ja) * | 1988-01-21 | 1989-07-25 | Nec Corp | 半導体集積回路装置 |
| EP0394757B1 (de) * | 1989-04-27 | 1998-10-07 | Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. | Halbleiterstruktur mit einer 2D-Ladungsträgerschicht und Herstellungsverfahren |
| JP2629408B2 (ja) * | 1989-06-29 | 1997-07-09 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
| JPH0350773A (ja) * | 1989-07-19 | 1991-03-05 | Nec Corp | １次元効果素子とその製造方法 |
| JPH04171734A (ja) * | 1990-11-02 | 1992-06-18 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0575139A (ja) * | 1991-09-12 | 1993-03-26 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-05-31 JP JP5128623A patent/JPH06244216A/ja active Pending
- 1993-12-14 EP EP93120125A patent/EP0603711A3/en not_active Withdrawn
- 1993-12-20 US US08/169,141 patent/US5449929A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016100452A (ja) * | 2014-11-21 | 2016-05-30 | 日本電信電話株式会社 | インプレーンダブルゲートトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0603711A2 (en) | 1994-06-29 |
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