JPH0350773A - １次元効果素子とその製造方法 - Google Patents
１次元効果素子とその製造方法Info
- Publication number
- JPH0350773A JPH0350773A JP18447289A JP18447289A JPH0350773A JP H0350773 A JPH0350773 A JP H0350773A JP 18447289 A JP18447289 A JP 18447289A JP 18447289 A JP18447289 A JP 18447289A JP H0350773 A JPH0350773 A JP H0350773A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- gate
- gate electrode
- resist
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000007772 electrode material Substances 0.000 claims abstract description 10
- 238000010894 electron beam technology Methods 0.000 claims abstract description 10
- 238000010884 ion-beam technique Methods 0.000 claims abstract description 7
- 238000011161 development Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 3
- 239000004926 polymethyl methacrylate Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- NTIZESTWPVYFNL-UHFFFAOYSA-N Methyl isobutyl ketone Chemical compound CC(C)CC(C)=O NTIZESTWPVYFNL-UHFFFAOYSA-N 0.000 description 1
- UIHCLUNTQKBZGK-UHFFFAOYSA-N Methyl isobutyl ketone Natural products CCC(C)C(C)=O UIHCLUNTQKBZGK-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子の１次元化に伴う伝導度の量子化を利用
し、論理素子として適した１次元効果素子およびその１
次元効果素子の製造方法に関するものである。
し、論理素子として適した１次元効果素子およびその１
次元効果素子の製造方法に関するものである。
ＧａＡｓとＡｌｘＧａ＋−ｘＡｓとの界面などの半導体
へテロ界面に存在する電子は、その界面に対し垂直方向
の運動が束縛されその方向の運動エネルギーが離散化し
、２次元的に伝導することはよく知られている。この２
次元電子が伝導できる平面状のチャネルのうちある一方
向をさらに狭くしていき、その方向の電子の運動につい
ても束縛すればその方向の運動エネルギーについても離
散化することができ、電子は１次元的に伝導する。
へテロ界面に存在する電子は、その界面に対し垂直方向
の運動が束縛されその方向の運動エネルギーが離散化し
、２次元的に伝導することはよく知られている。この２
次元電子が伝導できる平面状のチャネルのうちある一方
向をさらに狭くしていき、その方向の電子の運動につい
ても束縛すればその方向の運動エネルギーについても離
散化することができ、電子は１次元的に伝導する。
近年、このような伝導において伝導度の量子化が起こる
ことが、ビー・ジェー・ファン・ウィース（Ｂ、Ｊ、Ｖ
ａｎ Ｗｅｅｓ） らによってアイジカル・レビュー
・レター、６０巻８４８頁（１９８８年） （Ｐｈｙ
ｓ、Ｒｅｖ。
ことが、ビー・ジェー・ファン・ウィース（Ｂ、Ｊ、Ｖ
ａｎ Ｗｅｅｓ） らによってアイジカル・レビュー
・レター、６０巻８４８頁（１９８８年） （Ｐｈｙ
ｓ、Ｒｅｖ。
Ｌｅｔｔ、 ６０．８４８（１９８８） ）に報告され
た。この報告の内容を第４図および第５図を用いて簡単
に説明する。第４図は前述のビー・ジェー・ファン・ウ
ィースらが作成した素子の上面図である。彼らはＧａＡ
ｓ基板上にＧａＡｓ層、さらにその上にＡｌｘＧａ１−
ＸＡＳ層を成長させ、ＧａＡｓ層とＡＩ。
た。この報告の内容を第４図および第５図を用いて簡単
に説明する。第４図は前述のビー・ジェー・ファン・ウ
ィースらが作成した素子の上面図である。彼らはＧａＡ
ｓ基板上にＧａＡｓ層、さらにその上にＡｌｘＧａ１−
ＸＡＳ層を成長させ、ＧａＡｓ層とＡＩ。
Ｇ ａ 、、Ａ ｓ層の界面に２次元電子層を形成し、
これをチャネル１とした。またＡ １１１０ ａ Ｉ−
ＸＡ Ｓ層上に、一部に間隙が存在するゲート電極１２
を形成した。
これをチャネル１とした。またＡ １１１０ ａ Ｉ−
ＸＡ Ｓ層上に、一部に間隙が存在するゲート電極１２
を形成した。
この素子において、間隙により２つに分離されたゲート
電極１２の両方に適当な負の電圧を印加しゲート電極直
下のチャネルを空乏化させると、電子はゲート電極の間
隙のみを通って伝導するようになる。さらにゲート電圧
を印加していくと、ゲート電極直下だけでなくその周辺
部も空乏化し、そのため間隙の部分で実際に電子が伝導
できるチャネルの幅は狭くなる。彼らは電子が伝導でき
るチャネルの幅が電子のドブロイ波長程度になり間隙の
幅方向の運動エネルギーが離散化し始めると、第５図に
示すとおりゲート電圧の変化に対しこの素子の伝導度が
２ｅ”／ｈの段差で階段状に変化することを発見した。
電極１２の両方に適当な負の電圧を印加しゲート電極直
下のチャネルを空乏化させると、電子はゲート電極の間
隙のみを通って伝導するようになる。さらにゲート電圧
を印加していくと、ゲート電極直下だけでなくその周辺
部も空乏化し、そのため間隙の部分で実際に電子が伝導
できるチャネルの幅は狭くなる。彼らは電子が伝導でき
るチャネルの幅が電子のドブロイ波長程度になり間隙の
幅方向の運動エネルギーが離散化し始めると、第５図に
示すとおりゲート電圧の変化に対しこの素子の伝導度が
２ｅ”／ｈの段差で階段状に変化することを発見した。
ここでｅは素電荷、ｈはブランク定数である。またこの
段階の各段の伝導度は２ｎｅ”／ｈ（ｎは整数）で表さ
れるが、このｎはこのチャネルを通過する電子が占めう
る離散的なエネルギー準位の個数に対応することも明ら
かとなった。
段階の各段の伝導度は２ｎｅ”／ｈ（ｎは整数）で表さ
れるが、このｎはこのチャネルを通過する電子が占めう
る離散的なエネルギー準位の個数に対応することも明ら
かとなった。
この現象を利用して、論理素子としての１次元効果素子
を形成することができる。つまり、電子が１つのエネル
ギー準位を占め２ｅ”／ｈの伝導度を示すときをオン状
態、電子がどのエネルギー準位も占めず伝導度がゼロに
なるときをオフ状態とし、これら２状態をゲート電極で
切り替えることで論理動作が達成される。
を形成することができる。つまり、電子が１つのエネル
ギー準位を占め２ｅ”／ｈの伝導度を示すときをオン状
態、電子がどのエネルギー準位も占めず伝導度がゼロに
なるときをオフ状態とし、これら２状態をゲート電極で
切り替えることで論理動作が達成される。
ここで注目すべき点は、１つの状態から他の状態にステ
ップ的に変化していることから、ゲート電圧に微小な変
化を与えるだけで素子を制御することが可能なことであ
る。第５図においては、ゲート電圧を０．１ｖ変化させ
ることによりスイッチングが可能であり、低消費電力動
作に適している。
ップ的に変化していることから、ゲート電圧に微小な変
化を与えるだけで素子を制御することが可能なことであ
る。第５図においては、ゲート電圧を０．１ｖ変化させ
ることによりスイッチングが可能であり、低消費電力動
作に適している。
もう１つ注目すべき点は、伝導度に換算したときの論理
振幅２ｅ”／ｈが素電荷およびブランク定数という自然
定数のみで決定され、素子を構成する物質によらないこ
とである。このことは素子を集積化した場合、素子特性
の均一性を向上させることにつながり論理素子として優
れた特性を示す。
振幅２ｅ”／ｈが素電荷およびブランク定数という自然
定数のみで決定され、素子を構成する物質によらないこ
とである。このことは素子を集積化した場合、素子特性
の均一性を向上させることにつながり論理素子として優
れた特性を示す。
以上述べた１次元効果素子においては、これを単独で用
いた場合その内部抵抗が大きいことが問題となる。つま
り１つのエネルギー準位のみが占められたときの素子の
内部抵抗は（２ｅ”／ｈ）−’＝１３にΩとなり、その
素子が供給できる電流量に制限が生じる。この問題点は
素子を並列接続することにより回避できるが、並列接続
した場合には半導体基板上において広い面積が必要とな
り集積化に支障をきたす。またゲート電極が占める面積
が実効的に大きくなりチャネルとの静電容量が大きくな
り、動作速度の低下につながる。これを解決するにはゲ
ート電極の間隙を複数個形成し、各々の間隙で電流制御
を行えば素子の寸法を小さく抑えられ、これらの問題点
は解消する。しかし間隙が複数となると、両端が間隙で
他のゲート電極と分離されたゲート電極がチャネル上に
存在することになり、これらを電気的に他のゲート電極
と接続するのが困難となる。
いた場合その内部抵抗が大きいことが問題となる。つま
り１つのエネルギー準位のみが占められたときの素子の
内部抵抗は（２ｅ”／ｈ）−’＝１３にΩとなり、その
素子が供給できる電流量に制限が生じる。この問題点は
素子を並列接続することにより回避できるが、並列接続
した場合には半導体基板上において広い面積が必要とな
り集積化に支障をきたす。またゲート電極が占める面積
が実効的に大きくなりチャネルとの静電容量が大きくな
り、動作速度の低下につながる。これを解決するにはゲ
ート電極の間隙を複数個形成し、各々の間隙で電流制御
を行えば素子の寸法を小さく抑えられ、これらの問題点
は解消する。しかし間隙が複数となると、両端が間隙で
他のゲート電極と分離されたゲート電極がチャネル上に
存在することになり、これらを電気的に他のゲート電極
と接続するのが困難となる。
本発明の目的は、上述の問題点を解決した１次元効果素
子およびその製造方法を提供することにある。
子およびその製造方法を提供することにある。
本発明の１次元効果素子は、
半導体基板上に形成した第１の半導体層と、前記第１の
半導体層の上に接し前記第１の半導体層に比べ真空準位
が小さい第２の半導体層と、前記第２の半導体層の上に
形成されたソース電極およびドレイン電極と、 前記第２の半導体層上に接し前記ソース電極および前記
ドレイン電極の間を横切るように配置され且つそれらの
間隙が互いに等しく電子のドブロイ波長程度である複数
の島状のゲート電極と、前記複数のゲート電極の各々の
上部に接したゲート電圧供給線とを有することを特徴と
する。
半導体層の上に接し前記第１の半導体層に比べ真空準位
が小さい第２の半導体層と、前記第２の半導体層の上に
形成されたソース電極およびドレイン電極と、 前記第２の半導体層上に接し前記ソース電極および前記
ドレイン電極の間を横切るように配置され且つそれらの
間隙が互いに等しく電子のドブロイ波長程度である複数
の島状のゲート電極と、前記複数のゲート電極の各々の
上部に接したゲート電圧供給線とを有することを特徴と
する。
本発明によれば、第２の半導体層は島状に複数個形成さ
れたゲート電極直下の膜厚がゲート電極が形成されてい
ない領域の膜厚に比べて薄くするのが好適である。
れたゲート電極直下の膜厚がゲート電極が形成されてい
ない領域の膜厚に比べて薄くするのが好適である。
また本発明の１次元効果素子の製造方法は、半導体基板
上に第１の半導体層を形成する工程と、 前記第１の半導体層の上に接し前記第１の半導体層に比
べ真空準位が小さい第２の半導体層を形成する工程と、 前記第２の半導体層の上にソース電極およびドレイン電
極を形成する工程と、 前記第１の半導体層と前記第２の半導体層が形成された
前記半導体基板上に塗布されたポジ型レジスト層のうち
ゲート電圧供給線を形成する領域をイオン線で露光した
のち現像処理する工程と、前記レジスト層のうちゲート
電極を形成する領域を電子線で露光したのち現像処理す
る工程と、ゲート電極材料を前記半導体基板の上方から
蒸着する工程と、 現像後に残った前記レジスト層を前記レジスト層の未露
光領域上に蒸着されたゲート電極材料とともに除去する
工程とを有することを特徴とする。
上に第１の半導体層を形成する工程と、 前記第１の半導体層の上に接し前記第１の半導体層に比
べ真空準位が小さい第２の半導体層を形成する工程と、 前記第２の半導体層の上にソース電極およびドレイン電
極を形成する工程と、 前記第１の半導体層と前記第２の半導体層が形成された
前記半導体基板上に塗布されたポジ型レジスト層のうち
ゲート電圧供給線を形成する領域をイオン線で露光した
のち現像処理する工程と、前記レジスト層のうちゲート
電極を形成する領域を電子線で露光したのち現像処理す
る工程と、ゲート電極材料を前記半導体基板の上方から
蒸着する工程と、 現像後に残った前記レジスト層を前記レジスト層の未露
光領域上に蒸着されたゲート電極材料とともに除去する
工程とを有することを特徴とする。
本発明においては１つの素子内でゲート電極の間隙が複
数個形成されており、また間隙によって近隣のゲート電
極と分離されたゲート電極はそれらの上部に接するゲー
ト電圧供給線により電気的に接続されるので、各々の間
隙で伝導度を制御できる。これによって内部抵抗が低減
され、かつ伝導度としての論理振幅を飛躍的に向上する
ことが可能となる。またゲート電極がチャネルに接する
面積を最小限に抑えることができるので、ゲート電極と
チャネルとの間の静電容量を小さ（抑えられ、動作速度
の低下を招かない。
数個形成されており、また間隙によって近隣のゲート電
極と分離されたゲート電極はそれらの上部に接するゲー
ト電圧供給線により電気的に接続されるので、各々の間
隙で伝導度を制御できる。これによって内部抵抗が低減
され、かつ伝導度としての論理振幅を飛躍的に向上する
ことが可能となる。またゲート電極がチャネルに接する
面積を最小限に抑えることができるので、ゲート電極と
チャネルとの間の静電容量を小さ（抑えられ、動作速度
の低下を招かない。
またここで特に明記しておきたいことは、本発明におけ
る１次元効果素子の動作原理は、ゲート電極直下の電子
密度を制御するのではなく、個々のゲート電極にはさま
れた間隙に存在するチャネルの幅を制御することにある
。仮に間隙に存在する電子の密度がゲート電圧供給線に
より変調されてしまうと、素子の設計の際にこれを考慮
しなければならない問題が生じる。しかし本発明ではゲ
ート電圧供給線はゲート電極を介してのみチャネルに接
しており、他の部分では中空に固定されチャネルに接し
ていないので、ゲート電圧供給線自身がチャネルの電子
密度に影響を及ぼすことが殆ど無く素子設計が容易とな
る。
る１次元効果素子の動作原理は、ゲート電極直下の電子
密度を制御するのではなく、個々のゲート電極にはさま
れた間隙に存在するチャネルの幅を制御することにある
。仮に間隙に存在する電子の密度がゲート電圧供給線に
より変調されてしまうと、素子の設計の際にこれを考慮
しなければならない問題が生じる。しかし本発明ではゲ
ート電圧供給線はゲート電極を介してのみチャネルに接
しており、他の部分では中空に固定されチャネルに接し
ていないので、ゲート電圧供給線自身がチャネルの電子
密度に影響を及ぼすことが殆ど無く素子設計が容易とな
る。
また本発明の１次元効果素子におけるゲート電極および
ゲート電圧供給線の形成方法で、半導体基板上に塗布さ
れたポジ型レジストのうちゲート電圧供給線を形成する
領域をイオン線により露光し、ゲート電極を形成する領
域を電子線で露光し、リフトオフ法によりゲート電極お
よびゲート電圧供給線を一括して形成する方法をとるこ
とで、ゲート電極およびゲート電圧供給線を個別に形成
する工程にくらべ容易に作製することができる。またゲ
ート電極とゲート電圧供給線とが一体化して形成される
ことから機械的強度が大きく、素子形成時に生じうるゲ
ート電圧供給線の剥離を抑えられ歩留まりが向上する利
点を有している。
ゲート電圧供給線の形成方法で、半導体基板上に塗布さ
れたポジ型レジストのうちゲート電圧供給線を形成する
領域をイオン線により露光し、ゲート電極を形成する領
域を電子線で露光し、リフトオフ法によりゲート電極お
よびゲート電圧供給線を一括して形成する方法をとるこ
とで、ゲート電極およびゲート電圧供給線を個別に形成
する工程にくらべ容易に作製することができる。またゲ
ート電極とゲート電圧供給線とが一体化して形成される
ことから機械的強度が大きく、素子形成時に生じうるゲ
ート電圧供給線の剥離を抑えられ歩留まりが向上する利
点を有している。
第１図および第２図を用いて本発明の１次元効果素子の
構造に関する実施例を説明する。
構造に関する実施例を説明する。
初めに第１の実施例を第１図を用いて説明する。
なお第１図（ａ）は上面図、第１図（ｂ）は第１図（ａ
）におけるＡ−Ａ’線断面図、第１図（ｃ）は第１図（
ａ）におけるＢ−Ｂ’線断面図である。
）におけるＡ−Ａ’線断面図、第１図（ｃ）は第１図（
ａ）におけるＢ−Ｂ’線断面図である。
半導体基板６の上に例えばＧ ａ Ａ ｓ ｉｉ ７、
さらにその上に例えばＡ１．Ｇａ、□Ａｓ層８を設置す
る。するとＧａＡｓ層７とＡ Ｉ ＸＧ ａ Ｉ−ＩＡ
３層８の界面近傍に２次元電子層が形成され、これを
チャネルとすることができる。このチャネルの両側にチ
ャネルと電気的に接続するように配置されたソース電極
２．ドレイン電極３をＡ Ｉ ＸＧ ａ Ｉ−ＸＡＳＡ
ＢＯ３に接するように設置する。ソース電極２、ドレイ
ン電極３は例えばＡｕＧｅ合金であればよい、またソー
ス電極２．ドレイン電極３の間を横切るように並んだ島
状の複数のゲート電極４をＡ Ｉ ｘＧ ａ １−ｘＡ
ｓ層８上に設置する。ゲート電極４は例えばＡＩであ
ればよい。これらのゲート電極４の間隙は各々等しく、
チャネル電子のドブロイ波長程度とする。ドブロイ波長
はチャネルの電子面密度がＩ ＸＩＯ”ｃｍ−”であれ
ば８０ｎｍ程度である。またゲート長は電子の平均自由
工程以下であればよく、一般に０．１μｍ以下であれば
十分である。これらのゲート電極４を各々を電気的に結
合させるため、その上部に接するようにゲート電圧供給
線５を設置する。このゲート電圧供給線は例えばゲート
電極と同じ材料であればよい。
さらにその上に例えばＡ１．Ｇａ、□Ａｓ層８を設置す
る。するとＧａＡｓ層７とＡ Ｉ ＸＧ ａ Ｉ−ＩＡ
３層８の界面近傍に２次元電子層が形成され、これを
チャネルとすることができる。このチャネルの両側にチ
ャネルと電気的に接続するように配置されたソース電極
２．ドレイン電極３をＡ Ｉ ＸＧ ａ Ｉ−ＸＡＳＡ
ＢＯ３に接するように設置する。ソース電極２、ドレイ
ン電極３は例えばＡｕＧｅ合金であればよい、またソー
ス電極２．ドレイン電極３の間を横切るように並んだ島
状の複数のゲート電極４をＡ Ｉ ｘＧ ａ １−ｘＡ
ｓ層８上に設置する。ゲート電極４は例えばＡＩであ
ればよい。これらのゲート電極４の間隙は各々等しく、
チャネル電子のドブロイ波長程度とする。ドブロイ波長
はチャネルの電子面密度がＩ ＸＩＯ”ｃｍ−”であれ
ば８０ｎｍ程度である。またゲート長は電子の平均自由
工程以下であればよく、一般に０．１μｍ以下であれば
十分である。これらのゲート電極４を各々を電気的に結
合させるため、その上部に接するようにゲート電圧供給
線５を設置する。このゲート電圧供給線は例えばゲート
電極と同じ材料であればよい。
このように構成された素子では、ゲート電圧を０．６ｖ
程度印加すればゲート電極直下のチャネルは空乏化する
。しかし各々のゲート電極４の間隙におけるチャネルに
は電子が存在し、このチャネルを通って電子は流れるこ
とができる。さらにゲート電圧を負の方向に印加すると
各々の間隙にあるチャネルの幅は狭くなり、間隙の幅方
向の運動エネルギーが離散化する。さら＆、４ゲート電
圧を印加すると、今度は１つのエネルギー準位のみに電
子が存在する状態となる。この状態をこの１次元効果素
子を論理素子としてみたときのオン状態とみなすことが
できる。このときの伝導度は、この素子の間隙の個数を
Ｎとすると２Ｎｅ”／ｈである。さらに負の方向にゲー
ト電極を印加すると、どのエネルギー準位にも電子は存
在せず伝導度を示さなくなる。この状態をオフ状態とみ
なすことができる。このオン状態のときのゲート電圧と
オフ状態のゲート電圧の差は、約０．１ｖとするのが最
も安定となる。この素子がオフ状態になるように適当な
バイアス電圧をゲート電極に印加し、それに０． ＩＶ
程度の微小な電圧変化を与えることによりこの素子を論
理動作させることが可能となる。
程度印加すればゲート電極直下のチャネルは空乏化する
。しかし各々のゲート電極４の間隙におけるチャネルに
は電子が存在し、このチャネルを通って電子は流れるこ
とができる。さらにゲート電圧を負の方向に印加すると
各々の間隙にあるチャネルの幅は狭くなり、間隙の幅方
向の運動エネルギーが離散化する。さら＆、４ゲート電
圧を印加すると、今度は１つのエネルギー準位のみに電
子が存在する状態となる。この状態をこの１次元効果素
子を論理素子としてみたときのオン状態とみなすことが
できる。このときの伝導度は、この素子の間隙の個数を
Ｎとすると２Ｎｅ”／ｈである。さらに負の方向にゲー
ト電極を印加すると、どのエネルギー準位にも電子は存
在せず伝導度を示さなくなる。この状態をオフ状態とみ
なすことができる。このオン状態のときのゲート電圧と
オフ状態のゲート電圧の差は、約０．１ｖとするのが最
も安定となる。この素子がオフ状態になるように適当な
バイアス電圧をゲート電極に印加し、それに０． ＩＶ
程度の微小な電圧変化を与えることによりこの素子を論
理動作させることが可能となる。
第１の実施例の素子を第４図で示した従来の素子と比較
すると、従来の素子においてはその内部抵抗が１３にΩ
と高いものであったが、本実施例の素子ではゲート電極
の間隙の数を１００とすると内部抵抗が１３０Ωと低下
し大きな改善がみられた。
すると、従来の素子においてはその内部抵抗が１３にΩ
と高いものであったが、本実施例の素子ではゲート電極
の間隙の数を１００とすると内部抵抗が１３０Ωと低下
し大きな改善がみられた。
またそれに伴い伝導度としての論理振幅も１００倍向上
した。この効果は間隙の数をさらに増加させることによ
り、さらに特性を向上させることができる。また従来の
素子を並列に接続し見かけ上の内部抵抗を低減したもの
に比べ半導体基板上に占める面積が小さ（、またゲート
電極の実効的な面積を小さくできるのでチャネルとの静
電容量を小さく抑えられ動作速度の低下がみられない。
した。この効果は間隙の数をさらに増加させることによ
り、さらに特性を向上させることができる。また従来の
素子を並列に接続し見かけ上の内部抵抗を低減したもの
に比べ半導体基板上に占める面積が小さ（、またゲート
電極の実効的な面積を小さくできるのでチャネルとの静
電容量を小さく抑えられ動作速度の低下がみられない。
次に第２の実施例を第２図を用いて説明する。
この実施例は前述の第１の実施例とほとんど構成が同じ
であるが、Ａ Ｉ ＨＧ ａ Ｉ−ＸＡ ３層８のうち
ゲート電極４を形成する領域においてＡ１．Ｇａ、−Ｘ
Ａｓの膜厚が薄い構造となっている。この場合、ゲート
電圧が印加されていない状態でもゲート電極直下のチャ
ネルは空乏化し、各々のゲート電極の間隙にのみ電子が
存在することになる。このときのゲート電極の間隙にお
けるチャネル幅は、ゲート電極４の間隔およびゲート電
極直下のＡｌＸＧａｌ−ＸＡｓＡＢＯ３厚により調整す
ることができ、適当な条件でゲート電極に電圧印加しな
い状態でオフ状態とすることが可能となる。つまり、こ
の第２の実施例の形状にすることによって、第１の実施
例で必要であったバイアス電圧を印加する必要がなくな
り、この素子を用いたときの回路設計が簡単になる利点
がある。
であるが、Ａ Ｉ ＨＧ ａ Ｉ−ＸＡ ３層８のうち
ゲート電極４を形成する領域においてＡ１．Ｇａ、−Ｘ
Ａｓの膜厚が薄い構造となっている。この場合、ゲート
電圧が印加されていない状態でもゲート電極直下のチャ
ネルは空乏化し、各々のゲート電極の間隙にのみ電子が
存在することになる。このときのゲート電極の間隙にお
けるチャネル幅は、ゲート電極４の間隔およびゲート電
極直下のＡｌＸＧａｌ−ＸＡｓＡＢＯ３厚により調整す
ることができ、適当な条件でゲート電極に電圧印加しな
い状態でオフ状態とすることが可能となる。つまり、こ
の第２の実施例の形状にすることによって、第１の実施
例で必要であったバイアス電圧を印加する必要がなくな
り、この素子を用いたときの回路設計が簡単になる利点
がある。
以上のように第２図の実施例の素子では、ゲート電圧に
バイアスを印加することなく０．ＩＶという低いゲート
電圧でこの素子を論理動作させることが可能であり、低
消費電力の素子として有効であることが示される。
バイアスを印加することなく０．ＩＶという低いゲート
電圧でこの素子を論理動作させることが可能であり、低
消費電力の素子として有効であることが示される。
次に本発明における１次元効果素子の製造方法において
ゲート電極およびゲート電圧供給線の形成工程を第３図
を用いて説明する。なお第３図（ａ）、（ｂ）にはｃ−
ｃ’線断面図を、第３図（ｃ）、（ｄ）、（ｅ）にはｃ
−ｃ’線断面図およびＤ−Ｄ’線断面図をも図示しであ
る。
ゲート電極およびゲート電圧供給線の形成工程を第３図
を用いて説明する。なお第３図（ａ）、（ｂ）にはｃ−
ｃ’線断面図を、第３図（ｃ）、（ｄ）、（ｅ）にはｃ
−ｃ’線断面図およびＤ−Ｄ’線断面図をも図示しであ
る。
まず第３図（ａ）に示すようにＧａＡｓＪｉＪ、ＡＩ
ＸＧ ａ 、、Ａ ｓ層が形成された半導体基板上に塗
布されたポジ型レジスト層３１のうち、ゲート電圧供給
線を形成する領域の上層部３１ａのみをイオン線３２に
より露光する。このようにレジスト上層部のみ露光する
方法は、例えばポジ型レジストとして膜厚１μｍ程度の
ポリメチルメタクリレート（以下ＰＭＭＡと略す）を用
いた場合、２６０ｋｅＶ程度のエネルギーを持つＳｉイ
オンを３ ＸＩＯ”ｔｏｎｓ／ｃ１１１２程度の照射量
で露光すると達成される。
ＸＧ ａ 、、Ａ ｓ層が形成された半導体基板上に塗
布されたポジ型レジスト層３１のうち、ゲート電圧供給
線を形成する領域の上層部３１ａのみをイオン線３２に
より露光する。このようにレジスト上層部のみ露光する
方法は、例えばポジ型レジストとして膜厚１μｍ程度の
ポリメチルメタクリレート（以下ＰＭＭＡと略す）を用
いた場合、２６０ｋｅＶ程度のエネルギーを持つＳｉイ
オンを３ ＸＩＯ”ｔｏｎｓ／ｃ１１１２程度の照射量
で露光すると達成される。
次に第３図（ｂ）に示すようにイオン線で露光されたレ
ジスト上層部３１ａを現像処理により除去する。この現
像処理は第３図（ａ）の説明における露光方法をとった
場合、メチルイソブチルケトンとイソプロピルアルコー
ルが１：３の割合で混合された現像液で２分間現像すれ
ばよい。このときゲート電圧供給線を形成する領域のレ
ジストは、０．２μｍ程度の膜厚を残して除去される。
ジスト上層部３１ａを現像処理により除去する。この現
像処理は第３図（ａ）の説明における露光方法をとった
場合、メチルイソブチルケトンとイソプロピルアルコー
ルが１：３の割合で混合された現像液で２分間現像すれ
ばよい。このときゲート電圧供給線を形成する領域のレ
ジストは、０．２μｍ程度の膜厚を残して除去される。
次に第３図（ｃ）に示すようにゲート電極を形成する領
域３１ｂを電子線３３により露光する。この露光ではレ
ジストとしてＰＭＭＡを使用した場合、２０ｋｅＶ程度
のエネルギーを持つ電子線を５００μＣ／ｃｍ２程度の
照射量で露光すればよい。
域３１ｂを電子線３３により露光する。この露光ではレ
ジストとしてＰＭＭＡを使用した場合、２０ｋｅＶ程度
のエネルギーを持つ電子線を５００μＣ／ｃｍ２程度の
照射量で露光すればよい。
次に第３図（ｄ）に示すように電子線で露光した領域の
レジスト３１ｂを現像処理し除去する。この処理方法は
第３図（ｂ）の説明で示した方法で行えばよい。
レジスト３１ｂを現像処理し除去する。この処理方法は
第３図（ｂ）の説明で示した方法で行えばよい。
次に第３図（ｅ）に示すようにゲート電極材料３４、３
４ａを半導体基板上方から蒸着する。蒸着するゲート電
極材料の膜厚は、ゲート電圧供給線を形成する領域にお
けるレジスト膜と未露光領域のレジスト膜との段差より
薄くすることが必要である。
４ａを半導体基板上方から蒸着する。蒸着するゲート電
極材料の膜厚は、ゲート電圧供給線を形成する領域にお
けるレジスト膜と未露光領域のレジスト膜との段差より
薄くすることが必要である。
最後に第３図（ｆ）に示すように最終的に残ったレジス
トをレジストの未露光領域上に付着したゲート電極材料
３４ａとともに除去する。この結果、ゲート電極とゲー
ト電圧供給線とが一括して形成される。
トをレジストの未露光領域上に付着したゲート電極材料
３４ａとともに除去する。この結果、ゲート電極とゲー
ト電圧供給線とが一括して形成される。
このようにゲート電極およびゲート電圧供給線を一括し
て形成する方法をとることにより１、ゲート電極および
ゲート電圧供給線を個別に形成する方法に比べ簡便に作
成することが可能となり、また各々が一体化しているこ
とから機械的強度があり素子形成時に生じうるゲート電
圧供給線の剥離が抑えられ歩留まりが向上する。
て形成する方法をとることにより１、ゲート電極および
ゲート電圧供給線を個別に形成する方法に比べ簡便に作
成することが可能となり、また各々が一体化しているこ
とから機械的強度があり素子形成時に生じうるゲート電
圧供給線の剥離が抑えられ歩留まりが向上する。
本発明の１次元効果素子では従来の素子に比べて内部抵
抗が低下し大きな改善がみられた。またそれに伴い伝導
度としての論理振幅も向上した。
抗が低下し大きな改善がみられた。またそれに伴い伝導
度としての論理振幅も向上した。
この効果は間隙の数をさらに増加させることによりさら
に特性を向上させることができる。また従来の素子を並
列に接続し見かけ上の内部抵抗を低減したものに比べ半
導体基板上に占める面積が小さく、またゲート電極の実
効的な面積を小さくできるのでチャネルとの静電容量を
小さく抑えられ動作速度の低下がみられない。
に特性を向上させることができる。また従来の素子を並
列に接続し見かけ上の内部抵抗を低減したものに比べ半
導体基板上に占める面積が小さく、またゲート電極の実
効的な面積を小さくできるのでチャネルとの静電容量を
小さく抑えられ動作速度の低下がみられない。
また本発明の１次元効果素子の製造方法では、ゲート電
極およびゲート電圧供給線を一括して形成する方法をと
ることにより、ゲート電極およびゲート電圧供給線を個
別に形成する方法に比べ簡便に作成することが可能とな
り、また各々が一体化していることから機械的強度があ
り素子形成時に生じうるゲート電圧供給線の剥離が抑え
られ歩留まりが向上する。
極およびゲート電圧供給線を一括して形成する方法をと
ることにより、ゲート電極およびゲート電圧供給線を個
別に形成する方法に比べ簡便に作成することが可能とな
り、また各々が一体化していることから機械的強度があ
り素子形成時に生じうるゲート電圧供給線の剥離が抑え
られ歩留まりが向上する。
第１図は本発明における第１の実施例である１次元効果
素子を示す上面図および断面図、第２図は本発明におけ
る第２の実施例である１次元効果素子を示す断面図、 第３図は本発明の１次元効果素子の製造方法を示す工程
図、 第４図は従来の素子の構造を示す素子の上面図、第５図
は従来の素子のゲート電圧に対する伝導度の依存性を示
す図である。 １・・・・・チャネル ２・・・・・ソース電極 ３・・・・・ドレイン電極 ４．１２・・・ゲート電極 ５・・・・・ゲート電圧供給線 ６・・・・・半導体基板 ７・・・・・ＧａＡｓ層 ８ ’ ” ” −’Ａ １１Ｇａｌ−ｘＡｓ層３１・
・・・・レジスト層 ３１ａ・・・・イオン線で露光されたレジスト層 ３１ｂ・・・・電子線で露光されたレジスト層３２・ ３３・ ３４・ ４ａ ・イオン線 ・電子線 ・ゲート電極材料 ・レジストの未露光領域に付着し たゲート電極材料
素子を示す上面図および断面図、第２図は本発明におけ
る第２の実施例である１次元効果素子を示す断面図、 第３図は本発明の１次元効果素子の製造方法を示す工程
図、 第４図は従来の素子の構造を示す素子の上面図、第５図
は従来の素子のゲート電圧に対する伝導度の依存性を示
す図である。 １・・・・・チャネル ２・・・・・ソース電極 ３・・・・・ドレイン電極 ４．１２・・・ゲート電極 ５・・・・・ゲート電圧供給線 ６・・・・・半導体基板 ７・・・・・ＧａＡｓ層 ８ ’ ” ” −’Ａ １１Ｇａｌ−ｘＡｓ層３１・
・・・・レジスト層 ３１ａ・・・・イオン線で露光されたレジスト層 ３１ｂ・・・・電子線で露光されたレジスト層３２・ ３３・ ３４・ ４ａ ・イオン線 ・電子線 ・ゲート電極材料 ・レジストの未露光領域に付着し たゲート電極材料
Claims (3)
- （１）半導体基板上に形成した第１の半導体層と、前記
第１の半導体層の上に接し前記第１の半導体層に比べ真
空準位が小さい第２の半導体層と、前記第２の半導体層
の上に形成されたソース電極およびドレイン電極と、 前記第２の半導体層上に接し前記ソース電極および前記
ドレイン電極の間を横切るように配置され且つそれらの
間隙が互いに等しく電子のドブロイ波長程度である複数
の島状のゲート電極と、前記複数のゲート電極の各々の
上部に接したゲート電圧供給線とを有することを特徴と
する１次元効果素子。 - （２）前記第２の半導体層は、島状に複数個形成された
ゲート電極直下の膜厚がゲート電極が形成されていない
領域の膜厚に比べて薄いことを特徴とする請求項１記載
の１次元効果素子。 - （３）半導体基板上に第１の半導体層を形成する工程と
、 前記第１の半導体層の上に接し前記第１の半導体層に比
べ真空準位が小さい第２の半導体層を形成する工程と、 前記第２の半導体層の上にソース電極およびドレイン電
極を形成する工程と、 前記第１の半導体層と前記第２の半導体層が形成された
前記半導体基板上に塗布されたポジ型レジスト層のうち
ゲート電圧供給線を形成する領域をイオン線で露光した
のち現像処理する工程と、前記レジスト層のうちゲート
電極を形成する領域を電子線で露光したのち現像処理す
る工程と、ゲート電極材料を前記半導体基板の上方から
蒸着する工程と、 現像後に残った前記レジスト層を前記レジスト層の未露
光領域上に蒸着されたゲート電極材料とともに除去する
工程とを有することを特徴とする１次元効果素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18447289A JPH0350773A (ja) | 1989-07-19 | 1989-07-19 | １次元効果素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18447289A JPH0350773A (ja) | 1989-07-19 | 1989-07-19 | １次元効果素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350773A true JPH0350773A (ja) | 1991-03-05 |
Family
ID=16153762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18447289A Pending JPH0350773A (ja) | 1989-07-19 | 1989-07-19 | １次元効果素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684955A (ja) * | 1992-08-31 | 1994-03-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
| US5449929A (en) * | 1992-12-21 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | IPG transistor semiconductor integrated circuit device |
-
1989
- 1989-07-19 JP JP18447289A patent/JPH0350773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684955A (ja) * | 1992-08-31 | 1994-03-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
| US5449929A (en) * | 1992-12-21 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | IPG transistor semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940007074B1 (ko) | 트랜지스터 장치 제조방법 | |
| US4876580A (en) | Tunnel injection controlling type semiconductor device controlled by static induction effect | |
| JPH01500946A (ja) | 電界効果トランジスタ用ｔゲート電極およびそれを形成する電界効果トランジスタ | |
| JP2566210B2 (ja) | 半導体デバイス | |
| JPH0350773A (ja) | １次元効果素子とその製造方法 | |
| US5270557A (en) | Quantum interference semiconductor device having a quantum point contact and fabrication process thereof | |
| US5338692A (en) | Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface | |
| CN110323277A (zh) | 场效应晶体管及其制备方法 | |
| CN109564921B (zh) | 场效应管以及制造方法 | |
| JPH0878669A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH09246536A (ja) | 半導体素子 | |
| JPS6177370A (ja) | パタ−ン形成方法 | |
| US5274255A (en) | Structure for providing high resolution modulation of voltage potential in the vicinity of a surface | |
| WO2022161366A1 (zh) | 半导体量子点器件及制备方法、信号读取方法和操控方法 | |
| JP4648061B2 (ja) | 電界変調型単電子トランジスタ | |
| JPS59124769A (ja) | 半導体装置 | |
| JPH05206456A (ja) | 電界効果型半導体装置とその製造方法 | |
| Nishiyama et al. | Single-electron transistor operation of a physically defined silicon quantum dot device fabricated by electron beam lithography employing a negative-tone resist | |
| JPH01187821A (ja) | レジストパターンの形成方法 | |
| CN115527820A (zh) | 一种扩展栅极结构的垂直型纳米间隙电子源 | |
| JPH05198826A (ja) | 半導体装置およびその製造方法 | |
| JPH02246363A (ja) | 半導体装置 | |
| JPH024137B2 (ja) | ||
| JPH01189176A (ja) | 電界効果トランジスタ | |
| Barsan et al. | Nonoverlapping dual‐gate bucket‐brigade devices |