JPS61248480A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS61248480A JPS61248480A JP60283210A JP28321085A JPS61248480A JP S61248480 A JPS61248480 A JP S61248480A JP 60283210 A JP60283210 A JP 60283210A JP 28321085 A JP28321085 A JP 28321085A JP S61248480 A JPS61248480 A JP S61248480A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
A、産業上の利用分野
B、従来技術
C0発明が解決しようとする問題点
り0問題点を解決するための手段
E、実施例
F0発明の効果
A、産業上の利用分野
この発明は、電界効果トランジスタ(FET)などの半
導体デバイスに関し、特に正孔の移動度を高めるための
ひずみエピタキシャル層をもつトランジスタ構造に関す
るものである。
導体デバイスに関し、特に正孔の移動度を高めるための
ひずみエピタキシャル層をもつトランジスタ構造に関す
るものである。
B、従来技術
半導体回路を構成するにあたっては、n型のデバイスと
p型のデバイスのどちらも使用されており、前者は電荷
担体として電子を利用し、後者は電荷担体として正孔を
利用する。相補的な回路は、プッシュプル動作や、集積
回路のチップ内に形成され、もしくは複数的な素子とし
て形成されたn−p−n及びp−n−pトランジスタを
用いる回路において好便に採用されている。現在、主要
な関心は、そのような回路をトランジスタ・デバイスの
多数のアレイによって単一の集積回路チップ内に構成す
ることである。相補的な回路及びその大規模アレイの固
有の長所は、p型のデバイスとn型のデバイスが交互に
導通し、電力消費量が低減するので高集積密度の回路を
達成できるということである。相補的な回路のアレイの
構成においては、n型及びp型の領域を与えるべく適当
なドーパントを注入したシリコンからなる半導体デバイ
スが採用されており、成功を収めている。シリコンが成
功したことの重要な要因は、正孔と電子の双方に対して
良好な移動度が存在していることである。シリコンにお
いては、正孔の移動度と電子の移動度は、電子伝導を用
いるデバイスと正孔伝導を用いるデバイスとで同様の回
路パラメータを与える程度に近い値である。しかし、シ
リコンで構成したデバイスの周波数応答性は、多くの適
用例で望ましくないことがあり、この点でシリコンは不
利である。
p型のデバイスのどちらも使用されており、前者は電荷
担体として電子を利用し、後者は電荷担体として正孔を
利用する。相補的な回路は、プッシュプル動作や、集積
回路のチップ内に形成され、もしくは複数的な素子とし
て形成されたn−p−n及びp−n−pトランジスタを
用いる回路において好便に採用されている。現在、主要
な関心は、そのような回路をトランジスタ・デバイスの
多数のアレイによって単一の集積回路チップ内に構成す
ることである。相補的な回路及びその大規模アレイの固
有の長所は、p型のデバイスとn型のデバイスが交互に
導通し、電力消費量が低減するので高集積密度の回路を
達成できるということである。相補的な回路のアレイの
構成においては、n型及びp型の領域を与えるべく適当
なドーパントを注入したシリコンからなる半導体デバイ
スが採用されており、成功を収めている。シリコンが成
功したことの重要な要因は、正孔と電子の双方に対して
良好な移動度が存在していることである。シリコンにお
いては、正孔の移動度と電子の移動度は、電子伝導を用
いるデバイスと正孔伝導を用いるデバイスとで同様の回
路パラメータを与える程度に近い値である。しかし、シ
リコンで構成したデバイスの周波数応答性は、多くの適
用例で望ましくないことがあり、この点でシリコンは不
利である。
より高い周波数応答性は、周期律表の■族と■族の元素
からなる化合物半導体を使用することにより得られる。
からなる化合物半導体を使用することにより得られる。
そのような物質から構成した回路は、高い周波数応答性
を有する。
を有する。
しかしながら、上述の■−V族半導体物質を使用する場
合、正孔と電子とで移動度が著しく異なるという問題が
生じてくる。このため、実質的には、電子のみが電荷担
体として利用できるにすぎない。それゆえ、シリコンの
場合のようにP型のn型のデバイスを両方とも採用する
相補的な回路を構成することはできない。この問題は、
■−v族化合物から電界効果トランジスタを構成する場
合に顕在化してくる。というのはそのようなFETデバ
イスは、電子回路に一般的に広く使用されているからで
ある。
合、正孔と電子とで移動度が著しく異なるという問題が
生じてくる。このため、実質的には、電子のみが電荷担
体として利用できるにすぎない。それゆえ、シリコンの
場合のようにP型のn型のデバイスを両方とも採用する
相補的な回路を構成することはできない。この問題は、
■−v族化合物から電界効果トランジスタを構成する場
合に顕在化してくる。というのはそのようなFETデバ
イスは、電子回路に一般的に広く使用されているからで
ある。
C0発明が解決しようとする問題点
この発明の目的は、半導体デバイスにおいて正孔の高い
移動度をもつ構造を提供することにある。
移動度をもつ構造を提供することにある。
D6問題点を解決するための手段
上述の問題は、正孔伝導チャネルと比較的薄い半導体物
質の層を形成することによってP型半導体デバイス、特
に電界効果トランジスタを構成することにより克服され
る。このとき、その比較的薄い半導体物質の層の厚さは
、物質の量子力学モデルにおける数電子波長のオーダー
である。本発明によれば、その物質の薄い層は比較的厚
い物質の剛性層上にエピタキシャル成長される。厚い剛
性層は、その剛性層の格子間隔が薄い層の格子面間隔よ
りも大きいという点で薄い層の物質とは異なる。このエ
ピタキシャル層は、その層の物質が剛性層の格子面間隔
と一致すべくひずみを受けるように十分薄く形成される
。
質の層を形成することによってP型半導体デバイス、特
に電界効果トランジスタを構成することにより克服され
る。このとき、その比較的薄い半導体物質の層の厚さは
、物質の量子力学モデルにおける数電子波長のオーダー
である。本発明によれば、その物質の薄い層は比較的厚
い物質の剛性層上にエピタキシャル成長される。厚い剛
性層は、その剛性層の格子間隔が薄い層の格子面間隔よ
りも大きいという点で薄い層の物質とは異なる。このエ
ピタキシャル層は、その層の物質が剛性層の格子面間隔
と一致すべくひずみを受けるように十分薄く形成される
。
■−■族化合物半導体の場合、そのようなエピタキシャ
ル層物質の張力は、厚い剛性層の表面方向に沿う2次元
的な延長と、その剛性層の表面の一垂直方向の圧縮的な
ひずみをもたらす。この結果、重い正孔(heavy
hole)と軽い正孔(light hole)の縮退
を解消するエネルギー・レベルのシフトが行なわれ、こ
れにより格子がかなりの移動度で電荷担体を支持するよ
うになる。
ル層物質の張力は、厚い剛性層の表面方向に沿う2次元
的な延長と、その剛性層の表面の一垂直方向の圧縮的な
ひずみをもたらす。この結果、重い正孔(heavy
hole)と軽い正孔(light hole)の縮退
を解消するエネルギー・レベルのシフトが行なわれ、こ
れにより格子がかなりの移動度で電荷担体を支持するよ
うになる。
半導体デバイス、特にFETの構成における別の特徴と
して、上記ひずみ層の上面には別の物質の層が配置され
る。この付加層はFETのゲート構造の素子として、ま
た、薄いひずみ層が量子化されるようにエネルギーを規
定する層として働く。
して、上記ひずみ層の上面には別の物質の層が配置され
る。この付加層はFETのゲート構造の素子として、ま
た、薄いひずみ層が量子化されるようにエネルギーを規
定する層として働く。
さらに、この付加層は不純物で選択的にドープされる。
このドープされた付加層とひずみ層とが隣接して配置さ
れていることが、付加層からひずみ層を貫通するように
正孔を移送することを可能とする。これにより、不純物
がひずみ層に注入されることなく正孔の移動度が高めら
れる、変調ドーピング(modulation dop
ing)として知られる効果が与えられる。正孔のエネ
ルギー・レベルのシフトと変調ドーピングにより、従来
のn型FETの電子の移動度とほぼ同等の正孔移動度を
もつp型FETデバイスが構成される。これにより、■
−■族半導体物質から相補的FET回路を形成すること
が可能となる。
れていることが、付加層からひずみ層を貫通するように
正孔を移送することを可能とする。これにより、不純物
がひずみ層に注入されることなく正孔の移動度が高めら
れる、変調ドーピング(modulation dop
ing)として知られる効果が与えられる。正孔のエネ
ルギー・レベルのシフトと変調ドーピングにより、従来
のn型FETの電子の移動度とほぼ同等の正孔移動度を
もつp型FETデバイスが構成される。これにより、■
−■族半導体物質から相補的FET回路を形成すること
が可能となる。
E、実施例
第1図は、本発明の実施例の半導体デバイス構造を示す
図式的な断面図である。第1図において、電界効果トラ
ンジスタ10は、ソース領域12とレイン題鳳1bと正
ノ鳥トレイン→今上ごと3勺■るドレイン端子と、ゲー
ト層20及びゲート層20に付着された金属ゲート電極
22とを具備している。トランジスタ10はさらに基板
24と、基板24によって支持される比較的厚い層26
と、厚い層26とゲート層20の間でそれらに隣接する
ように付着された比較的薄いN2Bとを具備している。
図式的な断面図である。第1図において、電界効果トラ
ンジスタ10は、ソース領域12とレイン題鳳1bと正
ノ鳥トレイン→今上ごと3勺■るドレイン端子と、ゲー
ト層20及びゲート層20に付着された金属ゲート電極
22とを具備している。トランジスタ10はさらに基板
24と、基板24によって支持される比較的厚い層26
と、厚い層26とゲート層20の間でそれらに隣接する
ように付着された比較的薄いN2Bとを具備している。
基板24、層2G及び28と、ゲート20はすべて周期
律表のm−■族元素からなる化合物半導体から構成され
ている。典型的な■族の元素はアルミニウム、インジウ
ム及びガリウムであり、典型的な■族の元素はリン、砒
素及びアンチモンである。本発明の好適な実施例におい
ては、第1図に示すように、化合物半導体としてアンチ
モン化ガリウム(GaSb)及びアンチモン化アルミニ
ウム(A Q Sb)が採用されている。基板24と薄
い層28は高抵抗性のアンチモン化ガリウムから成り、
厚い層26とゲート層20はアンチモン化アルミニウム
から成っている6本発明の別の実施例では、このアンチ
モン化アルミニウムがアンチモン化ガリウム−アルミニ
ウムに置き換えられる。さらに。
律表のm−■族元素からなる化合物半導体から構成され
ている。典型的な■族の元素はアルミニウム、インジウ
ム及びガリウムであり、典型的な■族の元素はリン、砒
素及びアンチモンである。本発明の好適な実施例におい
ては、第1図に示すように、化合物半導体としてアンチ
モン化ガリウム(GaSb)及びアンチモン化アルミニ
ウム(A Q Sb)が採用されている。基板24と薄
い層28は高抵抗性のアンチモン化ガリウムから成り、
厚い層26とゲート層20はアンチモン化アルミニウム
から成っている6本発明の別の実施例では、このアンチ
モン化アルミニウムがアンチモン化ガリウム−アルミニ
ウムに置き換えられる。さらに。
エピタキシを開始させることが目的であるGaSb基板
は、広く利用されているGaAs及びInPなどの他の
物質、またはA fl Sb自体と置き換えることがで
きる。尚、本発明のこの実施例は特に■−V化合物を採
用しているが1本発明の理論は。
は、広く利用されているGaAs及びInPなどの他の
物質、またはA fl Sb自体と置き換えることがで
きる。尚、本発明のこの実施例は特に■−V化合物を採
用しているが1本発明の理論は。
■族化合物やn−IV化合物などの他の適当な半導体に
も適用される。
も適用される。
第2図、第3図及び第4図では、厚いN26を層re
B uと称し、薄い層28を層LI A I+と称する
。
B uと称し、薄い層28を層LI A I+と称する
。
通常のひずみのない条件では、層Aの結晶格子構造は1
層Bの結晶格子構造よりも格子点間の間隔が小さい。
層Bの結晶格子構造よりも格子点間の間隔が小さい。
本発明の重要な特徴によれば、層AはMB上にエピタキ
シャル的に成長される。そのようなエピタキシャル成長
は、例えば、約600℃の温度で分子線エピタキシによ
り実行される。エピタキシャル成長の間に、第2図に示
すように、2次元層平面上で層Bの格子間隔に等しい格
子間隔をもっ層Aが形成される。層Bは層Aの物質の格
子を拡張するように十分厚く且つ剛性である。この拡張
により、MAと層Bの界面に沿って、その面に垂直な方
向に層Aの格子の圧縮がもたらされる。
シャル的に成長される。そのようなエピタキシャル成長
は、例えば、約600℃の温度で分子線エピタキシによ
り実行される。エピタキシャル成長の間に、第2図に示
すように、2次元層平面上で層Bの格子間隔に等しい格
子間隔をもっ層Aが形成される。層Bは層Aの物質の格
子を拡張するように十分厚く且つ剛性である。この拡張
により、MAと層Bの界面に沿って、その面に垂直な方
向に層Aの格子の圧縮がもたらされる。
尚、エピタキシャル成長においては、もしエピタキシャ
ル層が十分に厚く成長してしまうと、生成されたひずみ
がついて緩和されて結晶構造が通常の状態と格子間隔を
得、以て層Aと層Bとの剛性的な関係が破壊されてしま
うことに注意されたい。しかし、本発明の構造において
は、ひずみの状態が維持されるように層Aの厚さは、エ
ピタキシ上のそのような限界値よりも十分小さく設定さ
れる。そのひずみの状態は、ゲート層20の存在に拘ら
ず保持される。ゲート層20の物質は層Bと同一の物質
から成っており、それゆえ層Aのひずみ状態を維持する
ことを支援するけれども、ゲート層20の主な機能は層
A内のソース領域12とドレイン領域16間の伝導チャ
ネルにおける正孔の移動度を高めるために変調ドーピン
グの効果を与えることにある。
ル層が十分に厚く成長してしまうと、生成されたひずみ
がついて緩和されて結晶構造が通常の状態と格子間隔を
得、以て層Aと層Bとの剛性的な関係が破壊されてしま
うことに注意されたい。しかし、本発明の構造において
は、ひずみの状態が維持されるように層Aの厚さは、エ
ピタキシ上のそのような限界値よりも十分小さく設定さ
れる。そのひずみの状態は、ゲート層20の存在に拘ら
ず保持される。ゲート層20の物質は層Bと同一の物質
から成っており、それゆえ層Aのひずみ状態を維持する
ことを支援するけれども、ゲート層20の主な機能は層
A内のソース領域12とドレイン領域16間の伝導チャ
ネルにおける正孔の移動度を高めるために変調ドーピン
グの効果を与えることにある。
第1図の断面図において、トランジスタ10の好適な寸
法の範囲が、図の右側に示されている。
法の範囲が、図の右側に示されている。
基板24の厚さは、能動デバイス素子を安定に支持する
ために、従来の半導体デバイスの基板で採用されている
厚さである。第1図には、典型的な厚さである5mtI
2 (127μm)が示されている。
ために、従来の半導体デバイスの基板で採用されている
厚さである。第1図には、典型的な厚さである5mtI
2 (127μm)が示されている。
比較的厚い層26(層B)は約5000オングストロー
ムの厚さである。比較的薄いM2S(層A)は約100
オングストロームの厚さである。ゲート層20の厚さは
100〜1000オングストロームの範囲にあり、アー
スに接続されているソース電極14に対してゲート電圧
VCの動作レベルを異なる値に設定するために比較的広
い範囲の値が採用される。すなわち薄いゲート層20は
低ゲート電圧に対して使用され、厚いゲート層20は高
ゲート電圧に対して使用される。
ムの厚さである。比較的薄いM2S(層A)は約100
オングストロームの厚さである。ゲート層20の厚さは
100〜1000オングストロームの範囲にあり、アー
スに接続されているソース電極14に対してゲート電圧
VCの動作レベルを異なる値に設定するために比較的広
い範囲の値が採用される。すなわち薄いゲート層20は
低ゲート電圧に対して使用され、厚いゲート層20は高
ゲート電圧に対して使用される。
第1図に示されている約100オングストロームという
層Aの厚さは、よく知られている半導体構造の量子力学
を参照すると、数電子波長のオーダーである。荷電担体
、特に正孔のエネルギー・レベルに関しては、上述の2
次元ひずみが層26と層28の間の界面に垂直な応力を
もたらし、これにより第3図に示すように正孔のエネル
ギ・−・レベルが変位される。第3図の左側では、層A
のアンチモン化ガリウムが無ひずみの状態にあり、軽い
正孔と重い正孔が縮退している様子が示されている。第
3図の右側では、ひずみを有するアンチモン化ガリウム
の対応する状態が示されており、この場合、縮退が解消
され、軽い正孔のレベルが重い正孔のレベルよりも高い
エネルギー・レベルに上昇している。そのようなエネル
ギーのシフトにより、軽い正孔のレベルは正孔で占有さ
れた基底状態となり、これにより正孔の移動度は、よく
知られたn型FETの構成における電子の移動度と十分
近くなる。従って、n型とP型のFETを使用した棋補
的な回路を構成することが可能となる。すなわち、n型
のFETは従来の技術に基づき構成され、p型のFET
が本発明に基づき形成されるのである。
層Aの厚さは、よく知られている半導体構造の量子力学
を参照すると、数電子波長のオーダーである。荷電担体
、特に正孔のエネルギー・レベルに関しては、上述の2
次元ひずみが層26と層28の間の界面に垂直な応力を
もたらし、これにより第3図に示すように正孔のエネル
ギ・−・レベルが変位される。第3図の左側では、層A
のアンチモン化ガリウムが無ひずみの状態にあり、軽い
正孔と重い正孔が縮退している様子が示されている。第
3図の右側では、ひずみを有するアンチモン化ガリウム
の対応する状態が示されており、この場合、縮退が解消
され、軽い正孔のレベルが重い正孔のレベルよりも高い
エネルギー・レベルに上昇している。そのようなエネル
ギーのシフトにより、軽い正孔のレベルは正孔で占有さ
れた基底状態となり、これにより正孔の移動度は、よく
知られたn型FETの構成における電子の移動度と十分
近くなる。従って、n型とP型のFETを使用した棋補
的な回路を構成することが可能となる。すなわち、n型
のFETは従来の技術に基づき構成され、p型のFET
が本発明に基づき形成されるのである。
エネルギー・レベルへの影響は第4図にも示されている
。第4図の左側では、ひずみの無い状態において、層B
と層Aの各々における伝導帯の下端Ecと価電子帯EV
の上端の間のエネルギー・ギャップEga、Eg^が図
示されている。
。第4図の左側では、ひずみの無い状態において、層B
と層Aの各々における伝導帯の下端Ecと価電子帯EV
の上端の間のエネルギー・ギャップEga、Eg^が図
示されている。
第4図の中央では、ひずみの効果が示されtいる。ここ
では軽い正孔と重い正孔が、それぞれIt n IIと
re h”の添字をつけて示されている。第4図の左側
の縮退状態では、どちらの正孔も同一のエネルギー・レ
ベルを占めているが、ひずみが存在する状態では、縮退
状態が変更され、重い正孔と軽い正孔とが異なるエネル
ギー・レベルを占める。、第4図の右側では、上述した
エネルギー量子化及び変調ドーピングの影響により、エ
ネルギー・レベルがさらに変更されている。すなわち。
では軽い正孔と重い正孔が、それぞれIt n IIと
re h”の添字をつけて示されている。第4図の左側
の縮退状態では、どちらの正孔も同一のエネルギー・レ
ベルを占めているが、ひずみが存在する状態では、縮退
状態が変更され、重い正孔と軽い正孔とが異なるエネル
ギー・レベルを占める。、第4図の右側では、上述した
エネルギー量子化及び変調ドーピングの影響により、エ
ネルギー・レベルがさらに変更されている。すなわち。
ゲート層20中の不純物が、正孔を薄い層28の方へ解
放する。しかし、不純物は薄い層28には存在しないの
で、層28内の正孔は高い移動度と伝導度をもつ。
放する。しかし、不純物は薄い層28には存在しないの
で、層28内の正孔は高い移動度と伝導度をもつ。
尚、そのような不純物は、金属ゲート電極22の付着よ
り前のエピタキシャル成長の間に、ゲート層2oに配置
してもよい。変調ドーピングの存在下で、ゲートとソー
ス端子の間にゲート電圧を加えることにより、ソース領
域12とドレイン領域16の間の層2oの下方に正孔の
伝導チャネルが形成される。
り前のエピタキシャル成長の間に、ゲート層2oに配置
してもよい。変調ドーピングの存在下で、ゲートとソー
ス端子の間にゲート電圧を加えることにより、ソース領
域12とドレイン領域16の間の層2oの下方に正孔の
伝導チャネルが形成される。
第1図のデバイスの製造においては、すべての構造が分
子線エピタキシまたはその他の適当な処理により達成さ
れる。そして、厚い層26及び薄い層28はともにドー
プされていない、上述したように層20のみがドープさ
れている。ソース領域12とドレイン領域16は、P+
状態を与えるべく拡散またはイオン打ち込みによって層
28内に形成される。尚、ソース及びドレイン領域が層
26中に貫通しているということは重要ではない、なぜ
ならこの層26はドープされておらず高い抵抗率をもつ
ので電流を流さないからである。電極14.18及び2
2は従来の金属化工程によって付着することができる。
子線エピタキシまたはその他の適当な処理により達成さ
れる。そして、厚い層26及び薄い層28はともにドー
プされていない、上述したように層20のみがドープさ
れている。ソース領域12とドレイン領域16は、P+
状態を与えるべく拡散またはイオン打ち込みによって層
28内に形成される。尚、ソース及びドレイン領域が層
26中に貫通しているということは重要ではない、なぜ
ならこの層26はドープされておらず高い抵抗率をもつ
ので電流を流さないからである。電極14.18及び2
2は従来の金属化工程によって付着することができる。
このように、本発明のデバイスが在来の技術的な処理に
より製造できることが理解されよう。
より製造できることが理解されよう。
トランジスタ10を従来の電気回路に使用する場合は、
望むなら基板24をアースしてもよく。
望むなら基板24をアースしてもよく。
そうすると、ドレイン電圧はドレイン電極18とソース
電極14の間に加えられる。上述のゲート電圧はゲート
電極22と、ソース電極14またはドレイン電極16の
間に加えられる。このように、p型トランジスタ10は
、従来のn型FETに採用されている回路に対応する方
法で、電気回路に接続することができる。
電極14の間に加えられる。上述のゲート電圧はゲート
電極22と、ソース電極14またはドレイン電極16の
間に加えられる。このように、p型トランジスタ10は
、従来のn型FETに採用されている回路に対応する方
法で、電気回路に接続することができる。
要約として、本発明の半導体デバイスの動作を他の半導
体デバイスの動作と比較することが本発明の理解を助け
ることになると思われる。従来の半導体、特にm−v族
化合物半導体では1重い正孔が大きい有効質量をもち、
移動度が低い。軽い正孔も存在するけれども、P型半導
体の電気的な輸送は、バルク物質中で高濃度状態を有す
る重い正孔に支配され、エネルギー量子化により価電子
帯の上端で縮退状態が引き上げられるときには、重い正
孔が基底状態を占めることになる。このため、電界効果
トランジスタなどの高速輸送デバイスは常に電子とn型
物質を扱うのである。
体デバイスの動作と比較することが本発明の理解を助け
ることになると思われる。従来の半導体、特にm−v族
化合物半導体では1重い正孔が大きい有効質量をもち、
移動度が低い。軽い正孔も存在するけれども、P型半導
体の電気的な輸送は、バルク物質中で高濃度状態を有す
る重い正孔に支配され、エネルギー量子化により価電子
帯の上端で縮退状態が引き上げられるときには、重い正
孔が基底状態を占めることになる。このため、電界効果
トランジスタなどの高速輸送デバイスは常に電子とn型
物質を扱うのである。
本発明の半導体デバイスでは、重い正孔と軽い正孔の演
じる役割が変わる。このことは、ひずみ及び応力を導入
することにより軽い正孔の数が重い正孔の数に優るよう
にすることによって達成される0層26及び28の間の
界面に垂直な応力は、エピタキシャル異種構造(het
arostructura)に内在的な格子の不一致を
使用することによって達成される。すなわち、高速p型
デバイスは、比較的小さい有効質量と比較的高い移動度
をもつ軽い正孔によって実現される。これらのデバイス
は、それ自体重要ではあるが1通常のn型電子デバイス
とともに集積して、論理回路及びその他の適用のための
相補的な回路を構成することができる。
じる役割が変わる。このことは、ひずみ及び応力を導入
することにより軽い正孔の数が重い正孔の数に優るよう
にすることによって達成される0層26及び28の間の
界面に垂直な応力は、エピタキシャル異種構造(het
arostructura)に内在的な格子の不一致を
使用することによって達成される。すなわち、高速p型
デバイスは、比較的小さい有効質量と比較的高い移動度
をもつ軽い正孔によって実現される。これらのデバイス
は、それ自体重要ではあるが1通常のn型電子デバイス
とともに集積して、論理回路及びその他の適用のための
相補的な回路を構成することができる。
薄い層28において軽い正孔が利用可能な高いエネルギ
ー状態は、P型のドーパントによる通常のドーピングま
たは変調ドーピングによって正孔が導入されたときに占
有される。変調ドーピングによって、増大された担体移
動度を最大限に利用するため、正孔は、事実上2次元に
なるべきポテンシャルの井戸によって限定される。変調
ドーピングによるエネルギー・レベルの量子化によって
すべての状態のエネルギーが低下し、それらの状態のエ
ネルギーは、限定が強まり質量が低下するにつれて増大
する。
ー状態は、P型のドーパントによる通常のドーピングま
たは変調ドーピングによって正孔が導入されたときに占
有される。変調ドーピングによって、増大された担体移
動度を最大限に利用するため、正孔は、事実上2次元に
なるべきポテンシャルの井戸によって限定される。変調
ドーピングによるエネルギー・レベルの量子化によって
すべての状態のエネルギーが低下し、それらの状態のエ
ネルギーは、限定が強まり質量が低下するにつれて増大
する。
軽い正孔と重い正孔の相対的な位置は、詳細には、ポテ
ンシャル井戸の実際の形状に依存する。
ンシャル井戸の実際の形状に依存する。
厚い層26とゲート層20に同一の物質を用いることに
よって達成される1層Aを層Bでサンドイッチ状に挟ん
だ構造により得られる矩形のポテンシャル井戸において
は、ポテンシャルは、層Aの厚さと、今や軽い正孔と重
い正孔とで異なる価電子帯の差とによって決定される。
よって達成される1層Aを層Bでサンドイッチ状に挟ん
だ構造により得られる矩形のポテンシャル井戸において
は、ポテンシャルは、層Aの厚さと、今や軽い正孔と重
い正孔とで異なる価電子帯の差とによって決定される。
単なる異種接合においては、ポテンシャルは価電子帯の
差と空間電荷とによって決定される。尚、電子の状態も
量子化されているけれども、このことは現在注目されて
いる正孔のエネルギー・レベルにはあまり重要でないこ
とを理解されたい。適正な条件の下では、量子数n=o
に対応する軽い正孔の基底状態は、このシステムの基底
状態にとどまる。上に示したように、電界効果デバイス
は、ソース・ドレイン及びゲートを付着することにより
容易に達成される。
差と空間電荷とによって決定される。尚、電子の状態も
量子化されているけれども、このことは現在注目されて
いる正孔のエネルギー・レベルにはあまり重要でないこ
とを理解されたい。適正な条件の下では、量子数n=o
に対応する軽い正孔の基底状態は、このシステムの基底
状態にとどまる。上に示したように、電界効果デバイス
は、ソース・ドレイン及びゲートを付着することにより
容易に達成される。
本発明の構造が動作するための基本的な要請は。
2つの物質の価電子帯のエネルギーEvに差がなくては
ならないということである0層AのEVは層BのEVよ
りも高い、さらに、層Bの格子面間隔は、層Aの格子面
間隔よりも大きくなくてはならない。これらの条件は、
軽い正孔と重い正孔の状態の反転が生じるGaAs −
GaA Q As構造に於て満たされる。この条件はG
aSb −A Q Sb構造でも満たされるけれども、
ひずみ効果は比較的小さい。
ならないということである0層AのEVは層BのEVよ
りも高い、さらに、層Bの格子面間隔は、層Aの格子面
間隔よりも大きくなくてはならない。これらの条件は、
軽い正孔と重い正孔の状態の反転が生じるGaAs −
GaA Q As構造に於て満たされる。この条件はG
aSb −A Q Sb構造でも満たされるけれども、
ひずみ効果は比較的小さい。
本発明のp型トランジスタを、■−■族化合物の従来の
n型トランジスタと結合してなる電気回路を構成するこ
とに関しては、そのようなトランジスタは、離散的な素
子として製造してもよく、共通基板上の集積回路中に構
成してもよいことに注意されたい。尚1本発明の半導体
構造を製造するために利用される製造工程が他の半導体
デバイスの製造工程と類似しているという事実に鑑みる
と、特に相補型FETデバイスの場合、n型FETを従
来の技術で製造し、p型FETを本発明の技術で製造で
きることが明らかである。
n型トランジスタと結合してなる電気回路を構成するこ
とに関しては、そのようなトランジスタは、離散的な素
子として製造してもよく、共通基板上の集積回路中に構
成してもよいことに注意されたい。尚1本発明の半導体
構造を製造するために利用される製造工程が他の半導体
デバイスの製造工程と類似しているという事実に鑑みる
と、特に相補型FETデバイスの場合、n型FETを従
来の技術で製造し、p型FETを本発明の技術で製造で
きることが明らかである。
F0発明の効果
以上のように、この発明によれば、比較的大きい格子面
間隔をもつ層の上に比較的小さい格子面間隔をもつ層を
付着することにより軽い正孔が支配的であるような伝導
チャネルを形成したので、高い周波数特性をもつP型デ
バイスを構成することができる。
間隔をもつ層の上に比較的小さい格子面間隔をもつ層を
付着することにより軽い正孔が支配的であるような伝導
チャネルを形成したので、高い周波数特性をもつP型デ
バイスを構成することができる。
第1図は、本発明に基づくデバイス構造の断面図、
第2図は、比較的格子面間隔の小さい層のひずみをあら
れす図、 第3図は、ひずみによる、波数ベクトル空間における正
孔のエネルギーのシフトを示す図、第4@は、ひずみに
よる、エネルギー・レベルのシフトを示す図である。 12・・・・ソース領域、16・・・・ドレイン領域、
20・・・・ゲート層、26・・・・第1の層、28・
・・・第2の層。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗(外1名)
れす図、 第3図は、ひずみによる、波数ベクトル空間における正
孔のエネルギーのシフトを示す図、第4@は、ひずみに
よる、エネルギー・レベルのシフトを示す図である。 12・・・・ソース領域、16・・・・ドレイン領域、
20・・・・ゲート層、26・・・・第1の層、28・
・・・第2の層。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗(外1名)
Claims (5)
- (1)(a)第1の格子面間隔をもつ結晶格子構造で形
成されたIII−V族化合物半導体の第1の層と、(b)
上記第1の層中に互いに離隔して形成されたソース領域
及びドレイン領域と、 (c)上記第1の層の上面に接触して上記ソース領域及
び上記ドレイン領域の間に延長して配置され、第2の格
子面間隔をもつ結晶格子構造で形成されたIII−V族化
合物半導体の第2の層と、(d)上記第2の層の上面に
接触して上記ソース領域及び上記ドレイン領域の間に位
置するように配置されたゲート層とを具備し、 上記第2の格子面間隔が、ひずみのない状態では上記第
1の格子面間隔より小さく、上記第2の層は、格子のゆ
がみを生じるように数電子波長程度の厚さでエピタキシ
ャル層として上記第1の層に付着されてなる電界効果ト
ランジスタ。 - (2)上記ゲート層が、上記第2の層に接触し上記第2
の層に正孔を導入するようにドープされた第3の層を有
する特許請求の範囲第(1)項記載の電界効果トランジ
スタ。 - (3)上記第1の層の厚さが、上記第2の層にひずみを
生じさせるべく十分に剛性をもつように、上記第2の層
の厚さよりも大きい特許請求の範囲第(2)項記載の電
界効果トランジスタ。 - (4)上記第1の層がAlSbであり、上記第2の層が
GaSbである特許請求の範囲第(3)項記載の電界効
果トランジスタ。 - (5)上記第1の層がGaAaSbであり、上記第2の
層がGaSbである特許請求の範囲第(3)項記載の電
界効果トランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US726543 | 1985-04-24 | ||
US06/726,543 US4665415A (en) | 1985-04-24 | 1985-04-24 | Semiconductor device with hole conduction via strained lattice |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61248480A true JPS61248480A (ja) | 1986-11-05 |
JPH0237115B2 JPH0237115B2 (ja) | 1990-08-22 |
Family
ID=24919033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60283210A Granted JPS61248480A (ja) | 1985-04-24 | 1985-12-18 | 電界効果トランジスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US4665415A (ja) |
EP (1) | EP0202383A1 (ja) |
JP (1) | JPS61248480A (ja) |
CA (1) | CA1236590A (ja) |
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JPS63222417A (ja) * | 1987-03-12 | 1988-09-16 | Nec Corp | 半導体装置 |
JPS63222418A (ja) * | 1987-03-12 | 1988-09-16 | Nec Corp | 半導体装置 |
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