JPS60132377A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60132377A JPS60132377A JP24034283A JP24034283A JPS60132377A JP S60132377 A JPS60132377 A JP S60132377A JP 24034283 A JP24034283 A JP 24034283A JP 24034283 A JP24034283 A JP 24034283A JP S60132377 A JPS60132377 A JP S60132377A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、化合物半導体を用いた電界効果トランジスタ
を含む半導体装置の製造方法に関するものである。
を含む半導体装置の製造方法に関するものである。
化合物半導体材料はポストシリコン拐料と称され、高速
動作が可能な電界効果トランジスタ並びに集積回路の！
！！造が可能であるところから各所で研究及び試作がな
されている。現状では砒化ガリウムを用いたメタルンヨ
ノトキーゲート電界効果トランジスタ及びその集積回路
の製造が盛んである。砒化ガリウムを用いたメタルショ
ットギーゲート電界効果トランジスタ（以下ＭＥＳＦＥ
Ｔ ）の代表的な製造方法として以下述べる高耐熱性ゲ
ート材料をショットキーゲートとして用いた例が周知で
ある。以下第１図を用いて従来の製造方法について述べ
る。ＣＩ−ドープ半絶縁性基板ｌを用意し、動作層とな
るべき領域以外の領域を例えばホトレジスト２をパター
ン化して形成し、該ホトレジストをマスクに動作層とな
るべき領域に例えば８ｉイオンを注入し動作層領域３を
形成する（第１図 −（ａ））。次にホトレジストを除
去し全面に例えばＴｉＷ薄膜を形成し、−ゲート電極と
なるべき領域上にホトレジストをパターン化して形成し
、該ホトレジストに覆われない部分のＴｉＷ薄膜をエツ
チング除去し、更にレジストを除去する事によりＴｉＷ
ゲート電極４を形成する（第１図（ｂ））。次に全面に
シリコン酸化膜を形成しパターン化されたホトレジスト
をマスクにシリコン酸化膜をエツチングし、ソース、ド
レイン層となる領域外にシリコン酸化膜５を残置し、例
えばＳｉイオンをゲート電極４及びシリコン酸化膜５を
マスクに注入し、高温アニールを施こす事によシソース
、ドレイン層６を形成する（第１図（Ｃ））。以下ゲー
ト電極及びソースドレイン層にメタル配線を形成する事
によりＦＥＴの製造が完了する。以上の方法で製造され
たトランジスタでは、ソース、ドレイン層がＳｉの高濃
度にドープされた層で形成されているため、ソース、ド
レイン寄生抵抗の低減化が達成され、相互コンダクタン
スが増大する。しかしながら、以上の様なショットキー
ゲート電極に近接して動作層と同一の導電型を示す不純
物が高濃度にドープされたソース、ドレイン層を有する
ＦＥＴにおいては、ゲート長の短縮に伴い、しきい値電
圧の低下が観測され、短チャネルトラン′ジスタにおけ
るしきい値電圧の精密制御が難かしくなるという問題が
生ずる。このゲート長の短縮に伴うしきい値電圧減少の
程度は、ソース、ドレイン層の深さを、動作層の深さと
同程度に浅くする事により改善され動作層の形成に用い
た同一不純物をソース、ドレイン層形成に用いる場合ソ
ース、ドレイン層形成のだめの注入イオンエネルギーと
しては、注入量が犬なる事から動作ノーを形成するだめ
に用いたイオンエネルギーに比べ小さく選ぶ事が必焚と
なる。ＧａＡｓ ＭＥＳＦＥＴ ＩＣにおいては、低電
力化の観点から、いわゆるＥＤ構成の論理ゲートが用い
られる。この場合Ｅ型ＦＥＴにおいては動作層形成のだ
め、例えばＳｉイオンを用いた場合、注入イオンエネル
ギーとして４０ ｋｅＶ程度が用いられる場合があυ、
その様な場合ソース、ドレイン層の形成に際しては、注
入エネルギーとしては、４０ｋｅＶよシ更に小さくする
必要が生ずる。しかしながら現状のイオン注入装置では
、１００ ｋｅＶ以下のイオンエネルギーではビーム電
流の減少が生じはじめる事から、３０ｋｅＶ以下で注入
する場合、更にビーム電流の減少が顕著となシ、かつビ
ーム径の増大が避けられない事からイオン注入時間の増
大という不都合が生ずる。
動作が可能な電界効果トランジスタ並びに集積回路の！
！！造が可能であるところから各所で研究及び試作がな
されている。現状では砒化ガリウムを用いたメタルンヨ
ノトキーゲート電界効果トランジスタ及びその集積回路
の製造が盛んである。砒化ガリウムを用いたメタルショ
ットギーゲート電界効果トランジスタ（以下ＭＥＳＦＥ
Ｔ ）の代表的な製造方法として以下述べる高耐熱性ゲ
ート材料をショットキーゲートとして用いた例が周知で
ある。以下第１図を用いて従来の製造方法について述べ
る。ＣＩ−ドープ半絶縁性基板ｌを用意し、動作層とな
るべき領域以外の領域を例えばホトレジスト２をパター
ン化して形成し、該ホトレジストをマスクに動作層とな
るべき領域に例えば８ｉイオンを注入し動作層領域３を
形成する（第１図 −（ａ））。次にホトレジストを除
去し全面に例えばＴｉＷ薄膜を形成し、−ゲート電極と
なるべき領域上にホトレジストをパターン化して形成し
、該ホトレジストに覆われない部分のＴｉＷ薄膜をエツ
チング除去し、更にレジストを除去する事によりＴｉＷ
ゲート電極４を形成する（第１図（ｂ））。次に全面に
シリコン酸化膜を形成しパターン化されたホトレジスト
をマスクにシリコン酸化膜をエツチングし、ソース、ド
レイン層となる領域外にシリコン酸化膜５を残置し、例
えばＳｉイオンをゲート電極４及びシリコン酸化膜５を
マスクに注入し、高温アニールを施こす事によシソース
、ドレイン層６を形成する（第１図（Ｃ））。以下ゲー
ト電極及びソースドレイン層にメタル配線を形成する事
によりＦＥＴの製造が完了する。以上の方法で製造され
たトランジスタでは、ソース、ドレイン層がＳｉの高濃
度にドープされた層で形成されているため、ソース、ド
レイン寄生抵抗の低減化が達成され、相互コンダクタン
スが増大する。しかしながら、以上の様なショットキー
ゲート電極に近接して動作層と同一の導電型を示す不純
物が高濃度にドープされたソース、ドレイン層を有する
ＦＥＴにおいては、ゲート長の短縮に伴い、しきい値電
圧の低下が観測され、短チャネルトラン′ジスタにおけ
るしきい値電圧の精密制御が難かしくなるという問題が
生ずる。このゲート長の短縮に伴うしきい値電圧減少の
程度は、ソース、ドレイン層の深さを、動作層の深さと
同程度に浅くする事により改善され動作層の形成に用い
た同一不純物をソース、ドレイン層形成に用いる場合ソ
ース、ドレイン層形成のだめの注入イオンエネルギーと
しては、注入量が犬なる事から動作ノーを形成するだめ
に用いたイオンエネルギーに比べ小さく選ぶ事が必焚と
なる。ＧａＡｓ ＭＥＳＦＥＴ ＩＣにおいては、低電
力化の観点から、いわゆるＥＤ構成の論理ゲートが用い
られる。この場合Ｅ型ＦＥＴにおいては動作層形成のだ
め、例えばＳｉイオンを用いた場合、注入イオンエネル
ギーとして４０ ｋｅＶ程度が用いられる場合があυ、
その様な場合ソース、ドレイン層の形成に際しては、注
入エネルギーとしては、４０ｋｅＶよシ更に小さくする
必要が生ずる。しかしながら現状のイオン注入装置では
、１００ ｋｅＶ以下のイオンエネルギーではビーム電
流の減少が生じはじめる事から、３０ｋｅＶ以下で注入
する場合、更にビーム電流の減少が顕著となシ、かつビ
ーム径の増大が避けられない事からイオン注入時間の増
大という不都合が生ずる。
以上の様に従来の方法を用いて、高耐熱性ゲートを用い
た短ゲート長ＭＥＳＦＥＴを製造しようとした場合、し
きい値電圧制御性の向上から浅いソース、ドレイン層の
形成が必要となるが、その場合イオン注入時間の増大と
いう不都合を招き、これ等不都合を回避する製造方法の
提供が望まれていた。
た短ゲート長ＭＥＳＦＥＴを製造しようとした場合、し
きい値電圧制御性の向上から浅いソース、ドレイン層の
形成が必要となるが、その場合イオン注入時間の増大と
いう不都合を招き、これ等不都合を回避する製造方法の
提供が望まれていた。
本発明の目的はこの様な観点から、従来法にみられた不
都合の回避が可能な新規な半導体装１１！の製造方法を
提供することにある。
都合の回避が可能な新規な半導体装１１！の製造方法を
提供することにある。
本発明によれば半絶縁性基板上に形成された動作層上に
、ゲート電極となる材料を被着し、ソース、ドレイン層
となる領域以外に例えばホトレジストをパターン化して
形成し、該ホトレジストをマスクにゲート電極材料を所
定膜厚を残した状態でエツチング除去し、引き続きソー
ス、ドレイン領域に動作層と同一の導電型を示す不純物
を、所定膜厚残置せしめたゲート拐料薄膜を通して注入
した後高温アニール及びソース、ドレイン領域上に残置
したゲート材料薄膜の除去工程を含む事を特徴とする半
導体装置の製造方法が得られる。
、ゲート電極となる材料を被着し、ソース、ドレイン層
となる領域以外に例えばホトレジストをパターン化して
形成し、該ホトレジストをマスクにゲート電極材料を所
定膜厚を残した状態でエツチング除去し、引き続きソー
ス、ドレイン領域に動作層と同一の導電型を示す不純物
を、所定膜厚残置せしめたゲート拐料薄膜を通して注入
した後高温アニール及びソース、ドレイン領域上に残置
したゲート材料薄膜の除去工程を含む事を特徴とする半
導体装置の製造方法が得られる。
以下本発明の製造方法をＧａＡｓ ＭＥＳＦＥＴの場合
を例にとり第２図を用いて説明する。ＣＩ−ドープ半絶
縁性ＧａＡｓ基板１１を用意し、ＦＥＴ動作層形成のだ
め、レジスト１２をマスクに例えばＳｉイオンを注入し
動作層重３を形成する（第２図（ａ））。レジスト除去
後、ゲート電極材料として例えばＴｉＷ膜を例えばスパ
ッタ法により形成し、ゲート電極と々るべきＴｉＷ膜上
をパターン化したホトレジストで覆い該ホトレジストを
マスクにＴｉＷ膜をドライエツチング法を用いてエツチ
ングし、ゲート電極領域以外の領域に所定膜厚のＴｉＷ
膜が残置するＴｉＷ膜パターン１４を形成する。レジス
ト除去後、ノース、ドレインとなる領域周囲をパターン
化した例えばシリコン酸化膜で覆い、ソース、ドレイン
層形成用イオン注入マスク１５を形成する。次にＳｉイ
オンを注入しソース、ドレイン層１６を形成する（第２
図（ｂ））。以後シリコン酸化膜１５を除去し、ノース
、ドレイン層上のＴｉＷ膜をドライエツチングによシ除
去しゲート電極１７を形成する（第２図（Ｃ））。以後
、例えばシリコン酸化膜を全面に被着し、高温アニール
によシ注人Ｓｉの電気的活性化を行なわしめ、ソース、
ドレイン層及びゲートパッドにコンタクトド孔を形成し
配線を形成する事によ、９ ＦＢ’ｌ’の製造が完了す
る。以上の実施例ではソース、ドレイン層上のＴ１〜■
膜を除去し、シリコン酸化膜を被着した後高温アニール
を実施した例について示しだが、ソース、ドレイン層′
上にＴｉＷ膜を残置したまま高温アニールし、しかる後
９３、首したＴＩＷ膜を除去する事も可能である。
を例にとり第２図を用いて説明する。ＣＩ−ドープ半絶
縁性ＧａＡｓ基板１１を用意し、ＦＥＴ動作層形成のだ
め、レジスト１２をマスクに例えばＳｉイオンを注入し
動作層重３を形成する（第２図（ａ））。レジスト除去
後、ゲート電極材料として例えばＴｉＷ膜を例えばスパ
ッタ法により形成し、ゲート電極と々るべきＴｉＷ膜上
をパターン化したホトレジストで覆い該ホトレジストを
マスクにＴｉＷ膜をドライエツチング法を用いてエツチ
ングし、ゲート電極領域以外の領域に所定膜厚のＴｉＷ
膜が残置するＴｉＷ膜パターン１４を形成する。レジス
ト除去後、ノース、ドレインとなる領域周囲をパターン
化した例えばシリコン酸化膜で覆い、ソース、ドレイン
層形成用イオン注入マスク１５を形成する。次にＳｉイ
オンを注入しソース、ドレイン層１６を形成する（第２
図（ｂ））。以後シリコン酸化膜１５を除去し、ノース
、ドレイン層上のＴｉＷ膜をドライエツチングによシ除
去しゲート電極１７を形成する（第２図（Ｃ））。以後
、例えばシリコン酸化膜を全面に被着し、高温アニール
によシ注人Ｓｉの電気的活性化を行なわしめ、ソース、
ドレイン層及びゲートパッドにコンタクトド孔を形成し
配線を形成する事によ、９ ＦＢ’ｌ’の製造が完了す
る。以上の実施例ではソース、ドレイン層上のＴ１〜■
膜を除去し、シリコン酸化膜を被着した後高温アニール
を実施した例について示しだが、ソース、ドレイン層′
上にＴｉＷ膜を残置したまま高温アニールし、しかる後
９３、首したＴＩＷ膜を除去する事も可能である。
本発明の趣旨は、ソース、ドレイン層上にゲート電極材
料薄膜を残置せしめ、との残置せしめたゲート電極材料
薄膜を通して、不純物をイオン注入する事から実効的な
基板への入射イオンエネルギーを低下せしめる事が特徴
であり、従ってイオン注入装置のイオンエネルギーとし
ては、ゲート電極材料薄膜の一部をソースドレイン層上
に残置しない場合に比べ大きく選ぶ季がｔｆ能であり、
従って従来法にみられたイオン注入時間増大という不都
合は、本発明の場合残置したゲート′電極材料薄膜に注
入イオンの一部が阻止される事を考慮したとしても、従
来法より注入時間の短縮化が１丁能である。更に本発明
の方法では残置したゲート電極材料薄膜の膜厚とイオン
エネルギーとの組み合せで注入基板表面に不純物濃度の
ピークが生ずる様な構造が容易に実現出来、オーミック
コンタクト抵抗の低減化が図れる長所を有している。
料薄膜を残置せしめ、との残置せしめたゲート電極材料
薄膜を通して、不純物をイオン注入する事から実効的な
基板への入射イオンエネルギーを低下せしめる事が特徴
であり、従ってイオン注入装置のイオンエネルギーとし
ては、ゲート電極材料薄膜の一部をソースドレイン層上
に残置しない場合に比べ大きく選ぶ季がｔｆ能であり、
従って従来法にみられたイオン注入時間増大という不都
合は、本発明の場合残置したゲート′電極材料薄膜に注
入イオンの一部が阻止される事を考慮したとしても、従
来法より注入時間の短縮化が１丁能である。更に本発明
の方法では残置したゲート電極材料薄膜の膜厚とイオン
エネルギーとの組み合せで注入基板表面に不純物濃度の
ピークが生ずる様な構造が容易に実現出来、オーミック
コンタクト抵抗の低減化が図れる長所を有している。
本発明の詳細な説明するため、従来法と本発明の方法で
製造されたＧａＡｓ ＭＦｉＳＦＥＴの特性の比較結果
に関して以下説明する。製造方法に関しては、すでに説
明したが、いくつかの細かな条件に関しては以下述べる
条件でＦＥＴを製造した。動作層としてはＳｉイオンを
４０ ｋｅＶのエネルギーで１４×１０１２ｃｍ”注入
して形成した。ゲート電極拐料としてはＴｉＷ膜を用い
膜厚としては６０００Ａ０を用いた。
製造されたＧａＡｓ ＭＦｉＳＦＥＴの特性の比較結果
に関して以下説明する。製造方法に関しては、すでに説
明したが、いくつかの細かな条件に関しては以下述べる
条件でＦＥＴを製造した。動作層としてはＳｉイオンを
４０ ｋｅＶのエネルギーで１４×１０１２ｃｍ”注入
して形成した。ゲート電極拐料としてはＴｉＷ膜を用い
膜厚としては６０００Ａ０を用いた。
ＴｉＷ膜の加工に際しては、平行平板電極を有するドラ
イエツチング装置を用い、ガスとしてはＳＦｓを用いた
。本発明の方法においてはソース、ドレイン層上にＴｉ
Ｗ膜を残置せしめるのが特徴であるが、残置する膜厚と
しては８００Ａ’を選んだ。ノース、ドレイン層の形成
に関しては、動作層の形成と同様Ｓ１イオンを使用し、
従来法においては３０ ｋｅＶ 、 ５Ｘ１０ ｃｍ
の条件そ、本発明の方法においては１００ｋｅＶ、ｌＸ
ｌ０ ｃｍ の条件で注入した。
イエツチング装置を用い、ガスとしてはＳＦｓを用いた
。本発明の方法においてはソース、ドレイン層上にＴｉ
Ｗ膜を残置せしめるのが特徴であるが、残置する膜厚と
しては８００Ａ’を選んだ。ノース、ドレイン層の形成
に関しては、動作層の形成と同様Ｓ１イオンを使用し、
従来法においては３０ ｋｅＶ 、 ５Ｘ１０ ｃｍ
の条件そ、本発明の方法においては１００ｋｅＶ、ｌＸ
ｌ０ ｃｍ の条件で注入した。
動作層及びソース、ドレイン層に注入された不純物の電
気的活性化は２００ＯＡ”のＳｉＯ□膜を被着した後水
素ガス中８５０°０１２０分のアニールによシ行なった
。ソース、ドレイン層へのオーミックコンタクトは、Ａ
ｕ倫ｅ合金を用い４３０°Ｃ１分の１−１２ガス中処理
を実施して形成した。各電極への配線はＴ ｉ −Ｐ
ｔ−Ａｕ配線を用いた。以上述べたＦＥＴの製造に関し
て、ソース、ドレイン層へのＳｉイオンの注入に関して
は従来法では１分３０秒程度を要したが、本発明の方法
では、１分内外に注入が完了し本発明の方法を用いた場
合の方が注入時間が短縮された。以上の］工程で製造さ
れたチャネル長１μｍを有するＦＥＴのしきい値電圧は
本発明の方法、従来法ともに＋００７■が得られ、相互
コンダクタンスとして両者ともに２１０ ｍＳ／Ｔｎｍ
が得られ差違は認め ０ｃｍ−であったが、本発明の方
法で製造されたさな値が得られた。
気的活性化は２００ＯＡ”のＳｉＯ□膜を被着した後水
素ガス中８５０°０１２０分のアニールによシ行なった
。ソース、ドレイン層へのオーミックコンタクトは、Ａ
ｕ倫ｅ合金を用い４３０°Ｃ１分の１−１２ガス中処理
を実施して形成した。各電極への配線はＴ ｉ −Ｐ
ｔ−Ａｕ配線を用いた。以上述べたＦＥＴの製造に関し
て、ソース、ドレイン層へのＳｉイオンの注入に関して
は従来法では１分３０秒程度を要したが、本発明の方法
では、１分内外に注入が完了し本発明の方法を用いた場
合の方が注入時間が短縮された。以上の］工程で製造さ
れたチャネル長１μｍを有するＦＥＴのしきい値電圧は
本発明の方法、従来法ともに＋００７■が得られ、相互
コンダクタンスとして両者ともに２１０ ｍＳ／Ｔｎｍ
が得られ差違は認め ０ｃｍ−であったが、本発明の方
法で製造されたさな値が得られた。
を製造した場合の工程を順に追って示しだトランジスタ
の模式的断面図を示したもので１は半絶縁性基板、２は
イオン注入マスク材、３は動作層、４はゲート電極、５
はイオン注入マスク拐、６は製造した場合の工程を順に
追って示したトランジスタの模式的断面図を示したもの
で、１１は半絶縁性基板、１２はイオン注入マスク材、
１３は動作層、エ４はパターン化されたゲート電極材料
薄膜、１５はイオン注入マスク拐、１６はノース、ドレ
イン層、１７はゲート電極である。
の模式的断面図を示したもので１は半絶縁性基板、２は
イオン注入マスク材、３は動作層、４はゲート電極、５
はイオン注入マスク拐、６は製造した場合の工程を順に
追って示したトランジスタの模式的断面図を示したもの
で、１１は半絶縁性基板、１２はイオン注入マスク材、
１３は動作層、エ４はパターン化されたゲート電極材料
薄膜、１５はイオン注入マスク拐、１６はノース、ドレ
イン層、１７はゲート電極である。
半 １ 図
Claims (1)
- 半絶縁性基板上に形成された動作層上に、ゲート電極と
なる材料を被着し、ソース、ドレイン層となる領域以外
に例えばホトレジストをパターン化して形成し、該ホト
レジストをマスクにゲート電極材料を所定膜厚を残した
状態でエツチング除去し、引き続きソース、ドレイン領
域に動作層と同一の導電型を示す不純物を、所定膜厚残
置せしめたゲート制料薄膜を通して注入した後高温アニ
ール及びソース、ドレイン領域上に残置したゲート羽料
薄膜の除去工程を含む事を特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24034283A JPS60132377A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24034283A JPS60132377A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132377A true JPS60132377A (ja) | 1985-07-15 |
Family
ID=17058056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24034283A Pending JPS60132377A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132377A (ja) |
-
1983
- 1983-12-20 JP JP24034283A patent/JPS60132377A/ja active Pending
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