JPS63155770A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS63155770A JPS63155770A JP30124586A JP30124586A JPS63155770A JP S63155770 A JPS63155770 A JP S63155770A JP 30124586 A JP30124586 A JP 30124586A JP 30124586 A JP30124586 A JP 30124586A JP S63155770 A JPS63155770 A JP S63155770A
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Landscapes
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- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体のへテロ接合を利用した電界効
果トランジスタに係シ、特にＴ字型ゲート電極形成に好
適な電界効果トランジスタの製造方法に関する。
果トランジスタに係シ、特にＴ字型ゲート電極形成に好
適な電界効果トランジスタの製造方法に関する。
電界効果トランジスタの高周波動作化、低雑音動作化に
はゲート長の短縮が極めて有効であシ、ゲート電極加工
には電子線リソグラフィなどの微細加工技術が駆使され
ている。しかし、微細なゲート電極は、抵抗が高く、ト
ランジスタの高周波動作、低雑音動作を困難にする。こ
のトレード・オフに対するブレーク・スルーとして、ア
イ・イー・イー・（−１）ランサクション オン エレ
クトロン デバイセズ、第イー デー３２巻 第６号、
（１９８５）Ｉ）第１０４２−１０４６頁（ＩＥＥＥ
。
はゲート長の短縮が極めて有効であシ、ゲート電極加工
には電子線リソグラフィなどの微細加工技術が駆使され
ている。しかし、微細なゲート電極は、抵抗が高く、ト
ランジスタの高周波動作、低雑音動作を困難にする。こ
のトレード・オフに対するブレーク・スルーとして、ア
イ・イー・イー・（−１）ランサクション オン エレ
クトロン デバイセズ、第イー デー３２巻 第６号、
（１９８５）Ｉ）第１０４２−１０４６頁（ＩＥＥＥ
。
ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳＶｏｌ ＥＤ ３２Ａ６ （１９
８５）Ｉ）１０４２−１０４６ ）において、Ｐ、Ｃ，
ＣＨＡＯ等らによシ報告されているようにＴ字型ゲート
電極を用いる方法がある。
ＤＥＶＩＣＥＳＶｏｌ ＥＤ ３２Ａ６ （１９
８５）Ｉ）１０４２−１０４６ ）において、Ｐ、Ｃ，
ＣＨＡＯ等らによシ報告されているようにＴ字型ゲート
電極を用いる方法がある。
この構造により、ゲート長の短縮に伴うゲート電極の高
抵抗化を著しく軽減することができる。
抵抗化を著しく軽減することができる。
上記従来技術は、微細なゲート長を有し且つ低抵抗なゲ
ート電極を電極する有力な手段であるが以下に示す問題
点も有る。
ート電極を電極する有力な手段であるが以下に示す問題
点も有る。
最近５電子親和力の異なる半導体のへテロ界面に蓄積す
る２次元電子ガスを利用した電界効果トランジスタ（以
下、ヘテロ接合電界効果トランジスタと称す）が、その
優れた高周波特性、低雑音特性のため注目されている。
る２次元電子ガスを利用した電界効果トランジスタ（以
下、ヘテロ接合電界効果トランジスタと称す）が、その
優れた高周波特性、低雑音特性のため注目されている。
ヘテロ接合電界効果トランジスタにおいても、ゲート長
の短縮及び各寄生抵抗の低減が素子特性の向上に極めて
重要である。寄生抵抗は、ゲート抵抗の他にもソース抵
抗、チャネル抵抗がある。チャネル抵抗の低減には、ソ
ース・ゲート電極間距離の短縮が有効であるが、該距離
は、前記１字ゲート電極では該電極に対して自己整合的
にソース・ドレイン電極を形成しても、１字ゲート電極
のひさし長板下には短縮できないという欠点がある。
の短縮及び各寄生抵抗の低減が素子特性の向上に極めて
重要である。寄生抵抗は、ゲート抵抗の他にもソース抵
抗、チャネル抵抗がある。チャネル抵抗の低減には、ソ
ース・ゲート電極間距離の短縮が有効であるが、該距離
は、前記１字ゲート電極では該電極に対して自己整合的
にソース・ドレイン電極を形成しても、１字ゲート電極
のひさし長板下には短縮できないという欠点がある。
そこで第２図（ｆ）に示すようにドーパント濃度が１×
１０１７〜１×１０１８ｃｎ１−３の一導電型半導体コ
ンタクト層２２を介してＴ字型ゲート電極を形成する方
法がある。この構成に依ると実効的なゲート・ソース電
極間距離はゲート電極より前記−導電型半導体電極コン
タクト層に延び出る空乏層幅によシ決まる。該幅は、コ
ンタクト層のキャリア濃度とショットキ障壁の大きさで
決まシ、両者の設定によりトンネル電流によりソース・
ゲート電極間がリーフしない程度まで薄くできる。
１０１７〜１×１０１８ｃｎ１−３の一導電型半導体コ
ンタクト層２２を介してＴ字型ゲート電極を形成する方
法がある。この構成に依ると実効的なゲート・ソース電
極間距離はゲート電極より前記−導電型半導体電極コン
タクト層に延び出る空乏層幅によシ決まる。該幅は、コ
ンタクト層のキャリア濃度とショットキ障壁の大きさで
決まシ、両者の設定によりトンネル電流によりソース・
ゲート電極間がリーフしない程度まで薄くできる。
しかし、第２図に示す製造方法では、−導電型半導体電
極コンタクト層２２に凹部を形成する工程とゲート電極
金属を蒸着後のドライエツチングのマスクを形成する工
程間の合わせ精度が重要となる。
極コンタクト層２２に凹部を形成する工程とゲート電極
金属を蒸着後のドライエツチングのマスクを形成する工
程間の合わせ精度が重要となる。
本発明の目的は、−導電型半導体電極コンタクト層を介
したＴ字型ゲート電極を制御性、再現性、及び歩留り良
く形成できる電界効果トランジスタの製造方法を提供す
ることである。
したＴ字型ゲート電極を制御性、再現性、及び歩留り良
く形成できる電界効果トランジスタの製造方法を提供す
ることである。
上記目的は、以下の手段により達成できる。第１図に示
すように、三層レジスト法を用いて、微細な開孔部を形
成後エツチングにより一導電型半導体電極コンタクト層
１２に凹部を形成し、然る後に三層レジストの下層有機
膜１３を等方的にエツチングする。次いで中間層１５を
除去した後、す７トオフ法によりゲート電極を形成する
。
すように、三層レジスト法を用いて、微細な開孔部を形
成後エツチングにより一導電型半導体電極コンタクト層
１２に凹部を形成し、然る後に三層レジストの下層有機
膜１３を等方的にエツチングする。次いで中間層１５を
除去した後、す７トオフ法によりゲート電極を形成する
。
前記方法においてリフトオフを歩留シ良く行うために、
下層有機膜には、表面処理を施し、表面近傍のドライエ
ッチ耐性を向上させている。その為第１図（Ｃ）に示す
、下層有機膜１３の等方性エツチングによシ断面形状は
リフトオフに最適なオーバハング構造となる。
下層有機膜には、表面処理を施し、表面近傍のドライエ
ッチ耐性を向上させている。その為第１図（Ｃ）に示す
、下層有機膜１３の等方性エツチングによシ断面形状は
リフトオフに最適なオーバハング構造となる。
一導電凰半導体電極コンタクト層を介した丁字型ゲート
電極のゲート電極長は、三層レジストの開孔部幅によシ
決まるため微細なものが形成できる。Ｔ字型のひさし部
用のステンシルは、下層有機膜の等方的エツチングによ
り形成するため、三層レジスト法により形成した開孔部
と自己整合的に、制御性良く形成でき、さらに下層有機
膜には。
電極のゲート電極長は、三層レジストの開孔部幅によシ
決まるため微細なものが形成できる。Ｔ字型のひさし部
用のステンシルは、下層有機膜の等方的エツチングによ
り形成するため、三層レジスト法により形成した開孔部
と自己整合的に、制御性良く形成でき、さらに下層有機
膜には。
表面処理を施し、ドライエッチ耐性を向上させているの
で、エツチング後の形状はオーバハング構造となりリフ
トオフによる歩留りも高い。
で、エツチング後の形状はオーバハング構造となりリフ
トオフによる歩留りも高い。
以下、本発明の詳細な説明する。
実施例１
第１図を用いて説明する。半絶縁性ＧａＡＳ基板上にア
ンドープのＧａＡＳをＭＢＥ法により１μｍ形成し、引
続′ｐ！ｎ型にドープされたＡＬＧａＡｓ層（ドーパン
ト濃度２ Ｘ １０１８ｃｒｎ−３）を４００人厚形成
したヘテロ接合電界効果トランジスタの主動作部１１上
にｎ型ＧａＡＳ電極コンタクト層１２を厚さ１５００人
で形成した。然る後に有機膜１３を被着した。ここで有
機膜としてフォトレジストＡＺ１３５０を用いた。次い
で（）ａイオンを加速電圧３０ｋＶでレジストにイオン
打込みを全面に行い１表面に変質層１４を形成した後、
無機膜１５を厚さ０．１μｍ被着し、次いで電子線ポジ
型レジスト１６を被着した。ここで無機膜としてはＳＯ
Ｇ 。
ンドープのＧａＡＳをＭＢＥ法により１μｍ形成し、引
続′ｐ！ｎ型にドープされたＡＬＧａＡｓ層（ドーパン
ト濃度２ Ｘ １０１８ｃｒｎ−３）を４００人厚形成
したヘテロ接合電界効果トランジスタの主動作部１１上
にｎ型ＧａＡＳ電極コンタクト層１２を厚さ１５００人
で形成した。然る後に有機膜１３を被着した。ここで有
機膜としてフォトレジストＡＺ１３５０を用いた。次い
で（）ａイオンを加速電圧３０ｋＶでレジストにイオン
打込みを全面に行い１表面に変質層１４を形成した後、
無機膜１５を厚さ０．１μｍ被着し、次いで電子線ポジ
型レジスト１６を被着した。ここで無機膜としてはＳＯ
Ｇ 。
Ｓｉ膜などがあり、レジストは電子線レジスト（日立化
成製几Ｅ５０００Ｐ）を用いた。第１図（ａ）に示す上
述の構成で、電子線直接描画によυ、レジスト１６に潜
像を形成後、現像を行い、該レジストをマスクに中間層
無機膜１５をエツチングし、引続＠０２反応性イオンエ
ツチングによυ下層有機膜１３をエツチングした。
成製几Ｅ５０００Ｐ）を用いた。第１図（ａ）に示す上
述の構成で、電子線直接描画によυ、レジスト１６に潜
像を形成後、現像を行い、該レジストをマスクに中間層
無機膜１５をエツチングし、引続＠０２反応性イオンエ
ツチングによυ下層有機膜１３をエツチングした。
次に該有機膜１３をマスクにｎ型ＱａＡｓ層１２をＣＣ
１２Ｆｚガスを用いてエツチングした。この時、ｎＧａ
Ａｓ層１２を貫通する１でエツチングする必要は必ずし
もなく、ｎＱａＡｓ層の一部を残し。
１２Ｆｚガスを用いてエツチングした。この時、ｎＧａ
Ａｓ層１２を貫通する１でエツチングする必要は必ずし
もなく、ｎＱａＡｓ層の一部を残し。
Ｖｔｈを制御することも考えられる。
次いで、第１図（Ｃ）に示すように０２プラズマを用い
下層有機膜１３をエツチングした。然る後、中間無機膜
１５を除去し、第１図（ｄ）に示しであるようにゲート
電極金属１６を蒸着した。そしてリフトオフ法により、
第１図（ｅ）に示すＴ字型ゲート電極を有する電界効果
トランジスタを作製した。
下層有機膜１３をエツチングした。然る後、中間無機膜
１５を除去し、第１図（ｄ）に示しであるようにゲート
電極金属１６を蒸着した。そしてリフトオフ法により、
第１図（ｅ）に示すＴ字型ゲート電極を有する電界効果
トランジスタを作製した。
ここで、ｎ型ＧａＡＳコンタクト層上にＳｉＮなどの誘
電体膜を被着したのち、前述の多層レジスト法を用いて
、同様なＴ字型ゲート電極を形成するとＴ字型電極のひ
さし部による容量が低減でき、トランジスタの性能が向
上した。
電体膜を被着したのち、前述の多層レジスト法を用いて
、同様なＴ字型ゲート電極を形成するとＴ字型電極のひ
さし部による容量が低減でき、トランジスタの性能が向
上した。
また、上述の実施例では、ｎ型ＧａＡＳ層をコンタクト
層として用いたが、８ｉＮ、５ｉＯｚ膜などの誘電体膜
を用いることも可能で、従来の技術で述べた公知例よシ
も信頼性の高いＴｆ：型ゲート電極を有する電界効果ト
ランジスタが作製できる。
層として用いたが、８ｉＮ、５ｉＯｚ膜などの誘電体膜
を用いることも可能で、従来の技術で述べた公知例よシ
も信頼性の高いＴｆ：型ゲート電極を有する電界効果ト
ランジスタが作製できる。
上述の実施例ではＧａＡＳ、Ａ４ＧａＡＳを用いた電界
効果トランジスタを対象としたが、他のｍ−■族化合物
を用いたトランジスタも対象になシうることは言うまで
もない。
効果トランジスタを対象としたが、他のｍ−■族化合物
を用いたトランジスタも対象になシうることは言うまで
もない。
実施例２
上述の実施例１においては、Ｇａなどのイオンを有機膜
１３に打込むことにより表面近傍の耐ドライエツチング
性を高めたが、その替）に、被着した有機膜をホルムア
ルデヒドの蒸気に８００で１０分間さらすことにより表
面の耐ドライエツチング性を向上させた。引続き実施例
１と同じ手順によりＴ字型ゲート電極を有する電界効果
トランジスタを作製した。
１３に打込むことにより表面近傍の耐ドライエツチング
性を高めたが、その替）に、被着した有機膜をホルムア
ルデヒドの蒸気に８００で１０分間さらすことにより表
面の耐ドライエツチング性を向上させた。引続き実施例
１と同じ手順によりＴ字型ゲート電極を有する電界効果
トランジスタを作製した。
実施例３
有機膜の表面近傍の耐ドライエツチング性を向上させる
方法として、該有機膜に紫外光（波長１８０〜２５０ｎ
ｍ）を１０分間、Ｎ２雰囲気中で照射する工程をとりい
れ、その他の工程は実施例１と同じ方法で、Ｔ字型ゲー
ト電極を有する電界効果トランジスタを作製した。
方法として、該有機膜に紫外光（波長１８０〜２５０ｎ
ｍ）を１０分間、Ｎ２雰囲気中で照射する工程をとりい
れ、その他の工程は実施例１と同じ方法で、Ｔ字型ゲー
ト電極を有する電界効果トランジスタを作製した。
ゲート長が短く（、＜Ｏ，ｘｓμｍ）且つ抵抗の小さい
ゲート電極が、ゲート電極底面に対し自己整合的に形成
でさ、且つリフトオフ用のステンシルも断面がオーバハ
ング形状となっており歩留シも高い。またｎ型ＧａＡＳ
層をゲート電極のコンタクト層としているためソース電
極側及びチャネル部分の寄生抵抗が低減でき、雑音特性
、高周波特性が著しく向上した。
ゲート電極が、ゲート電極底面に対し自己整合的に形成
でさ、且つリフトオフ用のステンシルも断面がオーバハ
ング形状となっており歩留シも高い。またｎ型ＧａＡＳ
層をゲート電極のコンタクト層としているためソース電
極側及びチャネル部分の寄生抵抗が低減でき、雑音特性
、高周波特性が著しく向上した。
第１図は本実施例の工程図、第２図は従来方法による工
程図である。 １１・・・ＦＥＴ主動作部、１２・・・−導電型コンタ
クト層、１３・・・有機膜、１４・・・変質した有機膜
。 １５・・・無機膜、１６・・・レジスト膜、１７・・・
ゲート電極材、２１・・・ＦＥＴ主動作部、２２・・・
−導電型コンタクト層、２３・・・レジスト膜、２４・
・・ゲート電極材、２５・・・レジスト膜。
程図である。 １１・・・ＦＥＴ主動作部、１２・・・−導電型コンタ
クト層、１３・・・有機膜、１４・・・変質した有機膜
。 １５・・・無機膜、１６・・・レジスト膜、１７・・・
ゲート電極材、２１・・・ＦＥＴ主動作部、２２・・・
−導電型コンタクト層、２３・・・レジスト膜、２４・
・・ゲート電極材、２５・・・レジスト膜。
Claims (1)
- 【特許請求の範囲】 １、基板上に存つて、主トランジスタ動作部上に第一の
半導体層を形成する工程と、該第一の半導体層上に有機
膜を被着する工程と、該有機膜の表面近傍の耐ドライエ
ッチング性を向上させる処理工程と前記有機膜上に無機
膜を被着し、該無機膜上にレジストを被着する工程と該
レジスト膜にエネルギー線を用いて潜像を形成した後現
像する工程と、該レジスト膜をマスクに前記無機膜をエ
ッチングし引続き前記有機膜を異方的にエッチングする
工程と、該有機膜をマスクに第一の半導体層をエッチン
グし然る後に、前記有機膜を等方的にエッチングする工
程と、前記無機膜を除去した後リフトオフ法により金属
電極を形成する工程を含むことを特徴とする電界効果ト
ランジスタの製造方法。 ２、上記有機膜の表面近傍の耐ドライエッチング性を向
上させる処理工程として、機有機膜の表面近傍にＢ（ボ
ロン）を含む重イオン（例えばＧａ、Ｓｉ、Ｉｎ、Ｉな
ど）を注入する工程を用いることを特徴とする特許請求
の範囲第１項に記載した電界効果トランジスタの製造方
法。 ３、上記有機膜の表面近傍の耐ドライエッチング性を向
上させる処理工程として、該有機膜の表面近傍の分子量
を高める工程を用いることを特徴とする特許請求の範囲
第１項に記載した電界効果トランジスタの製造方法。 ４、上記有機膜の表面近傍の分子量を高める工程として
、該有機膜をホルムアルデヒドの蒸気に所定時間さらす
工程を用いることを特徴とする特許請求の範囲第３項に
記載した電界効果トランジスタの製造方法。 ５、上記有機膜の表面近傍の分子量を高める工程として
、該有機膜に紫外光を照射する工程を用いることを特徴
とする特許請求の範囲第３項に記載した電界効果トラン
ジスタの製造方法。 ６、特許請求の範囲第１項に記載の電界効果トランジス
タの製造方法において、上記第一の半導体層の替りに誘
電体膜（例えばＳｉＯ＿２膜、ＳｉＯ膜、Ｓｉ＿３Ｎ＿
４膜）を用いることを特徴とする電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30124586A JPS63155770A (ja) | 1986-12-19 | 1986-12-19 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30124586A JPS63155770A (ja) | 1986-12-19 | 1986-12-19 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155770A true JPS63155770A (ja) | 1988-06-28 |
Family
ID=17894519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30124586A Pending JPS63155770A (ja) | 1986-12-19 | 1986-12-19 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155770A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975382A (en) * | 1989-05-15 | 1990-12-04 | Rohm Co., Ltd. | Method of making a self-aligned field-effect transistor by the use of a dummy-gate |
| JPH0689907A (ja) * | 1991-05-28 | 1994-03-29 | Hughes Aircraft Co | マイクロ電子装置基体上にｔ形ゲート構造を形成する方法 |
-
1986
- 1986-12-19 JP JP30124586A patent/JPS63155770A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975382A (en) * | 1989-05-15 | 1990-12-04 | Rohm Co., Ltd. | Method of making a self-aligned field-effect transistor by the use of a dummy-gate |
| JPH0689907A (ja) * | 1991-05-28 | 1994-03-29 | Hughes Aircraft Co | マイクロ電子装置基体上にｔ形ゲート構造を形成する方法 |
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