KR20160114922A - 반도체 소자 제조방법 - Google Patents

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Abstract

반도체 소자 제조방법이 개시된다. 본 방법은, 제1 반도체층을 마련하는 단계, 제1 반도체층 상에 기 설정된 폭을 갖는 마스크층을 형성하여 제1 반도체층을 건식 식각하는 단계, 제1 반도체층의 폭이 마스크층의 폭보다 작은 폭을 갖도록 건식 식각된 제1 반도체층의 측면을 습식 식각하는 단계, 마스크층을 제거하는 단계, 건식 식각 및 습식 식각에 의해 제1 반도체층이 제거된 부분에 기 설정된 높이의 절연층을 형성하는 단계, 제1 반도체층을 식각하여 트렌치를 형성하는 단계 및 트렌치를 메꾸고, 트렌치의 폭보다 넓은 컨텍 영역을 갖는 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조방법에 관한 것으로, 더욱 상세하게는 T형 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
위성 방송 수신기, 고속 논리 회로, 전력 모듈 등에 주로 사용되고 있는 고전자 이동도 트랜지스터(HEMT : High Electron Mobility Transistor) 등의 고속 소자에서는 높은 변조 동작을 위해 짧은 게이트 폭(gate length)이 요구됨과 동시에 높은 전류 통과를 위해 넓은 면적의 패턴이 요구되고 있다.
이에 따라 그 단면 모양이 "T" 형태인 T형 게이트가 사용되고 있는데, 이러한 T형 게이트는 게이트 머리와 게이트 발을 포함하여 구성되며, 게이트 발의 폭을 줄이면서도 작은 게이트 저항을 유지할 수 있는 장점으로 인하여 Ⅲ-Ⅴ 화합물 기반의 반도체 소자에서 많이 사용되고 있다.
이러한 T형 게이트가 나노 사이즈의 게이트 발을 갖도록 하기 위해서 T형 게이트를 노광하는 공정(Electron beam lithography)이 이용되는데, 전자빔 노광 공정을 이용하여 나노 사이즈의 게이트 발을 갖는 T형 게이트를 제조하기 위해서는 대략 100KeV의 가속 전압을 갖는 전자빔을 이용하여 노광 공정을 수행해야 하기 때문에 그 비용이 많이 소요되고, 높은 가속 전압에 따라 반도체 기판의 손상이 발생하는 문제점이 있었다.
따라서, 기판의 손상이 없으면서도 보다 간소화된 공정으로 T형 게이트를 제조하는 방법에 대한 요구가 있었다.
본 발명은 상술한 요구에 따라 고안된 것으로, 본 발명의 목적은 나노 사이즈의 T형 게이트를 갖는 반도체 소자의 제조방법을 제공하는 데 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자 제조방법은, 제1 반도체층을 마련하는 단계, 상기 제1 반도체층 상에 기 설정된 폭을 갖는 마스크층을 형성하여 상기 제1 반도체층을 건식 식각하는 단계, 상기 제1 반도체층의 폭이 상기 마스크층의 폭보다 작은 폭을 갖도록 상기 건식 식각된 제1 반도체층의 측면을 습식 식각하는 단계, 상기 마스크층을 제거하는 단계, 상기 건식 식각 및 상기 습식 식각에 의해 상기 제1 반도체층이 제거된 부분에 기 설정된 높이의 절연층을 형성하는 단계, 상기 제1 반도체층을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치를 메꾸고, 상기 트렌치의 폭보다 넓은 컨텍 영역을 갖는 게이트 전극을 형성하는 단계를 포함한다.
이 경우, 상기 건식 식각하는 단계는, 상기 마스크 층이 형성된 부분에 해당하는 상기 제1 반도체층의 높이보다 상기 마스크 층이 형성되지 않은 부분에 해당하는 상기 제1 반도체층의 높이가 낮도록 상기 제1 반도체층을 건식 식각하는 것일 수 있다.
이 경우, 본 실시 예에 따른 반도체 소자 제조방법은, 상기 낮은 높이를 갖는 상기 제1 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
한편, 상기 제1 반도체층을 마련하는 단계는, 제2 반도체층 상에 상기 제1 반도체층을 형성하는 것일 수 있다.
이 경우, 상기 트렌치를 형성하는 단계는, 상기 트렌치 하부에 일정 높이의 상기 제2 반도체층이 존재하도록 상기 트렌치를 형성하는 것일 수 있다.
한편, 상기 제2 반도체층은, 제4 반도체층 상에 제3 반도체층이 적층된 구조일 수 있다.
이 경우, 제3 반도체층은 GaN으로 구성되고, 상기 제4 반도체층은 AlGaN 또는 AlN으로 구성된 것일 수 있다.
한편, 상기 트렌치를 형성하는 단계는, 상기 제3 반도체층을 통과하도록 상기 트렌치를 형성하는 것일 수 있다.
한편, 상기 절연층을 형성하는 단계는, 상기 건식 식각 및 상기 습식 식각에 의해 상기 제1 반도체층이 제거된 부분과 상기 제1 반도체층상에 절연층을 증착하는 단계, 상기 증착된 절연층에 스핀 코팅 방식으로 포토레지스트를 증착하는 단계 및 건식 식각을 수행하여, 상기 포토레지스트 및 상기 기 설정된 높이를 초과하는 범위 내에 증착된 절연층을 제거하는 단계를 포함할 수 있다.
한편, 상기 제1 반도체층은, n형 도펀트로 도핑된 것일 수 있다.
한편, 상기 습식 식각하는 단계는, TMAH(tetra-methyl ammonium hydroxide) 용액을 사용하여 습식 식각하는 것일 수 있다.
도 1a 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면, 그리고,
도 10 내지 도 12는 본 발명의 다양한 실시 예에 따른 반도체 소자 제조방법에 따라 제조된 반도체 소자를 설명하기 위한 도면이다.
이하 도면을 참고하여 본 발명의 다양한 실시 예에 대해 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 덧붙여, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시 예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
이하에선 본 발명의 다양한 실시 예에 따른 반도체 소자, 그리고 반도체 소자를 제조하기 위한 방법이 설명된다. 특히, 본 발명의 반도체 소자는 질화물 반도체를 이용한 소자로 구현될 수 있다.
질화물 반도체란, III-V족 반도체에 속하며, V족 원소로 질소를 이용한 반도체이다. 질화 갈륨(GaN), 질화 알루미늄(AIN), 질화 인듐(InN)이 대표적이다. 기존의 반도체에 비해 밴드갭이 큰 와이드갭 반도체이며, 또한 갈륨, 인듐, 알루미늄의 농도를 변화시켜서, 밴드갭을 크게 변화시킬 수 있다.
본 명세서에서의 반도체 소자는 이러한 질화물을 이용한 것으로, 트랜지스터, 다이오드 등 다양하게 구현될 수 있다. 이하에선 설명의 편의를 위해 반도체 소자가 트랜지스터인 것으로 가정하여 설명하도록 한다. 트랜지스터는 전자 회로에서 전류나 전압의 흐름을 조절하여 증폭시키거나, 스위치 역할을 한다.
그리고, 이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다. 유기금속화학증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다. 특히 고온일수록 박막의 우수한 결정성을 얻을 수 있는데, 이는 반응 기체의 물성, 반응이 일어나는 온도 등을 고려하여 제한적으로 결정되어야할 사항이다. 특히, 정밀한 성장을 위해선 ALD(Atomic layer deposition) 방식을 이용할 수 있다. ALD 방식에 의하면 박막 성장이 원자 단위로 제어될 수 있다.
그리고, 이하에서 사용하는 용어 "반도체층"이란, 반도체 물질로 구성된 층을 지칭하는 것으로, 에피텍시층, 물질층 등과 같은 다른 용어로 대체될 수 있다.
도 1a 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
먼저, 도 1a와 같이 제1 반도체층(110)을 마련한다. 제1 반도체층(110)은 기판, 버퍼층 또는 제1 반도체층(110)과는 다른 물질의 제2 반도체층(120) 등 상에 형성될 수 있다.
제1 반도체층(110)이나 제2 반도체층(120)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다.
그리고, 제1 반도체층(110) 상에 도 1a에 도시된 것처럼 기설정된 폭을 갖는 마스크층(150)을 형성한다. 구체적으로, 노광 공정을 이용하여 기 설정된 패턴을 갖는 마스크층(150)을 형성할 수 있다. 이 경우, 예컨대 E-beam 리소그래피 기술이 이용될 수 있다. 마스크층(150)은 SiO2, SiNx(예를 들면, Si3N4) 등과 같은 유전체 또는 Cr, Ni 등의 금속이 가능하며, 이는 후속 공정에서 습식 식각에 사용되는 식각 용액에 반응을 일으키지 않는 물질로 선택될 수 있다.
도 1b는 제1 반도체층(110)에 마스크층(150)이 형성된 형상을 위에서 바라본 모습을 도시한 것이다. 마스크층(150)의 배치 방향은 도 1b에 도시된 것처럼 제1 반도체층(110)의 결정 성장의 기반이 된 기판(100)의 플랫존(flat zone)이나 노치(notch)를 기준으로 결정될 수 있다. 즉, 도 1b에 도시된 것처럼 마스크층(150)의 형상은 기판(100)의 플랫존(flat zone)이나 노치(notch)에 수직한 방향으로 길이가 긴 형상으로서, 마스크층(150)은 제1 반도체층(110) 상에 배치된다. 마스크층(150)의 배치 방향을 이와 같이 결정하는 이유는, 플랫존에 수직인 면이 수평인 면보다 식각 속도가 현저히 빠르다는 점을 이용하여, 후속하는 단계에서 수행될 제1 반도체층(110)의 습식 식각을 통해 폭이 나노 사이즈인 구조을 얻기 위함이다.
도 1c는 도 1a에 도시된 구조의 단면(A-A')을 도시한 것이다.
이어서, 도 2에 도시된 것처럼 마스크층(150) 하부의 제1 반도체층(110)을 건식 식각한다. 염소(Cl2), 브롬(Br2), 요오드(I2)와 같은 할로겐 기체를 사용한 플라즈마로 건식 식각이 수행될 수 있다. 예컨대, TCP-RIE(transformer coupled plasma reactive ion etching) 장비가 사용될 수 있다.
본 발명의 일 실시 예에 따르면, 마스크 층(150)이 형성된 부분에 해당하는 제1 반도체층(110)의 높이보다 마스크 층(150)이 형성되지 않은 부분에 해당하는 제1 반도체층(110)의 높이가 낮도록 제1 반도체층(110)을 건식 식각한다. 이와 같이 마스크 층(150)이 형성되지 않은 부분에 해당하는 제1 반도체층(110)의 일부를 남겨두는 이유는, 제1 반도체층(110)이 n형 도펀트로 고농도로 도핑된 반도체층(예컨대 N++ GaN)인 경우, 후속하는 단계에서 형성될 소스 전극(미도시)와 드레인 전극(미도시) 간의 낮은 저항의 오믹 접촉을 형성하기 위함이다.
건식 식각을 하게 되면, 도 2에 도시된 것처럼 마스크층(150) 아래의 제1 반도체층(110)이 사다리꼴 형태의 구조가 될 수 있다. 즉, 건식 식각만으론 도 2에 도시된 것처럼 제1 반도체층(110)의 측벽이 똑바르지 못하는 경우가 대부분이다. 그 기울임 각(slanted angle)은 ~ 65 °정도이다. 따라서, 건식 식각된 측벽의 기울기를 수직하게 하면서 폭을 더 좁히기 위한 습식 식각이 추가로 수행된다.
구체적으로, TMAH(tetra-methyl ammonium hydroxide) 용액을 이용하여 습식 식각을 수행할 수 있다. 습식 식각이 수행되면, 먼저 도 3에 도시된 것처럼 건식 식각된 제1 반도체층(110)의 측면 기울기가 수직하게 된다. 이는, 구조의 하부 영역보다 상부 영역(마스크층(150)에 가까운 영역)의 식각 속도가 느리기 때문이다.
그리고, 습식 식각 시간이 경과될 수록, 도 4에 도시된 것처럼 그 폭이 좁아지게 된다. 이와 같이 측면방향으로만 선택적으로 식각될 수 있는 것은, 제1 반도체층(110)을 구성하는 3족 질화물 반도체 구조의 결정면에 따른 이방성 식각(anisotropic etch) 특성에 기인한다. 구체적으로, TMAH 용액을 이용하여 습식 식각하게 되면, 질소면(nitrogen face)에 대해서만 식각이 이루어지고 갈륨면(gallium face)에 대해선 식각이 이루어지지 않는다. 앞선 단계에서 이루어진 건식 식각에 의해 노출된 표면은 대부분 질소면을 갖기 때문에, TMAH 용액에 강하게 반응할 수 있다.
또한, 건식 식각된 제1 반도체층(110)의 측면의 방향은 기판(100)의 플랫존에 수직하기 때문에, 수평한 면보다 더 높은 식각률을 갖는다. 따라서 습식 식각이 진행될수록 도 4에 도시된 것처럼 제1 반도체층(110)의 폭이 좁아지게 된다.
한편, 습식 식각 시간을 달리하여 실험해본 결과, 습식 시간을 조절함에 따라, 폭을 효과적으로 조절할 수 있음을 알 수 있었다. 실험에서, 건식 식각 직후 구조는 사다리꼴 형상이었고, 상부 폭은 400㎚, 하부 폭은 ~550nm이었다. 이후 TMAH 용액(농도 5 %, 80℃)으로 습식 식각을 10, 25, 35 및 40 분 동안 각각 수행하였고, 그 결과, 구조의 폭은 300, 200, 100 및 50㎚로 각각 줄어들었다. 식각 속도(etch rate)는 8.5 내지 9 ㎚/min로 측정되었다. 식각 속도를 증가시킬수록 폭은 더 줄어들었고, 10nm이하까지 폭을 줄일 수 있었다.
건식 식각만을 이용하는 경우엔 반도체층의 폭을 나노 수준으로 정밀하게 제작하는 것이 매우 어려우나, 상술한 것과 같이 건식 식각과 습식 식각을 함께 수행하는 본 발명의 실시 예에 따르면 매우 안정적으로 나노 사이즈의 폭을 갖는 구조를 얻을 수 있다. 또한, 습식 식각에 의해, 건식 식각된 표면이 평탄화되며, 건식 식각된 표면에 유발된 플라즈마 데미지가 제거될 수 있는 부가적인 효과까지도 달성될 수도 있다.
결과적으로, 마스크층(150)의 폭보다 작은 나노 사이즈의 폭을 갖는 제1 반도체층(110)을 얻을 수 있다.
이어서, 도 5에 도시된 것처럼 마스크층(150)을 제거한다.
이어서, 건식 식각 및 습식 식각에 의해 상기 제1 반도체층(110)이 제거된 부분에 기 설정된 높이의 절연층을 형성한다. 구체적으로, 다음과 같은 단계를 통해 절연층을 형성할 수 있다.
먼저, 도 6에 도시된 것과 같이, 건식 식각 및 습식 식각에 의해 제1 반도체층(110)이 제거된 부분과 제1 반도체층(110)상에 절연층(160)을 증착한다. 절연층(160)은 SiO2, Al2O3, Si3N4, HfO2 등과 같은 절연 물질 중에서 선택된 것으로 구성될 수 있다.
그리고, 도 7에 도시된 것처럼 절연층(160)에 포토레지스트(170)를 증착한다. 포토레지스트(170)는 스핀 코팅(spin coating) 방식으로 증착될 수 있다. 스핀 코팅은 기판을 매우 빠른 속도로 회전시킴에 따라 원심력에 의해 유체가 펼쳐지는 원리를 이용한 코팅 방식이다. 포토레지스트는 일정한 점도가 있으므로, 스핀 코팅방식으로 도포되는 경우 이러한 포토레지스트의 성질에 의해, 돌출된 영역엔 상대적으로 얇게, 돌출되지 않은 영역엔 상대적으로 두껍게 도포될 수 있다. 따라서, 도 7에 도시된 것처럼, 나노 사이즈의 폭을 갖는 제1 반도체층(110)의 돌출된 부분 상에는 포토레지스트(170)가 얇게 증착되고, 그 이외의 돌출되지 않은 부분에는 포토레지스트(170)가 비교적 두껍게 증착된다.
이어서, 절연층(160)이 평평해지도록 건식 식각을 수행한다. 이와 같이 포토레지스트(170)가 단차를 가지고 증착되는 성질을 이용하여 건식 식각을 수행하면, 포토 레지스트(170) 및 절연층(160)이 순차적으로 제거되면서, 도 8과 같이 포토레지스트(170) 및 특정 높이를 초과하는 범위 내에 증착된 절연층(160)이 제거되어 절연층(160)이 평탄화될 수 있다.
이러한 건식 식각은 제1 반도체층(110)이 돌출된 윗면이 드러날때까지 수행될 수 있다. 그 과정에서, 상대적으로 포토레지스트(170)가 두껍게 증착된 부분에선 포토레지스트(170)만 식각되고 그 밑의 절연층(160)은 보호될 수 있다. 즉 도 8에 도시된 것처럼 건식 식각이 완료된 후, 제1 반도체층(110)의 돌출된 구조 옆에 일정 높이의 절연층(160)이 잔류할 수 있게 된다. 이 경우, 일 실시 예에 따르면, 제1 반도체층(110)과 절연층(160)은 같은 높이가 되도록 한다.
이와 같이, 스핀 코팅에 의해 포토레지스트(170)가 단차를 가지고 증착되는 성질을 이용하면, 복잡한 공정을 거치지 않고 건식 식각만으로도 절연층(160) 내에 나노 사이즈의 폭을 갖는 제1 반도체층(110)을 배치시킬 수 있다.
이어서, 도 9에 도시한 것처럼 제1 반도체층(110)을 식각하여 트렌치(90)를 형성한다. 구체적으로, 절연층(160)에 비해 제1 반도체층(110)에 대해 식각 선택비가 큰 가스를 이용하여 건식 식각을 수행하여 트렌치(90)를 형성할 수 있다. 예컨대, 제1 반도체층(110)이 GaN으로 구성되고 절연층(160)이 SiO2 또는 SiN으로 구성된 경우, Cl 계열을 가스를 사용하여 식각할 수 있다.
이와 같이 식각 선택비를 이용한 식각에 의하면, 제1 반도체층(110)이 배치된 부분만 정밀하게 식각될 수 있으므로, 제1 반도체층(110)의 폭에 대응되는 나노 사이즈의 폭(10nm이하)을 갖는 트랜치(90) 형성이 가능하다는 장점이 있다. 종래의 E-beam 리소그래피(E-beam lithography) 방법에 의하더라도, 이와 같이 극도로 미세한 폭을 갖는 트렌치의 형성은 거의 불가능하다.
이어서, 트렌치(90)에 게이트 전극 물질이 채워짐으로써 도 10 내지 도 12에 도시된 것처럼 T자 형태의 게이트 전극(180)을 얻을 수 있다. 이러한 형태의 게이트 전극을 통상적으로 T형 게이트(또는 T 게이트)라고 부른다. T형 게이트는 게이트 머리(컨택 영역)와 게이트 다리로 구성되며, 게이트 다리의 폭보다 게이트 머리의 폭이 넓은 것을 특징으로 한다.
일 예에 따르면, 이와 같은 형태의 게이트 전극(180)을 형성하기 위하여 다음과 같은 단계들이 수행될 수 있다. 먼저, 도 8과 같이 제1 반도체층(110)의 돌출된 부분 옆에 절연층(160)이 배치된 상태에서, 제1 반도체층(110)의 돌출된 윗면과 절연층(160)을 덮는 일정 높이의 레지스트를 증착한다. 그리고, 리소그래피 공정으로 제1 반도체층(110)의 돌출된 윗면을 포함하는 영역, 즉 게이트 머리가 형성될 영역에 해당하는 부분의 레지스트를 제거한다. 그리고 제1 반도체층(110)을 식각하여 도 9에 도시한 것과 같은 트렌치(90)를 형성한다. 그리고 레지스트가 제거된 부분 및 트렌치(90)을 메우도록 게이트 금속(예를 들면, 티타늄, 백금, 금을 하부로부터 순차적으로 형성한 것)을 증착하고, 레지스트 용해제를 이용하여 레지스트 및 레지스트 위에 도포되어 있던 금속층까지 모두 제거하면, T형의 게이트 전극(180)을 형성할 수 있다.
상술한 실시 예의 반도체 소자 제조방법에 따르면 E-beam 리소그래피(E-beam lithography) 방법으로도 구현하기 어려운 나노 사이즈(예컨대 10 nm 이하)의 폭을 갖는 T형 게이트 전극을 가지는 반도체 소자 제작이 가능하다.
도 10 내지 도 12는 상술한 방식에 따라 제작된 게이트 전극(180)을 포함하는 다양한 형태의 반도체 소자를 도시한 것이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 소자 제조방법에 따라 제조된 반도체 소자를 도시한 것이다.
도 10을 참고하면, 반도체 소자(1000)는 버퍼층(101), 제2 반도체층(120), 제1 반도체층(110), 절연층(160), 게이트 전극(180), 소스 전극(191) 및 드레인 전극(193)을 포함한다.
버퍼층(101)은 기판(미도시)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다. 예를 들어, 버퍼층(101)은 고저항성 GaN(highly resistive GaN), GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 구성된 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다. 한편, 버퍼층(101)은 임의적 구성으로, 기판(미도시) 상에 바로 제2 반도체층(120)이 형성될 수도 있다.
제2 반도체층(120)은 버퍼층(101)(또는 기판) 상에 형성된다. 제2 반도체층(120)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다. 제2 반도체층(120)은 소자 구동시 채널 영역으로 동작할 수 있다.
제1 반도체층(110)은 제2 반도체층(120) 상에 형성된다. 제1 반도체층(110)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다. 제1 반도체층(110)은 도 1c 내지 도 9를 참조해 설명한 것처럼 건식 식각 및 습식 식각 뒤에 잔류된 층이다. 즉, 제1 반도체층(110)은 게이트 전극(180) 형성을 위해 이용되며, 또한 제1 반도체층(110)이 고농도 n형 도핑된 GaN층(N++ GaN)인 경우 소스 전극(191)과 드레인 전극(193)의 낮은 저항의 오믹 형성이 가능하여 낮은 on 저항을 가질 수 있다.
절연층(180)은 게이트 전극(180) 하부에 배치된다. 절연층(180)은 예컨대 SiO2, Al2O3, Si3N4, HfO2 등과 같은 절연 물질 중에서 선택된 것으로 구성될 수 있다. 절연층(180)은 드레인 전극(193) 쪽의 게이트 전극(180)의 모서리 부분의 필드를 분산시켜주는 필드 플레이트(field plate) 역할을 한다. 따라서 반도체 소자(1000)의 항복 전압(break down voltage)이 커질 수 있게 되므로 반도체 소자(1000)에 고 전압 인가가 가능하게 된다.
게이트 전극(180)은 반도체 소자(1000)의 온/오프 동작을 제어하기 위한 전압이 인가될 수 있는 구성이다. 특히, 게이트 전극(180)의 게이트 발 부분은 나노 사이즈, 예컨대 10nm 이하의 폭을 가질 수 있다. 따라서 반도체 소자(1000)의 발진 주파수, 전류 이득 차단 주파수 등 초고주파 특성이 개선될 수 있다. 그리고 게이트 전극(180)의 게이트 발 부분 보다 넓은 게이트 머리 영역을 가짐으로써 게이트 저항의 증가를 막을 수 있다.
소스 전극(191)은 외부 소자와 본 반도체 소자(1000)를 전기적으로 접속시켜 반도체 소자(1000)에 캐리어(전자 또는 홀)를 공급하기 위한 구성으로, 제1 반도체층(110) 상에 배치된다.
드레인 전극(193)은 게이트 전극(180)을 사이에 두고 소스 전극(191)과 이격되어 제1 반도체층(110) 상에 배치된다. 드레인 전극(193)은 소스 전극(191)으로부터 공급받은 캐리어가 외부 소자로 이동되는 통로역할을 수행하는 구성이다.
소스 전극(191)과 드레인 전극(193)은 제1 반도체층(110)과 오믹 컨택(ohmic contact) 형성을 위해 Au/Ni/Al/Ti 금속 층으로 구성될 수 있다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.
일 예에 따르면, 다음과 같은 방식으로 소스 전극(191)과 드레인 전극(193)을 형성할 수 있다. 구체적으로, 소스 전극(191)과 드레인 전극(193)을 형성할 영역(컨택홀)을 제외하고 소자 전체에 마스크층을 형성한다. 그리고 마스크층 및 컨택홀에 전자 빔 증발(tron-beam evaporator)을 이용하여 전극을 증착할 수 있다. 전극은 Au/Ni/Al/Ti 금속층으로 구성될 수 있다. 그리고 전극에 급속 열처리(rapid thermal annealing)를 가한다. 이때 열처리는 N2 분위기에서 500℃ (20 sec) - 800℃(30 sec)로 수행될 수 있다. 그리고 리프트 오프 공정을 통해 마스크층을 들어내면 컨택홀 영역에 소스 전극(191) 및 드레인 전극(193)이 형성될 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조방법에 따라 제조된 반도체 소자를 도시한 것이다.
도 11을 참고하면, 반도체 소자(1000')는 버퍼층(101), 제4 반도체층(140), 제3 반도체층(130), 제1 반도체층(110), 절연층(160), 게이트 전극(180), 소스 전극(191) 및 드레인 전극(193)을 포함할 수 있다. 본 반도체 소자(1000')의 구성 중 상술한 반도체 소자(1000)와 중복되는 구성에 대한 설명은 상술한 것으로 대체한다.
제4 반도체층(140)은 버퍼층(101) 상에 형성되며, GaN으로 구성된 것일 수 있다. 제4 반도체층(140)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다.
제3 반도체층(130)은 제4 반도체층(140) 상에 형성되며, 제4 반도체층(140)과는 다른 반도체물질을 포함한다. 구체적으로, 제3 반도체층(130)을 구성하는 물질은 제4 반도체층(140)을 구성하는 물질과 분극특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 예를 들어, 제3 반도체층(130)은 제4 반도체층(140)보다 분극률과 에너지 밴드갭 중 적어도 하나가 제4 반도체층(140)보다 클 수 있다. 예컨대, 제3 반도체층(130)은 AlGaN층이거나, AlN층일 수 있다. 제3 반도체층(130)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다.
제3 반도체층(130)이 형성됨으로써 제4 반도체층(140)의 일부에 2차원 전자가스(2 Dimensional Electron Gas, 이하 ‘2DEG’ 라고 함)가 형성될 수 있다. 2DEG는 제3 반도체층(130)과 제4 반도체층(140)의 헤테로 접합 계면 아래의 제4 반도체층(140) 영역에 형성될 수 있다. 제4 반도체층(140)에 형성된 2DEG는 소스 전극(191)과 드레인 전극(193) 사이의 전류 통로 즉, 채널로 이용될 수 있다. 2DEG는 8.8 × 1012 cm- 2 의 농도, 1700 cm2·V-1·s- 1 의 전자 이동도를 가질 수 있다.
한편, GaN/AlGaN 또는 GaN/AlN 헤테로 접합을 이용하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 헤테로 접합 계면에 2DEG층을 형성할 수 있는 어떠한 물질들의 조합이라도 본 발명의 범주에 속할 수 있다. 이는 당업자에게 자명한 사항이므로 구체적인 설명은 생략한다.
본 실시 예에 따라 제조되는 반도체 소자(1000')는 이와 같은 2DEG를 채널로 이용하는 고전자 이동도 트랜지스터(HEMT)이다. 특히, 노멀리 온(Normally on) 상태의 HEMT이다.
반면, 또 다른 실시 예에 따르면, 노멀리 오프 상태의 HEMT 제작이 가능하다. 본 실시 예는 이하 도 12를 참고하여 설명하도록 한다.
제1 반도체층(110)은 제3 반도체층(130) 상에 형성된다. 제1 반도체층(110)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다. 제1 반도체층(110)은 도 1c 내지 도 9를 참조해 설명한 것처럼 건식 식각 및 습식 식각 뒤에 잔류된 층이다. 즉, 제1 반도체층(110)은 게이트 전극(180) 형성을 위해 이용되며, 제1 반도체층(110)이 고농도 n형 도핑된 GaN층(N++ GaN)인 경우 소스 전극(191)과 드레인 전극(193)의 낮은 저항의 오믹 형성이 가능하여 낮은 on 저항을 가질 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조방법에 따라 제조된 반도체 소자를 도시한 것이다.
도 12를 참고하면, 반도체 소자(1000'')는 버퍼층(101), 제4 반도체층(140), 제3 반도체층(130), 제1 반도체층(110), 절연층(160), 게이트 전극(180), 소스 전극(191) 및 드레인 전극(193)을 포함한다.
본 반도체 소자(1000'')제조를 위해, 먼저 버퍼층(101)을 마련한다. 버퍼층(101)은 기판(미도시)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다. 예를 들어, 버퍼층(101)은 고저항성 GaN(highly resistive GaN), GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 구성된 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다. 한편, 버퍼층(101)은 임의적 구성으로, 기판(미도시) 상에 바로 제4 반도체층(140)이 형성될 수도 있다.
이어서, 버퍼층(101)(또는 기판) 상부에 제4 반도체층(140)을 형성한다. 제4 반도체층(140)은 GaN으로 구성된 것일 수 있다. 제4 반도체층(140)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다.
이어서, 제4 반도체층(140) 상부에 제3 반도체층(130)을 형성한다. 제3 반도체층(130)은 제4 반도체층(140)과는 다른 반도체물질을 포함한다. 구체적으로, 제3 반도체층(130)을 구성하는 물질은 제4 반도체층(140)을 구성하는 물질과 분극특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 예를 들어, 제3 반도체층(130)은 제4 반도체층(140)보다 분극률과 에너지 밴드갭 중 적어도 하나가 제4 반도체층(140)보다 클 수 있다. 예컨대, 제3 반도체층(130)은 AlGaN층이거나, AlN층일 수 있다. 제3 반도체층(130)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다.
제3 반도체층(130)이 형성됨으로써 제4 반도체층(140)의 일부에 2차원 전자가스(2 Dimensional Electron Gas, 이하 ‘2DEG’ 라고 함)가 형성될 수 있다. 본 실시 예에 따라 제조되는 반도체 소자(1000')는 이와 같은 2DEG를 채널로 이용하는 고전자 이동도 트랜지스터(HEMT)이다.
그리고, 제3 반도체층(130) 상부에 제1 반도체층(110)을 형성한다. 제1 반도체층(110)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다. 특히, 제1 반도체층(110)은 n형 도펀트로 고농도로 도핑된 반도체층(예컨대 N++ GaN)일 수 있다. 이 경우, 소스 전극(191)와 드레인 전극(193) 간의 낮은 저항의 오믹 접촉을 형성할 수 있다.
그리고, 도 1c 내지 도 5를 참조하여 상술한 것처럼, 나노 사이즈 폭을 갖는 돌출 구조가 형성되도록 제1 반도체층을 건식 식각 및 습식 식각한다.
이어서, 도 6 내지 도 8을 참조하여 상술한 것처럼, 나노 사이즈 폭을 갖는 제1 반도체층(110)의 돌출 구조 옆에 절연층(160)을 형성한다.
그리고, 제1 반도체층(110)에 소스 전극(191) 및 드레인 전극(193)을 형성한다.
그리고, 소자 전체에 레지스트를 도포한 후, 게이트 머리가 형성될 영역에 해당하는 부분의 레지스트를 제거한다. 본 영역은 제1 반도체층(110)의 돌출된 구조의 윗면을 포함하는 영역이다.
그리고, 레지스트가 제거된 영역을 통하여, 제1 반도체층(110)을 식각하여 트렌치를 형성한다. 트렌치의 형성 방법은 도 9에서 설명한 것과 유사하나, 본 실시 예에 있어선 제1 반도체층(110)과 함께 제3 반도체층(130)을 통과하도록 트렌치를 형성한다. 이 경우, 트렌치의 깊이는, 제3 반도체층(130) 하부에 배치된 제4 반도체층(140)의 윗면까지 형성됨이 바람직하다.
트렌치에 의해, 제3 반도체층(130)과 제4 반도체층(140)의 헤테로 접합이 일부 단절되게 된다. 이와 같이 단절된 부분엔 2DEG가 발생하지 않게 된다.
이어서, 레지스트가 제거된 영역과 트렌치를 메우도록 게이트 전극물질을 증착하고, 레지스트를 제거함으로써 T형의 게이트 전극(180)을 형성한다.
본 반도체 소자(1000'')는 트렌치 형성시에 제3 반도체층(130)과 제4 반도체층(140)의 헤테로 접합을 물리적으로 없앰으로써, 도 12에 도시한 것과 같이 게이트 전극(180)의 게이트 발 하부에 2DEG가 단절되는 영역이 생기게 된다. 즉, 본 반도체 소자(1000'')는 노말리 오프(Normally off) 상태를 가질 수 있다.
한편, 도 10 내지 도 12의 반도체 소자는 버퍼층(101) 하부에 배치된 기판(미도시)를 더 포함할 수 있다.
기판은 그 상면에 반도체 물질을 성장시킬 수 있는 물질로 선택된다. 특히, 질화물층을 성장시키고자 한다면, 예를 들어, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등을 기판 물질로 이용할 수 있다.
상술한 다양한 실시 예들에 따른 반도체 소자는 나노 사이즈(예컨대 10nm 이하)의 T형 게이트를 이용하므로, 초고주파, 고출력 소자뿐만 아니라 스위칭 파워 소자에도 적합하다. 또한, GaN의 평균 자유 행로(mean free path) 이하의 게이트 길이로 인한 발리스틱 전자수송(Ballistic transport) 현상의 측정까지도 가능하다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
110: 제1 반도체층 160: 절연층
180: 게이트 전극 191: 소스 전극
193: 드레인 전극 1000: 반도체 소자

Claims (11)

  1. 반도체 소자 제조방법에 있어서,
    제1 반도체층을 마련하는 단계;
    상기 제1 반도체층 상에 기 설정된 폭을 갖는 마스크층을 형성하여 상기 제1 반도체층을 건식 식각하는 단계;
    상기 제1 반도체층의 폭이 상기 마스크층의 폭보다 작은 폭을 갖도록 상기 건식 식각된 제1 반도체층의 측면을 습식 식각하는 단계;
    상기 마스크층을 제거하는 단계;
    상기 건식 식각 및 상기 습식 식각에 의해 상기 제1 반도체층이 제거된 부분에 기 설정된 높이의 절연층을 형성하는 단계;
    상기 제1 반도체층을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치를 메꾸고, 상기 트렌치의 폭보다 넓은 컨텍 영역을 갖는 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 건식 식각하는 단계는,
    상기 마스크 층이 형성된 부분에 해당하는 상기 제1 반도체층의 높이보다 상기 마스크 층이 형성되지 않은 부분에 해당하는 상기 제1 반도체층의 높이가 낮도록 상기 제1 반도체층을 건식 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 낮은 높이를 갖는 상기 제1 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항에 있어서,
    상기 제1 반도체층을 마련하는 단계는,
    제2 반도체층 상에 상기 제1 반도체층을 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제4항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 트렌치 하부에 일정 높이의 상기 제2 반도체층이 존재하도록 상기 트렌치를 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제4항에 있어서,
    상기 제2 반도체층은,
    제4 반도체층 상에 제3 반도체층이 적층된 구조인 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항에 있어서,
    제3 반도체층은 GaN으로 구성되고, 상기 제4 반도체층은 AlGaN 또는 AlN으로 구성된 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제6항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 제3 반도체층을 통과하도록 상기 트렌치를 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제1항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 건식 식각 및 상기 습식 식각에 의해 상기 제1 반도체층이 제거된 부분과 상기 제1 반도체층상에 절연층을 증착하는 단계;
    상기 증착된 절연층에 스핀 코팅 방식으로 포토레지스트를 증착하는 단계; 및
    건식 식각을 수행하여, 상기 포토레지스트 및 상기 기 설정된 높이를 초과하는 범위 내에 증착된 절연층을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제1항에 있어서,
    상기 제1 반도체층은,
    n형 도펀트로 도핑된 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제1항에 있어서,
    상기 습식 식각하는 단계는,
    TMAH(tetra-methyl ammonium hydroxide) 용액을 사용하여 습식 식각하는 것을 특징으로 하는 반도체 소자 제조방법.






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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02213144A (ja) * 1989-02-14 1990-08-24 Mitsubishi Electric Corp 半導体装置の製造方法
JPH02231731A (ja) * 1989-03-03 1990-09-13 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0513456A (ja) * 1991-06-28 1993-01-22 Murata Mfg Co Ltd 半導体装置の製造方法
JP2008141040A (ja) * 2006-12-04 2008-06-19 Nec Corp 電界効果トランジスタおよびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02213144A (ja) * 1989-02-14 1990-08-24 Mitsubishi Electric Corp 半導体装置の製造方法
JPH02231731A (ja) * 1989-03-03 1990-09-13 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0513456A (ja) * 1991-06-28 1993-01-22 Murata Mfg Co Ltd 半導体装置の製造方法
JP2008141040A (ja) * 2006-12-04 2008-06-19 Nec Corp 電界効果トランジスタおよびその製造方法

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