KR101065048B1 - 비대칭 측벽 스페이서 형성 방법 - Google Patents

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Abstract

집적회로 반도체 디바이스들을 위한 제조 공정에 집적가능한 비대칭 스페이서 형성을 위한 방법이 제공된다. 상기 방법은 기판 위의 게이트 구조(15)를 형성하는 단계와, 그리고 상기 게이트 구조와 기판 위에 놓인 측벽층을 형성하는 단계를 포함하며, 여기서 상기 측벽층은 상기 게이트 구조의 제 1 측벽을 오버라잉하는 제 1 부분을 포함한다. 포토레지스트 구조(11)는 상기 제 1 부분에 인접하여 형성되며, 이온 빔에 쪼이게 된다. 상기 포토레지스트 구조는 상기 이온 빔으로부터 상기 제 1 부분의 적어도 일부를 차폐하는 역할을 한다. 방사 동안에, 웨이퍼는 상기 이온 빔(13, 17) 경로와 상기 측벽층 표면 사이에 비-직교 경사각이 존재하도록 배향된다. 비대칭 스페이서들의 형성은 미차폐된 측벽 부분들에의 방사 손상이 후속 식각들이 고속으로 진행하게 하기 때문에 가능하다.
게이트 구조, 포토레지스트 구조, 스페이서, 소스/드레인 확장. 이온 빔.

Description

비대칭 측벽 스페이서 형성 방법{METHOD FOR ASYMMETRIC SIDEWALL SPACER FORMATION}
본 발명은 일반적으로 반도체 제조 공정에 관한 것으로서, 보다 구체적으로는 반도체 제조 공정에서 스페이서(spacer)들의 형성 방법에 관한 것이다.
비대칭 스페이서들은 반도체 디바이스 제조 동안에 다양한 기능들에 사용된다. 예를 들어, 만일 차동 오프셋들이 게이트 구조 근처의 소스 또는 드레인 영역들의 다른 도핑 요건들에 대해 필요한 경우에, 종종 비대칭 스페이서들이 이 오프셋을 달성하기 위해 이용된다. 비대칭 스페이서들의 형성을 위해 일반적으로 이용되는 기술은 바람직한 오프셋을 발생하기 위해 다중 게이트 구조 측벽 절연층들 및 수많은 포토레지스트 마스킹 및 식각 공정들로의 다중 주입들을 이용한다. 이 기술은 시간-소모적이며, 이에 따라 다중 마스킹 및 식각 단계들이 제조 비용에 추가된다.
따라서, 이러한 문제점들을 극복하는 방법이 유용할 것이다.
도시의 단순화 및 명확화를 위해, 도면들에서 도시된 요소들은 반드시 스케일에 맞게 그려지지 않았음을 이해해야 할 것이다. 예를 들어, 일부 요소들의 치수들은 명확성을 위해 다른 요소들에 대해 확대되었다. 구조의 관련 요소들의 방법들, 동작 및 기능들, 및 부품들의 조합들 및 제조 경제뿐만 아니라 본 발명의 다른 이점들, 특성들 및 특징들은 첨부된 도면들을 참조하여 하기의 상세한 설명 및 청구항들의 고려하에서 자명하게 될 것인데, 여기서 도면 모두는 명세서의 일부를 형성하며, 동일 참조 번호들은 여러 도면들에서 대응하는 부분을 가리킨다.
도 1 내지 10은 본 발명의 적어도 일 실시예들에 따라 반도체 디바이스 제조 공정 단계들의 단면도이다.
본 발명은 본원의 개시사항에 따라 생성된 장치뿐만 아니라 집적회로 반도체 디바이스들에 대한 제조 공정으로 집적을 위해 적절한 비대칭 스페이서 형성을 위한 방법을 제공한다. 상기 방법은 반도체 기판 위에 게이트 구조를 형성하는 단계와, 상기 게이트 구조와 기판의 위에 있는(overlying : 이하, '위에 있다' 혹은 '오버라잉 한다' 라고 함) 측벽층을 형성하는 단계를 포함하며, 여기서 상기 측벽층은 상기 게이트 구조의 제 1 측벽의 위에 있는 제 1 부분을 포함한다. 이후에, 포토레지스트 구조가 상기 제 1 부분에 인접하여 형성되며, 이온 빔이 가해진다. 포토레지스트 구조는 상기 이온 빔으로부터 상기 측벽의 상기 제 1 부분의 적어도 일부를 차폐하는 역할을 한다. 이온 빔 방사 동안에, 상기 웨이퍼는 비-직교 경사각이 상기 이온 빔 경로와 상기 제 1 측벽 표면 사이에 존재하도록 배향된다. 실시예에서, 상기 방법은 미차폐된 측벽 부분들에의 방사 손상이 후속 식각들이 보다 고속으로 진행하도록 하기 때문에 비대칭 스페이서들의 형성을 가능하게 한다. 다른 실시예에서, 방사 경화(radiation hardening)가 비대칭 스페이서들을 생성하는데 사용될 수 있다. 개시된 방법들은 소스/드레인 확장 오프셋들을 위한 비대칭 스페이서들을 생성하는데 종래 공정들에 비해 시간 절감을 가져온다.
도 1 내지 8은 본 발명의 실시예들에 따라 반도체 디바이스 제조 공정 단계들의 단면도이다. 도 1에 제시된 제조 단계에서, 게이트 구조(15)와 측벽층(10)이 기판(12) 위에 형성되었다. 게이트 구조(15)는 게이트 산화물층과 같은 구성요소들 및/또는 다양한 층들을 포함할 수 있다. 반도체 기판(12)은 단결정 실리콘 기판이 될 수 있다. 대안적으로, 기판(12)은 또한 갈륨 비소 기판, 실리콘-온-절연체 기판, 실리콘 온 사파이어 기판 등이 될 수 있다. 게이트 구조(15)는 일반적으로 응용 및/또는 공정에 의해 변할 수 있는 폭을 갖는 비결정성 실리콘 또는 다결정성이다. 측벽층(10)은 SiO2, 실리콘 질화물과 같은 질화물층, 또는 SiON을 가질 수 있는 얇은막 적층을 포함할 수 있으며, 기술분야에 알려진 증착 기술들, 예를 들어 PECVD, LPCVD 등에 의해 형성될 수 있다. 측벽층(10)의 두께는 전형적으로 80에서 250 옹스트롬 범위이지만, 공정 기술에 따라 변할 수 있다. 공정의 후반부에서, 측벽층(10) 부분들은 소스/드레인(S/D) 확장 주입 동안에 게이트 구조(15) 측벽 스페이서들의 역할을 할 것이다.
도 2는 포토레지스트 구조(11)가 될 수 있는 이온 빔 차단 구조(11)의 형성 이후에 도 1의 반도체 디바이스 부분(100)의 단면도이다. 포토레지스트 구조(11)의 위치는 게이트 구조들이 비대칭 측벽들을 요구하는지를 결정하는 때에, (제조 이전의) 설계 단계 동안에 결정된다. 즉, 디바이스들이 이온 충격(ion bombardment)로부터 차단되어야 하는지가 결정되며, 포토레지스트 구조(11)와 같은 포토레지스트 구조의 위치가 이에 따라 계획된다. 예를 들어, 만일 대칭 측벽들이 바람직한 경우에, '차폐' 포토레지스트 구조들은 도 5에 도시된 바와같이 게이트 구조(15)의 양 측부상에 위치될 수 있다. 대안적으로, 대칭 측벽들은 종래 공정에서와 같이 게이트 구조(15)를 완전히 오버라잉하는 포토레지스트 마스크(미도시)를 적용함으로써 생성될 수 있다. 또한, 게이트 구조(15)의 양 측부를 차폐하지 않는 선택도 있는데, 이는 대칭의 얇은 측벽들을 가져온다. 종래 기술들과 본 방법의 조합들은 또한 필요한 경우에 이용될 수 있다.
포토레지스트 구조(11)의 증착 및 현상 이후에, 부분(100)은 도 2의 이온 빔들(13 및 17)에 의해 방사가 가해질 것이다. 방사 동안에, 측벽층(10)의 측벽 부분(3)은 이온 빔(13) 경로와 측벽 부분(3)의 표면 사이, 또는 이온 빔(17)과 측벽 부분(7) 사이에 비-직교 경사각을 갖도록 배향될 것이다. 비-직교 경사각은 이온 빔(13 및 17)의 경로와 측벽 부분(3)(또는, 측벽 부분(7))의 표면에 의해 형성되는 입사각을 가지며, 상기 입사각은 7 도 내지 45 도 사이의 범위이다. 비-직교 경사각의 선택은 측벽층(얇은막 적층(10))의 두께와 게이트 구조(45)의 높이뿐만 아니라 포토레지스트 구조(11)의 높이에 기초한다. 이온 빔(13)과 이온 빔(17)에 의한 방사는 전형적으로 특정 시간들에서 동일한 이온 빔 장비를 사용하여 발생하는데, 예를 들어 이온 빔(13)은 이온 빔(17)과 동일한 이온 빔이므로 동일한 특성을 가지며, 단지 부분(100)의 배향/경사 각도만이 이온 빔 방사 및/또는 주입 동안에 변함을 주목해야 한다.
방출되는 이온 빔(13, 17)의 도즈는 1012 내지 1015 cm-2 범위이다. 실시예에서, 이온 빔(13, 17)은 원자번호 9보다 큰 원소 종류들, 예를 들어 게르마늄(Ge) 또는 실리콘(Si)을 포함한다.
도 2에서 도시된 바와같이, 포토레지스트 구조(11)는 측벽 부분(3)에 대한 이온 빔(13)으로부터의 차폐를 제공하는 반면에, 측벽 부분(3)에 대향 측벽인 측벽 부분(7)은 이온 빔(17)으로부터의 어떠한 대응 차폐 구조도 가지지 않으며, 이에 따라 '강한 세기' 이온 빔(17)이 가해진다. 이는 측벽 부분(7)에 방사 손상 효과들을 발생한다. 이 방사 손상은 측벽 부분(7)의 특성들을 변형시켜, 이온 폭격(bombardment)에 뒤이은 식각 공정 동안에, 측벽 부분(7)은 도 3에 도시된 바와같이 차폐된 측벽 부분(3)보다 큰 속도로 식각될 것이다.
도 3은 포토레지스트 스트립(strip) 및 소스/드레인 확장 형성이 계속되는 도 2의 반도체 디바이스의 부분(100)의 단면도이다. 전형적으로, 측벽들(27 및 23)을 형성하는데 사용되는 식각 공정은 100 와트 이상의 전력에서 반응성 이온 식각 공정을 가지며, 종점 기술(end-pointing technique)을 사용하는 CF4/CHF3/Ar의 이방성 건식 식각 화학작용이다.
상술된 바와같이 측벽 부분(7)에의 상기 방사 손상 때문에, 결과적인 스페이서(27)는 포토레지스트 구조(11)에 의해 보호되었던 스페이서(23)보다 얇은 두께를 갖는다. 즉, 결과는 비대칭 측벽 스페이서들(23 및 27)이다. 스페이서(27)의 두께 는 전형적으로 20 내지 200 옹스트롬 범위이며, 스페이서(23)의 두께는 전형적으로 60 내지 200 옹스트롬 범위에 있다. 측벽 스페이서들(23 및 27)의 생성 이후에, 부분(100)은 소스 드레인 확장 영역들(24 및 26)을 생성하는 소스/드레인 확장 주입을 겪을 준비를 한다.
스페이서(27)와 스페이서(23) 사이의 두께 차이 때문에, 소스 측 확장 영역(24)은 드레인 측 확장 영역(26)보다 큰 량으로 게이트 구조(15)를 아래에 있거나(underlying : 이하, '아래에 있다' 혹은 '언더라잉 한다' 라고 함) 가까이에 있을 것이다. 따라서, 드레인 측 확장 영역(26)은 소스 측 확장 영역(24)만큼 게이트를 오버랩하지 않는다. 만일 소스 측 확장이 충분히 게이트를 오버랩하지 않는 경우에, 소스 측 채널 장벽 제어는 악화되어, 디바이스 성능에 악영향을 미친다. 본 발명은 이러한 바람직하지 않은 조건의 발생을 피한다는 이점을 제공한다. 부가적으로, 본 개시는 소스 측과 드레인 측 스페이서 두께들의 분리된 최적화를 허용한다. 서브미크론 트랜지스터 아키텍처에서, 게이트와 드레인의 작은 오버랩은 입력 (게이트)와 출력 (드레인) 단자들 사이의 "밀러(miller)" 캐패시턴스를 감소하기 위해 바람직하다. 하지만, 게이트와 소스의 충분한 오버랩은 최상의 트랜지스터 구동을 위해 요구된다. 현재 사용되는 대칭 스페이서들은 드레인과 소스의 오버랩 선택이 낮은 "밀러" 캐패시턴스와 높은 트랜지스터 구동의 협상/최적화에 기초한 하나의 결정이어야 한다는 점에서 제한된다. 본 개시는 이 파라메터들의 개별적인 구현/최적화를 허용한다.
상기 방법은 도 4에 도시된 바와같이 스페이서 비대칭 위치에 관한 유연성을 제공한다. 도 4는 포토레지스트 구조와 비-직교 이온 빔 노광이 수행되었으며, 포토레지스트 스트립 및 식각이 일어난 반도체 디바이스의 부분(200)의 단면도이다. 도 4에 도시된 예에서, 포토레지스트 구조(31)가 도시된 구조를 생성하기 위해 도 1 내지 3의 포토레지스트 구조(11)와 다른 위치에서 형성되었다. 따라서, 도 4에서, 두꺼운 스페이서(37)는 도 3과 반대 위치이다. 스트립 및 식각이 이미 발생하였기 때문에, 포토레지스트 구조(31)는 도 4에서 점선 박스로 도시되는데, 이는 포토레지스트 구조(31)가 이온 빔 방사 동안에 어디에 위치되었는지를 표시한다. 즉, 도 3에 도시된 실시예와 도 4에 도시된 실시예와의 주요한 차이는 포토레지스트 구조(31)의 위치이다.
실시예에서, 상기 방법은 도 5에서 도시된 바와같이 비대칭 스페이서들뿐만 아니라 대칭적 형성을 허용한다. 도 5는 본 발명에 따른 제조 단계 동안에 반도체 디바이스의 부분(300)의 단면도이다. 도 5에서, 대향 측벽들(43 및 47)을 갖는 제 1 게이트 구조(45), 및 대향 측벽들(53 및 57)을 갖는 제 2 게이트 구조(46)는 기판(42) 위에 형성된다. 제 1 게이트 구조(45)의 각 대향 측벽들(43 및 47)은 서로 평행하며, 또한 제 2 게이트 구조(46)의 각 대향 측벽들(53 및 57)에 대하여도 마찬가지이다. 게이트 구조들(45 및 46)의 형성한 이후에, 얇은막 적층(40)이 게이트 구조들(45 및 46)과 각 측벽들을 오버라잉하여 형성된다.
상술된 바와같이, 포토레지스트 구조들의 위치는 게이트 구조들이 비대칭 측벽들을 요구하는지, 및 대칭 측벽들을 요구하는지를 결정하는 때에 (제조 이전의) 설계 계획 단계 동안에 결정된다. 도 5의 예에서, 포토레지스트 마스크(41) 및 포토레지스트 마스크(49)는 이 계획에 따라 표시된 위치들에 형성되었다. 포토레지스 트 구조(41)는 이온 빔 주입 동안에 측벽 부분(47)을 차폐하는 역할을 하는 반면에, 포토레지스트 구조(42)는 이온 빔들(51 및 55)에 의한 방사 동안에 측벽 부분들(43 및 57)을 차폐하는 역할을 한다.
대향 측벽들(47, 43 및 57)이 차폐되기 때문에, 이들은 방사 동안에 이온 도즈가 가해지지 않는다. 방사 동안에, 게이트 구조들(46 및 45)의 기판(42)에 비해 실질적으로 수평면은 비-직교 입사각이 이온 빔(51, 55) 경로와 게이트 구조들(45 및 46)의 실질적으로 수평면들 사이에 존재하도록 배향된다. 이와같이 배향되는 동안에, 얇은막 적층(40)의 측벽 부분(53)은 차폐되지 않으며, 이에 따라 보다 큰 이온 도즈를 받게 되며, 방사 손상을 입게 된다. 실시예에서, 비-직교 입사각은 7 내지 45 도 범위이며, 얇은막 적층(40)의 두께 및 포토레지스트 구조들(41 및 49)의 수직 치수(높이)에 기초한다. 앞서와 같이, 이온 빔(51) 및 이온 빔(55)에 의한 방사는 전형적으로 동일 시간일 필요는 없지만 동일한 이온 빔 장비를 사용하여 발생함을 주목해야 하는데, 이는 예를 들어 이온 빔(51)이 이온 빔(55)과 동일한 이온 빔 장비에 의해 생성되었기에 동일한 특성을 갖는다. 부분(300)의 배향/경사각은 방사 및/또는 주입 동안에 변경된다. 또한, 본원에서 개시된 바와같이 하나 이상의 마스크 및 식각 단계가, 도 7 및 8의 예들에 의해 제시된 바와같이 바람직한 경우에 일정 설계 파라메터를 충족하는데 이용될 수 있음을 주목해야 한다.
전형적으로 1012에서 1015 cm-2 사이 범위인 이온 도즈의 전달 이후에, 포토레지스트 구조들(41 및 49)은 스트립되며, 부분(300)은 이방성 식각 공정을 받게 된 다. 방사 손상된 측벽 부분(53)은 보호 측벽 부분(57)과 보호 측벽 부분(47 및 43)보다 고속으로 식각될 것이다. 이는 도 6에 도시된 바와같이 게이트 구조(46)상에 비대칭 스페이서(73)의 형성을 가져온다. 게이트 구조(46)상의 스페이서(77)는 스페이서들(73 및 77) 보다 큰 두께를 갖는다. 따라서, 게이트 구조(45)의 측벽 부분들(43 및 47)은 포토레지스트 구조(49 및 41)에 의해 보호되었기 때문에, 식각 이후에, 대칭 측벽들(63 및 67)은 게이트 구조(45)상에 존재한다.
이방성 식각 공정 이후에, 도펀트가 게이트 구조(46) 측벽(77)과 인접하는 소스 측 확장 영역(64)을 형성하기 위해 주입된다. 이 주입은 게이트 구조(46) 측벽(77)에 인접하며, 게이트 구조(45) 측벽들(63 및 67)에 인접하는 드레인 확장 영역들(66 및 69)을 형성한다. 게이트 구조(46)에 대한 측벽들의 비대칭 본성들 때문에, 소스 영역(64)은 드레인 영역(66)보다 넓게 게이트 구조(46) 아래에 놓인다. 이전에 실질적으로 비직교 이온 빔 노광 동안에 포토레지스트 구조(49) 위치 때문에, 공통 드레인이 게이트 구조(46 및 45) 사이에 생성된다. 유사한 방식으로, 공통 소스 영역들이 도 7에 도시된 바와같이 게이트들 사이에 생성될 수 있다.
도 7은 본 발명의 실시예에 따라 제조되는 반도체 디바이스의 부분(400)을 도시한다. 도 7의 예에서 제시된 제조 단계에서, 복수의 게이트 구조들(85, 86 및 87)이 기판(82)을 오버라잉하여 형성되었다. 복수의 게이트 구조들(85 내지 87) 각각은 91, 91 및 93에 의해 표시되는 제 1 방향에 면하며, 94, 95 및 96에 의해 표시되는 제 2 방향에 면하는 대향 측벽들을 갖는다. 제 1 방향 및 제 2 방향은 거의 대향 방향들이다. 스페이서층(80)은 복수의 게이트 구조들(85 내지 87)과 각 대향 측벽들(91 내지 93 및 94 내지 96) 위에 형성된다.
스페이서층(80)의 형성 이후에, 부분(400)은 형성된 (81) 및 (89)와 같은 다양한 포토레지스트 구조들을 갖는다. 포토레지스트 구조들(81 및 89)의 위치는 이전에 논의된 바와같이 제조 단계 이전의 계획 단계에서 결정된다. 도 7의 포토레지스트 구조들(81 및 89)의 위치는 포토레지스트 구조들에 대한 가능한 위치 지정의 단 하나의 예를 나타낸다. 디바이스의 동작 요건들은 최종적으로 포토레지스트 마스크 설계, 및 이에 따라 위치 지정을 결정한다. 본 방법을 이용하는 하나 이상의 마스크, 이온 방사 및 식각 단계는 일부 디바이스들의 동작 요건들을 충족하는데 요구될 수 있다.
일단 포토레지스트 구조들(81 및 82)이 형성되면, 부분(400)은 이온 도즈를 받게 된다. 이온 도즈의 시작 이전에, 부분(400)은 이온 빔(555) 경로들과 복수의 게이트 구조들(85 내지 87) 사이에 경사가 존재하도록 조정된다. 기하학적 고려 때문에, 이온 빔 경로들은 두 방향 구성요소들을 포함한다. 예를 들어, 이온 빔들(555)은 도 7의 실선 화살들(501 및 510)에 의해 표시되는 제 1 방향 구성요소(501) 및 제 2 방향 구성요소(510)를 갖는다. 도 7의 예에서, 포토레지스트 구조들(81 및 89)의 위치는 게이트 구조(86) 측벽(95)이 이온 빔들(555)로부터의 미차폐된 이온 도즈를 받게 한다. 간섭 포토레지스트 구조(81)는 측벽(94)을 차폐하며, 포토레지스트 구조(89)는 이온 빔들(555) 방사 동안에 게이트 구조(87)의 측벽(96)을 차폐한다.
도 7의 특정 설계 구성 예에서, 게이트 구조의 미차폐 측벽들(즉, 95)의 개 수는 게이트 구조의 차폐 구조들(즉 94 및 95)의 개수보다 적다. 본 발명의 다양한 실시예들에서, 포토레지스트 구조들(81 및 89)과 같은 포토레지스트 구조들의 위치는 게이트 구조 측벽들의 비대칭 또는 대칭을 결정하는 일 요소이다. 후속 소스/드레인 확장 도핑은 포토레지스트 구조들의 위치에 대한 설계 레이아웃에 따라 공통 소스 확장들, 공통 드레인 확장들, 또는 개별의 소스 및 드레인 확장들을 발생할 수 있다.
도 8은 본 발명의 실시예에 따라 제조되는 반도체 디바이스의 부분(400)의 단면도이다. 도 7에 계속되는 제조 단계인 도 8에서, 레지스트 마스크(81)는 제거되었고, 레지스트 마스크(88)가 추가되었다. 레지스트 마스크(89)는 남아있지만, 전형적으로 도 7에 도시된 모든 레지스트 마스크들이 제거될 것이며, 새로운 마스크가 추가됨을 주목하자. 따라서, 도 8의 마스크(89)는 전형적으로 도 7의 마스크(89)와 동일 위치를 차지하는 도 8에서의 다른 마스크이다. 추가 포토레지스트 마스크 구조들(88)은 복수의 게이트 구조들(86 및 87)에 인접하여 형성되는 반면에, 포토레지스트 구조(81)는 제거되었다. 이온 도즈는 이온 빔(551) 경로들과 복수의 게이트 구조들(85 내지 87) 간의 경사가 존재하도록 부분(400)의 배향을 따른다. 방사 동안에, 이온 빔 경로들(551)은 실선 화살표들(401 및 410)에 의해 표시되는 두 방향 구성요소들을 포함하는 반면에, 포토레지스트 구조들(88 및 89)은 게이트 측벽들(91 및 92) 각각에 대한 차폐를 제공한다.
도 9는 측벽층(80)의 포토레지스트 스트립 및 이방성 식각 이후의 도 8의 반 도체 디바이스 부분(400)의 단면도이다. 1012 내지 1015 cm-2 범위인 이온 도즈(551 및 555)의 전달 이후에, 포토레지스트 구조들(88 및 89)은 스트립되며, 부분(400)은 이방성 식각 공정을 받게 된다. 방사 손상된 게이트 측벽(93)(도 7에서 미보호됨) 및 (95)은 보호 게이트 구조 측벽들(91, 92, 94, 및 96)보다 고속으로 식각될 것이다. 이는 도 8에 도시된 바와같이 게이트 구조(85)상에 비대칭 스페이서들(104 및 101); 게이트 구조(86)상에 비대칭 스페이서들(105 및 102), 및 게이트 구조(87)상에 비대칭 스페이서들(106 및 103)을 형성하게 한다.
이방성 식각 공정 이후에, 도펀트가 164, 166, 165, 및 169와 같은 소스 및/또는 드레인 확장 영역들을 형성하도록 주입된다. 게이트 구조(85 및 86)에 대한 측벽들의 비대칭 본성 때문에, 소스 확장 영역(165)은 드레인 확장 영역(166)이 게이트 구조(86)를 언더라잉하는 것보다 넓게 게이트 구조(86)를 언더라잉한다. 이전에 실질적으로 비-직교 이온 빔 노광 동안에 포토레지스트 구조(89)의 위치 때문에, 공통 드레인 확장 영역(166)이 게이트 구조(86 및 87) 사이에 생성된다. 주입 도펀트는 붕소(B), 비소(As), 인(P), 붕소-디플로라이드(Bf2)와 같은 다수의 물질들을 포함할 수 있다.
도 7 및 8에 도시된 바와같이, 복수의 게이트 구조들을 포함하는 웨이퍼 상에서, 도 9의 디바이스의 형성을 초래하는 두 마스크 및 식각 공정들이 있다. 하지만, 도 7 내지 9의 예들과 다른 마스크 구조들과 식각들의 위치 및 개수를 구동하는 수많은 설계 가능성들이 있다. 특정 응용의 설계 필요들에 따라 추가의 마스크, 방사, 및 식각 단계들을 수행할 수 있다.
도 10은 본 발명의 실시예들에 따라 제조되는 반도체 디바이스 부분(900)의 단면도이다. 이는 도면이 복잡하게 되는 것을 방지하기 위해 부분(900)의 모든 특징들을 도시하지 않은 단순화된 다이어그램이다. 하지만, 깊은 소스 드레인 주입들(909)을 정의하는데 사용되는 보조 스페이서들(991), 기판(912) 내의 소스 및/또는 드레인 확장 영역들(985 내지 988), 및 절연층(979) 내의 배선들(977)이 도시된다. 비록 도 9에 제시된 예가 스페이서들(901 내지 906 및 991)이 각 게이트들(95, 96 및 97)에 인접하여 제 위치에 남아있는 것으로 도시하지만은, 다른 실시예들에서 이 스페이서들(901 내지 906)은 요구되지 않는 경우에 후속 공정 단계들에서 제거될 수 있다. 후속 깊은 주입 공정 단계에서 생성되는 소스 및 드레인 영역들은 도 10에서 도시되지 않는다.
본 발명의 실시예에서, 각각이 거의 반대 방향들에 면하는 제 1 및 제 2 대향 측벽들을 갖는 제 1 복수의 게이트 구조들이 형성된다. 제 1 측벽들은 도 7의 (94, 95, 및 96)과 같은 제 1 방향에 면하며, 제 2 측벽들은 도 7의 (91, 92, 및 93)과 같은 제 2 방향에 면한다. 스페이서층이 복수의 게이트 구조들을 오버라잉하여 형성되며, 임의의 바람직한 포토레지스트 마스크 구조들이 선택적으로 형성된다. 이온 빔은 스페이서층을 도즈하도록 사용될 것이다. 방사 이전에, 제 2 방향의 방향 구성요소를 포함하도록 이온 빔 경로와 복수의 게이트 구조들 사이의 경사가 조정된다. 제 2 복수의 게이트 구조들의 제 1 측벽들은 제 1 이온 도즈를 받게 된다. 제 2 복수의 게이트 구조들은 제 1 복수의 게이트 구조들보다 적은 제 1 복수 의 게이트 구조들의 서브세트이다. 실시예에서, 제 3 복수의 게이트 구조들의 제 2 측벽들은 제 2 이온 도즈를 받게 된다. 제 3 복수의 게이트 구조들은 제 1 복수의 게이트 구조들보다 적은 제 1 복수의 게이트 구조들의 서브세트이다.
추가 실시예에서, 제 3 복수의 게이트 구조들은 제 2 복수의 게이트 구조들에 실질적으로 상호 배타적이다. 즉, 실질적으로 상호 배타적은, 제 1 복수의 게이트들이 50 퍼센트보다 적은, 제 2 복수의 게이트들과 공통인 멤버들을 가짐을 나타낸다. 다른 실시예에서, 실질적으로 상호 배타적은, 제 1 복수의 게이트들이 10 퍼센트보다 적은, 제 2 복수의 게이트들과 공통인 멤버들을 가짐을 나타낸다. 추가 실시예에서, 실질적으로 상호 배타적은, 제 1 복수의 게이트들이 1 퍼센트보다 적은, 제 2 복수의 게이트들과 공통인 멤버들을 가짐을 나타낸다.
방사 이후에, 제 1 측벽을 오버라잉하는 스페이서층의 제 1 부분은 제 1 측부상에 스페이서를 형성하도록 이방성으로 식각되며, 제 2 측벽을 오버라잉하는 스페이서층의 제 2 부분은 제 2 측벽상에 스페이서를 형성하도록 이방성으로 식각된다. 도펀트가 제 1 측벽에 인접하는 소스 확장 영역과 제 2 측벽에 인접하는 드레인 확장 영역을 형성하도록 주입된다. 소스 확장 영역은 예를 들어, 도 10의 확장 영역(987)에서 도시된 바와같이 드레인 확장 영역보다 넓게 게이트 구조를 언더라잉한다.
신규성 있는, 특정 항목들이 항목들(items)(1 내지 29)에 의해 표시된다. 추가의 신규한 요소들이 리스트된 이 항목들 외에 개시됨을 이해할 것이다.
항목 1(Item 1). 방법은 반도체 기판 위에 게이트 구조를 형성하는 단계와; 상기 게이트 구조와 기판을 오버라잉하는 측벽층을 형성하는 단계와, 여기서 상기 측벽층은 상기 게이트 구조의 제 1 측벽을 오버라잉하는 제 1 부분을 포함하며; 포토레지스트 구조가 상기 제 1 부분에 인접하여 형성하는 단계와; 그리고 포토레지스트 구조를 이온 빔에 쪼이는(subjecting) 단계를 포함하여 구성되며, 포토레지스트 구조는 상기 이온 빔으로부터 상기 측벽의 상기 제 1 부분의 적어도 일부를 차폐한다.
항목 2. 항목 1의 방법에 있어서, 상기 쪼이는 단계는 제 1 측벽을 이온 빔과 제 1 측벽 표면 사이에 비-직교 경사각을 갖도록 배향하는 단계를 포함한다.
항목 3. 항목 2의 방법에 있어서, 비-직교 경사각은 이온 빔 경로와 7 내지 45도 범위의 제 1 측벽 표면에 의해 형성되는 입사각을 갖는 것을 더 포함한다.
항목 4. 항목 2의 방법에 있어서,, 상기 쪼이는 단계는 측벽층 두께와 게이트 구조 높이에 기초하여 비-직교 경사각을 선택하는 단계를 더 포함한다.
항목 5. 항목 4의 방법에 있어서, 상기 쪼이는 단계는 포토레지스트 구조 높이에 기초하여 비-직교 경사각을 선택하는 단계를 더 포함한다.
항목 6. 항목 1의 방법에 있어서, 상기 쪼이는 단계는 1012 내지 1015 cm-2 범위의 도즈를 전달하는 이온 빔을 더 포함한다.
항목 7. 항목 1의 방법에 있어서, 상기 쪼이는 단계는 원자번호 9보다 큰 원소 종류들을 포함하는 이온 빔을 더 포함한다.
항목 8. 항목 7의 방법에 있어서, 상기 쪼이는 단계는 실리콘, 게르마늄, 및 네온으로 구성되는 그룹으로부터 선택되는 원소를 포함하는 이온 빔을 더 포함한다.
항목 9. 항목 1의 방법에 있어서, 상기 쪼이는 단계는 원자번호 9보다 작은 원소 종류를 갖는 이온 빔을 더 포함한다.
항목 10. 항목 1의 방법에 있어서, 상기 측벽층을 형성하는 단계는 질화물을 포함하는 측벽층을 포함한다.
항목 11. 항목 1의 방법에 있어서, 상기 측벽층을 형성하는 단계는 산화물을 포함하는 측벽층을 포함한다.
항목 12. 항목 1의 방법에 있어서, 제 1 측부상에 스페이서를 형성하도록 측벽층의 제 1 부분을 이방성으로 식각하는 단계와, 그리고 제 1 측부상에 소스 확장 영역과 제 2 측부상에 드레인 확장 영역을 형성하도록 도펀트를 주입하는 단계를 더 포함하며, 여기서 소스 확장 영역은 드레인 확장 영역보다 넓게 게이트 구조를 언더라잉한다.
항목 13. 반도체 디바이스를 형성하는 방법은 제 1 방향에 면하는 제 1 측부와 제 2 방향에 면하는 제 2 측부를 갖는 제 1 게이트 구조를 형성하는 단계와, 여기서 제 1 측부 및 제 2 측부는 서로 평행하며, 제 1 방향은 제 2 방향과 실질적으로 반대이며; 제 1 게이트 구조를 오버라잉하는 측벽층을 형성하는 단계와, 여기서 측벽층은 제 1 측부를 오버라잉하는 제 1 측벽층 부분과 제 2 측부를 오버라잉하는 제 2 측벽층 부분을 포함하며; 그리고 제 2 측벽층이 이온 도즈에 쪼이지 않는 동안에 제 1 측벽층 부분을 이온 도즈에 쪼이는 단계를 포함한다.
항목 14. 항목 12의 방법에 있어서, 제 1 방향에 면하는 제 1 측부와 제 2 방향에 면하는 제 2 측부를 갖는 제 2 게이트 구조를 형성하는 단계와; 제 2 게이트 구조를 오버라잉하는 측벽층을 형성하는 단계와, 여기서 측벽층은 제 2 게이트 구조의 제 1 측부를 오버라잉하는 제 3 측벽층과 제 2 게이트 구조의 제 2 측부를 오버라잉하는 제 4 측벽층을 포함하며; 그리고 제 1 게이트의 제 1 측부가 이온 도즈에 쪼이는 때에 이온 도즈로부터 제 3 측벽층을 차폐하는 단계를 포함한다.
항목 15. 항목 12의 방법에 있어서, 제 1 측상에 스페이서를 형성하도록 제 1 측부를 오버라잉하는 제 1 측벽층의 제 1 부분을 이방성으로 식각하는 단계와; 제 2 측부상에 스페이서를 형성하도록 제 2 측부를 오버라잉하는 제 2 측벽층 부분의 제 2 부분을 이방성으로 식각하는 단계와; 그리고 제 1 측부에 인접하는 소스 확장 영역과 제 2 측부에 인접하는 드레인 확장 영역을 형성하도록 도펀트를 주입하는 단계를 포함하며, 여기서 소스 확장 영역은 드레인 확장 영역보다 넓게 게이트 구조를 언더라잉한다.
항목 16. 항목 12의 방법에 있어서, 제 1 측부에 인접하는 포토레지스트 구조를 형성하는 단계를 더 포함한다.
항목 17. 항목 12의 방법에 있어서, 제 2 측부에 인접하는 포토레지스트 구조를 형성하는 단계를 더 포함한다.
항목 18. 항목 12의 방법에 있어서, 이온 빔 경로와 게이트 구조의 실질적으로 수평면 사이의 비-직교 입사각을 형성하도록 게이트 구조의 실질적으로 수평면을 배향하는 단계를 더 포함한다.
항목 19. 항목 17의 방법에 있어서, 비-직교 입사각은 7 내지 45도 범위이다.
항목 20. 항목 17의 방법에 있어서, 비-직교 입사각은 측벽층의 두께와 포토레지스트 구조의 수직 치수에 기초한다.
항목 21. 항목 12의 방법에 있어서, 이온 도즈는 1012 내지 1015 cm-2 범위이다.
항목 22. 항목 12의 방법에 있어서, 제 1 두께를 갖는 제 1 측부에 인접하는 스페이서와 제 2 두께를 갖는 제 2 측부에 인접하는 스페이서를 형성하도록 측벽층을 식각하는 단계를 더 포함한다.
항목 23. 반도체 디바이스를 형성하는 방법은 기판을 오버라잉하는 제 1 복수의 게이트 구조를 형성하는 단계와, 여기서 제 1 복수의 게이트 구조들 각각은 제 1 방향에 면하는 제 1 측부와 제 2 방향에 면하는 제 2 측부를 포함하며, 제 1 방향 및 제 2 방향은 거의 반대 방향이며; 복수의 게이트들을 오버라잉하는 스페이서층을 형성하는 단계와; 제 2 방향의 방향 구성요소를 포함하도록 이온 빔과 복수의 게이트 구조들 사이의 경사를 조정하는 단계와; 그리고 제 2 복수의 게이트 구조들을 제 1 이온 도즈에 쪼이는 단계를 포함하며, 여기서 제 2 복수의 게이트 구조들은 제 1 복수의 게이트 구조들보다 적은 제 1 복수의 게이트 구조들의 서브세트이다.
항목 24. 항목 22의 방법에 있어서, 제 3 복수의 게이트 구조들의 제 2 측부를 제 2 이온 도즈에 쪼이는 단계를 더 포함하며, 여기서 상기 제 3 복수의 게이트 구조들은 제 1 복수의 게이트 구조들보다 적은 제 1 복수의 게이트 구조들의 서브세트이다.
항목 25. 항목 23의 방법에 있어서, 제 3 복수의 게이트 구조들은 제 2 복수의 게이트 구조들에 실질적으로 상호 배타적이며, 여기서 실질적으로 상호 배타적은 제 1 복수의 게이트들이 50 퍼센트보다 적은, 제 2 복수의 게이트들과 공통인 멤버들을 가짐을 나타낸다.
항목 26. 항목 23의 방법에 있어서, 제 3 복수의 게이트 구조들은 제 2 복수의 게이트 구조들에 실질적으로 상호 배타적이며, 여기서 실질적으로 상호 배타적은 제 1 복수의 게이트들이 10 퍼센트보다 적은, 제 2 복수의 게이트들과 공통인 멤버들을 가짐을 나타낸다.
항목 27. 항목 23의 방법에 있어서, 제 3 복수의 게이트 구조들은 제 2 복수의 게이트 구조들에 실질적으로 상호 배타적이며, 여기서 실질적으로 상호 배타적은 제 1 복수의 게이트들이 1 퍼센트보다 적은, 제 2 복수의 게이트들과 공통인 멤버들을 가짐을 나타낸다.
항목 28. 항목 22의 방법에 있어서, 제 1 측부상에 스페이서를 형성하도록 제 1 측부를 오버라잉하는 스페이서층의 제 1 부분을 이방성으로 식각하는 단계와; 제 2 측부상에 스페이서를 형성하도록 제 2 측부를 오버라잉하는 스페이서층의 제 2 부분을 이방성으로 식각하는 단계와; 그리고 제 1 측부에 인접하는 소스 확장 영역과 제 2 측부에 인접하는 드레인 확장 영역을 형성하도록 도펀트를 주입하는 단계를 더 포함하며, 여기서 소스 확장 영역은 드레인 확장 영역보다 넓게 게이트 구조를 언더라잉한다.
항목 29. 방법은 반도체 기판상에 게이트 구조를 형성하는 단계와; 게이트 구조와 반도체 기판을 오버라잉하는 측벽층을 형성하는 단계와, 여기서 측벽층은 게이트 구조의 제 1 측벽을 오버라잉하는 제 1 부분을 포함하며; 제 1 부분에 인접 하는 포토레지스트 구조를 형성하는 단계와; 그리고 포토레지스트 구조를 이온 빔에 쪼이는 단계를 포함하며, 여기서 포토레지스트 구조는 이온 빔으로부터 제 1 부분의 적어도 일부를 차폐한다.
본원의 방법 및 장치는 유연성있는 구현을 제공한다. 본 발명이 일정한 특정 실시예들을 사용하여 설명되었지만, 본 발명이 이러한 몇가지 예들에 국한되지 않음은 기술분야의 당업자에게 자명할 것이다. 예를 들어, 본 개시는 본원에서 주로 CMOS 디바이스를 위한 비대칭 스페이서 형성에 관해 설명되었지만, 본 발명은 디바이스 제조 동안에 비대칭 스페이서들을 생성하는 다른 디바이스 기술들에 이용될 수 있다. 게다가, 식각 속도를 개선하기 위해 측벽들에 충격을 가하는 대신에, 식각 속도를 감소하기 위해 경화될 수 있다. 예를 들어, 질소가 선택적 측벽들 내에 주입될 수 있다. 부가적으로, 본원에서 개시된 방법을 이용함에 있어서 사용에 적합한 다른 타입의 증착 및 식각 기술들 및 디바이스들이 현재 이용가능하다. 또한, 본 발명의 실시예가 그들의 일정 변형물들과 함께 본원에서 상세히 도시되고 실시되었지만, 본 발명의 개시를 포함하는 많은 다른 변형 실시예들이 기술분야의 당업자에 의해 용이하게 구성될 수 있음을 주목하자. 이득들, 다른 이점들, 및 문제점들에 대한 솔루션들이 특정 실시예들에 관하여 상술되었다. 하지만, 이득들, 이점들, 문제점들에 대한 솔루션들, 및 임의의 이득, 이점, 또는 솔루션을 표출되게 하는 임의의 요소(들)는 임의의 또는 모든 청구항들의 중요한, 요구되는, 또는 필수적인 특징 또는 요소로서 해석되지 않아야 한다. 따라서, 본 발명은 본원에서 제시된 특정 형태에 국한되어서는 아니되며, 본 발명의 사상 및 범주 내에서 논리적으로 포함될 수 있는 바와같이 이러한 대안물들, 변형물들, 및 등가물들을 포함하는 것으로 의도된다.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    제 1 방향에 면하는 제 1 측부, 및 제 2 방향에 면하는 제 2 측부를 갖는 제 1 게이트 구조를 형성하는 단계와, 여기서 상기 제 1 측부 및 상기 제 2 측부는 서로 평행하며, 상기 제 1 방향은 상기 제 2 방향에 실질적으로 반대 방향이며;
    상기 제 1 게이트 구조의 위에 측벽층을 형성하는 단계와, 여기서 상기 측벽층은 상기 제 1 측부의 위에 있는 제 1 측벽층 부분과 상기 제 2 측부의 위에 있는 제 2 측벽층 부분을 포함하며; 그리고
    상기 제 2 측벽층 부분에 이온 도즈가 가해지지 않는 동안에, 상기 제 1 측벽층 부분에 이온 도즈를 가하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  2. 제 1항에 있어서,
    상기 제 1 게이트 구조를 형성하면서, 상기 제 1 방향에 면하는 제 1 측부와 상기 제 2 방향에 면하는 제 2 측부를 갖는 제 2 게이트 구조를 형성하는 단계와;
    상기 제 1 게이트 구조의 위에 상기 측벽층을 형성하면서, 상기 제 2 게이트 구조의 위에 상기 측벽층을 형성하는 단계와, 여기서 상기 측벽층은 상기 제 2 게이트 구조의 상기 제 1 측부의 위에 있는 제 3 측벽층 부분과 상기 제 2 게이트 구조의 상기 제 2 측부의 위에 있는 제 4 측벽층 부분을 포함하며; 그리고
    상기 제 1 게이트의 상기 제 1 측부에 상기 이온 도즈가 가해지는 때에, 상기 이온 도즈로부터 상기 제 3 측벽층을 차폐하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  3. 제1항에 있어서,
    상기 제 1 측벽층 부분에 이온 도즈를 가한 이후에,
    상기 제 1 측부상에 스페이서를 형성하도록 상기 제 1 측부의 위에 있는 상기 제 1 측벽층 부분의 제 1 부분을 이방성으로 식각하는 단계와;
    상기 제 2 측부상에 스페이서를 형성하도록 상기 제 2 측부의 위에 있는 상기 제 2 측벽층 부분의 제 2 부분을 이방성으로 식각하는 단계와; 그리고
    상기 제 1 측부에 인접하는 소스 확장 영역과 상기 제 2 측부에 인접하는 드레인 확장 영역을 형성하도록 도펀트를 주입하는 단계를 포함하며, 여기서 상기 소스 확장 영역은 상기 드레인 확장 영역보다 넓게 상기 제 1 게이트 구조 아래에 놓인 것을 특징으로 하는 반도체 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 제 1 측벽층 부분에 이온 도즈를 가하기 이전에,
    상기 제 1 측부에 인접하는 포토레지스트 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  5. 제1항에 있어서,
    상기 제 1 측벽층 부분에 이온 도즈를 가한 이후에,
    상기 제 2 측부에 인접하는 포토레지스트 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  6. 제1항에 있어서,
    상기 제 1 측벽층 부분에 이온 도즈가 가해지는 동안에,
    이온 빔 경로와 상기 제 1 게이트 구조의 실질적인 수평면과의 사이에서 비-직교 입사각을 형성하도록 상기 제 1 게이트 구조의 실질적인 수평면을 배향(orienting)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  7. 제6항에 있어서, 상기 비-직교 입사각은 7도 내지 45도 범위인 것을 특징으로 하는 반도체 디바이스 형성 방법.
  8. 제6항에 있어서, 상기 비-직교 입사각은 상기 측벽층의 두께와 포토레지스트 구조의 수직 치수에 기초하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  9. 제 1항에 있어서, 상기 이온 도즈는 1012와 1015 cm-2 사이 범위인 것을 특징으로 하는 반도체 디바이스 형성 방법.
  10. 제1항에 있어서,
    상기 제 1 측벽층 부분에 이온 도즈를 가한 이후에,
    제 1 두께를 갖는 상기 제 1 측부에 인접하는 스페이서와 제 2 두께를 갖는 상기 제 2 측부에 인접하는 스페이서를 형성하도록 상기 측벽층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
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