CN103378006B - 应力记忆技术中形成应力层的方法 - Google Patents
应力记忆技术中形成应力层的方法 Download PDFInfo
- Publication number
- CN103378006B CN103378006B CN201210122398.7A CN201210122398A CN103378006B CN 103378006 B CN103378006 B CN 103378006B CN 201210122398 A CN201210122398 A CN 201210122398A CN 103378006 B CN103378006 B CN 103378006B
- Authority
- CN
- China
- Prior art keywords
- layer
- pmos
- grid
- nmos
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种应力记忆技术中形成应力层的方法，通过将栅极侧壁制作成垂直于半导体基底的方向上成水平宽度由小到大的锥形侧壁，在不影响后续离子注入工艺的同时，避免了相邻两PMOS和NMOS栅极结构间由于栅极结构顶端间距过小导致两栅极结构间的应力层出现空洞，进而影响器件性能的问题。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种应力记忆技术中形成应力层的方法。
背景技术
在半导体制造工艺中，尤其是在制造CMOS(ComplementaryMetal-Oxide-Semiconductor，互补金属氧化物半导体)器件时，已知的，为了提高CMOS的性能，通常采用应力技术以诱发应力于MOS晶体管的沟道区。
在现有技术中，典型的一种对CMOS器件提供应力的工艺被称为应力记忆技术(Stress Memorization Technique，SMT)，其一般步骤包括：提供具有NMOS区域和PMOS区域的半导体基底；在半导体基底的NMOS和PMOS区域上分别形成NMOS和PMOS栅极及栅极两侧的栅极侧壁层；在基底及NMOS和PMOS区域表面形成由固有应变的材料形成的应力层；由于若提高器件的性能，NMOS晶体管需要拉伸应力，PMOS晶体管需要压应力，所以根据固有应变材料的应力性质选择性去除NMOS或PMOS区域表面的固有应变材料后进行退火，从而使应力被记忆在晶体管栅极多晶硅或扩散区中；最后，刻蚀去除应变材料。在现有工艺中，SMT只提高NMOS晶体管的迁移率，即选用拉伸应力的固有应变材料，如具有拉伸应力的氮化硅，通过化学气相沉积覆盖于基底及NMOS和PMOS晶体管表面，并在退火前刻蚀去除PMOS晶体管表面的氮化硅。
随着集成电路的发展，集成电路的尺寸也不断变小，在进入深亚微米技术节点时，以CMOS器件为例，其PMOS和NMOS的栅极结构间的距离也越来越小。在实际应用SMT技术的制造工艺中，如图1所示，形成应力层7时，如具有拉伸应力的氮化硅层时，由于PMOS1和NMOS2整体特征尺寸的缩小，PMOS栅极3与NMOS栅极4之间的间距也变小，且由于栅极3和4分别形成有栅极侧壁5和6，使得作为相邻的PMOS与NMOS栅极结构之间过于接近，是以相邻栅极结构位于顶角位置应力层7沉积的速率大于其他位置的沉积速率，因此，会导致相邻的PMOS和NMOS晶体管栅极结构顶角处形成的应力层7过厚，并影响PMOS和NMOS晶体管栅极结构之间的应力层的沉积，进而会在相邻的PMOS和NMOS栅极之间出现如图1所示的空洞A，导致后续工艺中产生的应力不均匀，影响器件性能，若仅减小栅极结构中栅极侧壁层的宽度，则对后续的离子注入工艺会产生不利的影响。
发明内容
本发明提供了一种应力记忆技术中形成应力层的方法，在不影响后续离子注入工艺的同时，解决现有技术中利用SMT技术形成应力层时，相邻两PMOS和NMOS栅极结构间由于间距过小导致两栅极结构间的应力层出现空洞，进而影响器件性能的问题。
本发明采用的技术手段如下：一种应力记忆技术中形成应力层的方法，包括：
提供具有PMOS和NMOS区域的半导体基底；
分别在所述PMOS区域和NMOS区域上形成PMOS栅极和NMOS栅极；
在所述半导体基底及所述PMOS栅极和NMOS栅极表面形成第一半导体层，且所述第一半导体层在各所述栅极两侧形成凹槽；
在所述凹槽内形成阻挡层，所述阻挡层表面低于所述PMOS和NMOS栅极顶面高度；
在垂直于所述半导体基底方向上对所述第一半导体层进行碳离子注入；
对所述第一半导体层进行倾斜氧离子注入并退火；
利用DHF溶液湿法刻蚀去除部分第一半导体层；
去除所述阻挡层；
利用干法刻蚀去除所述半导体基底表面和所述PMOS和NMOS栅极顶端的剩余第一半导体层，并以所述PMOS和NMOS栅极侧面剩余的第一半导体层为PMOS和NMOS栅极侧壁层；
在所述半导体基底及所述PMOS栅极和NMOS栅极表面形成应力层。
优选的，所述第一半导体层为氮化硅层，所述应力层为拉伸应力氮化硅层。
优选的，在所述凹槽内形成阻挡层的步骤包括：
在所述第一半导体层上沉积ODL层或底部抗反射层BARC；
对所述ODL层或底部抗反射层BARC进行化学机械研磨，以露出所述第一半导体层；
对所述凹槽内剩余的ODL层或底部抗反射层BARC进行刻蚀，以刻蚀后剩余的ODL层或底部抗反射层BARC作为阻挡层，且刻蚀后的剩余的ODL层或底部抗反射层BARC表面低于所述PMOS和NMOS栅极顶面高度。
优选的，通过湿法刻蚀或灰化处理去除作为阻挡层的刻蚀后剩余的ODL层或底部抗反射层BARC。
优选的，所述倾斜氧离子注入的角度为与所述半导体基底呈45°夹角。
采用本发明的制造方法，在刻蚀形成栅极侧壁前对第一半导体层执行垂直碳离子注入，使垂直注入的碳离子仅位于栅极顶端处的第一半导体层之中，然后执行倾斜氧离子注入并退火，以在栅极两侧的第一半导体层中形成具有浓度梯度的氧离子掺杂，再利用DHF溶液部分去除第一半导体层，由于DHF溶液对掺杂有氧离子的第一半导体层部分具有高选择性，且氧离子浓度越大选择性越高，所以在栅极两侧的第一半导体层会由位置的高低出现厚度由薄到厚的梯度变化，由于栅极两侧底端处的阻挡层的遮蔽，该处第一半导体层部分没有或存在很低浓度的氧离子杂质，最后对剩余的第一半导体层执行干法刻蚀，由于干法刻蚀的各向异性，仅去除掉半导体基底表面和栅极顶端的剩余第一半导体层，因此，可在不改变栅极侧壁底部水平宽度的同时，在相邻的PMOS和NMOS栅极两侧形成锥形(taper)栅极侧壁，进而使相邻的PMOS和NMOS栅极结构之间在PMOS和NMOS栅极结构顶端的距离大于栅极结构底部的距离，避免了在形成应力层时，相邻两PMOS和NMOS栅极结构间由于顶端间距过小导致两栅极结构间的应力层出现空洞，进而影响器件性能的问题。
附图说明
图1为现有技术中形成应力层后的示意图；
图2为本发明一种应力记忆技术中形成应力层的方法流程图；
图3a～图3f为本发明方法的一种实施例的结构示意图
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明，应当理解，此处所描述的具体实施例仅仅用于解释本发明，并不用于限定本发明。
如图2所示的本发明一种应力记忆技术中形成高应力层的方法，包括步骤：
提供具有PMOS和NMOS区域的半导体基底；
分别在所述PMOS区域和NMOS区域上形成PMOS栅极和NMOS栅极；
在所述半导体基底及所述PMOS栅极和NMOS栅极表面形成第一半导体层，且所述第一半导体层在各所述栅极两侧形成凹槽；
在所述凹槽内形成阻挡层，所述阻挡层表面低于所述PMOS和NMOS栅极顶面高度；
在垂直于所述半导体基底方向上对所述第一半导体层进行碳离子注入；
对所述第一半导体层进行倾斜氧离子注入并退火；
利用DHF溶液湿法刻蚀去除部分第一半导体层；
去除所述阻挡层；
利用干法刻蚀去除所述半导体基底表面和所述PMOS和NMOS栅极顶端的剩余第一半导体层，并以所述PMOS和NMOS栅极侧面剩余的第一半导体层为PMOS和NMOS栅极侧壁层；
在所述半导体基底及所述PMOS栅极和NMOS栅极表面形成应力层。
作为本发明一种应力记忆技术中形成高应力层的方法的一种实施例，以下结合附图3a～图3g详细进行说明：
如图3a所示，在具有PMOS和NMOS区域的半导体基底10上对应的形成PMOS栅极11和NMOS栅极12，并在半导体基底10及PMOS栅极11和NMOS栅极12表面形成一层氮化硅层13，氮化硅层13在PMOS栅极11和NMOS栅极12两侧形成凹槽14；
如图3b所示，本实施例中，在氮化硅层13上沉积ODL层或底部抗反射层BARC(未示出)，其中OLD层和底部抗反射层BARC具有一定的厚度；对ODL层或底部抗反射层BARC进行化学机械研磨，以露出氮化硅层，由于PMOS和NMOS栅极11和12高度的原因，化学机械研磨后，凹槽14内会仍有剩余的ODL层或底部抗反射层BARC，对该剩余的ODL层或底部抗反射层BARC进行刻蚀，以使刻蚀后剩余的ODL层或底部抗反射层BARC表面低于PMOS和NMOS栅极11和12的顶面高度，并以该刻蚀后的剩余的ODL层或底部抗反射层BARC作为阻挡层15；
如图3c所示，在垂直于半导体基底10方向上对氮化硅层13进行碳离子16注入，由于阻挡层15及垂直注入，因此，注入后的碳离子16仅存在于栅极11和12顶部的氮化硅层13之中；
如图3d所示，以α角度进行氧离子倾斜注入，本实施例中α角优选为45°，并进行退火处理，使得氮化硅层13中的氧杂质17在氮化硅层13中扩散，形成从上至下的浓度梯度，即氧杂质17在氮化硅层13中的浓度分布为：在垂直于半导体基底10的方向上，从上到下浓度逐渐降低，且由于阻挡层15的屏蔽，在位于栅极11和12的底端处的氮化硅13中的氧杂质17浓度趋近于零；
参照图3e，利用DHF溶液湿法刻蚀去除部分氮化硅层13，DHF溶液相对于含碳离子16的氮化硅来说，对具有氧杂质17的氮化硅有更高的刻蚀速率，且氧杂质17的浓度越高，DHF溶液的刻蚀速率越快，即由于碳离子16的保护，DHF溶液对含碳离子16的、位于栅极11和12顶端的氮化硅部分的刻蚀损失可忽略不计；而且，由于氧杂质17浓度的分布，在垂直半导体基底10的方向上，越接近PMOS和NMOS栅极11和12顶端的氮化硅被DHF溶液刻蚀去除的部分越多，即刻蚀后剩余的氮化硅层13在位于阻挡层15之上的部分，在垂直于半导体基底10的方向上，从高到低的水平宽度逐渐增加，进而使得凹槽14在位于阻挡层15之上的部分在垂直于半导体基底10的方向上开口逐渐减小；
如图3f所示，在DHF溶液湿法刻蚀后，通过湿法刻蚀或灰化处理去除阻挡层15；利用干法刻蚀的各向异性去除由阻挡层15遮蔽的、位于半导体基底10上的部分氧化层以及PMOS和NMOS栅极11和12顶端的剩余氮化硅层，由于栅极11和12顶端的剩余氮化硅层中的碳离子16在DHF湿法刻蚀中的保护作用，其厚度基本没有变化，因此，在干法刻蚀时可将栅极11和12顶端以及由阻挡层15遮蔽的位于半导体基底10上的部分氧化层一并去除，且在栅极11和12两侧形成剩余氧化物，并以栅极11和12侧面剩余的氮化硅层做为PMOS和NMOS栅极侧壁层13’；由于干法刻蚀的各项异性，干法刻蚀后的剩余氮化硅层与栅极11和12不会形成明显阶梯，并在垂直于半导体基底10的方向上成水平宽度由低到高的锥形(taper)栅极侧壁层13’，且由于凹槽底部的氮化硅层仅由阻挡层15遮蔽的部分受到干法刻蚀，所以栅极侧壁层13’的最大水平宽度与现有技术中的栅极侧壁层宽度等同，是以不会影响后续离子注入工艺。
最后在半导体基底10及PMOS栅极11和NMOS栅极12表面形成拉伸应力氮化硅层，由于PMOS栅极11和NMOS栅极12的栅极侧壁13’在垂直于半导体基底10的方向上成水平宽度由小到大的锥形，所以避免了相邻两PMOS和NMOS栅极结构间由于栅极结构顶端间距过小导致两栅极结构间的应力层出现空洞，进而影响器件性能的问题。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (5)
1.一种应力记忆技术中形成应力层的方法，包括：
提供具有PMOS和NMOS区域的半导体基底；
分别在所述PMOS区域和NMOS区域上形成PMOS栅极和NMOS栅极；
在所述半导体基底及所述PMOS栅极和NMOS栅极表面形成第一半导体层，且所述第一半导体层在各所述栅极两侧形成凹槽；
在所述凹槽内形成阻挡层，所述阻挡层表面低于所述PMOS和NMOS栅极顶面高度；
在垂直于所述半导体基底方向上对所述第一半导体层进行碳离子注入；
对所述第一半导体层进行倾斜氧离子注入并退火；
利用DHF溶液湿法刻蚀去除部分第一半导体层；
去除所述阻挡层；
利用干法刻蚀去除所述半导体基底表面和所述PMOS和NMOS栅极顶端的剩余第一半导体层，并以所述PMOS和NMOS栅极侧面剩余的第一半导体层为PMOS和NMOS栅极侧壁层；
在所述半导体基底及所述PMOS栅极和NMOS栅极表面形成应力层。
2.根据权利要求1所述的方法，其特征在于，所述第一半导体层为氮化硅层，所述应力层为拉伸应力氮化硅层。
3.根据权利要求1所述的方法，其特征在于，在所述凹槽内形成阻挡层的步骤包括：
在所述第一半导体层上沉积有机绝缘层或底部抗反射层BARC；
对所述有机绝缘层或底部抗反射层BARC进行化学机械研磨，以露出所述第一半导体层；
对所述凹槽内剩余的有机绝缘层或底部抗反射层BARC进行刻蚀，以刻蚀后剩余的有机绝缘层或底部抗反射层BARC作为阻挡层，且刻蚀后的剩余的有机绝缘层或底部抗反射层BARC表面低于所述PMOS和NMOS栅极顶面高度。
4.根据权利要求3所述的方法，其特征在于，通过湿法刻蚀或灰化处理去除作为阻挡层的刻蚀后剩余的有机绝缘层或底部抗反射层BARC。
5.根据权利要求1至4任一项所述的方法，其特征在于，所述倾斜氧离子注入的角度为与所述半导体基底呈45°夹角。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210122398.7A CN103378006B (zh) | 2012-04-23 | 2012-04-23 | 应力记忆技术中形成应力层的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210122398.7A CN103378006B (zh) | 2012-04-23 | 2012-04-23 | 应力记忆技术中形成应力层的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103378006A CN103378006A (zh) | 2013-10-30 |
| CN103378006B true CN103378006B (zh) | 2015-08-12 |
Family
ID=49462936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210122398.7A Active CN103378006B (zh) | 2012-04-23 | 2012-04-23 | 应力记忆技术中形成应力层的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103378006B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9831341B2 (en) | 2014-06-16 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for integrated circuit |
| CN106298662B (zh) * | 2015-05-21 | 2019-09-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法和电子装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6162737A (en) * | 1998-11-24 | 2000-12-19 | Micron Technology, Inc. | Films doped with carbon for use in integrated circuit technology |
| CN101641770A (zh) * | 2007-03-28 | 2010-02-03 | 富士通微电子株式会社 | 半导体器件及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441682B1 (ko) * | 2001-06-14 | 2004-07-27 | 삼성전자주식회사 | 엘디디형 소오스/드레인 영역을 갖는 반도체 장치 및 그제조 방법 |
| KR20040056433A (ko) * | 2002-12-23 | 2004-07-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2012
- 2012-04-23 CN CN201210122398.7A patent/CN103378006B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6162737A (en) * | 1998-11-24 | 2000-12-19 | Micron Technology, Inc. | Films doped with carbon for use in integrated circuit technology |
| CN101641770A (zh) * | 2007-03-28 | 2010-02-03 | 富士通微电子株式会社 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103378006A (zh) | 2013-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100853485B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조 방법 | |
| CN101378080A (zh) | 半导体器件及其制造方法 | |
| US20120074468A1 (en) | Semiconductor structure | |
| CN105428237A (zh) | Nmos晶体管及其形成方法 | |
| CN101213649A (zh) | 半导体处理方法和半导体构造 | |
| US10312366B2 (en) | Semiconductor device with contamination improvement | |
| CN106486377A (zh) | 鳍片式半导体器件及其制造方法 | |
| CN107437506A (zh) | 半导体结构的形成方法 | |
| CN100539068C (zh) | 形成半导体装置的隔离层的方法 | |
| US9484263B1 (en) | Method of removing a hard mask on a gate | |
| WO2015169052A1 (zh) | 一种finfet制造方法 | |
| CN103378006B (zh) | 应力记忆技术中形成应力层的方法 | |
| CN103000534A (zh) | 沟槽式p型金属氧化物半导体功率晶体管制造方法 | |
| CN103515238B (zh) | Nmos晶体管及形成方法、cmos结构及形成方法 | |
| CN104425520A (zh) | 半导体器件及形成方法 | |
| KR101159943B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| CN105514166A (zh) | Nldmos器件及其制造方法 | |
| CN102364663A (zh) | 栅极侧墙刻蚀方法、mos器件制造方法以及mos器件 | |
| CN103137489A (zh) | 半导体器件的制作方法 | |
| CN104157577A (zh) | 半导体器件的形成方法 | |
| CN104362093A (zh) | 一种soi器件结构及其制作方法 | |
| CN112309853A (zh) | 屏蔽栅极沟槽结构的制备方法 | |
| CN102709287A (zh) | 非挥发性记忆胞及其制造方法 | |
| CN102437057B (zh) | 一种减小半导体器件热载流子注入损伤的方法 | |
| CN105845569B (zh) | 鳍式场效应晶体管及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |