CN107437506A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN107437506A
CN107437506A CN201610362447.2A CN201610362447A CN107437506A CN 107437506 A CN107437506 A CN 107437506A CN 201610362447 A CN201610362447 A CN 201610362447A CN 107437506 A CN107437506 A CN 107437506A
Authority
CN
China
Prior art keywords
layer
fin
ion implanting
forming method
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610362447.2A
Other languages
English (en)
Other versions
CN107437506B (zh
Inventor
洪中山
华克路
彭进
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610362447.2A priority Critical patent/CN107437506B/zh
Priority to US15/473,703 priority patent/US10319839B2/en
Priority to EP17171963.6A priority patent/EP3249696A1/en
Publication of CN107437506A publication Critical patent/CN107437506A/zh
Application granted granted Critical
Publication of CN107437506B publication Critical patent/CN107437506B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构的形成方法，包括：形成衬底，衬底表面具有鳍部；形成位于鳍部顶部上的牺牲层；对鳍部的第一侧壁和顶部进行第一离子注入；对鳍部的第二侧壁和顶部进行第二离子注入。本发明技术方案通过在鳍部顶部上形成牺牲层，之后再对鳍部进行第一离子注入和第二离子注入。牺牲层能够遮挡离子注入的部分剂量，使鳍部在每次离子注入过程中受到的注入剂量减小，进而使受到两次离子注入的鳍部顶部掺杂离子浓度与受到一次离子注入的鳍部第一侧壁和第二侧壁掺杂离子浓度相当，能够有效的提高鳍部侧壁和顶部掺杂浓度的均匀度，有利于提高所形成半导体结构的性能。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。
背景技术
随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着MOS器件尺寸的减小，MOS器件的沟道随之缩短。由于沟道缩短，MOS器件的缓变沟道近似不再成立，而凸显出各种不利的物理效应(特别是短沟道效应)，这使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。
为了进一步缩小MOS器件的尺寸，人们发展了多面栅场效应晶体管结构，以提高MOS器件栅极的控制能力，抑制短沟道效应。其中鳍式场效应晶体管就是一种常见的多面栅结构晶体管。
鳍式场效应晶体管为立体结构，包括衬底，所述衬底上形成有一个或多个凸出的鳍，鳍之间设置有绝缘隔离部件；栅极横跨于鳍上且覆盖所述鳍的顶部和侧壁。由于这种立体结构与传统平面结构的晶体管具有较大区别，部分工艺如果操作不当可能对形成器件的电学性能造成很大影响。
晶体管的阈值电压可以通过对沟道区域注入掺杂离子的方式实现调节。对于鳍式场效应晶体管而言，晶体管的沟道位于鳍部内。对于鳍式场效应晶体管的鳍部进行离子注入的难度较大，难以掺杂离子在鳍部内的浓度，从而影响了所形成鳍式场效应晶体管的性能。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以提高鳍式场效应晶体管的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
形成衬底，所述衬底表面具有鳍部，所述鳍部包括平行于鳍部延伸方向且相背的第一侧壁和第二侧壁；形成位于所述鳍部顶部上的牺牲层；对所述鳍部的第一侧壁和顶部进行第一离子注入；对所述鳍部的第二侧壁和顶部进行第二离子注入。
可选的，形成牺牲层的步骤包括：所述牺牲层包括氧化硅层、锗硅层或锗层中的一层或多层。
可选的，所述牺牲层的厚度为所述第一离子注入或所述第二离子注入深度的一半。
可选的，所述牺牲层的厚度在1纳米到2纳米范围内。
可选的，形成衬底和牺牲层的步骤包括：提供基底；在所述基底上依次形成牺牲材料层和掩膜层；以所述掩膜层为掩模，刻蚀所述牺牲材料层和所述基底，形成所述牺牲层和所述鳍部；去除所述掩膜层。
可选的，形成掩膜层的步骤包括：采用多重图形化掩膜工艺形成图形化的掩膜层。
可选的，提供衬底的步骤中，所述掩膜层包括至少一层氮化硅层。
可选的，形成所述牺牲材料层和所述掩膜层的步骤包括：通过化学气相沉积、物理气相沉积、原子层沉积或炉管的方式形成所述牺牲材料层和所述掩膜层。
可选的，形成方法在去除所述掩膜层后，进行第一离子注入和第二离子注入之前，所述形成方法还包括：去除部分厚度的牺牲层。
可选的，在去除所述掩膜层之后，在进行第一离子注入之前，所述形成方法还包括：形成覆盖所述第一侧壁和所述第二侧壁的修复层；所述牺牲层的厚度大于所述修复层的厚度。
可选的，形成修复层的步骤包括：通过沉积或炉管的方式在所述第一侧壁和第二侧壁上形成所述修复层。
可选的，所述修复层的厚度比所述牺牲层的厚度小1纳米到2纳米。
可选的，在形成衬底之后，在形成牺牲层之前，还包括：在相邻鳍部之间填充隔离层。
可选的，所述第一离子注入的步骤和所述第二离子注入的步骤包括：采用侧向离子注入工艺进行第一离子注入或第二离子注入，或者采用侧向离子注入工艺进行第一离子注入和第二离子注入。
可选的，所述第一离子注入的步骤和所说第二离子注入的步骤包括：所述第一离子注入或所述第二离子注入的注入角度在30°到80°范围内；或者，所述第一离子注入和所述第二离子注入的注入角度在30°到80°范围内。
可选的，所述第一离子注入和所述第二离子注入的步骤中，所述第一离子注入和所述第二离子注入的注入深度小于10nm。
可选的，在对所述鳍部进行第一离子注入和第二离子注入之后，所述形成方法还包括：去除所述牺牲层露出所述鳍部的顶部。
可选的，去除所述牺牲层的步骤包括：通过减薄工艺去除所述牺牲层。
可选的，在去除所牺牲层之后，还包括：对所述鳍部进行拐角圆滑处理。
可选的，进行圆滑处理的步骤包括：通过退火处理进行所述拐角圆滑处理。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案通过在鳍部顶部上形成牺牲层，之后再对所述鳍部进行第一离子注入和第二离子注入。由于所述鳍部顶部上具有牺牲层，因此在进行第一离子注入和第二离子注入时，所述牺牲层能够遮挡离子注入的部分剂量，使所述鳍部在每次离子注入过程中受到的注入剂量减小，进而使受到两次离子注入的鳍部顶部掺杂离子浓度与受到一次离子注入的鳍部第一侧壁和第二侧壁掺杂离子浓度相当，能够有效的提高所述鳍部侧壁和顶部掺杂浓度的均匀度，有利于提高所形成半导体结构的性能。
附图说明
图1和图2是一种半导体结构形成方法各个步骤中间结构的剖面示意图；
图3至图10是本发明半导体结构形成方法各个步骤中间结构的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中鳍式场效应晶体管存在性能不良的问题。现结合现有技术中的鳍式场效应晶体管形成方法分析其问题的原因：
参考图1和图2，示出了现有技术中一种半导体结构形成方法各个步骤中间结构的剖面示意图。
如图1所示，提供衬底10，衬底表面具有鳍部11；在相邻所述鳍部11之间形成隔离层12，所述隔离层12的顶部表面低于所述鳍部11的顶部表面，露出所述鳍部11的部分侧壁。
如图2所示，对所述鳍部11进行调节离子注入，以实现对阈值电压的调节。
调节离子注入是通过直接对所述鳍部11的侧壁进行两次离子注入而实现的。因此在进行调节离子注入时，所述鳍部11的顶部受到两次离子注入，所以所述鳍部11顶部的掺杂离子浓度高于鳍部11侧壁的掺杂离子浓度(如图1中圈13所示)，从而影响了所形成半导体结构的均匀性，影响了所形成半导体器件的性能。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：
形成衬底，所述衬底表面具有鳍部，所述鳍部包括平行于鳍部延伸方向且相背的第一侧壁和第二侧壁；形成位于所述鳍部顶部上的牺牲层；对所述鳍部的第一侧壁和顶部进行第一离子注入；对所述鳍部的第二侧壁和顶部进行第二离子注入。
本发明技术方案通过在鳍部顶部上形成牺牲层，之后再对所述鳍部进行第一离子注入和第二离子注入。由于所述鳍部顶部上具有牺牲层，因此在进行第一离子注入和第二离子注入时，所述牺牲层能够遮挡离子注入的部分剂量，使所述鳍部在每次离子注入过程中受到的注入剂量减小，进而使受到两次离子注入的鳍部顶部掺杂离子浓度与受到一次离子注入的鳍部第一侧壁和第二侧壁掺杂离子浓度相当，能够有效的提高所述鳍部侧壁和顶部掺杂浓度的均匀度，有利于提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3至图10，示出了本发明半导体结构形成方法各个步骤中间结构的剖面结构示意图。
参考图3至图5，形成衬底100，所述衬底100表面具有鳍部101。
所述衬底100为后续半导体工艺提供操作平台。所述鳍部101用于形成半导体结构。
本实施例中，形成所述衬底100的步骤包括：
如图3所示，提供基底sub。
所述基底sub用于为后续工艺提供操作平台，以及刻蚀形成鳍部。本实施例中，所述基底的材料为单晶硅。在本发明一些实施例中，所述基底的材料还可以选自多晶硅或者非晶硅；所述基底也可以选自硅、锗、砷化镓或硅锗化合物；所述基底还可以是其他半导体材料。
在本发明的其他实施例中，所述基底还可以选自具有外延层或外延层上硅结构。具体的，所述基底可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于形成鳍部的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制所属形成鳍部的高度。
结合参考图4，在所述基底sub上依次形成牺牲材料层110a和掩膜层120。
所述掩膜层120为图形化的掩膜层，用于定义鳍部的尺寸和位置。本实施例中，所述掩膜层120包括至少一层氮化硅层。在本发明其他实施例中，所述掩膜层也可以选自其他适宜作为刻蚀掩模的半导体材料。
形成所述图形化掩膜层120的步骤包括：首先在所述牺牲材料层110a表面形成掩模材料层；对所述掩模材料层进行图形化，形成图形化掩膜层120。
所述掩模材料层用于刻蚀形成掩膜层。本实施例中，所述掩模材料层包括至少一层氮化硅层，可以通过化学气相沉积、物理气相沉积、原子层沉积或者炉管等膜层沉积工艺在所述牺牲材料层110a表面形成。
为了缩小所述鳍部的特征尺寸，以及相邻鳍部之间的距离，本实施例中，所述图形化的掩膜层120通过多重图形化掩膜工艺形成。具体的，所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺等。
但是需要说明的是，采用多重图形化掩膜工艺形成所述图形化掩膜层的方法仅为一示例。在本发明其他实施例中，所述掩膜层120的材料也可以是光刻胶，可以通过涂布和光刻工艺形成。
所述牺牲材料层110a用于刻蚀形成牺牲层。本实施例中所述牺牲材料层110a的材料为氧化硅，可以通过化学气相沉积、物理气相沉积、原子层沉积或者炉管等膜层沉积工艺在所述基底sub表面形成。
在本发明一些实施例中，所述牺牲材料层110a的材料还可以选自锗硅、锗等其他材料。
结合参考图5，以所述掩膜层120为掩模，刻蚀所述牺牲材料层110a和所述基底sub，形成所述衬底100和所述鳍部101。
具体的，形成所述衬底100和所述鳍部101的刻蚀工艺为干法刻蚀工艺。具体的，所述衬底100和所述鳍部101可以通过各向异性干法刻蚀的方式形成。需要说明的是，形成所述衬底100和所述鳍部101之后，掩膜层120和所述鳍部101顶部之间还留有剩余的部分牺牲材料层110b。
所述鳍部101包括平行于鳍部101延伸方向且相背的第一侧壁101a和第二侧壁101b。所述第一侧壁101a和所述第二侧壁101b相对于所述衬底101的表面垂直或倾斜。本实施例中，所述第一侧壁101a和所述第二侧壁101b垂直于所述衬底101的表面，所述鳍部101的底部尺寸与顶部尺寸相等。本发明一些实施例中，所述第一侧壁101a和所述第二侧壁101b与所述衬底101的表面倾斜相交，所述鳍部101的底部尺寸大于顶部尺寸。
需要说明的是，在形成鳍部101的过程中，被刻蚀的半导体衬底表面可能存在损伤或微小的凹凸不平。为了对所述半导体衬底表面的损伤或凹凸不平进行修复，以改善所形成半导体结构的性能，在本发明的一些实施例中，在形成鳍部的步骤之后，所述形成方法还包括：在所述衬底以及鳍部的表面形成修复氧化层(Liner oxide)(图中未示出)。所述修复氧化层还可以圆滑所述衬底以及鳍部表面的尖角，并充当后续所形成的膜层与所述衬底以及鳍部之间的缓冲层，以减小晶格失配。具体的，可以通过化学气相沉积或热氧化的方式形成所述修复氧化层。但是在本发明的其他实施例中，也可以不形成所述修复氧化层，通过对所述衬底和鳍部进行退火处理以修复损伤。
参考图6和图7，形成位于所述鳍部101顶部上的牺牲层110。
参考图6，本实施例中，形成衬底100之后，在形成所述牺牲层110之前，所述形成方法还包括：在相邻鳍部之间填充隔离层130。
所述隔离层130用于实现相邻鳍部101之间的电隔离。本实施例中，所述隔离层130的材料为氧化硅或氮化硅等介质材料，可以通过化学气相沉积的方式在相邻鳍部之间形成。
具体的，填充所述隔离层130的步骤包括：在相邻所述鳍部101之间填充介质材料，所述介质材料的顶部表面高于所述鳍部101的顶部表面；去除所述介质材料的部分厚度，露出所述鳍部101的部分侧壁。
需要说明的是，本实施例中，所述鳍部101顶部表面还覆盖有掩膜层120。因此所述介质材料还覆盖所述掩膜层120的顶部表面。
随着器件尺寸的缩小，器件密度的增大，相邻所述鳍部110之间的距离变窄。为了是所述隔离层130充分填充相邻所述鳍部101之间的间隙，减少所述隔离层130内孔洞的产生，填充所述隔离层130的步骤包括：通过流体化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)的方式进行填充。
具体的，采用流体化学气相沉积工艺形成所述隔离层130的步骤包括：形成覆盖所述衬底100、所述鳍部101以及所述掩膜层120表面形成前驱体。所述前驱体为流体状态，且所述前驱体的表面高于所述掩膜层120的表面；之后再通过退火工艺使所述前驱体固化，以形成所述隔离层130。
填充介质材料之后，去除部分厚度的所述介质材料，露出所述鳍部101的部分侧壁。具体的，去除部分厚度的所述介质材料的步骤包括：通过化学机械掩模的方式平坦化所述介质材料，使所述介质材料的顶部表面与所述掩膜层120的顶部表面齐平；回刻剩余的所述介质材料，露出所述鳍部101的部分侧壁。
结合参考图7，形成位于所述鳍部101顶部上的牺牲层110。
具体的，去除所述掩膜层120，露出剩余的牺牲材料层110b，形成牺牲层110。
所述牺牲层110用于遮挡所述鳍部101的顶部，以减小所述鳍部101顶部受到离子注入的剂量。本实施例中，由于所述牺牲材料层110a的材料为氧化硅，所以所述牺牲层110的材料为氧化硅。但是在本发明一些实施例中，所述牺牲层110的材料还可以选自选自锗硅、锗等其他材料。也就是说，所述牺牲层可以包括氧化硅层、锗硅层或锗层中的一层或多层。
所述牺牲层110的厚度如果太小，难以在后续的离子注入工艺过程中实现遮挡的功能，难以有效减小所述鳍部101顶部受到注入的剂量；所述牺牲层110的厚度如果太大，则容易造成材料浪费和增加工艺难度，而且也会鳍部101顶部受到离子注入剂量过小，所述鳍部101掺杂浓度过低。具体的，所述牺牲层110的厚度为后续所进行第一离子注入或所述第二离子注入深度的一半。本实施例中，所述牺牲层110的厚度在1纳米到2纳米范围内。
为了使在离子注入过程中所述牺牲层110能够有效实现遮挡功能，也为了使离子注入过程中所述鳍部101顶部受到合适注入剂量注入，本实施例中，在去除所述掩膜层120的之后，所述形成方法还包括：去除部分厚度的牺牲层110。
需要说明的是，本实施例中，形成鳍部之前形成保护材料层，再通过形成鳍部的刻蚀，同时刻蚀保护材料层从而形成保护层。这种做法仅为本发明技术方案的一个示例。本发明其他实施例中，也可以在形成鳍部，去除所述掩膜层110之后，直接形成位于所述鳍部顶部上的保护层。
参考图8和图9，之后对所述鳍部101进行离子注入，在所述鳍部101侧壁和顶部形成掺杂层150。
需要说明的是，本实施例中，所述离子注入为调节离子注入，用于调节所形成半导体结构的阈值电压。但是本发明技术方案不限于对鳍部进行调节离子注入的处理。在本发明的一些实施例中，所述离子注入还可以是其他用于的离子注入，例如防穿通注入等。
还需要说明的是，在去除掩膜层形成牺牲层之后，在进行离子注入之前，本实施例中，所述形成方法还包括：形成覆盖所述第一侧壁101a和所述第二侧壁101b的修复层(图中未标示)，从而对所述鳍部101表面的损伤或凹凸不平进行修复，以改善所形成半导体结构的性能。此外，所述修复层还可以圆滑所述衬底100以及鳍部101表面的尖角，并充当后续所形成的膜层与所述衬底100以及鳍部101之间的缓冲层，以减小晶格失配。
具体的，所述修复层可以通过沉积或炉管的方式在所述鳍部101的侧壁表面形成。位于鳍部101顶部的所述牺牲层110的厚度大于鳍部101侧壁的所述修复层的厚度。本实施例中，所述牺牲层110的厚度比所述修复层的厚度大1纳米到2纳米范围内。
所述鳍部101包括平行鳍部延伸方向且相背的第一侧壁101a和第二侧壁101b，对所述鳍部101进行离子注入的步骤包括：
参考图8，对所述鳍部101的第一侧壁101a和顶部进行第一离子注入。
所述第一离子注入向所述鳍部101的第一侧壁101a注入阈值电压调节离子，在所述第一侧壁101a内形成掺杂层150。
所述第一离子注入同时向所述鳍部101的顶部也注入了阈值电压调节离子。但是所述鳍部101顶部上具有牺牲层110，向所述鳍部101顶部注入的部分剂量被所述牺牲层110遮挡。所以与鳍部顶部直接受到离子注入的现有技术相比，本实施例中，所述鳍部101顶部受到的注入剂量较小。
参考图9，对所述鳍部101的第二侧壁101b进行第二离子注入。
所述第二离子注入向所述鳍部101的第二侧壁101b注入阈值电压调节离子，在所述第二侧壁101b内形成掺杂层150。
所述第二离子注入同时也向所述鳍部101的顶部注入阈值电压调节离子。类似的，位于所述鳍部101顶部牺牲层110有效的减小了所述鳍部101顶部受到的注入剂量。
此外，本实施例中，虽然所述鳍部101侧壁形成有修复层，但是所述牺牲层110的厚度大于所述修复层的厚度。所以所述修复层对注入离子的阻挡性能弱与所述牺牲层的阻挡性能，所以在第一离子注入和第二离子注入过程中，进入所述鳍部101第一侧壁101a和第二侧壁101b的注入剂量依旧大于所述鳍部101顶部的注入剂量。
但是由于所鳍部101顶部受到了第一离子注入和第二离子注入两次注入。因此位于所述鳍部101顶部掺杂层150的掺杂浓度为两次注入剂量之和，所以位于所述鳍部101顶部掺杂层150的掺杂浓度与位于所述第一侧壁101a和第二侧壁101b内的掺杂层150的掺杂浓度相当。所以有效的提高了所述鳍部101侧壁和顶部掺杂层150掺杂浓度的均匀度，有利于提高所形成半导体结构的性能。
本实施例中，所述第一离子注入的步骤和所述第二离子注入的步骤包括：采用侧向离子注入工艺进行所述第一离子注入或所述第二离子注入；或者采用侧向离子注入工艺进行所述第一离子注入和所述第二例子注入。
具体的，所述第一离子注入的步骤和所说第二离子注入的步骤包括：所述第一离子注入或所述第二离子注入的注入角度(如图8中夹角α或者图9中夹角β)在30°到80°范围内；或者，所述第一离子注入和所述第二离子注入的注入角度(如图8中夹角α和者图9中夹角β)在30°到80°范围内。
所述第一离子注入和所述第二离子注入的注入离子与所述半导体结构所形成半导体器件的类型相关。当所形成半导体结构用于构成PMOS器件时，所述第一离子注入和所述第二离子注入的注入离子为N型离子，如磷离子、砷离子或锑离子；当所形成半导体结构用于构成NMOS器件时，所述第一离子注入和所述第二离子注入的注入离子为P型离子。
具体的，所述第一离子注入的注入深度和所述第二离子注入的注入深度与所形成半导体结构的性能相关。本实施例中，所述第一离子注入的注入深度和所述第二离子注入的注入深度均小于10nm。
结合参考图10，在对所述鳍部101进行离子注入之后，所述形成方法还包括：去除所述牺牲层110露出所述鳍部101的顶部。
具体的，在进行离子注入之后，所述牺牲层110可以通过减薄工艺实现去除。
需要说明的是，在去除所述牺牲层110的步骤之后，所述形成方法还可以包括：进行拐角圆滑处理(corner rounding)，以修复半导体工艺对所述鳍部侧壁和顶部表面的损伤，减少所述鳍部侧壁和顶部表面的尖角。
具体的，本实施例中，所述拐角圆滑处理可以通过退火处理实现。具体的，在退火处理进行所述圆滑处理的步骤中，所述工艺气体为氦气或氢气，工艺温度在600℃到900℃。
综上，本发明技术方案通过在鳍部顶部上形成牺牲层，之后再对所述鳍部进行第一离子注入和第二离子注入。由于所述鳍部顶部上具有牺牲层，因此在进行第一离子注入和第二离子注入时，所述牺牲层能够遮挡离子注入的部分剂量，使所述鳍部在每次离子注入过程中受到的注入剂量减小，进而使受到两次离子注入的鳍部顶部掺杂离子浓度与受到一次离子注入的鳍部第一侧壁和第二侧壁掺杂离子浓度相当，能够有效的提高所述鳍部侧壁和顶部掺杂浓度的均匀度，有利于提高所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
形成衬底，所述衬底表面具有鳍部，所述鳍部包括平行于鳍部延伸方向且相背的第一侧壁和第二侧壁；
形成位于所述鳍部顶部上的牺牲层；
对所述鳍部的第一侧壁和顶部进行第一离子注入；
对所述鳍部的第二侧壁和顶部进行第二离子注入。
2.如权利要求1所述的形成方法，其特征在于，形成牺牲层的步骤包括：所述牺牲层包括氧化硅层、锗硅层或锗层中的一层或多层。
3.如权利要求1所述的形成方法，其特征在于，所述牺牲层的厚度为所述第一离子注入或所述第二离子注入深度的一半。
4.如权利要求1或3所述的形成方法，其特征在于，所述牺牲层的厚度在1纳米到2纳米范围内。
5.如权利要求1所述的形成方法，其特征在于，形成衬底和牺牲层的步骤包括：
提供基底；
在所述基底上依次形成牺牲材料层和掩膜层；
以所述掩膜层为掩模，刻蚀所述牺牲材料层和所述基底，形成所述牺牲层和所述鳍部；
去除所述掩膜层。
6.如权利要求5所述的形成方法，其特征在于，形成掩膜层的步骤包括：采用多重图形化掩膜工艺形成图形化的掩膜层。
7.如权利要求5所述的形成方法，其特征在于，提供衬底的步骤中，所述掩膜层包括至少一层氮化硅层。
8.如权利要求5所述的形成方法，其特征在于，形成所述牺牲材料层和所述掩膜层的步骤包括：通过化学气相沉积、物理气相沉积、原子层沉积或炉管的方式形成所述牺牲材料层和所述掩膜层。
9.如权利要求5所述的形成方法，其特征在于，形成方法在去除所述掩膜层后，进行第一离子注入和第二离子注入之前，所述形成方法还包括：去除部分厚度的牺牲层。
10.如权利要求5所述的形成方法，其特征在于，在去除所述掩膜层之后，在进行第一离子注入之前，所述形成方法还包括：形成覆盖所述第一侧壁和所述第二侧壁的修复层；
所述牺牲层的厚度大于所述修复层的厚度。
11.如权利要求10所述的形成方法，其特征在于，形成修复层的步骤包括：通过沉积或炉管的方式在所述第一侧壁和第二侧壁上形成所述修复层。
12.如权利要求10所述的形成方法，其特征在于，所述修复层的厚度比所述牺牲层的厚度小1纳米到2纳米。
13.如权利要求1所述的形成方法，其特征在于，在形成衬底之后，在形成牺牲层之前，还包括：在相邻鳍部之间填充隔离层。
14.如权利要求1所述的形成方法，其特征在于，所述第一离子注入的步骤和所述第二离子注入的步骤包括：采用侧向离子注入工艺进行第一离子注入或第二离子注入，或者采用侧向离子注入工艺进行第一离子注入和第二离子注入。
15.如权利要求1所述的形成方法，其特征在于，所述第一离子注入的步骤和所说第二离子注入的步骤包括：所述第一离子注入或所述第二离子注入的注入角度在30°到80°范围内；或者，所述第一离子注入和所述第二离子注入的注入角度在30°到80°范围内。
16.如权利要求1所述的形成方法，其特征在于，所述第一离子注入和所述第二离子注入的步骤中，所述第一离子注入和所述第二离子注入的注入深度小于10nm。
17.如权利要求1所述的形成方法，其特征在于，在对所述鳍部进行第一离子注入和第二离子注入之后，所述形成方法还包括：去除所述牺牲层露出所述鳍部的顶部。
18.如权利要求17所述的形成方法，其特征在于，去除所述牺牲层的步骤包括：通过减薄工艺去除所述牺牲层。
19.如权利要求17所述的形成方法，其特征在于，在去除所牺牲层之后，还包括：对所述鳍部进行拐角圆滑处理。
20.如权利要求17所述的形成方法，其特征在于，进行圆滑处理的步骤包括：通过退火处理进行所述拐角圆滑处理。
CN201610362447.2A 2016-05-27 2016-05-27 半导体结构的形成方法 Active CN107437506B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610362447.2A CN107437506B (zh) 2016-05-27 2016-05-27 半导体结构的形成方法
US15/473,703 US10319839B2 (en) 2016-05-27 2017-03-30 Semiconductor structure and fabrication method thereof
EP17171963.6A EP3249696A1 (en) 2016-05-27 2017-05-19 Semiconductor structure and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610362447.2A CN107437506B (zh) 2016-05-27 2016-05-27 半导体结构的形成方法

Publications (2)

Publication Number Publication Date
CN107437506A true CN107437506A (zh) 2017-12-05
CN107437506B CN107437506B (zh) 2020-08-07

Family

ID=58765713

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610362447.2A Active CN107437506B (zh) 2016-05-27 2016-05-27 半导体结构的形成方法

Country Status (3)

Country Link
US (1) US10319839B2 (zh)
EP (1) EP3249696A1 (zh)
CN (1) CN107437506B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979881A (zh) * 2017-12-28 2019-07-05 中芯国际集成电路制造(北京)有限公司 静态随机存取存储器的结构及其形成方法
CN110323136A (zh) * 2018-03-29 2019-10-11 中芯国际集成电路制造(上海)有限公司 一种FinFET制造工艺
CN113782440A (zh) * 2021-08-31 2021-12-10 上海华力集成电路制造有限公司 FinFET的阈值电压调节方法
CN114093755A (zh) * 2021-11-15 2022-02-25 长鑫存储技术有限公司 半导体结构及其形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113629141A (zh) * 2020-05-06 2021-11-09 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US11437496B2 (en) * 2020-10-16 2022-09-06 Texas Instruments Incorporated Uniform implant regions in a semiconductor ridge of a FinFET
US20220123130A1 (en) * 2020-10-19 2022-04-21 Texas Instruments Incorporated Implant blocking for a trench or finfet without an additional mask

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1892765A1 (en) * 2006-08-23 2008-02-27 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method for doping a fin-based semiconductor device
CN101183686A (zh) * 2006-11-13 2008-05-21 国际商业机器公司 不对称多栅极晶体管及其形成方法
US20100273322A1 (en) * 2009-04-24 2010-10-28 Varian Semiconductor Equipment Associates, Inc. Method of processing a substrate having a non-planar surface
US20110269282A1 (en) * 2010-03-18 2011-11-03 Renesas Electronics Corporation Method of manufacturing semiconductor device
US20150069526A1 (en) * 2013-09-09 2015-03-12 International Business Machines Corporation Fin field effect transistor including asymmetric raised active regions
CN105336611A (zh) * 2014-06-18 2016-02-17 中芯国际集成电路制造(上海)有限公司 一种FinFET器件的制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7074656B2 (en) 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US7494862B2 (en) 2006-09-29 2009-02-24 Intel Corporation Methods for uniform doping of non-planar transistor structures
US8563441B2 (en) 2008-04-28 2013-10-22 Spansion Llc Methods for fabricating memory cells having fin structures with smooth sidewalls and rounded top corners and edges
JP2012049286A (ja) 2010-08-26 2012-03-08 Sen Corp 半導体装置の製造方法
US8440511B1 (en) * 2011-11-16 2013-05-14 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US9466691B2 (en) 2014-11-13 2016-10-11 United Microelectronics Corp. Fin shaped structure and method of forming the same
US9761584B2 (en) * 2015-06-05 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Buried channel semiconductor device and method for manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1892765A1 (en) * 2006-08-23 2008-02-27 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method for doping a fin-based semiconductor device
CN101183686A (zh) * 2006-11-13 2008-05-21 国际商业机器公司 不对称多栅极晶体管及其形成方法
US20100273322A1 (en) * 2009-04-24 2010-10-28 Varian Semiconductor Equipment Associates, Inc. Method of processing a substrate having a non-planar surface
US20110269282A1 (en) * 2010-03-18 2011-11-03 Renesas Electronics Corporation Method of manufacturing semiconductor device
US20150069526A1 (en) * 2013-09-09 2015-03-12 International Business Machines Corporation Fin field effect transistor including asymmetric raised active regions
CN105336611A (zh) * 2014-06-18 2016-02-17 中芯国际集成电路制造(上海)有限公司 一种FinFET器件的制作方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979881A (zh) * 2017-12-28 2019-07-05 中芯国际集成电路制造(北京)有限公司 静态随机存取存储器的结构及其形成方法
CN109979881B (zh) * 2017-12-28 2023-07-18 中芯国际集成电路制造(北京)有限公司 静态随机存取存储器的结构及其形成方法
CN110323136A (zh) * 2018-03-29 2019-10-11 中芯国际集成电路制造(上海)有限公司 一种FinFET制造工艺
CN110323136B (zh) * 2018-03-29 2023-06-13 中芯国际集成电路制造(上海)有限公司 一种FinFET制造工艺
CN113782440A (zh) * 2021-08-31 2021-12-10 上海华力集成电路制造有限公司 FinFET的阈值电压调节方法
CN114093755A (zh) * 2021-11-15 2022-02-25 长鑫存储技术有限公司 半导体结构及其形成方法
CN114093755B (zh) * 2021-11-15 2024-05-03 长鑫存储技术有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
EP3249696A1 (en) 2017-11-29
US20170345916A1 (en) 2017-11-30
US10319839B2 (en) 2019-06-11
CN107437506B (zh) 2020-08-07

Similar Documents

Publication Publication Date Title
CN107437506A (zh) 半导体结构的形成方法
CN101378080B (zh) 半导体器件及其制造方法
TW201608615A (zh) 半導體裝置與其形成方法
CN107919284A (zh) 半导体结构的形成方法
CN106847683A (zh) 提高鳍式场效应管性能的方法
US11996472B2 (en) Multi-layer dielectric refill for profile control in semiconductor devices
CN103456673A (zh) 浅沟槽隔离的制造方法和cmos的制造方法
CN107919324A (zh) 半导体器件的形成方法
US9087733B2 (en) Double trench well formation in SRAM cells
CN106952816A (zh) 鳍式晶体管的形成方法
US20060024910A1 (en) Method to engineer the inverse narrow width effect (INWE) in CMOS technology using shallow trench isolation (STI)
CN106449405A (zh) 半导体结构的形成方法
US9093526B2 (en) Methods of forming a sidewall spacer having a generally triangular shape and a semiconductor device having such a spacer
CN107492521A (zh) 半导体结构及形成方法
CN104183500A (zh) 在FinFET器件上形成离子注入侧墙保护层的方法
CN106856190A (zh) 半导体结构的形成方法
CN107919325A (zh) 鳍式场效应晶体管的制造方法
CN113394087B (zh) 后栅工艺中伪栅平坦化方法
CN109037054A (zh) 栅极侧墙的制造方法
CN104465487A (zh) 浅沟道隔离结构的制作方法
CN102931126A (zh) 提高mos器件窄宽度效应的方法
CN106486367B (zh) 鳍式场效应晶体管的形成方法
US7279397B2 (en) Shallow trench isolation method
CN109698198A (zh) 一种半导体器件及其制作方法
CN107731751A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant