CN114093755A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN114093755A CN114093755A CN202111345279.3A CN202111345279A CN114093755A CN 114093755 A CN114093755 A CN 114093755A CN 202111345279 A CN202111345279 A CN 202111345279A CN 114093755 A CN114093755 A CN 114093755A
- Authority
- CN
- China
- Prior art keywords
- mask
- pattern
- ions
- material layer
- sacrificial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 83
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000000463 material Substances 0.000 claims abstract description 133
- 150000002500 ions Chemical class 0.000 claims abstract description 66
- 239000012535 impurity Substances 0.000 claims abstract description 63
- 230000008569 process Effects 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000005530 etching Methods 0.000 claims abstract description 44
- 230000009977 dual effect Effects 0.000 claims abstract description 27
- 238000001312 dry etching Methods 0.000 claims abstract description 25
- -1 boron ions Chemical class 0.000 claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910052799 carbon Inorganic materials 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910001449 indium ion Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 104
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000005520 cutting process Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910008812 WSi Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/76—Patterning of masks by imaging
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/80—Etching
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
一种半导体结构及其形成方法，所述形成方法，在所述基底上形成若干分立的牺牲图形后；在基底的表面上以及若干所述牺牲图形的侧壁表面和顶部表面上形成掩膜材料层；在牺牲图形的两个侧壁表面上的掩膜材料层中注入杂质离子，使得所述牺牲图形的两个侧壁表面上的这一部分掩膜材料层硬度变硬；采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形顶部表面上和基底表面上的掩膜材料层，保留所述牺牲图形的侧壁表面的掩膜材料层，在所述牺牲图形的侧壁上形成环形掩膜图形；去除所述牺牲图形；将所述环形掩膜图形未注入杂质离子的两端断开，形成若干分立的双重掩膜图形。本申请的方法能防止形成的双重掩膜图形顶端产生圆形或尖角缺陷。
Description
技术领域
本申请涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造领域，光刻胶材料用于将掩膜图像转印到一层或多层的材料层中，例如将掩膜图像转印到金属层、介质层或半导体衬底上。但随着半导体工艺的特征尺寸的不断缩小，利用光刻工艺在材料层中形成小特征尺寸的掩膜图形变得越来越困难。
为了提高半导体器件的集成度，业界已提出了多种双重图形工艺，其中，自对准双重图形(Self-Aligned Double Patterning，SADP)工艺即为其中的一种。
现有技术公开了采用自对准双重图形作为掩膜对半导体结构进行刻蚀以形成刻蚀图形的方法，但是现有的方法形成的刻蚀图形容易存在位置的偏移。
发明内容
鉴于此，本申请一些实施例一种半导体结构的形成方法，包括：
提供基底；
在所述基底上形成若干分立的牺牲图形，每一个所述牺牲图形包括顶部表面、两个相对的侧壁表面和位于侧壁表面两端的两个相对的端面；
在所述基底的表面上以及若干所述牺牲图形的侧壁表面和顶部表面上形成掩膜材料层；
在所述牺牲图形的两个侧壁表面上的掩膜材料层中注入杂质离子，使得所述牺牲图形的两个侧壁表面上的这一部分掩膜材料层硬度变硬，所述牺牲图形的两个端面上的掩膜材料层不会注入杂质离子；
采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形顶部表面上和基底表面上的掩膜材料层，保留所述牺牲图形的侧壁表面的掩膜材料层，在所述牺牲图形的侧壁上形成环形掩膜图形；
去除所述牺牲图形；
将所述环形掩膜图形未注入杂质离子的两端断开，形成若干分立的双重掩膜图形。
在一些实施例中，所述掩膜材料层的材料为无定型硅、氧化硅或氮化硅中的一种。
在一些实施例中，采用离子注入工艺在所述牺牲图形的两个侧壁表面上的掩膜材料层中注入杂质离子。
在一些实施例中，所述离子注入工艺注入的杂质离子为硼离子、磷离子、碳离子、锗离子、砷离子或铟离子。
在一些实施例中，所述离子注入为有角度的离子注入。
在一些实施例中，所述离子注入的注入角度为0～90°，注入能量8KeV～12KeV，注入剂量1E10～5E15atom/cm2。
在一些实施例中，在所述牺牲图形的两个侧壁表面上的掩膜材料层中注入杂质离子之前，在所述牺牲图形的顶部表面上形成光刻胶掩膜，所述光刻胶掩膜暴露出所述牺牲图形的侧面的掩膜材料层的表面；以所述光刻胶掩膜为掩膜，采用离子注入工艺在所述牺牲图形的两个侧壁表面上的掩膜材料层中注入杂质离子。
在一些实施例中，采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形顶部表面上和基底表面上的掩膜材料层时无需额外形成掩膜。
在一些实施例中，所述各向异性的干法刻蚀工艺为等离子刻蚀工艺。
在一些实施例中，采用各向异性的干法刻蚀工艺将所述环形掩膜图形未注入杂质离子的两端断开，所述各向异性的干法刻蚀工艺对所述环形掩膜图形的未注入杂质离子的两端的刻蚀速率大于对两侧的刻蚀速率。
在一些实施例中，所述采用各向异性的干法刻蚀工艺将所述环形掩膜图形未注入杂质离子的两端断开时无需额外形成掩膜。
在一些实施例中，所述去除所述牺牲图形的步骤在将所述环形掩膜图形未注入杂质离子的两端断开的步骤之前或之后进行。
在一些实施例中，所述基底包括待刻蚀材料层，以所述双重掩膜图形为掩膜刻蚀所述待刻蚀材料层，在所述待刻蚀材料层中形成刻蚀图形。
本申请一些实施例还提供了一种半导体结构，包括：
基底；
位于基底上的若干分立的双重掩膜图形，所述双重掩膜图形中注入有杂质离子。
在一些实施例中，所述双重掩膜图形的材料为无定型硅、氧化硅或氮化硅中的一种。
在一些实施例中，所述杂质离子为硼离子、磷离子、碳离子、锗离子、砷离子或铟离子。
本申请前述一些实施例中的半导体结构的形成方法，提供基底后，在所述基底上形成若干分立的牺牲图形，每一个所述牺牲图形包括顶部表面、两个相对的侧壁表面和位于侧壁表面两端的两个相对的端面；在所述基底的表面上以及若干所述牺牲图形的侧壁表面和顶部表面上形成掩膜材料层；在所述牺牲图形的两个侧壁表面上的掩膜材料层中注入杂质离子，使得所述牺牲图形的两个侧壁表面上的这一部分掩膜材料层硬度变硬，所述牺牲图形的两个端面上的掩膜材料层不会注入杂质离子；采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形顶部表面上和基底表面上的掩膜材料层，保留所述牺牲图形的侧壁表面的掩膜材料层，在所述牺牲图形的侧壁上形成环形掩膜图形；去除所述牺牲图形；将所述环形掩膜图形未注入杂质离子的两端断开，形成若干分立的双重掩膜图形。通过注入杂质离子使得所述牺牲图形的两个侧壁表面上的掩膜材料层会变硬，从而在采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形顶部表面上和基底表面上的掩膜材料层时以及去除所述牺牲图形时，对牺牲图形的两个侧壁表面上的掩膜材料层刻蚀量以及刻蚀损伤会很小，从而防止形成的双重掩膜图形顶端产生圆形或尖角缺陷。此外，后续通过刻蚀掩膜材料层环形掩膜图形后，环形掩膜图形的两个侧面中也具有注入离子，硬度变硬，环形掩膜图形的两个端面中未注入杂质离子，使得环形掩膜图形的两个端面相对于与环形掩膜图形的两个侧面的刻蚀速率会不同，因而通过刻蚀将环形掩膜图形的两端断开时无需形成掩膜层，简化了制作工艺。
图说明
图1-图19为本申请一些实施例中半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所言，现有形成的刻蚀图形容易存在位置的偏移。
研究发现，现有采用自对准双重图形作为掩膜对半导体结构进行刻蚀以形成刻蚀图形的方法一般包括步骤：提供半导体衬底，所述半导体衬底上形成有待刻蚀材料层；在所述在待刻蚀材料层上形成若干分立的牺牲图形；在所述牺牲图形的侧壁和底部表面以及待刻蚀材料层的表面上形成侧墙材料层；无掩膜刻蚀所述侧墙材料层，在所述牺牲图形的侧壁上形成环形掩膜图形；将环形掩膜图形两端断开，形成自对准双重掩膜图形；去除所述牺牲图形；以所述自对准双重掩膜图形为掩膜，刻蚀所述待刻蚀图形，形成若干刻蚀图形。进一步研究发现，前述方法形成的自对准双重掩膜图形的顶端会存在圆角缺陷(或尖角缺陷)，该圆角缺陷为进行无掩膜刻蚀侧墙材料层时以及去除牺牲图形时对牺牲图形侧壁的顶部位置处的掩膜材料层过刻蚀而形成，该圆角缺陷的存在，在以自对准双重掩膜图形为掩膜刻蚀所述刻蚀材料层中时，使得形成的刻蚀图形的位置容易出现偏移。此外，将环形掩膜图形两端断开采用刻蚀工艺，因而将环形掩膜图形两端断开前需要额外形成一掩膜层(所述掩膜层暴露出所述环形掩膜图形两端需要被去除的区域)，增加了工艺复杂度。
为此，本申请提供了一种半导体结构及其形成方法，能防止形成的双重掩膜图形顶端产生圆形或尖角缺陷。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。在详述本申请实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图1-图3，图1为图3沿切割线AB方向的剖面结构示意图，图2为图3沿CD方向的剖面结构示意图，提供基底；在所述基底上形成若干分立的牺牲图形104，每一个所述牺牲图形104包括顶部表面21、两个相对的侧壁表面22和位于侧壁表面22两端的两个相对的端面23。
在一些实施例中，所述基底可以包括半导体衬底101和位于半导体衬底101上的待刻蚀材料层102。
所述半导体衬底101的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
所述待刻蚀材料层102为需要形成刻蚀图形的材料层。所述待刻蚀材料层102可以为金属材料或者介质材料，所述待刻蚀材料层102可以为单层结构或多层堆叠结构。在一些实施例中，所述金属材料可以为W、Al、Cu、Ag、Au、Co、Pt、Ni、Ti、Ta、TiN、TaN、TaC、TaSiN、NiSi、CoSi、TiAl或WSi中的一种或几种。所述介质材料可以为氧化硅、氮化硅、氮氧化硅、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼磷的二氧化硅)、低介电常数材料中的一种或几种。在其他一些实施例中，所述待刻蚀材料层102还可以为其他材料，比如锗化硅、碳化硅、多晶硅、无定型硅或无定型碳。
在其他一些实施例中，所述基底可以仅包括半导体衬底，后续直接通过刻蚀半导体衬底，在半导体衬底中形成刻蚀图形。
在一些实施例中，所述基底还可以包括硬掩膜材料层103，后续形成双重掩膜图形后，可以先将双重掩膜图形转移到硬掩膜材料层中，然后再以硬掩膜材料层为掩膜刻蚀所述待刻蚀材料层。
所述牺牲图形104形成在所述基底上，本实施例中，所述牺牲图形104形成在所述硬掩膜材料层103上。所述牺牲图形104的数量至少为一个。所述牺牲图形104定义了后续形成的环形掩膜图形的位置。所述牺牲图形104的材料与后续形成的掩膜材料层的材料不相同，在一些实施例中，所述牺牲图形104的材料可以为光刻胶、氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳、掺硼的氧化硅、掺磷的氧化硅、氮化硼、锗化硅、多晶硅、无定型硅、无定型碳中的一种。本实施例中，所述牺牲图形104的材料为光刻胶，通过对形成在基底上的光刻胶层进行曝光和显影形成若干分立的牺牲图形。
每一个所述牺牲图形104均包括顶部表面21、两个相对的侧壁表面22和位于侧壁表面22两端的两个相对的端面23。所述侧壁表面22的长度大于所述端面的长度。
参考图4和图5，图4在图1的基础上进行，图5在图2的基础上进行，在所述基底的表面上以及若干所述牺牲图形104的侧壁表面和顶部表面上形成掩膜材料层105。
所述掩膜材料层105用于后续在牺牲图形104的侧壁表面和端面表面形成环形掩膜图形。形成所述掩膜材料层105采用沉积工艺，所述沉积工艺包括原子层沉积工艺。所述形成的掩膜材料层还覆盖所述牺牲图形104的端面23的表面。
所述掩膜材料层105的材料与所述牺牲图形104的材料不相同，以在后续采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形顶部表面上和基底表面上的掩膜材料层的过程中，掩膜材料层相对于牺牲图形104具有高的刻蚀选择比，以保证牺牲图形104的顶部不会被刻蚀或者刻蚀量较小，能更好的防止牺牲图形侧壁上形成环形掩膜图形的顶端产生圆角或减小缺陷，此外，在后续去除牺牲图形时，能使得牺牲图形104相对于形成的双重掩膜图形具有高的刻蚀选择比，以减小对形成的双重掩膜图形的刻蚀损伤，能更好的防止双重掩膜图形的顶端产生圆角或减小缺陷。在一些实施例中，所述掩膜材料层105的材料可以为无定型硅、氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅中的一种。本实施例中，所述掩膜材料层105的材料为氧化硅。所述掩膜材料层105的厚度小于两相邻牺牲图形104的间距的二分之一。
参考图6和图7，在所述牺牲图形104的两个侧壁表面22上的掩膜材料层105中注入杂质离子，使得所述牺牲图形104的两个侧壁表面22上的这一部分掩膜材料层105硬度变硬，所述牺牲图形104的两个端面23上的掩膜材料层105不会注入杂质离子。
在所述掩膜材料层105中注入杂质离子采用离子注入工艺，在进行离子注入工艺时，杂质离子会注入所述牺牲图形104的两个侧壁表面22上的那一部分掩膜材料层105中，牺牲图形104的两个端面23上的那一部分掩膜材料层105不会注入杂质离子，被注入杂质离子的这一部分掩膜材料层105的硬度变硬(离子注入时利用入射高能离子与掩膜材料层105的表面原子的相互作用，在掩膜材料层105的表层形成超饱和固溶体、密集的位错结构、激烈的增强扩散、晶粒细化、和无序相等，进而对掩膜材料层105表层中产生硬化和强化的效果)，未被注入杂质离子的这一部分掩膜材料层105的硬度保持不变，即所述牺牲图形104的两个侧壁表面22上的掩膜材料层105会变硬，使得后续在采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形顶部表面上和基底表面上的掩膜材料层、以及去除所述牺牲图形时，对牺牲图形104的两个侧壁表面22上的掩膜材料层105刻蚀量以及刻蚀损伤会很小，从而防止形成的双重掩膜图形顶端产生圆形或尖角缺陷。此外，通过刻蚀去除顶部表面和基底表面上的掩膜材料层，使所述牺牲图形104的顶部表面21露出，刻蚀去除所述牺牲图形104，剩余的所述掩膜材料层105形成环形掩膜图形，环形掩膜图形的两个侧面中也具有注入离子，硬度变硬，环形掩膜图形的两个端面中未注入杂质离子，使得环形掩膜图形的两个端面相对于与环形掩膜图形的两个侧面的刻蚀速率会不同，因而通过刻蚀将环形掩膜图形的两端断开时无需形成掩膜层，简化了制作工艺。
在一些实施例中，进行离子注入工艺后，进行退火，使的被注入杂质离子的那一部分掩膜材料层105回火再结晶，晶格修复，使该部分掩膜材料层105更加坚硬。在进行退火时温度不能太高，以防止对牺牲图形104的损伤，在一些实施例中，所述退火的温度为90摄氏度-110摄氏度，比如90摄氏度、95摄氏度、100摄氏度、105摄氏度或110摄氏度。
在一些实施例中，所述离子注入工艺注入的杂质离子为硼离子、磷离子、碳离子、锗离子、砷离子或铟离子，所述离子注入为有角度的离子注入，所述离子注入的注入角度为0～90°，注入能量8KeV～12KeV，注入剂量1E10～5E15atom/cm2，以使得掩膜材料层105中被注入杂质离子的部分硬度变得较硬。
在一些实施例中，采用离子注入工艺在所述牺牲图形104的两个侧壁表面22上的掩膜材料层105中注入杂质离子时，所述牺牲图形104的顶部表面上的掩膜材料层105中也会被注入杂质离子，所述牺牲图形104的两个端面23上的掩膜材料层105不会注入杂质离子。
在另一些实施例中，请参考图8和图9，在所述牺牲图形104的两个侧壁表面上的掩膜材料层105中注入杂质离子之前，在所述牺牲图形104的顶部表面上形成光刻胶掩膜106，所述光刻胶掩膜106暴露出所述牺牲图形104的侧面的掩膜材料层105的表面；以所述光刻胶掩膜106为掩膜，采用离子注入工艺在所述牺牲图形104的两个侧壁表面上的掩膜材料层105中注入杂质离子。该方案进行离子注入时，仅会在在所述牺牲图形104的两个侧壁表面上的那一部分掩膜材料层105中注入杂质离子，使得该部分掩膜材料层105的硬度变硬，而所述牺牲图形104的顶部表面和两个端面上的掩膜材料层105中均不会注入杂质离子，后续在采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形顶部表面上和基底表面上的掩膜材料层时，所述牺牲图形104顶部表面上和基底表面上的掩膜材料层容易被去除，而牺牲图形两个侧壁表面上的掩膜材料层基本不会被过刻蚀，能进一步防止后续形成的环形掩膜图形和双重掩膜图形的顶端产生圆角或尖角缺陷。
参考图10、图11和图12，图10在图6或图8的基础上进行，图10为图12沿切割线AB方向的剖面结构示意图，图11在图7或图9的基础上进行，图11为图12沿切割线CD方向的剖面结构示意图，采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形104顶部表面上和基底表面上的掩膜材料层，保留所述牺牲图形104的侧壁表面的掩膜材料层，在所述牺牲图形104的侧壁上形成环形掩膜图形107。
采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形104顶部表面上和基底表面上的掩膜材料层时无需额外形成掩膜。由于牺牲图形104两侧侧壁表面上的那一部分掩膜材料层的注入杂质离子后硬度变硬，所述各向异性的干法刻蚀工艺对牺牲图形104两侧侧壁表面上掩膜材料层的刻蚀量可以忽略不计，防止环形掩膜图形107的顶端产生圆角或尖角缺陷。
在一些实施例中，所述各向异性的干法刻蚀工艺为等离子刻蚀工艺，所述等离子刻蚀工艺采用的气体为含碳氟的气体。
所述形成环形掩膜图形107环绕覆盖所述牺牲图形的侧壁，所述环形掩膜图形107包括位于牺牲图形104两侧侧壁表面上的两个侧面，以及位于牺牲图形104两个端面上的两个端面，所述环形掩膜图形107的两个侧面由于注入有杂质离子硬度变硬，所述环形掩膜图形107的两个端面未注入杂质离子。
参考图13-图15，去除所述牺牲图形104。
在一些实施例中去除所述牺牲图形可以采用各向同性的湿法刻蚀工艺或干法刻蚀工艺。
本实施例中，去除所述牺牲图形可以采用含氧等离子灰化工艺。
参考图16-图18，图16为图18沿切割线AB方向的剖面结构示意图，图17为图18沿切割线CD方向的剖面结构示意图，将所述环形掩膜图形107(参考图13-图15)未注入杂质离子的两端断开，形成若干分立的双重掩膜图形108。
在一些实施例中，采用各向异性的干法刻蚀工艺将所述环形掩膜图形107(参考图13-图15)未注入杂质离子的两端断开，所述干法刻蚀工艺对所述环形掩膜图形107的未注入杂质离子的两端的刻蚀速率大于对两侧的刻蚀速率。所述采用各向异性的干法刻蚀工艺将所述环形掩膜图形未注入杂质离子的两端断开时无需额外形成掩膜，以简化工艺制程。
在一实施例中，所述各向异性的干法刻蚀工艺采用的刻蚀气体包括CF4和CH2F2，CF4和CH2F2的体积比为1:1-1:5，刻蚀气体的流量范围为50sccm-1000sccm，射频功率为100W-1000W，刻蚀腔室的压力为5mtorr-100mtorr，工艺时间为5S-100S。在该特定参数下，使得对所述环形掩膜图形107的未注入杂质离子的两端能更好的和更干净的被去除，而对环形掩膜图形107未注入杂质离子的两侧的刻蚀损伤很小或者忽略不计。
本实施例中，所述去除所述牺牲图形的步骤在将所述环形掩膜图形未注入杂质离子的两端断开的步骤之前进行。在其他一些实施例中，所述去除所述牺牲图形的步骤在将所述环形掩膜图形未注入杂质离子的两端断开的步骤之后进行，即先将环形掩膜图形的两端断开，然后去除所述牺牲图形，这样的好处是：在将环形掩膜图形的两端断开时，所述牺牲图形还能对所述环形掩膜的侧面进行保护，能进一步防止双重掩膜图形108的顶端形成圆角或减小缺陷。
在一些实施例中，在形成双重掩膜图形108后，参考图19，还包括步骤：以所述双重掩膜图形108为掩膜，刻蚀所述硬掩膜材料层103(参考图16)和待刻蚀材料层102(参考图16)，在所述待刻蚀材料层中形成刻蚀图形110。本申请中由于形成的双重掩膜图形108的顶端不会存在圆角或尖角缺陷，在进行图形的转移时，使得形成的刻蚀图形110不会存在位置的偏移。
本发明另一些实施例还提供了一种半导体结构，参考图16-图18，包括：
基底；
位于基底上的若干分立的双重掩膜图形108，所述双重掩膜图形108中注入有杂质离子。
在一些实施例中，所述双重掩膜图形108的材料为无定型硅、氧化硅或氮化硅中的一种。所述杂质离子为硼离子、磷离子、碳离子、锗离子、砷离子或铟离子。
需要说明的是，本实施例(半导体结构)中与前述实施例(半导体结构的形成过程)中相同或相似结构的其他限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。
本申请虽然已以较佳实施例公开如上，但其并不是用来限定本申请，任何本领域技术人员在不脱离本申请的精神和范围内，都可以利用上述揭示的方法和技术内容对本申请技术方案做出可能的变动和修改，因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本申请技术方案的保护范围。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成若干分立的牺牲图形，每一个所述牺牲图形包括顶部表面、两个相对的侧壁表面和位于侧壁表面两端的两个相对的端面；
在所述基底的表面上以及若干所述牺牲图形的侧壁表面和顶部表面上形成掩膜材料层；
在所述牺牲图形的两个侧壁表面上的掩膜材料层中注入杂质离子，使得所述牺牲图形的两个侧壁表面上的这一部分掩膜材料层硬度变硬，所述牺牲图形的两个端面上的掩膜材料层不会注入杂质离子；
采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形顶部表面上和基底表面上的掩膜材料层，保留所述牺牲图形的侧壁表面的掩膜材料层，在所述牺牲图形的侧壁上形成环形掩膜图形；
去除所述牺牲图形；
将所述环形掩膜图形未注入杂质离子的两端断开，形成若干分立的双重掩膜图形。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜材料层的材料为无定型硅、氧化硅或氮化硅中的一种。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，采用离子注入工艺在所述牺牲图形的两个侧壁表面上的掩膜材料层中注入杂质离子。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述离子注入工艺注入的杂质离子为硼离子、磷离子、碳离子、锗离子、砷离子或铟离子。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述离子注入为有角度的离子注入。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入的注入角度为0～90°，注入能量8KeV～12KeV，注入剂量1E10～5E15atom/cm2。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述牺牲图形的两个侧壁表面上的掩膜材料层中注入杂质离子之前，在所述牺牲图形的顶部表面上形成光刻胶掩膜，所述光刻胶掩膜暴露出所述牺牲图形的侧面的掩膜材料层的表面；以所述光刻胶掩膜为掩膜，采用离子注入工艺在所述牺牲图形的两个侧壁表面上的掩膜材料层中注入杂质离子。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向异性的干法刻蚀工艺刻蚀去除所述牺牲图形顶部表面上和基底表面上的掩膜材料层时无需额外形成掩膜。
9.如权利要求1或8所述的半导体结构的形成方法，其特征在于，所述各向异性的干法刻蚀工艺为等离子刻蚀工艺。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向异性的干法刻蚀工艺将所述环形掩膜图形未注入杂质离子的两端断开，所述各向异性的干法刻蚀工艺对所述环形掩膜图形的未注入杂质离子的两端的刻蚀速率大于对两侧的刻蚀速率。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述采用各向异性的干法刻蚀工艺将所述环形掩膜图形未注入杂质离子的两端断开时无需额外形成掩膜。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述去除所述牺牲图形的步骤在将所述环形掩膜图形未注入杂质离子的两端断开的步骤之前或之后进行。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括待刻蚀材料层，以所述双重掩膜图形为掩膜刻蚀所述待刻蚀材料层，在所述待刻蚀材料层中形成刻蚀图形。
14.一种半导体结构，其特征在于，包括：
基底；
位于基底上的若干分立的双重掩膜图形，所述双重掩膜图形中注入有杂质离子。
15.如权利要求14所述的半导体结构，其特征在于，所述双重掩膜图形的材料为无定型硅、氧化硅或氮化硅中的一种。
16.如权利要求15所述的半导体结构，其特征在于，所述杂质离子为硼离子、磷离子、碳离子、锗离子、砷离子或铟离子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111345279.3A CN114093755B (zh) | 2021-11-15 | 2021-11-15 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111345279.3A CN114093755B (zh) | 2021-11-15 | 2021-11-15 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114093755A true CN114093755A (zh) | 2022-02-25 |
| CN114093755B CN114093755B (zh) | 2024-05-03 |
Family
ID=80300592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111345279.3A Active CN114093755B (zh) | 2021-11-15 | 2021-11-15 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114093755B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116581031A (zh) * | 2023-07-12 | 2023-08-11 | 江苏鲁汶仪器股份有限公司 | 一种半导体器件的制作方法 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990004557A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 모스 전계효과 트랜지스터의 제조방법 |
| KR20010055402A (ko) * | 1999-12-10 | 2001-07-04 | 박종섭 | 반도체 소자의 제조 방법 |
| US20040157383A1 (en) * | 2002-07-26 | 2004-08-12 | Park Jeong Ho | Method for forming short-channel transistors |
| CN103515197A (zh) * | 2012-06-26 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 自对准多重图形化的掩膜层及其形成方法 |
| CN103681234A (zh) * | 2012-09-10 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形的形成方法 |
| CN104701158A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形的形成方法 |
| CN106486365A (zh) * | 2015-08-26 | 2017-03-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107437506A (zh) * | 2016-05-27 | 2017-12-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN111564410A (zh) * | 2020-05-18 | 2020-08-21 | 南京诚芯集成电路技术研究院有限公司 | 一种提高后段金属线通孔的工艺窗口的方法 |
| CN112017946A (zh) * | 2019-05-31 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法、晶体管 |
| CN112239857A (zh) * | 2019-07-17 | 2021-01-19 | 长鑫存储技术有限公司 | 薄膜制备设备 |
| CN112735947A (zh) * | 2019-10-28 | 2021-04-30 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN113097064A (zh) * | 2020-01-08 | 2021-07-09 | 中芯国际集成电路制造（天津）有限公司 | 半导体结构及其形成方法 |
-
2021
- 2021-11-15 CN CN202111345279.3A patent/CN114093755B/zh active Active
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990004557A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 모스 전계효과 트랜지스터의 제조방법 |
| KR20010055402A (ko) * | 1999-12-10 | 2001-07-04 | 박종섭 | 반도체 소자의 제조 방법 |
| US20040157383A1 (en) * | 2002-07-26 | 2004-08-12 | Park Jeong Ho | Method for forming short-channel transistors |
| CN103515197A (zh) * | 2012-06-26 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 自对准多重图形化的掩膜层及其形成方法 |
| CN103681234A (zh) * | 2012-09-10 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形的形成方法 |
| CN104701158A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形的形成方法 |
| CN106486365A (zh) * | 2015-08-26 | 2017-03-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107437506A (zh) * | 2016-05-27 | 2017-12-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN112017946A (zh) * | 2019-05-31 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法、晶体管 |
| CN112239857A (zh) * | 2019-07-17 | 2021-01-19 | 长鑫存储技术有限公司 | 薄膜制备设备 |
| CN112735947A (zh) * | 2019-10-28 | 2021-04-30 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN113097064A (zh) * | 2020-01-08 | 2021-07-09 | 中芯国际集成电路制造（天津）有限公司 | 半导体结构及其形成方法 |
| CN111564410A (zh) * | 2020-05-18 | 2020-08-21 | 南京诚芯集成电路技术研究院有限公司 | 一种提高后段金属线通孔的工艺窗口的方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116581031A (zh) * | 2023-07-12 | 2023-08-11 | 江苏鲁汶仪器股份有限公司 | 一种半导体器件的制作方法 |
| CN116581031B (zh) * | 2023-07-12 | 2023-09-12 | 江苏鲁汶仪器股份有限公司 | 一种半导体器件的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114093755B (zh) | 2024-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20070037101A1 (en) | Manufacture method for micro structure | |
| US11031489B2 (en) | Semiconductor device | |
| TWI588964B (zh) | 互連接結構與其製作方法與應用其之 半導體元件 | |
| CN108122743B (zh) | 接触开口及其形成方法 | |
| US11682729B2 (en) | Methods of forming air spacers in semiconductor devices | |
| US11495494B2 (en) | Methods for reducing contact depth variation in semiconductor fabrication | |
| US11158545B2 (en) | Methods of forming isolation features in metal gates | |
| TWI815134B (zh) | 半導體裝置及其製造方法 | |
| US11908695B2 (en) | Replacement gate methods that include treating spacers to widen gate | |
| TW202013462A (zh) | 半導體裝置與其形成方法 | |
| TWI740459B (zh) | 半導體裝置的製造方法 | |
| TW202025261A (zh) | 半導體裝置的製造方法 | |
| KR102277762B1 (ko) | 반도체 디바이스 및 제조 방법 | |
| CN114093755B (zh) | 半导体结构及其形成方法 | |
| US10170334B2 (en) | Reduction of dishing during chemical mechanical polish of gate structure | |
| TW202125708A (zh) | 半導體裝置的製造方法 | |
| KR20090083715A (ko) | 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법 | |
| KR100745398B1 (ko) | 텅스텐 패턴 형성 방법 및 이를 이용한 반도체 소자의제조방법. | |
| TWI808458B (zh) | 半導體裝置及其形成方法 | |
| KR100677990B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2011035217A (ja) | 半導体装置の製造方法 | |
| CN107731751A (zh) | 半导体结构及其形成方法 | |
| CN114446781A (zh) | 半导体结构的形成方法 | |
| JP2012079792A (ja) | 半導体装置の製造方法 | |
| JP2014027110A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |