KR20010055402A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 전극을 이중층으로 형성하는 공정을 이용하여 할로(Halo) 이온 주입층을 형성할 수 있도록하여 공정을 단순화하고 소자 특성을 향상시킬 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 노 틸트 이온 주입을 하여 할로 이온 주입 영역을 형성하는 단계;상기 게이트 전극의 양측면에 그와 동일 물질의 도전성 측벽을 형성하여 할로 이온 주입 영역의 일부가 오버랩되도록 하는 단계;상기 도전성 측벽을 포함하는 게이트 전극을 마스크로 하여 저농도의 불순물을 주입하는 단계;상기 도전성 측벽을 포함하는 게이트 전극의 양측면에 게이트 절연 측벽을 형성하고 고농도 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 제조 방법{Method for fabricating of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 게이트 전극을 이중층으로 형성하는 공정을 이용하여 할로(Halo) 이온 주입층을 형성할 수 있도록하여 공정을 단순화하고 소자 특성을 향상시킬 수 있도록한 반도체 소자의 제조 방법에관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 할로 이온 주입 공정 및 반도체 소자의 구조에 관하여 설명하면 다음과 같다.
도 1a내지 도 1c는 종래 기술의 반도체 소자의 공정 단면도이다.
할로 구조를 갖는 종래 기술의 반도체 소자는 먼저, 도 1a에서와 같이, 반도체 기판(1)의 표면에 게이트 산화막(2)을 형성한다.
이어, 전면에 게이트 전극 형성용 폴리 실리콘층을 형성하고 선택적으로 패터닝하여 게이트 전극(3)을 형성한다.
그리고 상기 게이트 전극(3)을 마스크로 하여 틸트 이온 주입 공정을 진행하여 할로(halo) 이온 주입 영역(4)을 형성한다.
여기서, 할로 이온 주입 영역(4)은 이온 주입 공정시에 틸트 이온 주입 공정으로 진행하므로 게이트 전극(3)과 일부 오버랩되어 그 하측에 형성된다.
이어, 도 1b에서와 같이, 상기 게이트 전극(3)을 마스크로 하여 LDD(Lightly doped Drain) 구조를 형성하기 의한 저농도의 불순물을 주입하여 저농도 불순물 영역(5)을 형성한다.
그리고 도 1c에서와 같이, 게이트 전극(3)을 포함하는 전면에 측벽 형성용 물질층을 형성하고 에치백 공정으로 상기 게이트 전극(3)의 측면에만 남도록 하여 게이트 측벽(6)을 형성한다.
이어, 상기 게이트 측벽(6)을 포함하는 게이트 전극(3)을 마스크로 고농도의 불순물 이온을 주입하여 소오스/드레인을 형성하기 위한 고농도 불순물 영역(7)을 형성한다.
상기 할로 이온 주입 영역(4)은 nMOS 트랜지스터인 경우에는 30°정도 틸트 이온 주입하고 후속되는 LDD 이온 주입 공정은 노 틸트(No-tilt)로 진행하여 할로 이온 주입 영역(4)은 LDD 접합 부분보다 아래에 위치하고 채널 안쪽으로 더 들어간 부분까지 형성된다.
상기 할로 이온 주입 영역(4)은 미세 소자에서 소오스/드레인의 접합 공핍층이 저표면(deep surface)을 통하여 서로 붙는 것을 막기 위한 것으로, 채널 하측의 저표면의 도핑 농도를 높여주므로서 소오스/드레인 공핍층이 채널 하측으로 확장되는 것을 막는 것이다.
이와 같은 종래 기술의 반도체 소자의 제조 공정은 다음과 같은 문제가 있다.
소오스/드레인 공핍층이 채널 하측으로 확장되는 것을 막기위한 할로 이온 주입 영역을 형성하기 위한 틸트 이온 주입 공정은 제조 비용 측면에서 불리하다.
또한, 소자의 고집적화에 따라 게이트 폭은 작아지고 게이트 스택(Gate Stack)의 높이는 높아져 게이트 전극이 가깝게 형성된 부분에서는 틸트 이온 주입 공정을 한다하여도 제대로 이온 주입이 이루어지지 않는다.
이는 할로 이온 주입 영역의 도핑 프로파일을 불균일하게 하여 소자의 재현성 및 특성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 문제를 해결하기 위한것으로, 게이트 전극을 이중층으로 형성하는 공정을 이용하여 할로(Halo) 이온 주입층을 형성할 수 있도록하여 공정을 단순화하고 소자 특성을 향상시킬 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1c는 종래 기술의 반도체 소자의 공정 단면도
도 2a내지 도 2c는 본 발명에 따른 반도체 소자의 공정 단면도
도 3a내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 게이트 산화막
23. 게이트 전극 23a. 측벽 형성용 폴리 실리콘층
23b. 폴리 측벽 24. 할로 이온 주입 영역
25. 저농도 불순물 영역 26. 게이트 측벽
27. 고농도 불순물 영역
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 노 틸트 이온 주입을 하여 할로 이온 주입 영역을 형성하는 단계;상기 게이트 전극의 양측면에 그와 동일 물질의 도전성 측벽을 형성하여 할로 이온 주입 영역의 일부가 오버랩되도록 하는 단계;상기 도전성 측벽을 포함하는 게이트 전극을 마스크로 하여 저농도의 불순물을 주입하는 단계;상기 도전성 측벽을 포함하는 게이트 전극의 양측면에 게이트 절연 측벽을 형성하고 고농도 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2c는 본 발명에 따른 반도체 소자의 공정 단면도이고, 도 3a내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 공정 단면도이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)의 표면에 게이트 산화막(22)을 형성한다.
이어, 전면에 게이트 전극 형성용 폴리 실리콘층을 형성하고 선택적으로 패터닝하여 게이트 전극(23)을 형성한다.
그리고 상기 게이트 전극(23)을 마스크로 하여 노 틸트 이온 주입 공정을 진행하여 할로(halo) 이온 주입 영역(24)을 형성한다.
여기서, 할로 이온 주입 영역(24)은 이온 주입 공정시에 노 틸트 이온 주입 공정으로 진행하므로 게이트 전극(23)과 오버랩되지 않고 얼라인되어 형성된다.
이어, 도 2b에서와 같이, 상기 게이트 전극(23)을 포함하는 전면에 일정 두께의 측벽 형성용 폴리 실리콘층(23a)을 형성한다.
그리고 상기 게이트 전극(23) 및 측벽 형성용 폴리 실리콘층(23a)을 마스크로 하여 LDD(Lightly doped Drain) 구조를 형성하기 의한 저농도의 불순물을 주입하여 저농도 불순물 영역(25)을 형성한다.
그리고 도 2c에서와 같이, 상기 게이트 전극(23) 및 측벽 형성용 폴리 실리콘층(23a)을 포함하는 전면에 측벽 형성용 절연 물질층을 형성하고 에치백 공정으로 게이트 전극(23) 및 측벽 형성용 폴리 실리콘층(23a)의 측면에만 남도록하여 게이트 측벽(26)을 형성한다.
이어, 상기 게이트 측벽(26)을 마스크로하여 노출된 측벽 형성용 폴리 실리콘층(23a)을 선택적으로 식각하여 도전성 측벽 즉, 폴리 측벽(23b)을 형성한다.
그리고 상기 게이트 측벽(26) 및 폴리 측벽(23b)을 포함하는 게이트전극(23)을 마스크로 고농도의 불순물 이온을 주입하여 소오스/드레인을 형성하기 위한 고농도 불순물 영역(27)을 형성한다.
여기서, 상기 할로 이온 주입 영역(24) 및 후속되는 LDD 이온 주입 공정은 노 틸트(No-tilt)로 진행하고 게이트 전극(23)의 측면에 폴리층을 더 형성하므로 최종적으로는 할로 이온 주입 영역(24)이 게이트 전극층의 하측으로 오버랩된다.
그리고 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정을 설명하면 다음과 같다.
먼저, 도 3a에서와 같이, 반도체 기판(31)의 표면에 게이트 산화막(32)을 형성한다.
이어, 전면에 게이트 전극 형성용 폴리 실리콘층을 형성하고 선택적으로 패터닝하여 게이트 전극(33)을 형성한다.
그리고 상기 게이트 전극(33)을 마스크로 하여 노 틸트 이온 주입 공정을 진행하여 할로(halo) 이온 주입 영역(34)을 형성한다.
여기서, 할로 이온 주입 영역(34)은 이온 주입 공정시에 노 틸트 이온 주입 공정으로 진행하므로 게이트 전극(33)과 오버랩되지 않고 얼라인되어 형성된다.
이어, 도 3b에서와 같이, 상기 게이트 전극(33)을 포함하는 전면에 일정 두께의 측벽 형성용 폴리 실리콘층을 형성한다.
그리고 상기 측벽 형성용 폴리 실리콘층을 에치백하여 상기 게이트전극(33)의 측면에만 남도록 하여 도전성 측벽 즉, 폴리 측벽(33b)을 형성한다.
이어, 상기 게이트 전극(33) 및 폴리 측벽(33a)을 마스크로 하여 LDD(Lightly doped Drain) 구조를 형성하기 의한 저농도의 불순물을 주입하여 저농도 불순물 영역(35)을 형성한다.
그리고 도 3c에서와 같이, 상기 게이트 전극(33) 및 폴리 측벽(33a)을 포함하는 전면에 측벽 형성용 절연 물질층을 형성하고 에치백 공정으로 게이트 전극(23) 및 폴리 측벽(33a)의 측면에만 남도록하여 게이트 측벽(36)을 형성한다.
이어, 상기 게이트 측벽(36) 및 폴리 측벽(33a)을 포함하는 게이트 전극(33)을 마스크로 고농도의 불순물 이온을 주입하여 소오스/드레인을 형성하기 위한 고농도 불순물 영역(37)을 형성한다.
여기서, 상기 할로 이온 주입 영역(34) 및 후속되는 LDD 이온 주입 공정은 노 틸트(No-tilt)로 진행하고 게이트 전극(33)의 측면에 폴리층을 더 형성하므로 최종적으로는 할로 이온 주입 영역(34)이 게이트 전극층의 하측으로 오버랩된다.
상기 할로 이온 주입 영역(34)은 미세 소자에서 소오스/드레인의 접합 공핍층이 저표면(deep surface)을 통하여 서로 붙는 펀치드로우 현상을 억제한다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
소오스/드레인 공핍층이 채널 하측으로 확장되는 것을 막기 위한 할로 이온 주입 영역을 노 틸트 이온 주입 공정으로 형성하여 제조 비용 측면에서 유리하다.
또한, 틸트 이온 주입을 사용하지 않고 게이트를 두번에 걸쳐 형성하는 방법으로 할로 이온 주입 영역을 게이트 전극과 오버랩시켜 게이트 전극이 가깝게 형성된 부분에서도 정확한 이온 주입이 이루어진다.
이는 할로 이온 주입 영역의 도핑 프로파일을 균일하게 할 수 있어 소자의 재현성 및 특성을 향상시키는 효과가 있다.

Claims (3)

  1. 반도체 기판상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 노 틸트 이온 주입을 하여 할로 이온 주입 영역을 형성하는 단계;
    상기 게이트 전극의 양측면에 그와 동일 물질의 도전성 측벽을 형성하여 할로 이온 주입 영역의 일부가 오버랩되도록 하는 단계;
    상기 도전성 측벽을 포함하는 게이트 전극을 마스크로 하여 저농도의 불순물을 주입하는 단계;
    상기 도전성 측벽을 포함하는 게이트 전극의 양측면에 게이트 절연 측벽을 형성하고 고농도 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 도전성 측벽 및 소오스/드레인 영역을 형성하는 공정을,
    게이트 전극을 포함하는 전면에 일정 두께의 측벽 형성용 폴리 실리콘층을 형성하는 공정,
    상기 게이트 전극 및 측벽 형성용 폴리 실리콘층을 마스크로 하여 저농도 불순물 영역을 형성하는 공정,
    전면에 측벽 형성용 절연 물질층을 형성하고 에치백하여 게이트 절연 측벽을 형성하는 공정,
    상기 게이트 절연 측벽을 마스크로하여 노출된 측벽 형성용 폴리 실리콘층을 선택적으로 식각하여 폴리 측벽을 형성하는 공정,
    상기 게이트 절연 측벽 및 폴리 측벽을 포함하는 게이트 전극을 마스크로 고농도 불순물 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 도전성 측벽 및 소오스/드레인 영역을 형성하는 공정을,
    게이트 전극을 포함하는 전면에 일정 두께의 측벽 형성용 폴리 실리콘층을 형성하고 에치백하여 폴리 측벽을 형성하는 공정,
    상기 게이트 전극 및 폴리 측벽을 마스크로 하여 저농도 불순물 영역을 형성하는 공정,
    전면에 측벽 형성용 절연 물질층을 형성하고 에치백하여 게이트 절연 측벽을 형성하는 공정,
    상기 게이트 절연 측벽 및 폴리 측벽을 포함하는 게이트 전극을 마스크로 고농도 불순물 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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