CN100466175C - 形成独立半导体层的方法 - Google Patents

形成独立半导体层的方法 Download PDF

Info

Publication number
CN100466175C
CN100466175C CNB200480024191XA CN200480024191A CN100466175C CN 100466175 C CN100466175 C CN 100466175C CN B200480024191X A CNB200480024191X A CN B200480024191XA CN 200480024191 A CN200480024191 A CN 200480024191A CN 100466175 C CN100466175 C CN 100466175C
Authority
CN
China
Prior art keywords
semiconductor layer
foundation structure
axle
insulating barrier
polycrystal semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB200480024191XA
Other languages
English (en)
Other versions
CN1839466A (zh
Inventor
B·A·安德森
E·J·诺瓦克
B·雷尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1839466A publication Critical patent/CN1839466A/zh
Application granted granted Critical
Publication of CN100466175C publication Critical patent/CN100466175C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

一种在常规SOI或体衬底硅器件上提供独立半导体层(26)的方法，包括在单晶基础结构(20)上形成无定形或多晶心轴(22)。然后在心轴(22)上和基础结构(20)上形成保形多晶半导体层(24)，其中所述多晶层(24)接触所述基础结构(20)。然后重结晶所述多晶半导体层(24)，以使它具有与所述基础结构(20)基本相似的结晶性。这样，形成了对其厚度和高度具有高度控制并保持厚度一致性的独立半导体层(26)。

Description

形成独立半导体层的方法
技术领域
本发明通常涉及半导体器件，尤其涉及半导体器件上形成的独立半导体层。
背景技术
在CMOS技术中，例如在场效应晶体管(FET)的设计和制造中，集成电路密度不断增长而且继续以显著速率增加。为了推动器件密度的增加，不断需要新方法以允许减小这些半导体器件的特征尺寸。
普遍认为FinFET是65纳米(nm)范围以上的CMOS技术的主要备选。制造用于FinFET的鳍片(fin)，也公知为独立半导体层的方法通常集中围绕使用一些形式的掩膜或蚀刻停止、或电子束、常规光刻、或侧壁图像转移，利用这些方法从绝缘体上硅(SOI)或体衬底硅晶体中蚀刻薄硅独立半导体层。用于形成独立半导体层的常规材料和其掩蔽工艺可能很昂贵，并可能仍不够精确的足以提供一致厚度的独立半导体层，而这在制造具有可靠和精确性能的FET中是很重要的。
因此，该技术的一个挑战是提供非常薄的硅独立半导体层，并具有对其厚度的高度控制。另一个挑战是从独立半导体层的顶部到底部保持一致的厚度。而且，该技术的挑战是提供在常规SOI或体衬底硅器件上形成薄的、一致的独立半导体层的精确且便宜的方法。
因此，在本领域内产生了对在常规SOI或体衬底硅器件上形成独立半导体层的方法的需求，所述方法提供对其厚度和高度的高度控制并从独立半导体层的顶部到底部保持一致的厚度。
发明内容
本发明提供了在常规SOI或体衬底硅器件上形成独立半导体层的方法，此方法将提供对其厚度和高度的高度控制，并维持独立半导体层的厚度的一致性。
通常，本发明的第一方面针对形成独立半导体层的方法，包括以下步骤:在单晶基础结构上形成非单晶心轴；在所述心轴的至少一个侧壁上形成保形多晶半导体层，所述多晶半导体层接触所述单晶基础结构；以及重结晶所述多晶半导体层，以具有与所述基础结构基本上相同的结晶性。
另外，本发明的第二方面提供了半导体器件，包括单晶基础结构；以及保形单晶独立半导体层，接触所述单晶基础结构，所述独立半导体层具有与所述基础结构基本上相同的结晶性。
本发明还提供了形成具有至少一个独立半导体层的场效应晶体管方法，包括以下步骤:在单晶基础结构上形成非单晶心轴；在所述心轴的至少一个侧壁上形成保形多晶半导体层，所述多晶半导体层接触所述单晶基础结构；重结晶所述多晶半导体层，以具有与所述基础结构基本上相同的结晶性；除去所述心轴；以及在所述半导体层上形成栅极结构。
从下面如附图中所示的本发明的实施例的更加具体的描述中，将明显看出本发明的上述和其它特征。
附图说明
在下文中将结合附图描述本发明的实施例，其中类似标号代表类似元素，并且其中:
图1、2、3、4和5为体衬底硅半导体晶片的截面图，示出了可以用于根据本发明的第一实施例形成独立半导体层的一组步骤；
图6为图5的平面图；
图7、8、9和10为绝缘体上硅(SOI)半导体晶片的截面图，示出了可以用于根据本发明的第二实施例形成独立半导体层的一组步骤；
图11、12、13、14和15为SOI半导体晶片的截面图，示出了可以用于根据本发明的第三实施例形成独立半导体层的一组步骤；以及
图16为如图11、12、13、14和15中所示形成的独立半导体层的平面图。
具体实施方式
图1-6示出了用于在截面图(图1-5)和平面图(图6)中所示的常规硅基体衬底硅半导体晶片(即，基础结构20)上根据本发明的第一实施例形成独立半导体层26的步骤。如从图1中看到的，第一步骤10a为在基础结构20上形成心轴22。此实施例中的基础结构20为体衬底硅晶片，所述晶片为例如硅(Si)的单晶材料。通过构图和蚀刻在基础结构20上淀积或生长的材料，在基础结构20上形成心轴22。心轴22可以由无定形材料、或例如二氧化硅(SiO2)或氮化硅(Si3N4)的多晶材料、或其它本领域内公知的类似材料构成。
图2中，第二步骤10b包括在心轴22和基础结构20上形成保形半导体层24。在基础结构20和心轴22的至少一个侧壁上以保形的方式外延生长或淀积半导体层24。如果半导体层24是外延生长的，那么接触基础结构20的半导体层24的微结构将呈现基础结构20的晶体取向。这样，半导体层24和基础结构20之间的接触允许便宜且有效的用于半导体层24部分的重结晶工艺，而且因此，一旦除去心轴22就会形成独立半导体层26(图4)。如果半导体层24是淀积的，那么半导体层24最初将由例如多晶硅的多晶材料构成。然后，当通过退火(约600℃)加热，或通过本领域内其它公知的重结晶方法重结晶时，半导体层24将呈现基础结构20的晶体取向。在多数情况下，重结晶将在对应于图3的步骤10c后出现，但也可以在对应于图4的步骤10d后出现。
如图3中所看到的，形成独立半导体层中的下一步骤10c为选择性除去半导体层24的预定部分。在此具体实施例中，除去不是在心轴22的侧壁上淀积或生长的半导体层24的部分，尽管本发明不限制于此。可以选择性地各向异性蚀刻，或平面化然后蚀刻半导体层24，以允许形成高的、薄的独立半导体层26(图4)。
图4示出了下一步骤10d，其中从基础结构20除去心轴22，以留下独立半导体层26。由于心轴22不包括与独立半导体层26相同的材料，所以通过蚀刻或类似方法除去心轴22不会影响独立半导体层26的结构。而且，不需要蚀刻停止限定去除边界。因此，独立半导体层26的厚度由多晶硅的外延生长、或淀积来确定，而高度由心轴22的厚度来确定。这样，独立半导体层26为一致地薄和高，并呈现基础结构20的晶体取向。
图5和6示出了步骤10e，在基础结构20上形成掺杂多晶硅的栅极结构28，其中图5示出了该工艺的截面图，而图6示出了平面图。通过构图和蚀刻淀积的多晶硅(未示出)形成栅极结构28。也形成穿过独立半导体层26的栅极结构28(图6)，并由此接触独立半导体层26。然后可以通过形成延伸、晕圈和源极与漏极区(未示出)来制造例如FET的晶体管，这些工艺在本领域内是公知的。
图7-10示出了根据本发明的第二实施例，在截面示出的常规绝缘体上硅(SOI)半导体晶片(包括底部层40和绝缘层46)上形成独立半导体层51(图10)的步骤。
如图7中看到的，第一步骤30a为在绝缘层46上形成基础结构44和心轴材料42，其中也在基础结构44的侧壁上形成心轴材料42。通过构图蚀刻SOI晶片的有源硅，然后将硅构图并蚀刻为预定形状，在绝缘层46上形成基础结构44。这样，剩余的基础结构44为单晶半导体。然后通过在基础结构44和绝缘层46之上淀积或生长无定形或多晶材料来形成心轴材料42，然后平面化心轴材料42到基础结构44。构图并蚀刻心轴材料42和基础结构44以形成包括心轴材料42和基础结构44的第二心轴。在此具体实施例中，心轴材料42由Si3N4构成，但不限制于此。
图8中，第二步骤30b包括在心轴材料42、基础结构44和绝缘层46上形成保形半导体层48。在绝缘层46、基础结构44和心轴材料42的至少一个侧壁上，以保形方式外延生长或淀积半导体层48。如果是淀积的，那么半导体层48最初将由例如多晶硅的多晶材料构成。如果半导体层48是外延生长的，那么没有接触基础结构44的半导体层48的部分最初将是多晶，而接触基础结构44的半导体层48的部分最初将呈现基础结构44的晶体取向。在任何情况下，当通过退火(约600℃)加热，或通过本领域内其它公知的重结晶方法重结晶时，整个半导体层48呈现基础结构44的晶体取向。
如图9中看到的，下一步骤30c为通过选择性除去半导体层48(图8)形成独立半导体层51(图10)。可以通过各向异性蚀刻、或平面化并接着蚀刻，选择性蚀刻半导体层48，以允许形成高的、薄的半导体层52和49。如前所述，如果半导体层48是外延生长的，那么与基础结构44接触的半导体层52将呈现基础结构44的晶体取向；而没有与基础结构44接触的半导体层49将继续为多晶材料，至少到重结晶。如果半导体层48是淀积的，半导体层52和半导体层49将为多晶材料，直到重结晶。
另外，由于图9示出了半导体层52和49、基础结构44和心轴材料42的截面，在此具体实施例中，应该理解地是，虽然没有示出，但是基础结构44仍接触心轴材料的至少一个侧壁而半导体层52和49仍接触蚀刻之后心轴材料42的剩余侧壁。就是说，半导体层52和半导体层49是一个连续层，在心轴材料42和基础结构44周围形成薄的、高的矩形或类似形状。虽然在此具体实施例中，半导体层52和半导体层49为一个连续层，但是本发明不会限制于此，而是可以形成多于一层。
图10示出了下一步骤30d，其中从基础结构44和绝缘层46除去心轴材料42，以留下独立半导体层51和基础结构44。由于心轴材料42不包括与独立半导体层51和基础结构44相同的材料，通过选择性蚀刻或类似方法除去心轴材料42不影响独立半导体层51的结构。而且，不需要蚀刻停止限定去除边界。与本发明第一实施例一样，独立半导体层51的厚度由多晶硅的外延生长、或淀积来确定，而高度由心轴材料42的厚度来确定。独立半导体层51呈现基础结构44的晶体取向。
图11-16示出了根据本发明的第三实施例，在截面(图11-15)和平面图(图16)中示出的常规SOI半导体晶片(具有基础结构70和绝缘层64)上形成独立半导体层74(图16)的步骤。如图11中看到的，第一步骤60a为蚀刻穿过绝缘层64到基础结构70的孔66。本实施例中的基础结构70为SOI半导体晶片，所述晶片为例如硅(Si)的单晶材料。虽然图11中只示出了一个孔66，但是本发明并不限制于此。可以形成穿过绝缘体层64的其它孔，用于基础结构70和心轴68(图13)或半导体层72(图13)的多个接触。
图12示出了在绝缘层64和基础结构70上形成心轴68的下一步骤60b，其中心轴68通过孔66接触基础结构70。在此实施例中，孔66的宽度大于心轴68的宽度，以允许在基础结构70上形成的心轴68的每个侧面上接触到基础结构70。可以通过构图并蚀刻绝缘层64和基础结构70上淀积或生长的材料，在绝缘层64和基础结构70上形成心轴68。心轴68包括例如Si3N4的无定形或多晶材料，或本领域内公知的其它类似材料。
图13中，第三步骤60c包括在绝缘层64、心轴68和基础结构70(穿过孔66)上形成保形半导体层72。在绝缘层64、基础结构70和心轴68的至少一个侧壁上，以保形方式外延生长或淀积半导体层72。如果是淀积的，那么半导体层72最初将由例如多晶硅的多晶材料构成。如果半导体层72是外延生长的，那么在心轴68的每个侧面上通过孔66接触基础结构70的半导体层72的微结构将呈现基础结构70的晶体取向。这样，半导体层72和基础结构70之间的接触允许便宜且有效的重结晶工艺用于半导体层72部分。在两种情况下，不管是淀积或外延生长，当通过退火(约600℃)加热，或通过本领域内其它公知的重结晶方法重结晶时，半导体层72基本上呈现基础结构70的晶体取向。在多数情况下，重结晶将在对应于图14的步骤60d后出现，但也可以在对应于图15的步骤60e后出现。
如图14中所看到的，下一步骤60d为通过选择性除去半导体层72形成独立半导体层74(图16)。在此具体实施例中，除去不是在心轴68的侧壁上淀积或生长的半导体层72的部分，尽管本发明不限制于此。可以选择性地各向异性蚀刻，或平面化然后蚀刻半导体层72，以允许形成高的、薄的独立半导体层74(图15)。
图15示出了下一步骤60e，其中从基础结构70除去心轴68，以留下独立半导体层74。由于心轴68不包括与独立半导体层74相同的材料，所以通过蚀刻或类似方法除去心轴68不会影响独立半导体层74的结构。而且，不需要蚀刻停止限定去除边界。如前所述，独立半导体层74的厚度由多晶硅的外延生长、或淀积来确定，而高度由心轴68的厚度来确定。这样，独立半导体层74为一致地薄和高，并呈现基础结构70的晶体取向。
图16以平面图示出了步骤60f，其中在绝缘层64上和穿过独立半导体层74形成掺杂多晶硅的栅极结构76。通过构图和蚀刻淀积的多晶硅(未示出)形成栅极结构76。然后可以通过形成延伸、晕圈和源极与漏极区(未示出)来制造晶体管，这些工艺在本领域内是公知的。
这样，本发明提供了在常规SOI或体衬底硅晶片上形成独立半导体层的方法，此方法将提供对其厚度和高度的高度控制，并维持独立半导体层的厚度的一致性。
尽管参考其具体实施例具体示出和描述了本发明，然而本领域内的技术人员可以理解地是，在不脱离本发明的精神和范围的情况下，可以在形式和细节上对其进行上述和其它改变。

Claims (12)

1.一种形成独立半导体层的方法，包括以下步骤：
a1)提供绝缘层；
a2)在所述绝缘层上形成单晶基础结构；
a3)在所述绝缘层和所述基础结构上淀积非单晶心轴；
a4)平面化所述心轴到所述基础结构；以及
a5)从所述绝缘层选择性除去一部分所述心轴和所述基础结构；
b)在所述心轴的至少一个侧壁上形成保形多晶半导体层，所述多晶半导体层接触所述基础结构；以及
c)重结晶所述多晶半导体层，以具有与所述基础结构相同的结晶性。
2.根据权利要求1的方法，其中步骤b)还包括以下步骤：
b1)在所述基础结构和所述心轴上淀积所述多晶半导体层；以及
b2)选择性除去一部分所述多晶半导体层，其中所述多晶半导体层的剩余部分接触所述心轴的至少一个侧壁和所述基础结构。
3.根据权利要求1的方法，其中步骤b)还包括以下步骤：
b1)在所述基础结构和所述心轴上生长所述多晶半导体层；以及
b2)选择性除去一部分所述多晶半导体层。
4.根据权利要求1的方法，其中步骤c)还包括以下步骤：
c1)除去所述心轴；以及
c2)通过退火重结晶所述多晶半导体层。
5.根据权利要求1的方法，其中步骤c)还包括以下步骤：
c1)通过退火重结晶所述多晶半导体层；以及
c2)除去所述心轴。
6.根据权利要求1的方法，其中所述绝缘层和所述基础结构形成绝缘体上硅晶片。
7.一种半导体器件，包括：
绝缘层；
单晶基础结构，在所述绝缘层上；
非单晶心轴，在所述绝缘层上并与所述基础结构接触；以及
保形单晶独立半导体层，在所述心轴的至少一个侧壁上并接触所述基础结构，所述独立半导体层具有与所述基础结构相同的结晶性。
8.一种形成具有至少一个独立半导体层的场效应晶体管方法，包括以下步骤：
a)在单晶基础结构上形成非单晶心轴；
b)在所述心轴的至少一个侧壁上形成保形多晶半导体层，所述多晶半导体层接触所述单晶基础结构；
c)重结晶所述多晶半导体层，以具有与所述基础结构相同的结晶性；
d)除去所述心轴；以及
e)穿过所述独立半导体层形成栅极结构。
9.根据权利要求8的方法，其中步骤b)还包括以下步骤：
b1)在所述基础结构和所述心轴上淀积所述多晶半导体层；以及
b2)选择性除去一部分所述多晶半导体层，其中所述多晶半导体层的剩余部分接触所述心轴的至少一个侧壁和所述基础结构。
10.根据权利要求8的方法，其中步骤b)还包括以下步骤：
b1)在所述基础结构和所述心轴上生长所述多晶半导体层；以及
b2)选择性除去一部分所述多晶半导体层。
11.根据权利要求8的方法，其中步骤a)还包括以下步骤：
a1)提供绝缘层；
a2)在所述绝缘层上形成所述基础结构；
a3)在所述绝缘层和所述基础结构上淀积所述心轴；
a4)平面化所述心轴到所述基础结构；以及
a5)从所述绝缘层选择性除去一部分所述心轴和所述基础结构。
12.根据权利要求8的方法，其中步骤a)还包括以下步骤：
a1)提供绝缘层；
a2)在所述单晶基础结构上形成所述绝缘层；
a4)在所述绝缘层中形成至少一个孔；以及
a4)在所述绝缘层和所述基础结构上形成所述非单晶心轴，其中所述心轴通过所述至少一个孔接触所述基础结构。
CNB200480024191XA 2003-06-26 2004-06-25 形成独立半导体层的方法 Expired - Fee Related CN100466175C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/604,116 US7087506B2 (en) 2003-06-26 2003-06-26 Method of forming freestanding semiconductor layer
US10/604,116 2003-06-26

Publications (2)

Publication Number Publication Date
CN1839466A CN1839466A (zh) 2006-09-27
CN100466175C true CN100466175C (zh) 2009-03-04

Family

ID=33552184

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200480024191XA Expired - Fee Related CN100466175C (zh) 2003-06-26 2004-06-25 形成独立半导体层的方法

Country Status (5)

Country Link
US (2) US7087506B2 (zh)
EP (1) EP1644968A4 (zh)
KR (1) KR100781618B1 (zh)
CN (1) CN100466175C (zh)
WO (1) WO2005001904A2 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008529295A (ja) 2005-01-28 2008-07-31 エヌエックスピー ビー ヴィ デュアルゲートｆｅｔを製造する方法
US7381655B2 (en) * 2005-09-14 2008-06-03 International Business Machines Corporation Mandrel/trim alignment in SIT processing
US7265013B2 (en) * 2005-09-19 2007-09-04 International Business Machines Corporation Sidewall image transfer (SIT) technologies
JP2007123827A (ja) 2005-09-30 2007-05-17 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7569857B2 (en) * 2006-09-29 2009-08-04 Intel Corporation Dual crystal orientation circuit devices on the same substrate
KR100868100B1 (ko) 2007-03-05 2008-11-11 삼성전자주식회사 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자
US20090303794A1 (en) * 2008-06-04 2009-12-10 Macronix International Co., Ltd. Structure and Method of A Field-Enhanced Charge Trapping-DRAM
KR100980738B1 (ko) * 2008-10-10 2010-09-08 한국전자통신연구원 반도체 나노와이어 센서 소자의 제조 방법 및 이에 따라 제조된 반도체 나노와이어 센서 소자
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US8232198B2 (en) 2010-08-05 2012-07-31 International Business Machines Corporation Self-aligned permanent on-chip interconnect structure formed by pitch splitting
US8232164B2 (en) 2010-10-29 2012-07-31 International Business Machines Corporation Damascene method of forming a semiconductor structure and a semiconductor structure with multiple fin-shaped channel regions having different widths
US9385050B2 (en) 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes
US8753964B2 (en) 2011-01-27 2014-06-17 International Business Machines Corporation FinFET structure having fully silicided fin
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
US8822137B2 (en) 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
US8586455B1 (en) * 2012-05-15 2013-11-19 International Business Machines Corporation Preventing shorting of adjacent devices
US9385131B2 (en) * 2012-05-31 2016-07-05 Globalfoundries Inc. Wrap-around fin for contacting a capacitor strap of a DRAM
US8951870B2 (en) * 2013-03-14 2015-02-10 International Business Machines Corporation Forming strained and relaxed silicon and silicon germanium fins on the same wafer
US9530701B2 (en) 2014-12-18 2016-12-27 International Business Machines Corporation Method of forming semiconductor fins on SOI substrate
CN104934480B (zh) * 2015-06-30 2017-11-24 上海华力微电子有限公司 鳍式场效应晶体管结构及其制作方法
US11289487B2 (en) * 2018-02-23 2022-03-29 Micron Technology, Inc. Doped titanium nitride materials for DRAM capacitors, and related semiconductor devices, systems, and methods

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5581101A (en) * 1995-01-03 1996-12-03 International Business Machines Corporation FET and/or bipolar devices formed in thin vertical silicon on insulator (SOI) structures
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
US6365445B1 (en) * 2001-05-01 2002-04-02 Advanced Micro Devices, Inc. Field effect transistor formed in SOI technology with semiconductor material having multiple thicknesses
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4648173A (en) * 1985-05-28 1987-03-10 International Business Machines Corporation Fabrication of stud-defined integrated circuit structure
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JP3202223B2 (ja) * 1990-11-27 2001-08-27 日本電気株式会社 トランジスタの製造方法
EP0510667B1 (en) * 1991-04-26 1996-09-11 Canon Kabushiki Kaisha Semiconductor device having an improved insulated gate transistor
US5328813A (en) * 1992-06-30 1994-07-12 The Dow Chemical Company Method for the preparation of optical recording media containing overcoat
JPH09293793A (ja) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
JP4014677B2 (ja) * 1996-08-13 2007-11-28 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6291861B1 (en) * 1998-06-30 2001-09-18 Sharp Kabushiki Kaisha Semiconductor device and method for producing the same
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6638819B1 (en) * 2000-11-17 2003-10-28 Newport Fab, Llc Method for fabricating interfacial oxide in a transistor and related structure
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US6586311B2 (en) * 2001-04-25 2003-07-01 Advanced Micro Devices, Inc. Salicide block for silicon-on-insulator (SOI) applications
US6645795B2 (en) * 2001-05-03 2003-11-11 International Business Machines Corporation Polysilicon doped transistor using silicon-on-insulator and double silicon-on-insulator
US6700913B2 (en) 2001-05-29 2004-03-02 Northrop Grumman Corporation Low cost high integrity diode laser array
US6492212B1 (en) 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US6753216B2 (en) * 2002-10-31 2004-06-22 Freescale Semiconductor, Inc. Multiple gate transistor employing monocrystalline silicon walls
US6611029B1 (en) * 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6872647B1 (en) * 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US6756643B1 (en) * 2003-06-12 2004-06-29 Advanced Micro Devices, Inc. Dual silicon layer for chemical mechanical polishing planarization
US6855583B1 (en) * 2003-08-05 2005-02-15 Advanced Micro Devices, Inc. Method for forming tri-gate FinFET with mesa isolation
US6962843B2 (en) * 2003-11-05 2005-11-08 International Business Machines Corporation Method of fabricating a finfet
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7491594B2 (en) * 2005-10-26 2009-02-17 Freescale Semiconductor, Inc. Methods of generating planar double gate transistor shapes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5581101A (en) * 1995-01-03 1996-12-03 International Business Machines Corporation FET and/or bipolar devices formed in thin vertical silicon on insulator (SOI) structures
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6365445B1 (en) * 2001-05-01 2002-04-02 Advanced Micro Devices, Inc. Field effect transistor formed in SOI technology with semiconductor material having multiple thicknesses

Also Published As

Publication number Publication date
KR20060023131A (ko) 2006-03-13
EP1644968A4 (en) 2007-03-14
WO2005001904A2 (en) 2005-01-06
CN1839466A (zh) 2006-09-27
US20050009305A1 (en) 2005-01-13
US20060231929A1 (en) 2006-10-19
WO2005001904A3 (en) 2005-09-01
EP1644968A2 (en) 2006-04-12
US7087506B2 (en) 2006-08-08
KR100781618B1 (ko) 2007-12-07
US7709892B2 (en) 2010-05-04

Similar Documents

Publication Publication Date Title
CN100466175C (zh) 形成独立半导体层的方法
US7777275B2 (en) Silicon-on-insulator structures
US6835618B1 (en) Epitaxially grown fin for FinFET
US7679134B1 (en) FinFET device with multiple fin structures
US8716074B2 (en) Methods for forming isolated fin structures on bulk semiconductor material
CN100479159C (zh) 具有其内形成有空隙区的外延图形的集成电路器件及其形成方法
US8378414B2 (en) Low leakage FINFETs
US8617937B2 (en) Forming narrow fins for finFET devices using asymmetrically spaced mandrels
US6406951B1 (en) Fabrication of fully depleted field effect transistor with raised source and drain in SOI technology
US9293324B2 (en) Methods of forming semiconductor devices including an electrically-decoupled fin
JP2013058740A (ja) 代用ソース／ドレインフィンｆｅｔ加工
US9460971B2 (en) Method to co-integrate oppositely strained semiconductor devices on a same substrate
JP2006093694A (ja) Ｆｅｔにおける埋め込みバイアス・ウェル
JP2006269975A (ja) 半導体装置及びその製造方法
US20070023745A1 (en) Strained channel transistor and method of fabricating the same
US8062951B2 (en) Method to increase effective MOSFET width
JPH0521450A (ja) 半導体装置及びその製造方法
US10090165B2 (en) Method to improve finFET cut overlay
CN101331598A (zh) 绝缘体上硅中的源极和漏极的形成
US20070187728A1 (en) Field effect transistor with suitable source, drain and channel materials and integrated circuit comprising same
JP2008085357A (ja) 電界効果型トランジスタの製造方法
US6624486B2 (en) Method for low topography semiconductor device formation
JP2004047806A (ja) 半導体装置および半導体装置の製造方法
US20230170264A1 (en) METHOD FOR MANUFACTURING A SeOI INTEGRATED CIRCUIT CHIP
KR20100081543A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171106

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171106

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090304

Termination date: 20190625

CF01 Termination of patent right due to non-payment of annual fee