KR100781618B1 - 자립 반도체 층 형성 방법 - Google Patents

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Abstract

종래의 SOI 또는 벌크-기판 실리콘 디바이스 상에 자립 반도체 층(freestanding semiconductor layer)(26)을 제공하는 방법은, 단결정질 베이스 구조(20) 상에 비결정질 또는 다결정질 맨드릴(mandrel)(22)을 형성하는 것을 포함한다. 그 다음, 등각 다결정질 반도체 층(24)이 상기 맨드릴(22) 상에 그리고 상기 베이스 구조(20) 상에 형성되는데, 여기서 상기 다결정질 층(24)은 상기 베이스 구조(20)와 접촉한다. 그 다음, 상기 다결정질 반도체 층(24)이, 상기 베이스 구조(20)의 결정화도(crystallinity)와 실질적으로 유사한 결정화도를 가지도록 재결정화된다. 이에 따라, 두께와 높이에 대해 고도의 제어를 하고, 두께의 균일성을 유지하면서, 자립 반도체 층(26)이 형성된다.
자립 반도체 층, 베이스 구조, 맨드릴, 결정화도, 등각 반도체 층

Description

자립 반도체 층 형성 방법{METHOD OF FORMING FREESTANDING SEMICONDUCTOR LAYER}
본 발명은 일반적으로 반도체 디바이스(device)에 대한 것으로서, 더욱 명확하게는 반도체 디바이스 상에 형성되는 자립(freestanding) 반도체 층에 대한 것이다.
전계 효과 트랜지스터(field effect transistor: FET)의 설계 및 제조와 같은 CMOS 기술에서, 집적 회로 밀도는 상당한 속도로 높아져 왔고 계속해서 증가하고 있다. 디바이스 밀도의 증가를 돕기 위해, 이들 반도체 디바이스의 피처 사이즈(feature size)가 감소될 수 있도록, 새로운 방법들이 계속적으로 요구된다.
핀(fin) FET은, 65 나노미터(nm) 이상의 범위에서 CMOS 기술에 대한 선도적인 후보로서 널리 고려되고 있다. 자립 반도체 층이라고도 알려진 핀(fin)을, 핀 FET에 대해 생성하기 위한 방법은 일반적으로, 어떤 유형의 마스크(mask)나 에치 스톱(etch stop), E-빔(e-beam)이나 종래의 리소그래피(lithography), 또는 측벽 이미지 전송(sidewall-image transfer) 중 어느 하나를 사용하는 것을 중심으로 하고 있으며, 이들을 통해 실리콘-온-인슐레이터(silicon-on-insulator:SOI) 또는 벌크-기판 실리콘 결정(bulk-substrate silicon crystal)으로부터 얇은 실리콘 자립 반도체 층(silicon freestanding semiconductor layer)을 에칭한다. 자립 반도체 층을 형성하기 위해 사용되는 전통적인 물질과 그 마스킹 프로세스(masking process)는 고비용이 될 수 있으며, 여전히 자립 반도체 층의 두께의 균일성을 제공하기에 충분할 정도로 정밀하지 못할 수 있는데, 이것은 신뢰할 만하고 정밀한 성능을 가지는 FET를 제조하는 데에 중요하다.
그러므로, 이 기술의 도전 과제는, 두께에 대한 고도의 제어를 가지는 매우 얇은 실리콘 자립 반도체 층을 제공하는 것이다. 다른 도전 과제는, 자립 반도체 층의 상단부터 하단까지 두께의 균일성을 유지하는 것이다. 또한, 이 기술의 도전 과제는, 종래의 SOI 또는 벌크-기판 실리콘 디바이스 상에 얇고 균일한 자립 반도체 층을 형성하는 정밀하고 저비용인 방법을 제공하는 것이다.
이에 따라, 당 업계에서는, 두께와 높이에 대한 고도의 제어를 제공하고, 자립 반도체 층의 상단부터 하단까지 두께의 균일성을 유지하는, 종래의 SOI 또는 벌크-기판 실리콘 디바이스 상에 자립 반도체 층을 형성하는 방법을 필요로 하게 되었다.
본 발명은, 두께와 높이에 대한 고도의 제어를 제공하고, 자립 반도체 층의 두께의 균일성을 유지하는, 종래의 SOI 또는 벌크-기판 실리콘 디바이스 상에 자립 반도체 층을 형성하는 방법을 제공한다.
일반적으로, 본 발명의 제1측면은 자립 반도체 층(freestanding semiconductor layer)을 형성하는 방법에 있어서, 단결정질 베이스 구조(base structure) 상에 비-단결정질(non-monocrystalline) 맨드릴(mandrel)을 형성하는 단계, 상기 맨드릴의 적어도 하나의 측벽 상에 등각(conformal) 다결정질 반도체 층을 형성하는 단계 - 상기 다결정질 층은 상기 단결정질 베이스 구조와 접촉함 -, 및 상기 다결정질 반도체 층을, 상기 베이스 구조의 결정화도(crystallinity)와 실질적으로 유사한 결정화도를 가지도록 재결정화하는 단계를 포함하는 방법에 대한 것이다.
또한, 본 발명의 제2측면은 반도체 디바이스(device)에 있어서, 단결정질 베이스 구조(base structure), 및 상기 단결정질 베이스 구조와 접촉하는 등각(conformal) 단결정질 자립 반도체 층(freestanding semiconductor layer) - 상기 자립 반도체 층은 상기 베이스 구조의 결정화도(crystallinity)와 실질적으로 유사한 결정화도를 가짐 - 을 포함하는 디바이스를 제공한다.
본 발명은 또한, 적어도 하나의 자립 반도체 층을 가지는 전계 효과 트랜지스터(field-effect transistor)를 형성하는 방법에 있어서, 단결정질 베이스 구조(base structure) 상에 비-단결정질(non-monocrystalline) 맨드릴(mandrel)을 형성하는 단계, 상기 맨드릴의 적어도 하나의 측벽 상에 등각(conformal) 다결정질 반도체 층을 형성하는 단계 - 상기 다결정질 층은 상기 단결정질 베이스 구조와 접촉함 -, 상기 다결정질 반도체 층을, 상기 베이스 구조의 결정화도(crystallinity)와 실질적으로 유사한 결정화도를 가지도록 재결정화하는 단계, 상기 맨드릴을 제거하는 단계, 및 상기 반도체 층 상에 게이트 구조를 형성하는 단계를 포함하는 방법을 제공한다.
본 발명의 상기 및 다른 특징들은, 첨부하는 도면에 도시된 바와 같이, 하기하는 본 발명의 실시예에 대한 보다 상세한 설명으로부터 명백하게 될 것이다.
본 발명의 실시예가 이하에서 첨부 도면과 관련하여 서술될 것인데, 첨부 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 1, 2, 3, 4 및 5는 본 발명의 제1실시예에 따라 자립 반도체 층을 형성하기 위해 사용될 수 있는 단계들의 집합을 도시하는, 벌크-기판 실리콘 반도체 웨이퍼의 단면도.
도 6은 도 5의 평면도.
도 7, 8, 9 및 10은 본 발명의 제2실시예에 따라 자립 반도체 층을 형성하기 위해 사용될 수 있는 단계들의 제2집합을 도시하는, 실리콘-온-인슐레이터(silicon-on-insulator:SOI) 반도체 웨이퍼의 단면도.
도 11, 12, 13 14 및 15는 본 발명의 제3실시예에 따라 자립 반도체 층을 형성하기 위해 사용될 수 있는 단계들의 제3집합을 도시하는, SOI 반도체 웨이퍼의 단면도.
도 16은 도 11, 12, 13, 14 및 15에 도시된 바와 같이 형성된 자립 반도체 층의 평면도.
도 1 내지 6은 본 발명의 제1실시예에 따라, 단면도(도 1 내지 5) 및 평면도(도 6)로 나타낸 종래의 실리콘 기반 벌크-기판 반도체 웨이퍼(즉, 베이스 구조 (base structure)(20)) 상에 자립 반도체 층(26)을 형성하는 단계를 도시한다. 도 1에 보이는 바와 같이, 첫 번째 단계(10a)는 베이스 구조(20) 상에 맨드릴(mandrel)(22)을 형성하는 것이다. 이 실시예에서 베이스 구조(20)는 실리콘(Si)과 같은 단결정(monocrystalline) 물질의 벌크-기판 반도체 웨이퍼이다. 맨드릴(22)은, 베이스 구조(20) 상에 퇴적(deposit) 혹은 성장된 물질을 패터닝(patterning)하고 에칭(etching)하는 것을 통해서 베이스 구조(20) 상에 형성된다. 맨드릴(22)은, 비결정질(amorphous) 물질, 또는 산화 실리콘(silicon oxide: SiO2)이나 질화 실리콘(silicon nitride: Si3N4)과 같은 다결정질(polycrystalline) 물질, 또는 당 업계에 알려진 다른 유사 물질로 이루어질 수 있다.
도 2에서, 두 번째 단계(10b)는 맨드릴(22) 및 베이스 구조(20) 상에 등각(conformal) 반도체 층(24)을 형성하는 것을 포함한다. 반도체 층(24)은, 베이스 구조(20)와 적어도 하나의 맨드릴(22) 측벽 상에, 등각 방식으로 에피택시얼 성장(epitaxial growth) 또는 퇴적된다. 반도체 층(24)이 에피택시얼 성장된다면, 베이스 구조(20)와 접촉하는 반도체 층(24)의 미세구조(microstructure)는 베이스 구조(20)의 결정 배향성(crystal orientation)을 따르게 될 것이다. 따라서, 반도체 층(24)과 베이스 구조(20) 간의 접촉은, 반도체 층(24)의 섹션(section)들에 대한 저비용이고 능률적인 재결정화 과정을, 그리고 나아가서는 맨드릴(22)이 제거될 때 자립 반도체 층(26)(도 4)의 형성을 허용한다. 퇴적되는 경우라면, 반도체 층(24)은 애초에 폴리실리콘과 같은 다결정질 물질로 조직될 것이다. 그리고 나서, 반도 체 층(24)은, (섭씨 600도 근방의) 어닐링(annealing)에 의한 열을 통해, 또는 당 업계의 다른 알려진 재결정화 방법을 통해 재결정화가 이루어질 때, 베이스 구조(20)의 결정 배향성을 따르게 될 것이다. 재결정화는, 대부분의 경우에는 도 3과 관련된 단계(10c) 다음에 일어날 것이지만, 도 4와 관련된 단계(10d) 다음에도 일어날 수 있다.
도 3에 보이는 바와 같이, 자립 반도체 층의 형성에 있어서의 다음 단계(10c)는 반도체 층(24)의 소정의 섹션을 선택적으로 제거하는 것이다. 이 구체적 실시예에서는 맨드릴(22)의 측벽에 퇴적 혹은 성장되지 않은 반도체 층(24)의 섹션들이 제거되지만, 본 발명이 이러한 것에 한정되는 것은 아니다. 반도체 층(24)은, 선택적으로 이방성(anisotropically) 에칭되거나 평탄화 후 에칭되어, 높고 얇은 자립 반도체 층(26)(도 4)이 형성되도록 할 수 있다.
도 4는 다음 단계(10d)를 도시하는데, 여기서 맨드릴(22)이 베이스 구조(20)로부터 제거되면서, 자립 반도체 층(26)을 남긴다. 맨드릴(22)은 자립 반도체 층(26)과 동일한 물질을 포함하는 것이 아니므로, 에칭 또는 유사 방법을 통해 맨드릴(22)을 제거하는 것은 자립 반도체 층(26)의 구조에 영향을 미치지 않는다. 나아가, 제거될 경계를 정의하기 위해 에치 스톱(etch stop)이 요구되지 않는다. 그러므로, 자립 반도체 층(26)의 두께는 에피택시얼 성장이나 폴리실리콘 퇴적에 의해 결정되고, 높이는 맨드릴(22)의 두께에 의해 결정된다. 따라서, 자립 반도체 층(26)은 균일하게 얇고 높으며, 베이스 구조(20)의 결정 배향성을 따른다.
도 5 및 6은, 베이스 구조(20) 상에 도핑(dopping)된 폴리실리콘으로 게이트 구조(gate structure)(28)를 형성하는 단계(10e)를 도시하는데, 여기서 도 5는 이 과정의 단면도를 보여주고, 도 6은 평면도를 도시한다. 게이트 구조(28)는 퇴적된 폴리실리콘(도시되지 않음)의 패터닝과 에칭을 통해 형성된다. 게이트 구조(28)는 또한 자립 반도체 층(26)을 가로질러 형성되며(도 6), 따라서 자립 반도체 층(26)과 접촉한다. 다음으로, FET와 같은 트랜지스터가 익스텐션(extension), 헤일로(halo) 그리고 소스(source) 및 드레인(drain) 영역(도시되지 않음)의 형성을 통해 제조될 수 있는데, 이 과정은 당 업계에 잘 알려져 있다.
도 7 내지 10은, 본 발명의 제2실시예에 따라, 단면으로 나타낸 (바닥층(40) 및 절연 층(46)을 포함하는) 종래의 실리콘-온-인슐레이터(SOI) 반도체 웨이퍼 상에 자립 반도체 층(51)(도 10)을 형성하기 위한 단계들을 도시한다.
도 7에 보이는 바와 같이, 첫 번째 단계(30a)는 절연 층(46) 상에 베이스 구조(44)와 맨드릴 물질(42)을 형성하는 것인데, 여기서 맨드릴 물질(42)은 또한 베이스 구조(44)의 측벽 상에 형성된다. 베이스 구조(44)는, SOI 웨이퍼의 활성 실리콘의 패턴화된 에칭, 그리고 이어서 실리콘을 소정의 형태로 패터닝하고 에칭하는 것을 통해, 절연 층(46) 상에 형성된다. 따라서, 잔존하는 베이스 구조(44)는 단결정 반도체이다. 이어서, 베이스 구조(44) 및 절연 층(46) 위에 비결정질 혹은 다결정질 물질을 퇴적 혹은 성장시키고, 베이스 구조(44)에 대해 맨드릴 물질(42)을 평탄화시키는 것을 통해, 맨드릴 물질(42)이 형성된다. 맨드릴 물질(42)과 베이스 구조(44) 양쪽 모두 패터닝되고 에칭되어, 맨드릴 물질(42)과 베이스 구조(44) 양쪽 모두를 포함하는 제2맨드릴을 형성한다. 이 구체적 실시예에서 맨드릴 물질(42)은 Si3N4로 이루어져 있지만, 이러한 것에 한정되는 것은 아니다.
도 8에서, 두 번째 단계(30b)는, 맨드릴 물질(42), 베이스 구조(44) 및 절연 층(46) 상에 등각 반도체 층(48)을 형성하는 것을 포함한다. 반도체 층(48)은 절연 층(46), 베이스 구조(44) 및 적어도 하나의 맨드릴 물질(42) 측벽 상에 등각 방식으로 에피택시얼 성장 또는 퇴적된다. 퇴적되는 경우라면, 반도체 층(48)은 애초에 폴리실리콘과 같은 다결정질 물질로 조직될 것이다. 만약 반도체 층(48)이 에피택시얼 성장된다면, 베이스 구조(44)와 접촉하고 있지 않은 반도체 층(48)의 섹션은 애초에 다결정질이 될 것이지만, 베이스 구조(44)와 접촉하는 반도체 층(48)의 미세구조(microstructure)는 베이스 구조(44)의 결정 배향성(crystal orientation)을 따르게 될 것이다. 어느 경우에든 전체 반도체 층(48)은, (섭씨 600도 근방의) 어닐링(annealing)에 의한 열을 통해 또는 당 업계의 다른 알려진 재결정화 방법을 통해 재결정화가 이루어질 때, 베이스 구조(48)의 결정 배향성을 따르게 될 것이다.
도 9에 보이는 바와 같이, 자립 반도체 층(51)(도 10)의 형성에 있어서의 다음 단계(30c)는 반도체 층(48)의 선택적 제거(도 8)를 통한다. 반도체 층(48)은, 이방성 에칭에 의해 선택적으로 에칭되거나 평탄화 후 에칭되어, 높고 얇은 반도체 층(52, 49)이 형성되도록 할 수 있다. 상기한 바와 같이, 반도체 층(48)이 에피택시얼 성장된다면, 베이스 구조(44)와 접촉하고 있는 반도체 층(52)은 베이스 구조(44)의 결정 배향성을 따를 것이고, 베이스 구조(44)와 접촉하고 있지 않은 반도체 층(49)은 적어도 재결정화되기까지는 계속해서 다결정질 물질로 되어 있을 것이다. 만약 반도체 층(48)이 퇴적된다면, 반도체 층(52)과 반도체 층(49) 양쪽 모두 재결정화되기까지는 다결정질 물질로 되어 있을 것이다.
나아가서는, 도 9는 반도체 층(52, 49), 베이스 구조(44) 및 맨드릴 물질(42)의 단면을 도시하므로, 이 구체적 실시예에서, 에칭된 후에도 여전히 베이스 구조(44)는 맨드릴 물질(42)의 적어도 하나의 측벽과 접촉하며, 여전히 반도체 층(52, 49)은 맨드릴 물질(42)의 나머지 측벽들과 접촉한다는 것을, 비록 도시되지 않았지만 알 수 있을 것이다. 즉, 반도체 층(52) 및 반도체 층(49)은, 맨드릴 물질(42) 및 베이스 구조(44) 주위에 얇고 높은 직사각형 또는 유사 형상을 형성하는, 하나의 연속적인 층이다. 이 구체적 실시예에서는 반도체 층(52) 및 반도체 층(49)이 하나의 연속적인 층이지만, 본 발명은 이러한 것에 의해 한정되지 않으며, 하나보다 많은 층이 형성될 수도 있다.
도 10은 다음 단계(30d)를 도시하는데, 여기서 맨드릴 물질(42)이 베이스 구조(44) 및 절연 층(46)으로부터 제거되면서, 자립 반도체 층(51)과 베이스 구조(44)를 남긴다. 맨드릴 물질(42)은 자립 반도체 층(51) 및 베이스 구조(44)와 동일한 물질을 포함하는 것이 아니므로, 에칭 또는 유사 방법을 통해 맨드릴 물질(42)을 제거하는 것은 자립 반도체 층(51)의 구조에 영향을 미치지 않는다. 나아가, 제거될 경계를 정의하기 위해 에치 스톱이 요구되지 않는다. 본 발명의 제1실시예에서와 같이, 자립 반도체 층(51)의 두께는 에피택시얼 성장이나 폴리실리콘 퇴적에 의해 결정되고, 높이는 맨드릴 물질(42)의 두께에 의해 결정된다. 자립 반 도체 층(51)은 베이스 구조(44)의 결정 배향성을 따른다.
도 11 내지 16은 본 발명의 제3실시예에 따라, 단면도(도 11 내지 15) 및 평면도(도 16)로 나타낸 (베이스 구조(70) 및 절연 층(64)을 가지는) 종래의 SOI 반도체 웨이퍼 상에 자립 반도체 층(74)(도 16)을 형성하는 단계를 도시한다. 도 11에 보이는 바와 같이, 첫 번째 단계(60a)는 절연 층(64)을 통과해 베이스 구조(70)까지 개구(aperture)(66)를 에칭하는 것이다. 이 실시예에서 베이스 구조(70)는 실리콘(Si)과 같은 단결정(monocrystalline) 물질로 된 SOI 반도체 웨이퍼이다. 비록 단 하나의 개구(66)만이 도 11에 도시되었지만, 본 발명은 이러한 것에 제한되는 것은 아니다. 맨드릴(68)(도 13) 또는 반도체 층(72)(도 13)과 베이스 구조(70)의 다중 접촉을 위해, 다른 개구들도 절연 층(64)을 통과해 형성될 수 있다.
도 12는, 절연 층(64) 및 베이스 구조(70) 상에 맨드릴(68)을 형성하는 다음 단계(60b)를 보여주는데, 여기서 맨드릴(68)은 개구(66)를 통해 베이스 구조(70)와 접촉한다. 이 실시예에서, 개구(66)는 폭에 있어서 맨드릴(68)보다 커서, 베이스 구조(70) 상에 형성된 맨드릴(68)의 어느 한쪽 면에서 베이스 구조(70)에 대한 접촉을 허용한다. 맨드릴(68)은, 절연 층(64) 및 베이스 구조(70) 상에 퇴적 또는 성장된 물질을 패터닝하고 에칭하는 것을 통해, 절연 층(64) 및 베이스 구조(70) 상에 형성될 수 있다. 맨드릴(68)은 Si3N4와 같은 비결정질 또는 다결정질 물질, 혹은 당 업계에 알려진 다른 유사 물질을 포함할 수 있다.
도 13에서, 세 번째 단계(60c)는 절연 층(64), 맨드릴(68) 및 (개구(66)를 통해) 베이스 구조(70) 상에 등각 반도체 층(72)을 형성하는 것을 포함한다. 반도체 층(72)은, 절연 층(64), 베이스 구조(70) 및 적어도 하나의 맨드릴(68) 측벽 상에, 등각 방식으로 에피택시얼 성장(epitaxial growth)되거나 퇴적된다. 만약 퇴적되는 경우라면, 반도체 층(72)은 애초에 폴리실리콘과 같은 다결정질 물질로 조직될 것이다. 만약 반도체 층(72)이 에피택시얼 성장된다면, 맨드릴(68)의 어느 한쪽 면 상에서 개구(66)를 통해 베이스 구조(70)와 접촉하는 반도체 층(72)의 미세구조(microstructure)는 베이스 구조(70)의 결정 배향성(crystal orientation)을 따르게 될 것이다. 따라서, 반도체 층(72)과 베이스 구조(70) 간의 접촉에 따라, 반도체 층(72)의 섹션(section)들에 대한 저비용이고 능률적인 재결정화 처리가 가능하다. 퇴적되거나 에피택시얼 성장되는 양쪽 경우 모두에, 반도체 층(72)은, (섭씨 600도 근방의) 어닐링(annealing)에 의한 열을 통해 또는 당 업계의 다른 알려진 재결정화 방법을 통해 재결정화가 이루어질 때, 베이스 구조(70)의 결정 배향성을 실질적으로 따르게 될 것이다. 재결정화는, 대부분의 경우에는 도 14와 관련된 단계(60d) 다음에 일어날 것이지만, 도 15와 관련된 단계(60e) 다음에도 일어날 수 있다.
도 14에 보이는 바와 같이, 자립 반도체 층(74)(도 16)의 형성에 있어서의 다음 단계(60d)는 반도체 층(72)의 선택적 제거를 통한다. 이 구체적 실시예에서는 맨드릴(68)의 측벽에 퇴적 혹은 성장되지 않은 반도체 층(72)의 섹션들이 제거되지만, 본 발명이 이러한 것에 한정되는 것은 아니다. 반도체 층(72)은, 선택적으로 이방성(anisotropically) 에칭되거나 평탄화 후 에칭되어, 높고 얇은 자립 반 도체 층(74)(도 15)이 형성되도록 할 수 있다.
도 15는 다음 단계(60e)를 도시하는데, 여기서 맨드릴(68)이 베이스 구조(70)로부터 제거되면서, 자립 반도체 층(74)을 남긴다. 맨드릴(68)은 자립 반도체 층(74)과 동일한 물질을 포함하는 것이 아니므로, 에칭 또는 유사 방법을 통해 맨드릴(68)을 제거하는 것은 자립 반도체 층(74)의 구조에 영향을 미치지 않는다. 나아가, 제거될 경계를 정의하기 위해 에치 스톱이 요구되지 않는다. 상기한 바와 같이, 자립 반도체 층(74)의 두께는 에피택시얼 성장이나 폴리실리콘 퇴적에 의해 결정되고, 높이는 맨드릴(68)의 두께에 의해 결정된다. 자립 반도체 층(74)은 균일하게 얇고 높으며, 베이스 구조(70)의 결정 배향성을 따른다.
도 16은 단계(60f)를 평면도로 도시하는데, 여기서 도핑된 폴리실리콘의 게이트 구조(76)는 절연 층(64) 상에 자립 반도체 층(74)을 가로질러 형성된다. 게이트 구조(76)는 퇴적된 폴리실리콘(도시되지 않음)의 패터닝과 에칭을 통해 형성된다. 다음으로, 트랜지스터가 익스텐션, 헤일로 그리고 소스 및 드레인 영역(도시되지 않음)의 형성을 통해 제조될 수 있는데, 이 과정은 당 업계에 잘 알려져 있다.
이와 같이, 두께와 높이에 대한 고도의 제어를 제공하고 자립 반도체 층의 두께의 균일성을 유지하는, 종래의 SOI 또는 벌크-기판 실리콘 웨이퍼 상에 자립 반도체 층을 형성하는 방법을 제공한다.
본 발명이 구체적 실시예를 참조하여 상세하게 보여지고 서술되었지만, 당업자는 본 발명의 사상 및 범위를 벗어나지 않고 형태 및 상세한 내용에 있어서 상기 및 다른 변경이 이루어질 수 있다는 것을 이해할 수 있을 것이다.

Claims (20)

  1. 자립 반도체 층(freestanding semiconductor layer)을 형성하는 방법에 있어서,
    a) 단결정질 베이스 구조(base structure) 상에 비-단결정질(non-monocrystalline) 맨드릴(mandrel)을 형성하는 단계,
    b) 상기 맨드릴의 적어도 하나의 측벽 상에 등각(conformal) 다결정질 반도체 층을 형성하는 단계 - 상기 다결정질 층은 상기 단결정질 베이스 구조와 접촉함 -, 및
    c) 상기 다결정질 반도체 층을, 상기 베이스 구조의 결정화도(crystallinity)와 실질적으로 유사한 결정화도를 가지도록 재결정화하는 단계
    를 포함하는 자립 반도체 층을 형성하는 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 단계 c)는
    c1) 상기 맨드릴을 제거하는 단계, 및
    c2) 어닐링(annealing)을 통해 상기 다결정질 반도체 층을 재결정화하는 단계
    를 더 포함하거나,
    c1) 어닐링을 통해 상기 다결정질 반도체 층을 재결정화 하는 단계, 및
    c2) 상기 맨드릴을 제거하는 단계
    를 더 포함하는 자립 반도체 층을 형성하는 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 단결정질 베이스 구조상에 절연 층을 공급하는 단계
    를 더 포함하는 자립 반도체 층을 형성하는 방법.
  7. 제6항에 있어서, 단계 a)는
    a1) 상기 절연 층 상에 베이스 구조를 형성하는 단계,
    a2) 상기 절연 층 및 상기 베이스 구조 상에 상기 맨드릴을 퇴적하는 단계
    a3) 상기 베이스 구조에 대해 상기 맨드릴을 평탄화시키는 단계, 및
    a4) 상기 절연 층으로부터 상기 맨드릴 및 상기 베이스 구조의 일부분을 선택적으로 제거하는 단계
    를 더 포함하는 자립 반도체 층을 형성하는 방법.
  8. 제6항에 있어서, 단계 a)는
    a1) 상기 단결정질 베이스 구조 상에 상기 절연 층을 형성하는 단계,
    a2) 상기 절연 층 내에 적어도 하나의 개구(aperture)를 형성하는 단계, 및
    a3) 상기 절연 층 상에, 그리고 상기 단결정질 베이스 구조 상에 상기 비-단결정질 맨드릴을 형성하는 단계 - 상기 맨드릴은 상기 적어도 하나의 개구를 통해 상기 베이스 구조와 접촉함 -
    를 더 포함하는 자립 반도체 층을 형성하는 방법.
  9. 제8항에 있어서, 단계 b)는
    b1) 상기 적어도 하나의 개구를 통해 상기 단결정질 베이스 구조 상에 상기 반도체 층을 형성하는 단계
    를 더 포함하는 자립 반도체 층을 형성하는 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서, 상기 절연 층 및 상기 단결정질 베이스 구조는 실리콘-온-인슐레이터(silicon-on-insulator) 웨이퍼를 형성하는 자립 반도체 층을 형성하는 방법.
  11. 반도체 디바이스(device)에 있어서,
    단결정질 베이스 구조(base structure), 및
    상기 단결정질 베이스 구조와 접촉하는 등각(conformal) 단결정질 자립 반도체 층(freestanding semiconductor layer) - 상기 자립 반도체 층은 상기 베이스 구조의 결정화도(crystallinity)와 실질적으로 유사한 결정화도를 가짐 -
    을 포함하는 반도체 디바이스.
  12. 제11항에 있어서,
    상기 베이스 구조 상에 절연 층 - 상기 절연 층 및 상기 베이스 구조는 실리콘-온-인슐레이터 웨이퍼를 형성함 -, 및
    상기 절연 층 내에 개구(aperture) - 상기 자립 반도체 층은 상기 개구를 통해 상기 베이스 구조와 접촉함 -
    를 더 포함하는 반도체 디바이스.
  13. 제11항에 있어서,
    절연 층을 가지는 실리콘-온-인슐레이터(silicon-on-insulator) 웨이퍼 - 상기 베이스 구조 및 상기 자립 반도체 층은 상기 절연 층의 상단 상에 형성됨 -
    를 더 포함하는 반도체 디바이스.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 베이스 구조는 벌크-기판 실리콘 웨이퍼(bulk-substrate silicon wafer)인 반도체 디바이스.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    비-단결정질 맨드릴 - 상기 자립 반도체 층은 상기 비-단결정질 맨드릴로부터 형성됨 -
    을 더 포함하는 반도체 디바이스.
  16. 적어도 하나의 자립 반도체 층을 가지는 전계 효과 트랜지스터(field-effect transistor)를 형성하는 방법에 있어서,
    a) 단결정질 베이스 구조(base structure) 상에 비-단결정질(non-monocrystalline) 맨드릴(mandrel)을 형성하는 단계,
    b) 상기 맨드릴의 적어도 하나의 측벽 상에 등각(conformal) 다결정질 반도체 층을 형성하는 단계 - 상기 다결정질 층은 상기 단결정질 베이스 구조와 접촉함 -,
    c) 상기 베이스 구조의 결정화도(crystallinity)와 실질적으로 유사한 결정화도를 가지도록 상기 다결정질 반도체 층을 재결정화하는 단계,
    d) 상기 맨드릴을 제거하는 단계, 및
    e) 상기 반도체 층 상에 게이트 구조를 형성하는 단계
    를 포함하는 적어도 하나의 자립 반도체 층을 가지는 전계 효과 트랜지스터를 형성하는 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제1항 또는 제16항에 있어서, 단계 b)는
    b1) 상기 베이스 구조 및 상기 맨드릴 상에 상기 다결정질 반도체 층을 퇴적(deposit)하는 단계, 및
    b2) 상기 다결정질 반도체 층의 일부분을 선택적으로 제거하는 단계 - 상기 다결정질 층의 나머지 부분은 상기 베이스 구조 및 상기 맨드릴의 적어도 하나의 측벽과 접촉함 -
    를 더 포함하거나,
    b1) 상기 베이스 구조 및 상기 맨드릴 상에 상기 다결정질 반도체 층을 성장시키는 단계, 및
    b2) 상기 다결정질 반도체 층의 일부분을 선택적으로 제거하는 단계
    를 더 포함하는 적어도 하나의 자립 반도체 층을 가지는 전계 효과 트랜지스터를 형성하는 방법.
  18. 삭제
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 단계 a)는
    a1) 절연 층을 공급하는 단계,
    a2) 상기 절연 층 상에 베이스 구조를 형성하는 단계,
    a3) 상기 절연 층 및 상기 베이스 구조 상에 상기 맨드릴을 퇴적하는 단계
    a4) 상기 베이스 구조에 대해 상기 맨드릴을 평탄화시키는 단계, 및
    a5) 상기 절연 층으로부터 상기 맨드릴 및 상기 베이스 구조의 일부분을 선택적으로 제거하는 단계
    를 더 포함하거나,
    a1) 절연 물질을 공급하는 단계,
    a2) 상기 단결정질 베이스 구조 상에 상기 절연 물질을 형성하는 단계,
    a3) 상기 절연 물질 내에 적어도 하나의 개구(aperture)를 형성하는 단계,
    및
    a4) 상기 절연 물질 상에, 그리고 상기 베이스 구조 상에 상기 비-단결정질 맨드릴을 형성하는 단계 - 상기 맨드릴은 상기 적어도 하나의 개구를 통해 상기 베이스 구조와 접촉함 -
    를 더 포함하는 적어도 하나의 자립 반도체 층을 가지는 전계 효과 트랜지스터를 형성하는 방법.
  20. 삭제
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