JP2586810B2 - 薄膜半導体装置およびその製造方法 - Google Patents
薄膜半導体装置およびその製造方法Info
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- JP2586810B2 JP2586810B2 JP5297140A JP29714093A JP2586810B2 JP 2586810 B2 JP2586810 B2 JP 2586810B2 JP 5297140 A JP5297140 A JP 5297140A JP 29714093 A JP29714093 A JP 29714093A JP 2586810 B2 JP2586810 B2 JP 2586810B2
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Description
【０００１】
【産業上の利用分野】本発明は薄膜半導体装置およびそ
の製造方法に関し、特に多結晶薄膜シリコントランジス
タにより形成される薄膜半導体装置およびその製造方法
に関する。
の製造方法に関し、特に多結晶薄膜シリコントランジス
タにより形成される薄膜半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】近年、ガラス基板上に薄膜能動デバイス
を形成する製造技術は、大面積透過型液晶ディスプレイ
および密着型イメージセンサ等を始めとする各利用領域
において適用され、その研究開発が活発化している。そ
の中においても、多結晶シリコン薄膜トランジスタは、
周辺駆動回路をも一体化した全薄膜化デバイスを製造す
ることのできる最も有望なデバイスとして注目を集めて
いる。特に、エキシマレーザアニール法を用いた薄膜ト
ランジスタは、低温において高移動度のトランジスタを
実現することのできる手段として最も有効である。エキ
シマレーザアニール法は、基板上に形成されたシリコン
薄膜を、紫外パルス光によるエキシマレーザ照射によ
り、瞬間的に溶融再結晶化を行う方法であり、基板に対
して熱ダメージを与えることなく、シリコン膜に対して
のみ高温処理を行うことができるために、多結晶シリコ
ン薄膜トランジスタの特性を向上することができる。
を形成する製造技術は、大面積透過型液晶ディスプレイ
および密着型イメージセンサ等を始めとする各利用領域
において適用され、その研究開発が活発化している。そ
の中においても、多結晶シリコン薄膜トランジスタは、
周辺駆動回路をも一体化した全薄膜化デバイスを製造す
ることのできる最も有望なデバイスとして注目を集めて
いる。特に、エキシマレーザアニール法を用いた薄膜ト
ランジスタは、低温において高移動度のトランジスタを
実現することのできる手段として最も有効である。エキ
シマレーザアニール法は、基板上に形成されたシリコン
薄膜を、紫外パルス光によるエキシマレーザ照射によ
り、瞬間的に溶融再結晶化を行う方法であり、基板に対
して熱ダメージを与えることなく、シリコン膜に対して
のみ高温処理を行うことができるために、多結晶シリコ
ン薄膜トランジスタの特性を向上することができる。
【０００３】図５（ａ）、（ｂ）および（ｃ）は、上記
の従来の製造方法による、周辺駆動回路をも一体化した
全薄膜化デバイスを形成する薄膜トランジスタの構造を
示す断面図であり、それぞれ工程手順に対応して示され
ている。図５において、先ずガラス基板１１上に、シリ
コン薄膜をＣＶＤ法等により成膜して第１半導体層１２
を形成し（図５（ａ）参照）、その一部に紫外レーザ光
１００によるエキシマレーザ光を照射して、多結晶化さ
れた多結晶化第１半導体層２２を形成する（図５（ｂ）
参照）。この多結晶化第１半導体層２２上に、ゲート絶
縁膜層１５として形成されるシリコン酸化膜と、ゲート
電極層１６として形成されるポリシリコン膜とを成膜し
て、パターンニングを行う。この場合、ソース・ドレイ
ン領域は、イオン注入法により形成して層間絶縁膜を形
成した後に、アルミニウムを用いて配線電極層１７を形
成する（図５（ｃ）参照）。この方法により製造された
薄膜トランジスタにおいては、Ｎ型およびＰ型ともに、
移動度として１００cm2/V.s 以上の高移動度が得られて
いる。
の従来の製造方法による、周辺駆動回路をも一体化した
全薄膜化デバイスを形成する薄膜トランジスタの構造を
示す断面図であり、それぞれ工程手順に対応して示され
ている。図５において、先ずガラス基板１１上に、シリ
コン薄膜をＣＶＤ法等により成膜して第１半導体層１２
を形成し（図５（ａ）参照）、その一部に紫外レーザ光
１００によるエキシマレーザ光を照射して、多結晶化さ
れた多結晶化第１半導体層２２を形成する（図５（ｂ）
参照）。この多結晶化第１半導体層２２上に、ゲート絶
縁膜層１５として形成されるシリコン酸化膜と、ゲート
電極層１６として形成されるポリシリコン膜とを成膜し
て、パターンニングを行う。この場合、ソース・ドレイ
ン領域は、イオン注入法により形成して層間絶縁膜を形
成した後に、アルミニウムを用いて配線電極層１７を形
成する（図５（ｃ）参照）。この方法により製造された
薄膜トランジスタにおいては、Ｎ型およびＰ型ともに、
移動度として１００cm2/V.s 以上の高移動度が得られて
いる。
【０００４】しかしながら、このレーザアニール・プロ
セスは、数ｍｍ□〜１ｃｍ□程度のレーザビームを走査
するプロセスであるために、液晶ディスプレイ・パネル
等の基板が大面積化する場合には、当該基板の全面をレ
ーザ照射することには、スループットおよび均一性の点
において問題が生じる。一方、ディスプレイに対して要
求される薄膜トランジスタの性能としては、駆動回路部
の薄膜トランジスタに対しては高い駆動能力が要求され
るが、画素部のスイッチング・トランジスタに対しては
大きな駆動能力は要求されず、むしろ、リーク電流が少
ないことが要求される。そこで、大面積の液晶ディスプ
レイ・パネルに対しては、駆動回路についてのみレーザ
アニールを行い、画素部についてはレーザアニールを実
施しない薄膜トランジスタにより構成するという方法が
提案されている（例えば、IEEE T-ED Vol.36,NO.12,De
c.1986 pp.2868-2872）。
セスは、数ｍｍ□〜１ｃｍ□程度のレーザビームを走査
するプロセスであるために、液晶ディスプレイ・パネル
等の基板が大面積化する場合には、当該基板の全面をレ
ーザ照射することには、スループットおよび均一性の点
において問題が生じる。一方、ディスプレイに対して要
求される薄膜トランジスタの性能としては、駆動回路部
の薄膜トランジスタに対しては高い駆動能力が要求され
るが、画素部のスイッチング・トランジスタに対しては
大きな駆動能力は要求されず、むしろ、リーク電流が少
ないことが要求される。そこで、大面積の液晶ディスプ
レイ・パネルに対しては、駆動回路についてのみレーザ
アニールを行い、画素部についてはレーザアニールを実
施しない薄膜トランジスタにより構成するという方法が
提案されている（例えば、IEEE T-ED Vol.36,NO.12,De
c.1986 pp.2868-2872）。
【０００５】
【発明が解決しようとする課題】上述した従来の薄膜半
導体装置およびその製造方法においては、ガラス基板上
に、シリコン薄膜をＣＶＤ法等により成膜して半導体層
を形成し、その一部にエキシマレーザ光を照射して、多
結晶化された半導体層を形成しているが、レーザアニー
ル法においては、初期材料としては、非晶質シリコンで
あることが好ましく、またレーザアニールを用いない薄
膜トランジスタとしては、多結晶シリコンにより形成さ
れることが必須条件である。レーザアニールの初期材料
として多結晶シリコン薄膜を用いた場合には、初期材料
として非晶質シリコンを用いた場合に比較して駆動能力
は最大５０％程度低下する。このために、両者を同一基
板上に形成することは困難であるという欠点がある。
導体装置およびその製造方法においては、ガラス基板上
に、シリコン薄膜をＣＶＤ法等により成膜して半導体層
を形成し、その一部にエキシマレーザ光を照射して、多
結晶化された半導体層を形成しているが、レーザアニー
ル法においては、初期材料としては、非晶質シリコンで
あることが好ましく、またレーザアニールを用いない薄
膜トランジスタとしては、多結晶シリコンにより形成さ
れることが必須条件である。レーザアニールの初期材料
として多結晶シリコン薄膜を用いた場合には、初期材料
として非晶質シリコンを用いた場合に比較して駆動能力
は最大５０％程度低下する。このために、両者を同一基
板上に形成することは困難であるという欠点がある。
【０００６】また、薄膜トランジスタ回路においては、
基板の熱伝導度がよくないために放熱効果が悪く、これ
により自己発熱による性能劣化が生じ易く、特に駆動能
力の高い薄膜トランジスタが密集している走査回路部に
おいて著しいという欠点がある。
基板の熱伝導度がよくないために放熱効果が悪く、これ
により自己発熱による性能劣化が生じ易く、特に駆動能
力の高い薄膜トランジスタが密集している走査回路部に
おいて著しいという欠点がある。
【０００７】
【課題を解決するための手段】第１の発明の薄膜半導体
装置は、透明絶縁性基板上に形成された所定の能動回路
および前記能動回路により駆動される所定の受動回路を
含む薄膜半導体装置において、前記能動回路を構成する
薄膜トランジスタの活性層が、所定のレーザアニール多
結晶薄膜により形成され、且つ前記活性層の下部に、絶
縁膜により層間絶縁された多結晶薄膜を備えており、前
記受動回路を構成する薄膜トランジスタの活性層が、堆
積多結晶半導体層から構成されていることを特徴として
いる。
装置は、透明絶縁性基板上に形成された所定の能動回路
および前記能動回路により駆動される所定の受動回路を
含む薄膜半導体装置において、前記能動回路を構成する
薄膜トランジスタの活性層が、所定のレーザアニール多
結晶薄膜により形成され、且つ前記活性層の下部に、絶
縁膜により層間絶縁された多結晶薄膜を備えており、前
記受動回路を構成する薄膜トランジスタの活性層が、堆
積多結晶半導体層から構成されていることを特徴として
いる。
【０００８】また、第２の発明の薄膜半導体装置は、透
明絶縁性基板上に形成された所定の能動回路および前記
能動回路により駆動される所定の受動回路を含む薄膜半
導体装置において、前記能動回路を構成する薄膜トラン
ジスタが、レーザアニール多結晶薄膜を活性層とするプ
レーナ構造の薄膜トランジスタであり、且つ前記活性層
の下部に、絶縁膜により層間絶縁された導電体および堆
積多結晶薄膜より成る多層膜を備えており、前記受動回
路を構成する薄膜トランジスタが、前記導電体と同時に
形成された導電体をソース・ドレイン領域とし、前記堆
積多結晶薄膜と同時に堆積された多結晶薄膜を活性層と
するスタガード型薄膜トランジスタであることを特徴と
している。
明絶縁性基板上に形成された所定の能動回路および前記
能動回路により駆動される所定の受動回路を含む薄膜半
導体装置において、前記能動回路を構成する薄膜トラン
ジスタが、レーザアニール多結晶薄膜を活性層とするプ
レーナ構造の薄膜トランジスタであり、且つ前記活性層
の下部に、絶縁膜により層間絶縁された導電体および堆
積多結晶薄膜より成る多層膜を備えており、前記受動回
路を構成する薄膜トランジスタが、前記導電体と同時に
形成された導電体をソース・ドレイン領域とし、前記堆
積多結晶薄膜と同時に堆積された多結晶薄膜を活性層と
するスタガード型薄膜トランジスタであることを特徴と
している。
【０００９】第１の発明の薄膜半導体装置の製造方法
は、所定の透明絶縁基板上に、多結晶からなる第１の薄
膜半導体層を堆積する第１の工程と、前記第１の薄膜半
導体層の上部に、当該第１の薄膜半導体層を覆うように
第１の薄膜絶縁体層を堆積する第２の工程と、前記第１
の薄膜絶縁体層の上部に、非晶質からなる第２の薄膜半
導体層を堆積する第３の工程と、前記第２の薄膜半導体
層を、所定のレーザ光により部分的に結晶化する第４の
工程と、前記第４の工程において、レーザ光により結晶
化されなかった部分の第２の薄膜半導体層ならびに前記
第１の薄膜絶縁体層を除去する第５の工程と、前記第４
の工程においてレーザ光により結晶化された部分の第２
の薄膜半導体層、および前記第５の工程において第２の
薄膜半導体層ならびに第１の薄膜絶縁体層を除去された
部分に対応する第１の薄膜半導体層に、所定の薄膜トラ
ンジスタを造り込む第６の工程と、を有することを特徴
としている。
は、所定の透明絶縁基板上に、多結晶からなる第１の薄
膜半導体層を堆積する第１の工程と、前記第１の薄膜半
導体層の上部に、当該第１の薄膜半導体層を覆うように
第１の薄膜絶縁体層を堆積する第２の工程と、前記第１
の薄膜絶縁体層の上部に、非晶質からなる第２の薄膜半
導体層を堆積する第３の工程と、前記第２の薄膜半導体
層を、所定のレーザ光により部分的に結晶化する第４の
工程と、前記第４の工程において、レーザ光により結晶
化されなかった部分の第２の薄膜半導体層ならびに前記
第１の薄膜絶縁体層を除去する第５の工程と、前記第４
の工程においてレーザ光により結晶化された部分の第２
の薄膜半導体層、および前記第５の工程において第２の
薄膜半導体層ならびに第１の薄膜絶縁体層を除去された
部分に対応する第１の薄膜半導体層に、所定の薄膜トラ
ンジスタを造り込む第６の工程と、を有することを特徴
としている。
【００１０】また、第２の発明の薄膜半導体装置の製造
方法は、所定の透明絶縁基板上に、導電体から成る第１
の電極層を形成する第１の工程と、多結晶から成る第１
の薄膜半導体層を堆積する第２の工程、第１の薄膜絶縁
体層を形成する第３の工程と、前記第１の薄膜絶縁体層
の上部に、非晶質からなる第２の薄膜半導体層を堆積す
る第４の工程と、前記第２の薄膜半導体層を、所定のレ
ーザ光により部分的に結晶化する第５の工程と、前記第
５の工程において、レーザ光により結晶化されなかった
部分の第２の薄膜半導体層ならびに前記第１の薄膜絶縁
体層を除去する第６の工程と、前記第５の工程において
レーザ光により結晶化された部分の第２の薄膜半導体
層、および前記第６の工程において第２の薄膜半導体層
ならびに第１の薄膜絶縁体層を除去された部分に対応す
る第１の薄膜半導体層に、所定の薄膜トランジスタを造
り込む第７の工程と、を有することを特徴としている。
方法は、所定の透明絶縁基板上に、導電体から成る第１
の電極層を形成する第１の工程と、多結晶から成る第１
の薄膜半導体層を堆積する第２の工程、第１の薄膜絶縁
体層を形成する第３の工程と、前記第１の薄膜絶縁体層
の上部に、非晶質からなる第２の薄膜半導体層を堆積す
る第４の工程と、前記第２の薄膜半導体層を、所定のレ
ーザ光により部分的に結晶化する第５の工程と、前記第
５の工程において、レーザ光により結晶化されなかった
部分の第２の薄膜半導体層ならびに前記第１の薄膜絶縁
体層を除去する第６の工程と、前記第５の工程において
レーザ光により結晶化された部分の第２の薄膜半導体
層、および前記第６の工程において第２の薄膜半導体層
ならびに第１の薄膜絶縁体層を除去された部分に対応す
る第１の薄膜半導体層に、所定の薄膜トランジスタを造
り込む第７の工程と、を有することを特徴としている。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ）、（ｂ）、（ｃ）および（ｄ）
は、本発明の第１の実施例の、周辺駆動回路をも一体化
した全薄膜化デバイスを形成する薄膜トランジスタの構
造を示す断面図であり、それぞれ工程順に対応して示さ
れている。先ず透明絶縁性のガラス基板１１上に、多結
晶シリコンの薄膜をＣＶＤ法等により１００ｎｍ堆積す
る。これにより、高真空ＬＰＣＶＤ法または固相成長法
等により、移動度１０cm2/V.s 以上の多結晶シリコン膜
を成膜し、堆積多結晶半導体層である、第１半導体層１
２として形成する。そして、その上部に、同じくＣＶＤ
法により酸化膜を１００ｎｍ堆積して、第１絶縁層を形
成し、更に、その上部には、非晶質シリコンの薄膜を、
同じくＣＶＤ法により１００ｎｍ堆積して成膜し、第２
の半導体層１４を形成する。この場合において、基板温
度としては、何れも６００°Ｃ以下の温度において行わ
れた（図１（ａ）参照）。次いで、前記非晶質シリコン
膜により形成される第２半導体層１４に対して、部分的
に紫外レーザ光１００を照射することにより多結晶化
し、第２半導体層１４の一部を、多結晶化第２半導体層
２４として形成する（図１（ｂ）参照）。この紫外レー
ザ照射による多結晶化された多結晶化第２半導体層２４
は、低温プロセスにおいては最も良好な多結晶膜であ
る。また、紫外レーザ照射による多結晶化においては、
そのレーザ照射前の初期膜として、多結晶膜よりも非晶
質膜が優れていることが実験により判明している。
は、本発明の第１の実施例の、周辺駆動回路をも一体化
した全薄膜化デバイスを形成する薄膜トランジスタの構
造を示す断面図であり、それぞれ工程順に対応して示さ
れている。先ず透明絶縁性のガラス基板１１上に、多結
晶シリコンの薄膜をＣＶＤ法等により１００ｎｍ堆積す
る。これにより、高真空ＬＰＣＶＤ法または固相成長法
等により、移動度１０cm2/V.s 以上の多結晶シリコン膜
を成膜し、堆積多結晶半導体層である、第１半導体層１
２として形成する。そして、その上部に、同じくＣＶＤ
法により酸化膜を１００ｎｍ堆積して、第１絶縁層を形
成し、更に、その上部には、非晶質シリコンの薄膜を、
同じくＣＶＤ法により１００ｎｍ堆積して成膜し、第２
の半導体層１４を形成する。この場合において、基板温
度としては、何れも６００°Ｃ以下の温度において行わ
れた（図１（ａ）参照）。次いで、前記非晶質シリコン
膜により形成される第２半導体層１４に対して、部分的
に紫外レーザ光１００を照射することにより多結晶化
し、第２半導体層１４の一部を、多結晶化第２半導体層
２４として形成する（図１（ｂ）参照）。この紫外レー
ザ照射による多結晶化された多結晶化第２半導体層２４
は、低温プロセスにおいては最も良好な多結晶膜であ
る。また、紫外レーザ照射による多結晶化においては、
そのレーザ照射前の初期膜として、多結晶膜よりも非晶
質膜が優れていることが実験により判明している。
【００１３】前述の従来例においても説明したように、
初期膜として非晶質を用いた場合には、初期膜として多
結晶を用いた場合に比較して高い移動度が実現される。
また、非晶質による初期膜の方が多結晶に比較して光吸
収係数が高いために、アニールに要するエネルギーが低
くて済むという利点も併せ有している。
初期膜として非晶質を用いた場合には、初期膜として多
結晶を用いた場合に比較して高い移動度が実現される。
また、非晶質による初期膜の方が多結晶に比較して光吸
収係数が高いために、アニールに要するエネルギーが低
くて済むという利点も併せ有している。
【００１４】次いで、第２半導体層１４の紫外レーザ光
１００が照射されていない部分および第１絶縁体層１３
をエッチングにより除去する（図１（ｃ）参照）。その
後、残された多結晶化第２半導体層２４および第１半導
体層１２の上部に、ゲート絶縁膜層１５、ゲート電極層
１６および配線電極層１７を形成する。このようにして
薄膜トランジスタを形成することにより、レーザアニー
ル多結晶膜を活性化層とする、移動度が１００cm2/V.s
以上のトランジスタと、ＣＶＤ法による多結晶シリコン
を活性化層とする高均一トランジスタとを、同一基板上
において構成することができた（図１（ｄ）参照）。図
１（ｄ）に示されるように、走査回路を構成するトラン
ジスタは、活性層下部に絶縁分離された多結晶膜を有し
ている。この多結晶膜は、発生した熱を効率よく外部に
拡散する役割を果しており、従来の薄膜トランジスタ回
路において問題とされている熱発生による性能劣化は、
本発明により大きく改善された。また、本実施例におい
ては、活性層下部に絶縁分離されて存在する多結晶膜が
レーザアニール時にガラス基板からの不純物拡散を防止
する役目をも同時に果している。
１００が照射されていない部分および第１絶縁体層１３
をエッチングにより除去する（図１（ｃ）参照）。その
後、残された多結晶化第２半導体層２４および第１半導
体層１２の上部に、ゲート絶縁膜層１５、ゲート電極層
１６および配線電極層１７を形成する。このようにして
薄膜トランジスタを形成することにより、レーザアニー
ル多結晶膜を活性化層とする、移動度が１００cm2/V.s
以上のトランジスタと、ＣＶＤ法による多結晶シリコン
を活性化層とする高均一トランジスタとを、同一基板上
において構成することができた（図１（ｄ）参照）。図
１（ｄ）に示されるように、走査回路を構成するトラン
ジスタは、活性層下部に絶縁分離された多結晶膜を有し
ている。この多結晶膜は、発生した熱を効率よく外部に
拡散する役割を果しており、従来の薄膜トランジスタ回
路において問題とされている熱発生による性能劣化は、
本発明により大きく改善された。また、本実施例におい
ては、活性層下部に絶縁分離されて存在する多結晶膜が
レーザアニール時にガラス基板からの不純物拡散を防止
する役目をも同時に果している。
【００１５】図２（ａ）、（ｂ）および（ｃ）は、本発
明の第２の実施例の、周辺駆動回路をも一体化した全薄
膜化デバイスを形成する薄膜トランジスタの構造を示す
断面図であり、それぞれ工程順に対応して示されてい
る。図１における第１の実施例においては、レーザ照射
後に第２の半導体層１４および第１の絶縁体層１３をエ
ッチング除去しているが、図２に示される第２の実施例
においては、最初に、レーザを照射しない部分の第２の
半導体層１４および第１の絶縁体層１３をエッチング除
去し（図２（ａ）参照）、その後において、残された部
分に対してのみ、紫外レーザ光１００によるレーザ照射
を行っている（図２（ｂ）参照）。このような工程手順
によっても、以降の工程を第１の実施例の場合と同様
に、残された多結晶化第２半導体層２４および第１半導
体層１２の上部に、ゲート絶縁膜層１５、ゲート電極層
１６および配線電極層１７を形成することにより、レー
ザアニール多結晶膜を活性化層とする、移動度が１００
cm2/V.s 以上のトランジスタと、ＣＶＤ法による多結晶
シリコンを活性化層とする高均一トランジスタとを、同
一基板上において構成することができる（図２（ｃ）参
照）。本実施例においては、エッチングする部分をレー
ザ照射のマーカとしても用いることにより、レーザ照射
位置の精度を向上することができるという利点を併有し
ている。
明の第２の実施例の、周辺駆動回路をも一体化した全薄
膜化デバイスを形成する薄膜トランジスタの構造を示す
断面図であり、それぞれ工程順に対応して示されてい
る。図１における第１の実施例においては、レーザ照射
後に第２の半導体層１４および第１の絶縁体層１３をエ
ッチング除去しているが、図２に示される第２の実施例
においては、最初に、レーザを照射しない部分の第２の
半導体層１４および第１の絶縁体層１３をエッチング除
去し（図２（ａ）参照）、その後において、残された部
分に対してのみ、紫外レーザ光１００によるレーザ照射
を行っている（図２（ｂ）参照）。このような工程手順
によっても、以降の工程を第１の実施例の場合と同様
に、残された多結晶化第２半導体層２４および第１半導
体層１２の上部に、ゲート絶縁膜層１５、ゲート電極層
１６および配線電極層１７を形成することにより、レー
ザアニール多結晶膜を活性化層とする、移動度が１００
cm2/V.s 以上のトランジスタと、ＣＶＤ法による多結晶
シリコンを活性化層とする高均一トランジスタとを、同
一基板上において構成することができる（図２（ｃ）参
照）。本実施例においては、エッチングする部分をレー
ザ照射のマーカとしても用いることにより、レーザ照射
位置の精度を向上することができるという利点を併有し
ている。
【００１６】図３（ａ）、（ｂ）、（ｃ）および（ｄ）
は、本発明の第３の実施例の、周辺駆動回路をも一体化
した全薄膜化デバイスを形成する薄膜トランジスタの構
造を示す断面図であり、それぞれ工程順に対応して示さ
れている。図３に示されるように、エッチング除去して
いた第１絶縁体層１３を残しておき（図３（ｃ）参
照）、図３（ｄ）に示されるように、そのままスイッチ
用トランジスタの電界を制御する絶縁膜に用いることも
可能である。この実施例においては、スイッチ用トラン
ジスタの電界を制御する第１絶縁体層１３の膜厚と、駆
動回路用薄膜トランジスタの電界を制御するゲート絶縁
膜層１５の膜厚とを、それぞれ独立に制御することが可
能となるために、前記スイッチ用トランジスタおよび前
記駆動回路用薄膜トランジスタの特性を、それぞれ異な
る要求性能に合致させることが更に容易となる。
は、本発明の第３の実施例の、周辺駆動回路をも一体化
した全薄膜化デバイスを形成する薄膜トランジスタの構
造を示す断面図であり、それぞれ工程順に対応して示さ
れている。図３に示されるように、エッチング除去して
いた第１絶縁体層１３を残しておき（図３（ｃ）参
照）、図３（ｄ）に示されるように、そのままスイッチ
用トランジスタの電界を制御する絶縁膜に用いることも
可能である。この実施例においては、スイッチ用トラン
ジスタの電界を制御する第１絶縁体層１３の膜厚と、駆
動回路用薄膜トランジスタの電界を制御するゲート絶縁
膜層１５の膜厚とを、それぞれ独立に制御することが可
能となるために、前記スイッチ用トランジスタおよび前
記駆動回路用薄膜トランジスタの特性を、それぞれ異な
る要求性能に合致させることが更に容易となる。
【００１７】図４（ａ）、（ｂ）、（ｃ）および（ｄ）
は、本発明の第４の実施例の、周辺駆動回路をも一体化
した全薄膜化デバイスを形成する薄膜トランジスタの構
造を示す断面図であり、それぞれ工程順に対応して示さ
れている。先ず透明絶縁性のガラス基板１１上にドープ
半導体層１８を形成する。このドープ半導体層１８とし
ては、ドープ半導体／高融点金属から成る積層膜を用い
てもよく、または、ドープ半導体／金属シリサイドから
成る積層膜を用いてもよい。ドープ半導体層１８は、画
素部分のソース・ドレイン領域となるようにパターン化
されている。その上部に、多結晶シリコンの薄膜を、Ｃ
ＶＤ法等により１００ｎｍ堆積する。これにより、高真
空ＬＰＣＶＤ法または固相成長法等により、移動度１０
cm2/V.s以上の多結晶シリコン膜を成膜し、第１半導体
層１２として形成する。そして、その上部に、同じくＣ
ＶＤ法により酸化膜を１００ｎｍ堆積して、第１絶縁体
層１３を形成し、更に、その上部には、非晶質シリコン
の薄膜を、同じくＣＶＤ法により１００ｎｍ堆積して成
膜し、第２の半導体層１４を形成する。この場合におい
て、基板温度としては、何れも６００°Ｃ以下の温度に
おいて行われた（図４（ａ）参照）。次いで、前記非晶
質シリコン膜により形成される第２半導体層１４に対し
て、部分的に紫外レーザ光１００を照射することにより
多結晶化し、第２半導体層１４の一部を、多結晶化第２
半導体層２４として形成する（図４（ｂ）参照）。この
紫外レーザ照射による多結晶化された多結晶化第２半導
体層２４は、低温プロセスにおいては最も良好な多結晶
膜である。また、紫外レーザ照射による多結晶化におい
ては、そのレーザ照射前の初期膜として、多結晶膜より
も非晶質膜が優れていることが実験により判明してい
る。
は、本発明の第４の実施例の、周辺駆動回路をも一体化
した全薄膜化デバイスを形成する薄膜トランジスタの構
造を示す断面図であり、それぞれ工程順に対応して示さ
れている。先ず透明絶縁性のガラス基板１１上にドープ
半導体層１８を形成する。このドープ半導体層１８とし
ては、ドープ半導体／高融点金属から成る積層膜を用い
てもよく、または、ドープ半導体／金属シリサイドから
成る積層膜を用いてもよい。ドープ半導体層１８は、画
素部分のソース・ドレイン領域となるようにパターン化
されている。その上部に、多結晶シリコンの薄膜を、Ｃ
ＶＤ法等により１００ｎｍ堆積する。これにより、高真
空ＬＰＣＶＤ法または固相成長法等により、移動度１０
cm2/V.s以上の多結晶シリコン膜を成膜し、第１半導体
層１２として形成する。そして、その上部に、同じくＣ
ＶＤ法により酸化膜を１００ｎｍ堆積して、第１絶縁体
層１３を形成し、更に、その上部には、非晶質シリコン
の薄膜を、同じくＣＶＤ法により１００ｎｍ堆積して成
膜し、第２の半導体層１４を形成する。この場合におい
て、基板温度としては、何れも６００°Ｃ以下の温度に
おいて行われた（図４（ａ）参照）。次いで、前記非晶
質シリコン膜により形成される第２半導体層１４に対し
て、部分的に紫外レーザ光１００を照射することにより
多結晶化し、第２半導体層１４の一部を、多結晶化第２
半導体層２４として形成する（図４（ｂ）参照）。この
紫外レーザ照射による多結晶化された多結晶化第２半導
体層２４は、低温プロセスにおいては最も良好な多結晶
膜である。また、紫外レーザ照射による多結晶化におい
ては、そのレーザ照射前の初期膜として、多結晶膜より
も非晶質膜が優れていることが実験により判明してい
る。
【００１８】次いで、第２半導体層１４の紫外レーザ光
１００が照射されていない部分および第１絶縁体層１３
をエッチング除去する（図４（ｃ）参照）。その後、残
された多結晶化第２半導体層２４および第１半導体層１
２の上部に、ゲート絶縁膜層１５、ゲート電極層１６お
よび配線電極層１７を形成する。このようにして薄膜ト
ランジスタを形成することにより、レーザアニール多結
晶膜を活性化層とする、移動度が１００cm2/V.s 以上の
トランジスタと、ＣＶＤ法による多結晶シリコンを活性
化層とする高均一トランジスタとを、同一基板上におい
て構成することができた（図４（ｄ）参照）。図４
（ｄ）に示されるように、走査回路を構成するトランジ
スタは、活性層下部に絶縁膜により層間分離された多結
晶膜を有している。この多結晶膜は、レーザアニール時
において、ガラス基板１１からの不純物拡散を防止する
役目を果すばかりでなく、薄膜回路において発生する熱
を効率よく外部に逃す役目をしており、この導電膜に電
位を印加することにより、しきい値電圧の制御を行うこ
とが可能となる。更に、スイッチ素子を構成する薄膜ト
ランジスタは、低リーク電流化の可能なスタガ構造によ
り構成されるという利点がある。また、電極層をデータ
配線とすることにより、アクティブ・マトリクス基板の
データ線およびゲート線の両者の配線抵抗を低下させる
ことが可能となり、当該配線抵抗による信号遅延等の問
題も同時に解決することができた。この効果は、特に３
００□以上の大面積の薄膜半導体素子において顕著であ
った。
１００が照射されていない部分および第１絶縁体層１３
をエッチング除去する（図４（ｃ）参照）。その後、残
された多結晶化第２半導体層２４および第１半導体層１
２の上部に、ゲート絶縁膜層１５、ゲート電極層１６お
よび配線電極層１７を形成する。このようにして薄膜ト
ランジスタを形成することにより、レーザアニール多結
晶膜を活性化層とする、移動度が１００cm2/V.s 以上の
トランジスタと、ＣＶＤ法による多結晶シリコンを活性
化層とする高均一トランジスタとを、同一基板上におい
て構成することができた（図４（ｄ）参照）。図４
（ｄ）に示されるように、走査回路を構成するトランジ
スタは、活性層下部に絶縁膜により層間分離された多結
晶膜を有している。この多結晶膜は、レーザアニール時
において、ガラス基板１１からの不純物拡散を防止する
役目を果すばかりでなく、薄膜回路において発生する熱
を効率よく外部に逃す役目をしており、この導電膜に電
位を印加することにより、しきい値電圧の制御を行うこ
とが可能となる。更に、スイッチ素子を構成する薄膜ト
ランジスタは、低リーク電流化の可能なスタガ構造によ
り構成されるという利点がある。また、電極層をデータ
配線とすることにより、アクティブ・マトリクス基板の
データ線およびゲート線の両者の配線抵抗を低下させる
ことが可能となり、当該配線抵抗による信号遅延等の問
題も同時に解決することができた。この効果は、特に３
００□以上の大面積の薄膜半導体素子において顕著であ
った。
【００１９】なお、本実施例においても、前述した第１
および第２の実施例の場合と同様に、レーザ照射を行う
前に、第２半導体層１４および第１絶縁体層１３をエッ
チング除去する方法、および第１絶縁体層１３をゲート
絶縁膜に用いる方法等を適用することが可能である。
および第２の実施例の場合と同様に、レーザ照射を行う
前に、第２半導体層１４および第１絶縁体層１３をエッ
チング除去する方法、および第１絶縁体層１３をゲート
絶縁膜に用いる方法等を適用することが可能である。
【００２０】
【発明の効果】以上説明したように、本発明は、走査回
路を構成する薄膜トランジスタの活性層をレーザアニー
ル多結晶薄膜により形成し、前記活性層の下部に層間絶
縁された多結晶薄膜を備え、スイッチ素子を構成する薄
膜トランジスタの活性層を、前記走査回路を構成する薄
膜トランジスタの活性層とは異なる半導体層のより構成
することにより、或はまた、前記走査回路を構成する薄
膜トランジスタを、レーザアニール多結晶薄膜を活性層
とするプレーナ構造の薄膜トランジスタとし、前記活性
層の下部に層間絶縁された誘電体および導電体より成る
多層膜を備え、前スイッチ回路を構成する薄膜トランジ
スタを、レーザ結晶化以外の方法により生成された多結
晶薄膜を活性層とするスタガード型薄膜トランジスタと
することにより、移動度が高く、熱効率のよい均一にし
て一体化された薄膜半導体装置およびその製造方法を提
供することができるという効果がある。
路を構成する薄膜トランジスタの活性層をレーザアニー
ル多結晶薄膜により形成し、前記活性層の下部に層間絶
縁された多結晶薄膜を備え、スイッチ素子を構成する薄
膜トランジスタの活性層を、前記走査回路を構成する薄
膜トランジスタの活性層とは異なる半導体層のより構成
することにより、或はまた、前記走査回路を構成する薄
膜トランジスタを、レーザアニール多結晶薄膜を活性層
とするプレーナ構造の薄膜トランジスタとし、前記活性
層の下部に層間絶縁された誘電体および導電体より成る
多層膜を備え、前スイッチ回路を構成する薄膜トランジ
スタを、レーザ結晶化以外の方法により生成された多結
晶薄膜を活性層とするスタガード型薄膜トランジスタと
することにより、移動度が高く、熱効率のよい均一にし
て一体化された薄膜半導体装置およびその製造方法を提
供することができるという効果がある。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図４】本発明の第４の実施例を工程順に示す断面図で
ある。
ある。
【図５】従来例を工程順に示す断面図である。
１１ ガラス基板 １２ 第１半導体層 １３ 第１絶縁体層 １４ 第２半導体層 １５ ゲート絶縁膜層 １６ ゲート電極層 １７ 配線電極層 １８ ドープ半導体層 ２２ 多結晶化第１半導体層 ２４ 多結晶化第２半導体層
Claims (4)
- 【請求項１】 透明絶縁性基板上に形成された所定の能
動回路および前記能動回路により駆動される所定の受動
回路を含む薄膜半導体装置において、前記能動回路を構
成する薄膜トランジスタの活性層が、所定のレーザアニ
ール多結晶薄膜により形成され、且つ前記活性層の下部
に、絶縁膜により層間絶縁された多結晶薄膜を備えてお
り、前記受動回路を構成する薄膜トランジスタの活性層
が、堆積多結晶半導体層から構成されていることを特徴
とする薄膜半導体装置。 - 【請求項２】 透明絶縁性基板上に形成された所定の能
動回路および前記能動回路により駆動される所定の受動
回路を含む薄膜半導体装置において、前記能動回路を構
成する薄膜トランジスタが、レーザアニール多結晶薄膜
を活性層とするプレーナ構造の薄膜トランジスタであ
り、且つ前記活性層の下部に、絶縁膜により層間絶縁さ
れた導電体および堆積多結晶薄膜より成る多層膜を備え
ており、前記受動回路を構成する薄膜トランジスタが、
前記導電体と同時に形成された導電体をソース・ドレイ
ン領域とし、前記堆積多結晶薄膜と同時に堆積された多
結晶薄膜を活性層とするスタガード型薄膜トランジスタ
であることを特徴とする薄膜半導体装置。 - 【請求項３】 請求項１記載の薄膜半導体装置の製造方
法として、所定の透明絶縁基板上に、多結晶からなる第
１の薄膜半導体層を堆積する第１の工程と、前記第１の
薄膜半導体層の上部に、当該第１の薄膜半導体層を覆う
ように第１の薄膜絶縁体層を堆積する第２の工程と、前
記第１の薄膜絶縁体層の上部に、非晶質からなる第２の
薄膜半導体層を堆積する第３の工程と、前記第２の薄膜
半導体層を、所定のレーザ光により部分的に結晶化する
第４の工程と、前記第４の工程において、レーザ光によ
り結晶化されなかった部分の第２の薄膜半導体層ならび
に前記第１の薄膜絶縁体層を除去する第５の工程と、前
記第４の工程においてレーザ光により結晶化された部分
の第２の薄膜半導体層、および前記第５の工程において
第２の薄膜半導体層ならびに第１の薄膜絶縁体層を除去
された部分に対応する第１の薄膜半導体層に、所定の薄
膜トランジスタを造り込む第６の工程と、を有すること
を特徴とする薄膜半導体装置の製造方法。 - 【請求項４】 請求項２記載の薄膜半導体装置の製造方
法として、所定の透明絶縁基板上に、導電体から成る第
１の電極層を形成する第１の工程と、多結晶から成る第
１の薄膜半導体層を堆積する第２の工程、第１の薄膜絶
縁体層を形成する第３の工程と、前記第１の薄膜絶縁体
層の上部に、非晶質からなる第２の薄膜半導体層を堆積
する第４の工程と、前記第２の薄膜半導体層を、所定の
レーザ光により部分的に結晶化する第５の工程と、前記
第５の工程において、レーザ光により結晶化されなかっ
た部分の第２の薄膜半導体層ならびに前記第１の薄膜絶
縁体層を除去する第６の工程と、前記第５の工程におい
てレーザ光により結晶化された部分の第２の薄膜半導体
層、および前記第６の工程において第２の薄膜半導体層
ならびに第１の薄膜絶縁体層を除去された部分に対応す
る第１の薄膜半導体層に、所定の薄膜トランジスタを造
り込む第７の工程と、を有することを特徴とする薄膜半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297140A JP2586810B2 (ja) | 1993-11-29 | 1993-11-29 | 薄膜半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297140A JP2586810B2 (ja) | 1993-11-29 | 1993-11-29 | 薄膜半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153960A JPH07153960A (ja) | 1995-06-16 |
| JP2586810B2 true JP2586810B2 (ja) | 1997-03-05 |
Family
ID=17842730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297140A Expired - Lifetime JP2586810B2 (ja) | 1993-11-29 | 1993-11-29 | 薄膜半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586810B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5469851B2 (ja) * | 2007-11-27 | 2014-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1993
- 1993-11-29 JP JP5297140A patent/JP2586810B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07153960A (ja) | 1995-06-16 |
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