KR20230149863A - 용량 소자, 반도체 장치, 및 반도체 장치의 제작 방법 - Google Patents

용량 소자, 반도체 장치, 및 반도체 장치의 제작 방법 Download PDF

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract

미세화 또는 고집적화가 가능한 반도체 장치를 제공한다. 반도체 장치는 트랜지스터 및 용량 소자를 포함한다. 트랜지스터는 금속 산화물, 및 금속 산화물에 전기적으로 접속되는 제 1 도전체를 포함한다. 용량 소자는 금속 산화물 위에 제공되고 제 1 도전체가 관통하는 제 1 절연체; 제 1 절연체 위에 제공되고, 제 1 절연체와 제 1 도전체에 도달하는 개구를 포함하는 제 2 절연체; 개구의 내벽, 제 1 절연체, 및 제 1 도전체와 접하는 제 2 도전체; 제 2 도전체 위에 제공된 제 3 절연체; 및 제 3 절연체 위에 제공된 제 4 도전체를 포함한다. 상기 제 1 절연체는 수소의 통과를 억제하는 기능이 제 2 절연체보다 높다.

Description

용량 소자, 반도체 장치, 및 반도체 장치의 제작 방법{CAPACITOR, SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 용량 소자, 반도체 장치, 및 기억 장치, 그리고 이들 중 임의의 것의 제작 방법에 관한 것이다. 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 모든 장치를 말한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 표시 장치(예를 들어, 액정 표시 장치 및 발광 표시 장치), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 포함하는 경우가 있다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
근년, 반도체 장치가 개발되고 있어 LSI, CPU, 또는 메모리에 주로 사용되고 있다. CPU는 반도체 웨이퍼에서 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리를 포함하는)를 포함하고, 접속 단자인 전극이 각각 제공된 반도체 소자들의 집합체이다.
LSI, CPU, 또는 메모리 등의 반도체 회로(IC 칩)는 회로 기판, 예를 들어 인쇄 배선판에 실장되어 다양한 전자 기기의 부품들 중 하나로서 사용된다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 형성하는 기술이 주목을 받고 있다. 이 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(단순히 표시 장치라고도 함) 등의 전자 기기에 널리 사용된다. 트랜지스터에 사용할 수 있는 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 알려져 있다. 다른 재료로서는 산화물 반도체가 주목을 받고 있다.
산화물 반도체를 포함하는 트랜지스터는 오프 상태에서의 누설 전류가 매우 낮다는 것이 알려져 있다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터의 누설 전류가 낮다는 특성을 이용한 저소비전력의 CPU가 개시되어 있다(특허문헌 1 참조). 또한 예를 들어, 산화물 반도체를 포함하는 트랜지스터의 누설 전류가 낮다는 특성을 이용함으로써, 저장된 데이터를 오랫동안 유지할 수 있는 기억 장치가 개시되어 있다(특허문헌 2 참조).
일본 공개특허공보 특개2012-257187호 일본 공개특허공보 특개2011-151383호
본 발명의 일 형태의 한 과제는 미세화 또는 고집적화가 가능한 용량 소자 또는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 한 과제는 높은 생산성으로 제작할 수 있는 용량 소자 또는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 한 과제는 정전 용량이 큰 용량 소자를 제공하는 것이다. 본 발명의 일 형태의 한 과제는 전기 특성이 양호한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 한 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다.
본 발명의 일 형태의 한 과제는 데이터를 오랫동안 유지할 수 있는 반도체 장치 또는 기억 장치를 제공하는 것이다. 본 발명의 일 형태의 한 과제는 고속으로 데이터를 기록할 수 있는 반도체 장치 또는 기억 장치를 제공하는 것이다. 본 발명의 일 형태의 한 과제는 저소비전력의 반도체 장치 또는 저소비전력의 기억 장치를 제공하는 것이다. 본 발명의 일 형태의 한 과제는 단위 면적당 저장 용량이 큰 반도체 장치 또는 기억 장치를 제공하는 것이다. 본 발명의 일 형태의 한 과제는 신규 반도체 장치 또는 신규 기억 장치를 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서는, 과제를 모두 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
금속 산화물을 포함하는 트랜지스터 위에 이 트랜지스터와 적어도 부분적으로 중첩되도록 용량 소자를 제공하면, 반도체 장치의 점유 면적을 저감할 수 있고 반도체 장치를 미세화 또는 고집적화할 수 있다. 트랜지스터 위에 절연체가 제공되고 이 절연체에 형성된 개구를 용량 소자가 채우는 경우, 반도체 장치의 점유 면적을 더 저감할 수 있고 용량 소자의 정전 용량을 크게 할 수 있다.
또한 물 및 수소 등의 불순물의 통과를 억제하는 절연체를 트랜지스터와 용량 소자 사이에 제공하면, 용량 소자 등에 기인하는 불순물이 트랜지스터에 들어가는 것을 억제할 수 있으므로, 트랜지스터는 양호한 전기 특성 및 높은 신뢰성을 가질 수 있다.
또한 트랜지스터와 용량 소자를 전기적으로 접속시키는 도전체가, 불순물의 통과를 억제하는 절연체를 관통한다. 상기 도전체의 상부가 곡면을 가짐으로써, 상기 도전체와 용량 소자의 하부 전극 사이의 접촉 저항을 저감할 수 있고 반도체 장치는 양호한 전기 특성을 가질 수 있다.
본 발명의 일 형태는 제 1 절연체; 제 1 절연체를 관통하는 제 1 도전체; 제 1 절연체 위에 제공되고 제 1 절연체와 제 1 도전체에 도달하는 개구를 포함하는 제 2 절연체; 개구의 내벽, 제 1 절연체, 및 제 1 도전체와 접하여 제공된 제 2 도전체; 제 2 도전체 위에 제공된 제 3 절연체; 및 제 3 절연체 위에 제공된 제 4 도전체를 포함하는 용량 소자이다. 제 1 절연체 중 제 2 도전체와 접하는 영역의 두께는 제 1 절연체의 다른 영역의 두께보다 얇다. 제 1 도전체는 제 1 절연체 중 제 2 도전체와 접하는 영역의 상면보다 위의 부분에 곡면을 가진다.
본 발명의 다른 형태는 트랜지스터 및 용량 소자를 포함한 반도체 장치이다. 트랜지스터는 금속 산화물, 및 금속 산화물에 전기적으로 접속되는 제 1 도전체를 포함한다. 용량 소자는 금속 산화물 위에 제공되고 제 1 도전체가 관통하는 제 1 절연체; 제 1 절연체 위에 제공되고 제 1 절연체와 제 1 도전체에 도달하는 개구를 포함하는 제 2 절연체; 개구의 내벽, 제 1 절연체, 및 제 1 도전체와 접하여 제공된 제 2 도전체; 제 2 도전체 위에 제공된 제 3 절연체; 및 제 3 절연체 위에 제공된 제 4 도전체를 포함한다. 제 1 절연체는 수소의 통과를 억제하는 기능이 제 2 절연체보다 높다.
상술한 형태에서, 제 1 도전체는 제 1 절연체 중 제 2 도전체와 접하는 영역의 상면보다 위의 부분에 곡면을 가지는 것이 바람직하다. 상술한 형태에서, 제 1 도전체의 저면과 측면은, 제 1 절연체 중 제 2 도전체와 접하는 영역의 상면보다 아래의 부분에 90° 이상의 각도를 이루는 것이 바람직하다. 상술한 형태에서, 제 1 절연체 중 제 2 도전체와 접하는 영역의 두께는 제 1 절연체의 다른 영역의 두께보다 얇아도 좋다.
상술한 형태에서, 제 1 절연체는 알루미늄 및 산소를 포함하는 것이 바람직하다. 상술한 형태에서, 제 2 절연체는 제 5 절연체, 및 제 5 절연체 위에 제공된 제 6 절연체를 포함하고, 제 5 절연체 및 제 6 절연체 중 한쪽은 압축 응력을 가지고, 제 5 절연체 및 제 6 절연체 중 다른 쪽은 인장 응력을 가지는 것이 바람직하다. 상술한 형태에서, 제 4 도전체는 개구를 채우고, 제 2 절연체와 중첩되는 영역을 포함하고, 제 4 도전체의 상기 영역의 상면의 평균 표면 거칠기가 2nm 이하인 것이 바람직하다. 상술한 형태에서, 금속 산화물은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는 것이 바람직하다.
본 발명의 다른 형태는, 금속 산화물을 포함하는 트랜지스터 위에 제 1 절연체를 형성하는 단계; 제 1 절연체 위에 제 2 절연체를 형성하는 단계; 제 1 절연체 및 제 2 절연체에, 트랜지스터의 소스 및 드레인 중 한쪽에 도달하는 제 1 개구 및 트랜지스터의 소스 및 드레인 중 다른 쪽에 도달하는 제 2 개구를 형성하는 단계; 제 1 개구를 제 1 도전체로 채우고 제 2 개구를 제 2 도전체로 채우는 단계; 제 2 절연체, 제 1 도전체, 및 제 2 도전체 위에 제 3 절연체를 형성하는 단계; 드라이 에칭 처리를 수행하여 제 1 절연체와 제 1 도전체에 도달하는 제 3 개구를 형성하는 단계; 제 3 개구의 내벽, 제 1 절연체, 및 제 1 도전체와 접하는 제 3 도전체를 형성하는 단계; 제 3 도전체 위에 제 4 절연체를 형성하는 단계; 및 제 4 절연체 위에 제 4 도전체를 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다. 제 1 절연체는 수소의 통과를 억제하는 기능이 제 2 절연체보다 높은 절연체이다. 드라이 에칭 처리에서, 제 1 도전체의 적어도 상면이 노출된 단계에 있어서, 에칭 가스는, 탄소 및 플루오린을 포함하고 플루오린에 대한 탄소의 원자수비가 50% 이상인 가스를 포함한다.
상술한 형태에서, 제 3 절연체를 형성하는 단계는, PECVD법에 의하여 제 1 산화 실리콘을 퇴적하는 단계; 및 APCVD법에 의하여 제 1 산화 실리콘 위에 제 2 산화 실리콘을 퇴적하는 단계를 포함하는 것이 바람직하다. 상술한 형태에서, 제 4 도전체를 형성하는 단계는, 제 4 도전체를 퇴적하는 단계; 제 4 도전체 위에 제 5 절연체를 퇴적하는 단계; 및 CMP 처리를 수행하여 제 4 도전체를 노출시키는 단계를 포함하는 것이 바람직하다. 드라이 에칭 처리에서, 에칭 가스는 아르곤을 포함하고 아르곤의 유량이 에칭 가스 전체의 유량의 90% 이상인 것이 바람직하다.
상술한 형태에서, 제 1 절연체는 산소를 포함하는 분위기에서, 알루미늄을 포함하는 타깃을 사용한 스퍼터링법에 의하여 퇴적되는 것이 바람직하다. 상술한 형태에서, 금속 산화물은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는 타깃을 사용한 스퍼터링법에 의하여 퇴적되는 것이 바람직하다.
본 발명의 일 형태에 따르면, 미세화 또는 고집적화가 가능한 용량 소자 또는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 높은 생산성으로 제작할 수 있는 용량 소자 또는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 정전 용량이 큰 용량 소자를 제공할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 일 형태에 따르면, 데이터를 오랫동안 유지할 수 있는 반도체 장치 또는 기억 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 고속으로 데이터를 기록할 수 있는 반도체 장치 또는 기억 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 저소비전력의 반도체 장치 또는 저소비전력의 기억 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 단위 면적당 저장 용량이 큰 반도체 장치 또는 기억 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치 또는 신규 기억 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 효과 모두를 가지지 않아도 된다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
도 1은 본 발명의 일 형태의 반도체 장치를 도시한 단면도이다.
도 2는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 3은 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 4는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 5는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 6은 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 7은 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 8은 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 9는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 10은 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 11은 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 12는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 13은 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 14는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 15는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 16은 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 17의 (A) 내지 (D)는 본 발명의 일 형태의 반도체 장치를 도시한 단면도이다.
도 18의 (A) 내지 (E)는 본 발명의 일 형태의 반도체 장치를 도시한 단면도이다.
도 19는 본 발명의 일 형태의 반도체 장치를 도시한 단면도이다.
도 20의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치를 도시한 상면도 및 단면도이다.
도 21의 (A) 내지 (H)는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 22의 (A) 내지 (F)는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 23의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치를 도시한 상면도 및 단면도이다.
도 24의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치를 도시한 상면도 및 단면도이다.
도 25의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치를 도시한 상면도 및 단면도이다.
도 26의 (A) 내지 (C)는 본 발명의 일 형태의 금속 산화물의 원자수비의 범위를 각각 도시한 것이다.
도 27은 본 발명의 일 형태의 기억 장치의 구조를 도시한 단면도이다.
도 28은 본 발명의 일 형태의 기억 장치의 구조를 도시한 단면도이다.
도 29는 본 발명의 일 형태의 기억 장치의 구조를 도시한 단면도이다.
도 30은 본 발명의 일 형태의 기억 장치의 구성예를 도시한 블록도이다.
도 31의 (A) 및 (B)는 본 발명의 일 형태의 기억 장치의 구성예를 도시한 블록도 및 회로도이다.
도 32의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치의 구성예를 도시한 블록도이다.
도 33의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치의 구성예를 도시한 블록도 및 회로도이고, 도 33의 (C)는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 34는 본 발명의 일 형태의 반도체 장치의 구성예를 도시한 블록도이다.
도 35의 (A)는 본 발명의 일 형태의 반도체 장치의 구성예를 도시한 회로도이고, 도 35의 (B)는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 36은 본 발명의 일 형태의 반도체 장치를 도시한 블록도이다.
도 37은 본 발명의 일 형태의 반도체 장치를 도시한 회로도이다.
도 38의 (A) 및 (B)는 본 발명의 일 형태의 반도체 웨이퍼를 도시한 상면도이다.
도 39의 (A)는 전자 부품의 제작 공정의 예를 나타낸 흐름도이고, 도 39의 (B)는 전자 부품을 도시한 사시 모식도이다.
도 40의 (A) 내지 (F)는 본 발명의 형태의 전자 기기를 도시한 것이다.
도 41의 (A) 및 (B)는 본 발명의 실시예의 AFM 이미지이다.
도 42는 본 발명의 실시예의 단면 STEM 이미지이다.
도 43은 본 발명의 실시예의 단면 STEM 이미지이다.
이하, 도면을 참조하여 실시형태에 대하여 설명한다. 또한 실시형태는 다양한 형태로 실시할 수 있고, 본 발명의 취지 및 범위에서 벗어나지 않고 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해된다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다.
도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 크기, 층의 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태들은 도면에 나타낸 형상 또는 값에 한정되지 않는다. 예를 들어, 실제의 제작 공정에서, 층 또는 레지스트 마스크 등은 의도하지 않게 에칭 등의 처리에 의하여 크기가 저감될 수 있고, 이것은 이해를 쉽게 하기 위하여 도시되지 않는 경우가 있다. 도면에서, 같은 부분 또는 유사한 기능을 가지는 부분은 상이한 도면에서 같은 부호로 나타내고, 그 설명은 반복하지 않는다. 또한 유사한 기능을 가지는 부분에는 같은 해칭 패턴을 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
특히 상면도("평면도"라고도 함) 또는 사시도 등에서, 발명의 이해를 쉽게 하기 위하여 어떤 구성 요소는 도시되지 않는 경우가 있다. 또한 일부의 은선(hidden line) 등은 나타내지 않는 경우가 있다.
또한 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수는 편의상 사용되는 것이고, 단계의 순서 또는 적층 순서를 나타내는 것은 아니다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3"으로 적절히 바꿔도 설명이 가능하다. 또한 본 명세서 등에서의 서수는 본 발명의 일 형태를 특정하는 것과 반드시 같지는 않다.
본 명세서에서 "위에", "상에", "아래에", 및 "밑에" 등 배치를 설명하는 용어는, 도면을 참조하여 구성 요소 간의 위치 관계를 설명하는 데 있어서 편의상 사용된다. 또한 구성 요소 간의 위치 관계는, 각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용되는 용어에 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 그리고 X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에는 다른 접속 관계가 포함된다.
여기서, X 및 Y는 각각 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)을 나타낸다.
X와 Y가 직접 접속되는 경우의 예에는, X와 Y 사이의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속되지 않는 경우와, X와 Y 사이의 전기적인 접속을 가능하게 하는 상기 소자를 개재(介在)하지 않고 X와 Y가 접속되는 경우가 포함된다.
예를 들어, X와 Y가 전기적으로 접속되는 경우에는, X와 Y 사이의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 또한 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 온 또는 오프가 되어, 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 변경하는 기능을 가진다. 또한 X와 Y가 전기적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우가 포함된다.
예를 들어, X와 Y가 기능적으로 접속되는 경우에는, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; D/A 변환 회로, A/D 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 스텝업 회로 또는 스텝다운 회로) 또는 신호의 전위 레벨을 변경하는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭 또는 전류량 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 예를 들어, X와 Y 사이에 또 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전송된다면, X와 Y는 기능적으로 접속된다. 또한 X와 Y가 기능적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우 및 X와 Y가 전기적으로 접속되는 경우가 포함된다.
본 명세서 등에서 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류가 흐를 수 있다. 또한 본 명세서 등에서 채널 형성 영역은, 전류가 주로 흐르는 영역을 말한다.
또한 예를 들어, 소스 및 드레인의 기능은 반대의 극성의 트랜지스터가 채용되는 경우 또는 회로 동작에서 전류 흐름의 방향이 변화되는 경우에 서로 바뀌는 경우가 있다. 따라서, "소스" 및 "드레인"이라는 용어는 본 명세서 등에서 서로 바뀔 수 있다.
또한 채널 길이는, 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 길이는 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 고정되지 않는 경우가 있다. 따라서, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값이다.
채널 폭은, 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 마주 보는 부분의 길이를 말한다. 하나의 트랜지스터에서, 채널 폭은 모든 영역에서 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않는 경우가 있다. 따라서, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값이다.
또한 트랜지스터의 구조에 따라서는 채널이 실제로 형성되는 영역에서의 채널 폭(이하, "실효적인 채널 폭"이라고 함)이 트랜지스터의 상면도에 나타내어진 채널 폭(이하, "외견상 채널 폭"이라고 함)과 상이한 경우가 있다. 예를 들어, 반도체의 측면을 덮는 게이트 전극을 가지는 트랜지스터에서는, 실효적인 채널 폭이 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 반도체의 측면을 덮는 게이트 전극을 가지는 미세화된 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 증가된다. 이러한 경우에는, 실효적인 채널 폭이 실질적인 채널 폭보다 크다.
이러한 경우에는, 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 설계값으로부터의 실효적인 채널 폭을 추산하기 위해서는, 추정 조건으로서 반도체의 형상이 알려져 있다고 상정할 필요가 있다. 따라서, 반도체의 형상이 정확히 알려져 있지 않은 경우에는, 실효적인 채널 폭을 정확히 측정하기 어렵다.
따라서, 본 명세서에서는 외견상 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등은 단면 TEM 이미지 등을 분석함으로써 결정할 수 있다.
또한 반도체의 불순물은 예를 들어, 반도체의 주성분 외의 원소를 말한다. 예를 들어, 0.1atomic% 미만의 농도를 가진 원소는 불순물로 간주할 수 있다. 불순물이 포함되면, 반도체에서의 DOS(density of states)가 증가되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 제 1족 원소, 제 2족 원소, 제 13족 원소, 제 14족 원소, 제 15족 원소, 및 산화물 반도체의 주성분 이외의 전이 금속이 포함되며, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체의 경우, 물도 불순물로서 작용하는 경우가 있다. 산화물 반도체의 경우, 불순물이 들어감으로써 예를 들어 산소 결손이 형성될 수 있다. 또한 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 제 1족 원소, 제 2족 원소, 제 13족 원소, 및 제 15족 원소가 포함된다.
본 명세서 등에서, 산화질화 실리콘막은 질소보다 많은 산소를 포함한다. 산화질화 실리콘막은 예를 들어 산소, 질소, 실리콘, 및 수소를 각각, 55atomic% 내지 65atomic%, 1atomic% 내지 20atomic%, 25atomic% 내지 35atomic%, 그리고 0.1atomic% 내지 10atomic%의 범위로 포함하는 것이 바람직하다. 질화산화 실리콘막은 산소보다 많은 질소를 포함한다. 질화산화 실리콘막은 질소, 산소, 실리콘, 및 수소를 각각, 55atomic% 내지 65atomic%, 1atomic% 내지 20atomic%, 25atomic% 내지 35atomic%, 그리고 0.1atomic% 내지 10atomic%의 범위로 포함하는 것이 바람직하다.
본 명세서 등에서는, "막" 및 "층"이라는 용어를 서로 교체할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한 본 명세서 등에서, "절연체"라는 용어는 "절연막" 또는 "절연층"이라는 용어와 치환할 수 있다. 또한 "도전체"라는 용어는 "도전막" 또는 "도전층"이라는 용어와 치환할 수 있다. 또한 "반도체"라는 용어는 "반도체막" 또는 "반도체층"이라는 용어와 치환할 수 있다.
또한 따로 명시되지 않는 한, 본 명세서 등에서 설명하는 트랜지스터는 전계 효과 트랜지스터이다. 따로 명시되지 않는 한, 본 명세서 등에서 설명하는 트랜지스터는 n채널형 트랜지스터이다. 그러므로, 따로 명시되지 않는 한, 문턱 전압("Vth"라고도 함)은 0V보다 크다.
본 명세서 등에서, "평행"이라는 용어는 2개의 직선 사이에 형성된 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한 "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성된 각도가 -30° 이상 30° 이하임을 나타낸다. "수직"이라는 용어는 2개의 직선 사이에 형성된 각도가 80° 이상 100° 이하임을 나타내기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다. 또한 "실질적으로 수직"이라는 용어는 2개의 직선 사이에 형성된 각도가 60° 이상 120° 이하임을 나타낸다.
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
또한 본 명세서에서 배리어막은 산소, 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 막을 말한다. 도전성을 가지는 상기 배리어막을 도전성 배리어막이라고 하는 경우가 있다.
본 명세서 등에서 금속 산화물은 넓은 의미에서 금속의 산화물을 의미한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 사용한 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 바꿔 말하면, OS FET는 산화물 또는 산화물 반도체를 포함하는 트랜지스터이다.
(실시형태 1)
<반도체 장치의 구조예>
트랜지스터(400) 및 용량 소자(100)를 포함한 본 발명의 일 형태의 반도체 장치의 예에 대하여 아래에서 설명한다.
도 1은 트랜지스터(400) 및 용량 소자(100)를 포함한 반도체 장치의 단면도이다. 트랜지스터(400) 위에는, 물 및 수소 등의 불순물의 통과를 억제하는 절연체(420)를 개재하여 용량 소자(100)가 제공된다. 용량 소자(100)와 트랜지스터(400)는 절연체(420)를 관통하는 도전체(108b)를 통하여 서로 전기적으로 접속된다. 절연체(420) 및 도전체(108b)는 용량 소자(100)와 트랜지스터(400) 사이에 제공되기 때문에, 트랜지스터(400) 또는 용량 소자(100)에 포함되는 것으로 간주할 수 있다.
트랜지스터(400)는 산화물(406)을 포함하고, 산화물(406)의 적어도 일부가 트랜지스터(400)의 채널 형성 영역으로서 기능한다. 산화물(406)은 기판(미도시) 위의 절연체(402) 위에 제공되는 것이 바람직하다. 트랜지스터(400)는 산화물(406) 위의 도전체(404), 및 산화물(406)과 도전체(404) 사이의 절연체(412)를 포함한다. 여기서, 도전체(404)는 트랜지스터(400)의 게이트로서 기능하고, 절연체(412)는 도전체(404)에 대한 게이트 절연체로서 기능한다. 예를 들어, 산화물(406) 중 도전체(404)와 중첩되는 영역이 트랜지스터(400)의 채널 형성 영역으로서 기능하고, 산화물(406) 중 도전체(404)와 중첩되지 않는 영역의 일부가 트랜지스터(400)의 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 산화물(406) 중 도전체(404)와 중첩되지 않는 영역의 다른 일부가 트랜지스터(400)의 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다.
산화물(406) 중의 소스 영역 및 드레인 영역 중 한쪽으로서 기능하는 영역에는 도전체(108a)가 전기적으로 접속된다. 산화물(406) 중의 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능하는 영역에는 도전체(108b)가 전기적으로 접속된다. 바꿔 말하면, 도전체(108a)는 트랜지스터(400)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전체(108b)는 트랜지스터(400)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다. 산화물(406), 절연체(412), 및 도전체(404)를 덮도록 절연체(410)가 제공되는 것이 바람직하다. 도전체(108a) 및 도전체(108b)는 절연체(410)에 형성된 개구를 채우는 것이 바람직하다.
트랜지스터(400)의 산화물(406)의 채널 형성 영역에서 산소 결손, 그리고 수소 및 물 등의 불순물이 저감되면, 트랜지스터(400)는 양호한 전기 특성 및 향상된 신뢰성을 가질 수 있다. 또한 트랜지스터(400)의 구조의 구체적인 예에 대해서는 후술한다.
<용량 소자의 구조예>
용량 소자(100)는 산화물(406), 절연체(412), 도전체(404), 및 절연체(410) 위에 제공된다. 용량 소자(100)는 절연체(422), 절연체(112), 절연체(114), 및 절연체(116)에 형성된 개구(115)의 내벽, 절연체(420), 그리고 도전체(108b)와 접하여 제공된 도전체(110); 도전체(110) 위에 제공된 절연체(130); 및 절연체(130) 위에 제공된 도전체(120a) 및 도전체(120b)를 포함한다. 또한 아래의 설명에 있어서 도전체(120a) 및 도전체(120b)를 집합적으로 도전체(120)라고 하는 경우가 있다.
여기서, 도전체(110)는 용량 소자(100)의 하부 전극으로서 기능하고, 도전체(120)는 용량 소자(100)의 상부 전극으로서 기능하고, 절연체(130)는 용량 소자(100)의 유전체로서 기능한다. 용량 소자(100)의 상부 전극과 하부 전극은, 개구(115)의 저면뿐만 아니라 상면을 따라 유전체를 개재하여 서로 대향하기 때문에, 단위 면적당 정전 용량을 크게 할 수 있다. 또한 개구(115)가 깊을수록 용량 소자(100)의 정전 용량이 커진다. 이런 식으로 용량 소자(100)의 단위 면적당 정전 용량을 크게 함으로써 반도체 장치의 미세화 및 집적화를 촉진할 수 있다.
절연체(420)는 용량 소자(100) 등 위층으로부터 물 및 수소 등의 불순물이 트랜지스터(400) 등에 들어가는 것을 방지하는 배리어 절연막으로서 기능할 수 있다. 절연체(420)는 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연 재료(예를 들어 산화 알루미늄)를 사용하여 형성하는 것이 바람직하다. 이런 식으로, 절연체(420)보다 아래의 층에 수소 및 물 등의 불순물이 확산되는 것을 억제할 수 있다. 또한 절연체(420)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물 중 적어도 하나의 통과를 억제하는 기능을 가지는 것이 바람직하다. 또한 아래의 설명에 있어서, 불순물의 통과를 억제하는 기능을 가지는 절연 재료에 대해서도 마찬가지이다. 예를 들어, 절연체(420)는 물 또는 수소의 통과를 억제하는 기능이 절연체(422), 절연체(112), 및 절연체(114) 중 적어도 하나보다 높은 것이 바람직하다.
여기서 절연체(420)에는, 스퍼터링법에 의하여 형성되는 산화물 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다. 이러한 산화물 절연체를 사용하여 스퍼터링법에 의하여 형성된 절연체(420)를 사용함으로써, 절연체(410) 중 절연체(420)와 접하는 표면을 통하여 절연체(410)에 산소를 공급할 수 있어, 절연체(410)를 산소 과잉 상태로 할 수 있다. 따라서, 절연체(410)를 통하여 절연체(412) 및 산화물(406)에 산소를 공급할 수 있다.
또한 절연체(420)는 산소(예를 들어 산소 원자 및 산소 분자)의 통과를 억제하는 기능을 가지는 절연 재료(산화 알루미늄 등)를 사용하여 형성하는 것이 바람직하다. 이로써, 절연체(410) 또는 산화물(406) 등에 포함되는 산소가 상방으로 확산되는 것을 방지할 수 있다. 따라서, 산화물(406)에 산소를 효과적으로 공급할 수 있다.
트랜지스터(400)의 산화물(406)의 채널 형성 영역에서 산소 결손, 그리고 수소 및 물 등의 불순물이 저감되도록 절연체(420)를 제공하면, 트랜지스터(400)는 양호한 전기 특성 및 향상된 신뢰성을 가질 수 있다.
절연체(420)는 절연체(422), 절연체(112), 및 절연체(114)에 개구(115)를 형성할 때 에칭 스토퍼로서 기능하는 것이 바람직하다. 따라서, 절연체(420)의 구성 원소 및 조성 등은 절연체(422), 절연체(112), 및 절연체(114) 중 적어도 하나와는 상이한 것이 바람직하다. 예를 들어, 산화 알루미늄을 사용하여 절연체(420)를 형성하는 것이 바람직하다. 에칭 스토퍼로서 기능하는 절연체(420)는, 용량 소자(100)와 절연체(410)가 접하는 것, 그리고 용량 소자(100)에 포함되는 불순물이 절연체(410)를 통하여 용량 소자(100) 중 절연체(410)와 접하는 부분으로부터 트랜지스터(400)로 확산되는 것을 방지한다.
이때, 절연체(420) 및 도전체(108b)는 개구(115)의 바닥 부분에 상당한다. 바꿔 말하면, 개구(115)는 절연체(420) 및 도전체(108b)에 도달한다. 또한 도 1에 도시된 바와 같이, 절연체(420) 중 개구(115)와 중첩되는 영역, 즉 절연체(420) 중 도전체(110)와 중첩되는 영역은 절연체(420)의 다른 영역보다 두께가 얇은 경우가 있다. 즉, 절연체(420) 중 개구(115)와 중첩되는 영역은 오목 형상을 가지는 경우가 있다.
또한 구성 원소가 절연체(420)와 유사한 절연체를 ALD법에 의하여 절연체(420) 상에 퇴적하여도 좋다. 이러한 절연체가 ALD법에 의하여 퇴적된 절연체(420)는 단절, 크랙, 핀홀 없이 트랜지스터(400)를 덮을 수 있다. 이로써, 수소 및 물 등의 불순물에 대한 절연체(420)의 배리어성을 현저히 향상시킬 수 있다.
절연체(420) 위에 절연체(422)가 제공되는 것이 바람직하다. 절연체(422)는 예를 들어 산화질화 실리콘을 사용하여 형성된다. 도전체(108a) 및 도전체(108b)는 절연체(410), 절연체(420), 및 절연체(422)에 형성된 개구를 채우도록 형성된다. 따라서, 도전체(108a) 또는 도전체(108b)의 상면의 일부가 절연체(422)의 상면과 실질적으로 정렬되는 경우가 있다.
여기서, 제공된 절연체(422)에 의하여, 도전체(108a) 및 도전체(108b) 형성 시의 연마 처리(예를 들어 CMP(chemical mechanical polishing) 처리)가 용이해진다. 또한 도전체(108a) 및 도전체(108b)가 형성될 수 있기만 하면 절연체(422)를 반드시 제공할 필요는 없다.
절연체(420) 중 도전체(110)와 접하는 영역의 상면보다 아래의 부분에서, 절연체(410) 및 절연체(420)에 형성되는 개구의 단면 형상, 및 이 개구를 채우는 도전체(108b)의 단면 형상은 역 테이퍼가 되는 경우가 있다. 즉, 이 부분에서는 도전체(108b)의 측면의 테이퍼각이 90° 이상인 경우가 있다. 바꿔 말하면, 이 부분에서는 도전체(108b)의 저면과 측면이 90° 이상의 각도를 이루는 경우가 있다. 또한 이 부분에서는 도전체(108b)의 측면이 절연체(402)의 상면에 대하여 실질적으로 수직이어도 좋다.
도전체(108b)는 절연체(420) 중 도전체(110)와 접하는 영역의 상면보다 위의 부분에 곡면을 가지는 것이 바람직하다. 예를 들어, 도전체(108b)의 상기 부분은 도전체(108b)의 측면과 도전체(108b)의 상면 사이에 곡면을 가지는 것이 바람직하다. 즉, 도전체(108b)의 상기 부분에서는 측면의 단부와 상면의 단부가 만곡되어 서로 연결되는 것이 바람직하다.
상술한 바와 같이, 도전체(108b) 중 절연체(420)보다 위의 부분과 도전체(108b) 중 절연체(420)보다 아래의 부분은 각각 상이한 형상을 가지는 것이 바람직하다. 특히, 도전체(108b)의 상부의 곡면이 도전체(110)와 접하는 경우, 도전체(108b)와 도전체(110) 사이의 접촉 저항을 저감할 수 있다. 이런 식으로, 트랜지스터(400)의 소스 또는 드레인과, 용량 소자(100)의 하부 전극 사이에서 양호한 전기적 접속이 이루어질 수 있다. 그 결과, 용량 소자(100) 및 트랜지스터(400)를 포함한 반도체 장치는 양호한 전기 특성을 가질 수 있다.
절연체(422) 위에 절연체(112)가 위치하고, 절연체(112) 위에 절연체(114)가 위치한다. 상술한 바와 같이, 개구(115)의 깊이(즉 절연체(112)와 절연체(114)의 총두께)가 깊어질수록, 용량 소자(100)의 정전 용량이 커질 수 있다. 그러나, 절연체(112)와 절연체(114)가 두꺼우면 절연체(112)와 절연체(114)의 내부 응력이 크므로, 예를 들어 기판의 왜곡이 발생할 수 있다. 이 관점에서, 본 실시형태에서 설명하는 용량 소자(100)에서는 절연체(112) 및 절연체(114) 중 한쪽이 압축 응력을 가지고 다른 쪽이 인장 응력을 가지는 것이 바람직하다. 바꿔 말하면, 절연체(112) 및 절연체(114)가 적층되는 경우에 절연체(112)와 절연체(114)의 내부 응력이 상쇄됨으로써, 적층된 절연체의 전체 내부 응력이 저감되는 것이 바람직하다.
절연체(112) 및 절연체(114)는 동종의 원소를 포함하여도 좋고, 예를 들어 유기 실레인 가스(예를 들어 TEOS(tetraethylorthosilicate))를 사용하여 퇴적된 산화 실리콘을 사용하여 형성할 수 있다. 이 경우, 절연체(112) 및 절연체(114)는 내부 응력 방향이 서로 상이해지도록 상이한 조성을 가지게 형성되는 것이 바람직하다. 예를 들어, 절연체(112) 및 절연체(114)는 상이한 종류의 CVD(chemical vapor deposition)에 의하여 동종의 유기 실레인 가스(예를 들어 TEOS)를 사용하여 형성되어도 좋다.
또한 기판의 왜곡이 발생하지 않을 정도로 내부 응력이 낮기만 하면 절연체(112) 및 절연체(114) 중 한쪽을 생략하여도 좋다.
절연체(114) 위에 절연체(116)가 위치하는 것이 바람직하다. 절연체(116)는 개구(115) 내의 에칭 시에 도전체(110)와 함께 에칭 스토퍼로서 기능하는 것이 바람직하다. 따라서, 절연체(116)의 구성 원소 및 조성 등은 절연체(114)와 상이한 것이 바람직하고, 예를 들어 질화 실리콘을 사용하여 절연체(116)를 형성할 수 있다. 절연체(116)의 상면과 도전체(110)의 최상면(도전체(110) 중 개구(115)의 가장자리와 접하는 부분)은 실질적으로 서로 정렬되는 것이 바람직하다. 절연체(116) 및 도전체(110)는 절연체(114), 절연체(112), 절연체(422), 및 절연체(420)를 덮는 것이 바람직하다. 또한 절연체(116)는 반드시 제공할 필요는 없다.
절연체(422), 절연체(112), 절연체(114), 및 절연체(116)에 개구(115)가 형성된다. 여기서 절연체(422), 절연체(112), 절연체(114), 및 절연체(116)의 측면은 개구(115)의 내벽으로 간주할 수 있다. 절연체(420) 중 개구(115)와 중첩되는 부분에 더하여, 도전체(108b)의 상부도 개구(115)의 바닥 부분으로 간주할 수 있다.
도 1에 도시된 바와 같이, 개구(115)의 단면 형상을, 위치가 깊을수록 그 내경이 작아지도록 할 수 있다. 그 단면 형상은 개구(115)의 내벽이 절연체(402)의 상면에 대하여 실질적으로 수직으로 되도록 하여도 좋다. 위에서 봤을 때 개구(115)의 형상은 사각형이어도 좋고, 사각형 이외의 다각형이어도 좋고, 모서리가 둥근 다각형이어도 좋고, 타원형 등의 원형이어도 좋다. 여기서, 개구(115)와 트랜지스터(400)가 서로 중첩되는 면적이 클수록 양호하다. 이러한 구조에 의하여, 용량 소자(100) 및 트랜지스터(400)를 포함한 반도체 장치의 점유 면적이 증가되지 않고 커진 정전 용량을 얻을 수 있다.
개구(115)의 내벽 및 저면과 접하여 도전체(110)가 위치한다. 도전체(110)는 용량 소자(100)의 하부 전극으로서 기능하고 질화 타이타늄 등을 사용하여 형성할 수 있다. 예를 들어, 도전체(110)가 되는 도전막을 형성하기 위하여 ALD법 또는 CVD법을 채용함으로써, 개구(115)의 종횡비가 큰 경우에도 도전체(110)의 피복성을 양호하게 할 수 있다. 여기서, 상술한 바와 같이 도전체(108b)의 상부가 곡면을 가지고 이 곡면과 접하여 도전체(110)가 형성됨으로써, 도전체(110)와 도전체(108b) 사이의 접촉 저항을 저감할 수 있다.
도전체(110) 및 절연체(116)를 덮도록 절연체(130)가 위치한다. 절연체(130)는 용량 소자(100)의 유전체로서 기능하고, 예를 들어 산화 하프늄, 하프늄실리케이트(HfSi x O y (x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSi x O y N z (x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAl x O y N z (x>0, y>0, z>0)), 또는 산화 이트륨 등의 high-k 재료를 사용하여 형성되는 것이 바람직하다. 이러한 high-k 재료를 사용함으로써, 절연체(130)의 두께가 두꺼운 경우에도 용량 소자(100)의 충분한 정전 용량을 확보할 수 있다. 두께가 두꺼운 절연체(130)에 의하여, 도전체(110)와 도전체(120) 사이에 생기는 누설 전류를 억제할 수 있다.
예를 들어, 절연체(130)가 되는 절연막을 형성하기 위하여 ALD법 또는 CVD법을 채용함으로써, 개구(115)의 종횡비가 큰 경우에도 절연체(130)의 피복성을 양호하게 할 수 있다. 절연체(130) 중 도전체(120)와 중첩되는 영역의 두께는 절연체(130)의 다른 영역의 두께보다 두꺼운 경우가 있다.
도전체(110)의 최상면 및 절연체(116)의 상면이 실질적으로 서로 정렬되는 경우, 즉 도전체(110)가 개구(115)로부터 돌출하지 않는 경우, 절연체(130)가 도전체(110)를 더 확실히 덮을 수 있고, 이에 의하여 도전체(110)와 도전체(120) 사이의 단락이 억제된다.
개구(115)를 덮도록 절연체(130) 위에 도전체(120)가 위치한다. 도 1에 도시된 바와 같이, 도전체(120)는 도전체(120a)와, 도전체(120a) 위의 도전체(120b)의 적층막인 것이 바람직하다. 도전체(120)는 용량 소자(100)의 상부 전극으로서 기능하고, 여기서 도전체(120a)는 질화 타이타늄 등을 사용하여 형성할 수 있고 도전체(120b)는 텅스텐 등을 사용하여 형성할 수 있다. 예를 들어, 도전체(120a)가 되는 도전막 및 도전체(120b)가 되는 도전막을 형성하기 위하여 ALD법 또는 CVD법을 채용함으로써, 개구(115)의 종횡비가 큰 경우에도 도전체(120a) 및 도전체(120b)의 피복성을 양호하게 할 수 있다.
도전체(120)는 개구(115)로부터 돌출하여 절연체(116)와 중첩되는 영역을 포함하는 것이 바람직하다. 도전체(120a) 및 도전체(120b)를 포토리소그래피법 등에 의하여 형성하는 경우에 도전체(120)는 상기 영역을 가질 수 있다. 여기서, 도전체(120b) 중 절연체(116)와 중첩되는 영역의 상면의 평균 표면 거칠기(Ra)는 4nm 이하, 바람직하게는 2nm 이하, 더 바람직하게는 1nm 이하이다. 상술한 바와 같이 도전체(120b)의 상면이 개구(115)의 가장자리 및 그 가장자리 근방과 중첩되는 영역에서 양호한 평탄성을 가지는 경우, 포토리소그래피 공정에서의 노광 시에 상기 영역에서의 난반사를 억제할 수 있다. 특히 노광에 전자 빔을 사용하는 경우에 금속막의 상면의 요철로 인한 난반사의 영향이 더 크므로, 이를 피하기 위하여 상기 영역의 평탄성을 향상시키는 것이 바람직하다. 상기 영역의 평탄성이 향상되면 더 정밀한 포토리소그래피가 가능해진다.
본 명세서 등에서, 평균 표면 거칠기(R a)는, 곡면에 적용되도록 JIS B 0601:2001(ISO4287:1997)로 정의된 산술적 평균 표면 거칠기의 3차원 확장에 의하여 얻어지고, 기준면으로부터 특정면까지의 편차의 절댓값의 평균값이다.
특정면이 Z=F(X,Y)로 표시될 때, 평균 표면 거칠기(Ra)는 기준면으로부터 특정면까지의 편차의 절댓값들의 평균값이고, 다음의 수학식으로 나타내어진다.
[수학식 1]
여기서, 특정면은 거칠기 측정의 대상인 표면이고, 좌표(X 1,Y 1,F(X 1,Y 1)), 좌표(X 1,Y 2,F(X 1,Y 2)), 좌표(X 2,Y 1,F(X 2,Y 1)), 및 좌표(X 2, Y 2, F(X 2,Y 2))로 표현되는 4점으로 특정된 사각형의 영역이다.
S 0은 특정면을 XY 평면에 투영하여 얻어진 직사각형의 면적을 나타내고, Z 0은 기준면의 높이(특정면의 평균 높이)를 나타낸다. 평균 표면 거칠기(Ra)는 원자간력 현미경(Atomic Force Microscope: AFM)을 이용하여 측정할 수 있다.
또한 도전체(120)는 반드시 적층막일 필요는 없고, 예를 들어 도전체(120a) 및 도전체(120b) 중 한쪽만이어도 좋다.
도전체(120) 및 절연체(130)를 덮도록 절연체(150)가 위치하는 것이 바람직하다. 절연체(150)는 절연체(410)로서 사용할 수 있는 절연체 중 임의의 것을 사용하여 형성할 수 있다.
상술한 설명에 있어서는 용량 소자(100)가 도전체(108b) 위에 형성되지만, 도전체(108a) 위에 접속부(160)가 형성되는 것이 바람직하다. 접속부(160)에 의하여, 트랜지스터(400)의 도전체(108a)가 다양한 회로 소자 또는 배선 등 중 임의의 것에 쉽게 접속될 수 있다.
접속부(160)는 절연체(422), 절연체(112), 절연체(114), 절연체(116), 절연체(130), 및 절연체(150)에 형성된 개구(117)를 채우도록 형성된다. 접속부(160)는 개구(117)의 내벽, 절연체(420), 및 도전체(108a)와 접하는 도전체(162a), 그리고 도전체(162a) 내의 도전체(162b)를 포함한다. 또한 아래의 설명에서는 도전체(162a)와 도전체(162b)를 집합적으로 도전체(162)라고 하는 경우가 있다.
이때, 절연체(420) 및 도전체(108a)는 개구(117)의 바닥 부분에 상당한다. 바꿔 말하면, 개구(117)는 절연체(420) 및 도전체(108a)에 도달한다. 또한 도 1에 도시된 바와 같이, 절연체(420) 중 개구(117)와 중첩되는 영역, 즉 절연체(420) 중 도전체(162a)와 중첩되는 영역은 절연체(420)의 다른 영역보다 두께가 얇은 경우가 있다. 즉, 절연체(420) 중 개구(117)와 중첩되는 영역은 오목 형상을 가지는 경우가 있다.
도전체(108a)의 구조는 도전체(108b)와 유사하다. 따라서, 절연체(420) 중 도전체(162a)와 접하는 영역의 상면보다 아래의 부분에서, 절연체(410) 및 절연체(420)에 형성되는 개구의 단면 형상, 및 이 개구를 채우는 도전체(108a)의 단면 형상은 역 테이퍼가 되는 경우가 있다. 즉, 이 부분에서는 도전체(108a)의 측면의 테이퍼각이 90° 이상인 경우가 있다. 바꿔 말하면, 이 부분에서는 도전체(108a)의 측면과 절연체(402)의 상면이 90° 이상의 각도를 이루는 경우가 있다. 또한 이 부분에서는 도전체(108a)의 측면이 절연체(402)의 상면에 대하여 실질적으로 수직이어도 좋다.
도전체(108a)는 절연체(420) 중 도전체(162a)와 접하는 영역의 상면보다 위의 부분에 곡면을 가지는 것이 바람직하다. 예를 들어, 도전체(108a)의 상기 부분은 도전체(108a)의 측면과 도전체(108a)의 상면 사이에 곡면을 가지는 것이 바람직하다. 즉, 도전체(108a)의 상기 부분에서는 측면의 단부와 상면의 단부가 만곡되어 서로 연결되는 것이 바람직하다. 또한 도 1에 도시된 바와 같이, 도전체(108a)의 상기 부분이, 도전체(162a)와 접하지 않는 영역, 즉 개구(117)와 중첩되지 않는 영역에서는 곡면을 가지지 않는다.
상술한 바와 같이, 도전체(108a) 중 절연체(420)보다 위의 부분과 도전체(108a) 중 절연체(420)보다 아래의 부분은 상이한 형상을 가지는 것이 바람직하다. 특히, 도전체(108a)의 상부의 곡면이 도전체(162a)와 접하는 경우, 도전체(108a)와 도전체(162a) 사이의 접촉 저항을 저감할 수 있다. 이런 식으로, 트랜지스터(400)의 소스 또는 드레인과 접속부(160) 사이에서 양호한 전기적 접속이 이루어질 수 있다.
도전체(162)는 도전체(120)와 유사한 구조를 가질 수 있다. 따라서, 도전체(162a)가 도전체(120a)와 유사한 구조를 가지고 도전체(162b)가 도전체(120b)와 유사한 구조를 가지는 것이 바람직하다. 또한 도전체(162)는 반드시 적층막일 필요는 없고, 예를 들어 도전체(162a) 및 도전체(162b) 중 한쪽만이어도 좋다.
다음으로, 트랜지스터(400), 용량 소자(100), 및 접속부(160) 등을 위한 재료에 대하여 설명한다.
[기판]
용량 소자(100) 및 트랜지스터(400)를 포함한 반도체 장치가 형성되는 기판으로서, 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용할 수 있다. 절연체 기판으로서는 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어, 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용한다. 반도체 기판으로서는 예를 들어, 실리콘 또는 저마늄 등으로 이루어진 반도체 기판, 혹은 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨으로 이루어진 화합물 반도체 기판을 사용할 수 있다. 상술한 반도체 기판에 절연체 영역을 제공한 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판 등을 사용한다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 또는 도전성 수지 기판 등을 사용한다. 금속 질화물을 포함하는 기판 또는 금속 산화물을 포함하는 기판 등을 사용한다. 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 혹은 반도체 또는 절연체가 제공된 도전체 기판 등을 사용한다. 또는, 이들 기판 중 임의의 것 위에 소자를 제공한 기판을 사용하여도 좋다. 기판에 제공하는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 또는 기억 소자 등을 사용한다.
또는, 기판으로서 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판 위에 트랜지스터를 제공하는 방법으로서는, 비(非)플렉시블 기판 위에 트랜지스터를 형성한 다음에 트랜지스터를 분리하여, 플렉시블 기판인 기판으로 전치(轉置)하는 방법이 있다. 이 경우, 비플렉시블 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판으로서는 섬유를 포함하는 시트, 필름, 또는 포일을 사용하여도 좋다. 기판은 탄성을 가져도 좋다. 기판은, 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 기판은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판은 예를 들어, 두께가 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하인 영역을 가진다. 기판의 두께가 얇으면, 트랜지스터를 포함하는 반도체 장치의 중량을 저감시킬 수 있다. 기판의 두께가 얇으면, 유리 등을 사용한 경우에도, 기판이 탄성, 또는 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 따라서, 떨어뜨리는 것 등으로 인한 기판 위의 반도체 장치에 가해지는 충격을 줄일 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
플렉시블 기판인 기판에는 예를 들어, 금속, 합금, 수지, 유리, 또는 그 섬유를 사용할 수 있다. 플렉시블 기판의 선 팽창계수가 낮으면, 환경에 기인한 변형이 억제되므로 바람직하다. 플렉시블 기판은 예를 들어, 선 팽창계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히, 아라미드는 선 팽창계수가 낮기 때문에 플렉시블 기판에 바람직하게 사용된다.
[절연체]
절연체는 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 또는 금속 질화산화물 등으로 할 수 있다.
산소, 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연체로 트랜지스터를 둘러싸면, 트랜지스터의 전기 특성을 안정화할 수 있다. 예를 들어, 절연체(420)에는 산소, 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연체를 사용한다.
산소, 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연체는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 포함하는 단층 구조 또는 적층 구조를 가질 수 있다.
예를 들어, 절연체(420)는 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물; 질화산화 실리콘; 또는 질화 실리콘을 사용하여 형성될 수 있다.
절연체(402, 412, 410, 422, 112, 114, 116, 및 150)는 각각 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다. 예를 들어, 절연체(402, 412, 410, 422, 112, 114, 116, 및 150)는 각각 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 또는 질화 실리콘을 포함하는 것이 바람직하다.
절연체(412) 및 절연체(130)는 비유전율이 높은 절연체를 사용하여 형성하는 것이 바람직하다. 예를 들어, 절연체(412) 및 절연체(130)는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 또는 실리콘 및 하프늄을 포함한 질화물을 포함하는 것이 바람직하다. 또는, 절연체(412) 및 절연체(130) 각각은 산화 실리콘 또는 산화질화 살리콘과 비유전율이 높은 절연체의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되기 때문에, 산화 실리콘 또는 산화질화 실리콘과 비유전율이 높은 절연체를 조합함으로써, 적층 구조가 열적으로 안정되고 높은 비유전율을 가지게 할 수 있다. 예를 들어, 절연체(412 및 130) 각각에서 산화물(406)과 접하여 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄이 위치하는 경우, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 산화물(406)에 들어가는 것을 방지할 수 있다. 또한 예를 들어, 절연체(412 및 130) 각각에서 산화 실리콘 또는 산화질화 실리콘이 산화물(406)과 접하는 경우, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘 사이의 계면에 트랩 중심이 형성되는 경우가 있다. 상기 트랩 중심은 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
절연체(410, 422, 112, 114, 및 150) 각각은 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(410, 422, 112, 114, 및 150) 각각은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성(porous) 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 또는 절연체(410, 422, 112, 114, 및 150) 각각은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 및 구멍을 가지는 산화 실리콘 중 하나의 재료와 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되기 때문에, 산화 실리콘 또는 산화질화 실리콘과 수지를 조합함으로써, 적층 구조가 열적으로 안정되고 낮은 비유전율을 가지게 할 수 있다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
[도전체]
도전체(404, 108a, 108b, 120b, 및 162b)는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 및 루테늄 등에서 선택된 하나 이상의 금속 원소를 포함하는 재료를 사용하여 형성될 수 있다. 또는, 인 등의 불순물 원소를 포함한 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
상술한 도전체, 특히 도전체(110, 120a, 및 162a)에는, 산소와, 산화물(406)에 사용할 수 있고 금속 산화물에 포함되는 금속 원소를 포함하는 도전 재료를 사용하여도 좋다. 상술한 금속 원소 및 질소를 포함하는 도전 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄 또는 질화 탄탈럼 등 질소를 포함하는 도전 재료를 사용하여도 좋다. 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘이 첨가된 인듐 주석 산화물을 사용하여도 좋다. 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이러한 재료를 사용함으로써, 산화물(406)에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외부의 절연체 등으로부터 들어오는 수소를 포획할 수 있는 경우가 있다.
상술한 재료를 사용하여 형성되는 복수의 도전층을 포함하는 적층을 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전 재료를 조합하여 형성되는 적층 구조를 사용하여도 좋다. 또는 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전 재료를 조합하여 형성되는 적층 구조를 사용하여도 좋다. 또는 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전 재료와, 질소를 포함하는 도전 재료를 조합하여 형성되는 적층 구조를 사용하여도 좋다.
<용량 소자의 제작 방법>
다음으로, 본 발명의 일 형태이며 트랜지스터(400) 및 용량 소자(100)를 포함한 반도체 장치의 제작 방법에 대하여 도 2 내지 도 16을 참조하여 설명한다.
반도체 장치의 제작 방법은, 산화물(406)을 포함하는 트랜지스터(400) 위에 절연체(420)를 형성하는 단계; 절연체(420) 위에 절연체(422)를 형성하는 단계; 절연체(420) 및 절연체(422)에, 트랜지스터(400)의 소스 및 드레인 중 한쪽에 도달하는 제 1 개구, 그리고 트랜지스터(400)의 소스 및 드레인 중 다른 쪽에 도달하는 제 2 개구를 형성하는 단계; 제 1 개구 및 제 2 개구를 각각 도전체(108a) 및 도전체(108b)로 채우는 단계; 절연체(422), 도전체(108b), 및 도전체(108a) 위에 절연체(112) 및 절연체(114) 등을 형성하는 단계; 드라이 에칭 처리를 수행하여 절연체(420)와 도전체(108b)에 도달하는 개구(115)를 형성하는 단계; 개구(115)의 내벽, 절연체(420), 및 도전체(108b)와 접하여 도전체(110)를 형성하는 단계; 도전체(110) 위에 절연체(130)를 형성하는 단계; 및 절연체(130) 위에 도전체(120)를 형성하는 단계를 포함한다.
트랜지스터(400) 위에 용량 소자(100)를 제작하는 방법의 자세한 사항에 대하여 아래에서 주로 설명한다. 또한 트랜지스터(400)의 제작 방법의 예, 즉 절연체(422)를 형성하고 도전체(108a) 및 도전체(108b)로 개구를 채울 때까지의 공정에 대해서는 후술한다.
다음 설명에 있어서, 본 실시형태의 반도체 장치에 사용되는 도전체(도전막 또는 도전층 등), 절연체(절연막 또는 절연층 등), 반도체(반도체막 또는 반도체층 등), 및 산화물(산화막 또는 산화물층 등)은 스퍼터링법, CVD법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, 또는 ALD법 등에 의하여 퇴적할 수 있다.
또한 CVD법은 플라스마를 사용하는 PECVD(plasma enhanced CVD)법, 열을 사용하는 TCVD(thermal CVD)법, 및 광을 사용하는 광 CVD법 등으로 분류할 수 있다. 또한 CVD법은 원료 가스에 따라 MCVD(metal CVD)법 및 MOCVD(metal organic CVD)법으로 분류할 수 있다. 또한 CVD법은 퇴적 체임버 내의 압력에 따라, 대기압하에서 퇴적을 수행하는 APCVD(atmospheric pressure CVD)법 및 대기압보다 낮은 압력하에서 퇴적을 수행하는 LPCVD(low pressure CVD)법 등으로 분류할 수 있다.
PECVD법을 사용함으로써, 비교적 낮은 온도에서 고품질의 막을 제공할 수 있다. TCVD법은 플라스마를 사용하지 않기 때문에, 물체에 대한 플라스마 대미지가 적다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 또는 소자(예를 들어, 트랜지스터 또는 용량 소자) 등은 플라스마로부터 전하를 받음으로써 차지업하는 경우가 있다. 이 경우, 축적된 전하에 의하여, 반도체 장치에 포함되는 배선, 전극, 또는 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 TCVD법을 채용하는 경우에는, 이러한 플라스마 대미지가 발생하지 않아, 반도체 장치의 수율을 높일 수 있다. TCVD법은 퇴적 중에 플라스마 대미지가 발생하지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
ALD법도 물체에 대한 플라스마 대미지가 적다. ALD법은 퇴적 중에 플라스마 대미지가 발생하지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
타깃 등으로부터 방출되는 입자가 퇴적되는 퇴적법과 달리, CVD법 및 ALD법에서는, 물체의 표면에서의 반응에 의하여 막이 형성된다. 따라서, CVD법 및 ALD법은, 물체의 형상에 거의 상관없이, 양호한 단차 피복성을 제공할 수 있다. 특히 예를 들어, ALD법은 우수한 단차 피복성 및 우수한 두께의 균일성을 제공할 수 있기 때문에, 종횡비가 큰 개구의 표면을 덮는 데 바람직하게 사용할 수 있다. 한편, ALD법은 퇴적 속도가 비교적 느리기 때문에, CVD법 등의 퇴적 속도가 빠른 다른 퇴적법과 ALD법을 조합하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법을 사용하면, 형성되는 막의 조성을 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어, CVD법 또는 ALD법에 의하여, 임의의 조성을 가지는 막을 원료 가스의 유량비에 따라 형성할 수 있다. 또한 CVD법 또는 ALD법에 의하여 퇴적 중의 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 막을 형성하는 경우에는, 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우에 비하여 반송 및 압력 조정을 위한 시간을 아낄 수 있기 때문에, 퇴적에 걸리는 시간을 짧게 할 수 있다. 그러므로, 향상된 생산성으로 반도체 장치를 제작할 수 있는 경우가 있다.
스퍼터링법으로서는, 직류 전원을 스퍼터링용 전원으로서 사용하는 DC(direct current) 스퍼터링법, 펄스 바이어스가 인가되는 DC 스퍼터링법(즉 펄스 DC 스퍼터링법), 또는 고주파 전원을 스퍼터링용 전원에 사용하는 RF(radio frequency) 스퍼터링법을 사용하여도 좋다. 또는, 체임버 내에 자석 기구를 사용한 마그네트론 스퍼터링법, 퇴적 시에 기판에도 전압을 가하는 바이어스 스퍼터링법, 또는 반응성 가스 분위기에서 수행되는 반응성 스퍼터링법 등을 사용하여도 좋다. 또는, 평행 평판형 스퍼터링 장치를 사용하는 퇴적법인 PESP(parallel electrode sputtering), 대향 타깃식 스퍼터링 장치를 사용하는 퇴적법인 VDSP(vapor deposition sputtering)를 사용하여도 좋다.
상술한 방법 중 임의의 것에 의하여 형성된 막은 리소그래피 등으로 가공할 수 있다. 리소그래피법에서는, 먼저 마스크를 통하여 레지스트를 노광시킨다. 다음으로, 노광된 영역을 현상액을 사용하여 제거하거나 또는 잔존시켜, 레지스트 마스크를 형성한다. 그리고, 이 레지스트 마스크를 사용하여 에칭을 실시한다. 이 결과, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 레지스트 마스크는, 예를 들어 KrF 엑시머 레이저광, ArF 엑시머 레이저광, 또는 EUV(extreme ultraviolet)광 등의 광에 레지스트를 노광시킴으로써 형성된다. 기판과 투영 렌즈 사이의 부분을 액체(예를 들어, 물)로 채워 노광을 수행하는 액침 기술을 채용하여도 좋다. 상술한 광 대신에 전자 빔 또는 이온 빔을 사용하여도 좋다. 또한 전자 빔 또는 이온 빔을 사용하는 경우에는 마스크가 필요하지 않다. 레지스트 마스크를 제거하기 위하여 애싱 등의 드라이 에칭 처리 또는 웨트 에칭 처리를 사용할 수 있다. 또는, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행할 수 있다. 또는, 웨트 에칭 처리 후에 드라이 에칭 처리를 수행할 수 있다.
레지스트 마스크 대신에, 절연체 또는 도전체로 형성되는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 피가공막(被加工膜) 위에 하드 마스크의 재료인 절연막 또는 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고 나서, 하드 마스크의 재료를 에칭하는 식으로, 원하는 형상을 가지는 하드 마스크를 형성할 수 있다. 피가공막의 에칭은 레지스트 마스크의 제거 후 또는 제거 없이 수행하여도 좋다. 후자의 경우, 에칭 시에 레지스트 마스크가 소실되는 경우가 있다. 상기 피가공막의 에칭 후에 에칭에 의하여 하드 마스크를 제거하여도 좋다. 하드 마스크의 재료가 나중의 공정에 영향을 미치지 않거나, 또는 나중의 공정에 이용될 수 있는 경우에는 하드 마스크를 제거할 필요는 없다.
상술한 마스크 형성 후에, 피가공막을 드라이 에칭법 또는 웨트 에칭법에 의하여 가공할 수 있다. 미세 가공에는 드라이 에칭법이 적합하다.
드라이 에칭 장치로서는, 평행 평판형 전극들을 포함하는 CCP(capacitively coupled plasma) 에칭 장치를 사용할 수 있다. 아래의 설명에 있어서 이 에칭 장치를 평행 평판형 에칭 장치 또는 CCP 에칭 장치라고 하는 경우가 있다. 평행 평판형 전극들을 포함하는 CCP 에칭 장치는, 평행 평판형 전극들 중 한쪽에 고주파 전원을 인가하는 구조를 가져도 좋다. 또는, 평행 평판형 전극들 중 한쪽에 상이한 고주파 전원을 인가한다. 또는, 평행 평판형 전극들에 주파수가 같은 고주파 전원을 인가한다. 또는, 평행 평판형 전극들에 주파수가 상이한 고주파 전원을 인가한다. 또는, 고밀도 플라스마원을 포함하는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 포함하는 드라이 에칭 장치로서는, 예를 들어, ICP(inductively coupled plasma) 에칭 장치를 사용할 수 있다.
우선, 도전체(108a), 도전체(108b), 및 절연체(422) 위에 절연체(112)를 형성하고, 절연체(112) 위에 절연체(114)를 형성한다(도 2 참조). 절연체(112) 및 절연체(114)의 두께를 조정함으로써 용량 소자(100)의 정전 용량을 설정할 수 있기 때문에, 용량 소자(100)에 요구되는 정전 용량에 따라 절연체(112) 및 절연체(114)의 두께를 적절히 설정한다.
이미 상술한 바와 같이, 절연체(112)와 절연체(114)의 내부 응력이 상쇄되도록 절연체(112) 및 절연체(114) 중 한쪽은 압축 응력을 가지고 다른 쪽은 인장 응력을 가지는 것이 바람직하다. 따라서, 절연체(112) 및 절연체(114)는 다른 방법으로 형성함으로써 각각 상이한 조성을 가지는 것이 바람직하다.
본 실시형태에서, 예를 들어 절연체(112)는 퇴적 가스로서 TEOS를 사용한 PECVD법에 의하여 퇴적되는 산화 실리콘이고, 절연체(114)는 퇴적 가스로서 TEOS를 사용한 APCVD법에 의하여 퇴적되는 산화 실리콘이다.
이렇게 하여 절연체(112)와 절연체(114)의 적층막의 내부 응력을 저감함에 의하여 기판의 왜곡을 저감함으로써, 나중의 개구(115) 형성 단계에서 마스크를 통하여 더 정밀한 노광을 수행할 수 있다.
절연체(112)는 도전체(108a) 및 도전체(108b)의 상면과 접하므로 도전체(108a) 및 도전체(108b)를 산화시키는 능력이 절연체(114)보다 낮은 것이 바람직하다.
본 실시형태에서는 절연체(112)와 절연체(114)의 2층 구조를 형성하지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 기판의 왜곡이 발생하지 않을 정도로 내부 응력이 낮기만 하면, 3층 이상의 절연체의 적층 구조, 또는 절연체(112) 및 절연체(114) 중 한쪽의 단층 구조를 채용할 수 있다.
그리고 절연체(114) 위에 절연체(116)를 형성한다. 절연체(116)는 개구(115) 에칭 시에 도전체(110)와 함께 에칭 스토퍼로서 기능하는 것이 바람직하다. 절연체(116)는 나중에 수행되는 CMP 처리에서 스토퍼로서 기능하는 것이 바람직하다. 따라서, 절연체(116)는 절연체(114) 및 후술하는 절연체(118)와는 구성 원소 및 조성 등이 상이한 것이 바람직하다. 예를 들어, 산화질화 실리콘을 사용하여 절연체(114) 및 절연체(118)를 형성하는 경우, 절연체(116)는 질화 실리콘을 사용하여 형성한다. 본 실시형태에서는 예를 들어 PECVD법에 의하여 절연체(116)를 형성한다. 또한 절연체(116)는 반드시 제공할 필요는 없다.
그리고, 절연체(116) 위에 절연체(118)를 형성한다(도 3 참조). 절연체(118)는 나중에 수행되는 CMP 처리에서 스토퍼로서 기능하는 것이 바람직하다. 절연체(118)는 절연체(422)로서 사용할 수 있는 절연체를 사용하여 형성할 수 있다. 예를 들어, 도전체(122A)를 텅스텐을 사용하여 형성하는 경우, 절연체(118)는 산화질화 실리콘을 사용하여 형성하여도 좋다. 본 실시형태에서는, 예를 들어 PECVD법에 의하여 절연체(118)를 형성한다. 또한 절연체(118)는 반드시 제공할 필요는 없다.
다음으로, 절연체(118) 위에, 하드 마스크가 되는 도전체(122A) 및 하드 마스크가 되는 절연체(124A)를 형성한다(도 4 참조). 도전체(122A) 및 절연체(124A)는 나중의 개구(115) 형성 단계에서 하드 마스크로서 기능한다. 본 실시형태에서는, 예를 들어, 도전체(122A)로서 스퍼터링법에 의하여 텅스텐을 퇴적하고, 절연체(124A)로서 스퍼터링법에 의하여 질화 실리콘을 퇴적한다. 또한 기판의 왜곡을 저감하기 위하여 도전체(122A)와 절연체(124A)의 내부 응력도 조정하는 것이 바람직하다.
다음으로, 절연체(124A) 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 도전체(122A) 및 절연체(124A)를 에칭함으로써, 하드 마스크(122) 및 하드 마스크(124)를 형성한다(도 5 참조). 개구(115) 형성에 사용되는 하드 마스크(122) 및 하드 마스크(124)는 도전체(108b)와 중첩되는 영역에 절연체(118)에 도달하는 개구를 가진다. 절연체(124A) 위에 유기 도포막을 형성하여도 좋다. 절연체(124A)와 레지스트 마스크 사이에 유기 도포막을 형성함으로써 밀착성을 향상시킬 수 있는 경우가 있다.
또한 에칭에는 드라이 에칭을 채용하는 것이 바람직하다. 드라이 에칭에는, 예를 들어 C4F6 가스, C5F6 가스, C4F8 가스, CF4 가스, SF6 가스, CHF3 가스, Cl2 가스, BCl3 가스, 또는 SiCl4 가스 등을 단독으로 또는 조합하여 사용할 수 있다. 또는 상술한 가스 중 임의의 것에 산소 가스, 헬륨 가스, 아르곤 가스, 또는 수소 가스 등을 적절히 첨가할 수 있다. 이들 에칭 가스는 에칭되는 대상(하드 마스크(122), 하드 마스크(124), 또는 유기 도포막)에 따라 적절히 바꿀 수 있다. 상술한 드라이 에칭 장치 중 임의의 것을 사용할 수 있지만, 대향 전극들에 주파수가 상이한 고주파 전원이 접속되는 평행 평판형 드라이 에칭 장치를 사용하는 것이 바람직하다.
여기서, 상술한 기판의 왜곡 저감에 의하여 상기 개구를 정밀하게 형성할 수 있다.
그리고, 하드 마스크(122) 및 하드 마스크(124)를 사용한 에칭에 의하여 절연체(422), 절연체(112), 절연체(114), 절연체(116), 및 절연체(118)에 개구(115)를 형성한다(도 6 참조). 개구(115)는 적어도 일부가 도전체(108b)와 중첩되도록 형성되고, 도전체(108b) 및 절연체(420)에 도달한다. 개구(115)는 상술한 바와 같이 종횡비가 크기 때문에, 이방성 에칭을 채용하는 것이 바람직하다. 도 5에 도시된 하드 마스크(122) 및 하드 마스크(124)의 형성 및 이 단계에서의 에칭 처리는 외기로의 노출 없이 연속적으로 수행하는 것이 바람직하다.
또한 종횡비가 큰 개구(115)를 형성하기 위한 이방성 에칭에는 드라이 에칭을 채용하는 것이 바람직하다. 드라이 에칭에는, 예를 들어 C4F6 가스, C5F6 가스, C4F8 가스, CF4 가스, SF6 가스, CHF3 가스, Cl2 가스, BCl3 가스, 또는 SiCl4 가스 등을 단독으로 또는 조합하여 사용할 수 있다. 또는 상술한 가스 중 임의의 것에 산소 가스, 헬륨 가스, 아르곤 가스, 또는 수소 가스 등을 적절히 첨가할 수 있다. 이들 에칭 가스는 에칭되는 대상(절연체(118), 절연체(116), 절연체(114), 절연체(112), 또는 절연체(422))에 따라 적절히 바꿀 수 있다.
상술한 드라이 에칭 장치 중 임의의 것을 사용할 수 있지만, 비교적 쉽게 이방성 에칭을 수행할 수 있기 때문에, 대향 전극들에 주파수가 상이한 고주파 전원이 접속되는 평행 평판형 드라이 에칭 장치를 사용하는 것이 바람직하다.
개구(115) 형성 시에, 상술한 바와 같이 도전체(108b)의 상부에 곡면을 형성하는 것이 바람직하다. 도전체(108b)의 상부에 곡면을 형성할 수 있기 위해서는, 드라이 에칭 처리에 있어서, 도전체(108b)의 적어도 상면이 노출된 단계에서, 이온화된 에칭 가스를 도전체(108b)의 상면과 충돌시키는 것이 바람직하다. 이로써, 도전체(108b)의 상부의 모서리에 모따기를 하여 곡면을 형성할 수 있다.
평행 평판형 드라이 에칭 장치 등에서는, 기판 측의 전극에서의 음극 강하에 의하여 셀프 바이어스가 발생할 수 있다. 이때, 체임버 내에서 플라스마로 전환된 에칭 가스에 포함되는 양이온은 셀프 바이어스로 끌려 기판 측의 물체와 충돌된다. 따라서, 셀프 바이어스가 클수록 도전체(108b)의 상면과의 이온의 충돌이 더 강해지고, 이에 의하여 도전체(108b)의 상부에 곡면이 형성되기 용이해질 수 있다. 셀프 바이어스를 크게 하기 위하여, 예를 들어 기판 측의 전극에 고전력(예를 들어 기판 측의 전극과 대향하는 전극에 인가되는 전력보다 큰 전력)을 인가한다. 여기서, 상술한 바와 같이 대향 전극들에 주파수가 상이한 고주파 전원이 접속되는 평행 평판형 드라이 에칭 장치를 사용함으로써, 플라스마 방전을 위한 고주파 전원 및 셀프 바이어스 인가를 위한 고주파 전원을 독립적으로 제어할 수 있다.
체임버 내의 양이온의 평균 자유 경로가 긴 경우, 양이온의 입사각은 기판 표면에 실질적으로 수직으로 할 수 있다. 그 결과, 양이온은 개구(115)의 깊은 위치에도 도달할 수 있어 개구(115)의 저면과 충돌될 수 있다. 체임버 내의 양이온의 평균 자유 경로를 길게 하기 위한 바람직한 방법은, 예를 들어 플라스마 밀도가 지나치게 저감되지 않고 체임버 내의 압력을 저감하는 것이다.
체임버 내의 양이온의 수를 증가시키면, 도전체(108b)의 상부의 곡면을 비교적 쉽게 형성할 수 있다. 체임버 내의 양이온의 수를 증가시키기 위해서는, 예를 들어 양이온화되기 쉽고 반응성이 낮은 아르곤 가스를 에칭 가스에 포함시킨다. 이 경우, 아르곤 가스의 유량은 에칭 가스 전체의 유량의 50% 이상, 바람직하게는 70% 이상, 더 바람직하게는 90% 이상이다.
이와 같이, 도전체(108b)의 적어도 상면이 노출된 단계에서, 이온화된 에칭 가스를 도전체(108b)의 상면과 충돌시킴으로써, 도전체(108b)의 상부의 모서리에 모따기를 하여 곡면을 형성할 수 있다. 이 경우, 도전체(108b)의 상부뿐만 아니라 절연체(420)의 상면과도 이온이 충돌되어, 절연체(420) 중 개구(115)와 중첩되는 영역의 두께가 절연체(420)의 다른 영역의 두께보다 얇아지는 경우가 있다. 즉, 절연체(420) 중 개구(115)와 중첩되는 영역이 오목 형상을 가지는 경우가 있다.
또한 상술한 에칭 공정에서, 도전체(108b)의 적어도 상면이 노출된 단계에서 탄소를 많이 포함한 가스를 에칭 가스에 첨가하는 것이 바람직하다. 구체적으로, 탄소를 많이 포함한 가스는 탄소 및 플루오린을 포함하고, 가스에서의 플루오린에 대한 탄소의 원자수비가 50% 이상인 것이 바람직하다. 탄소를 많이 포함한 가스로서, 예를 들어 C4F6 가스, C5F6 가스, 또는 C4F8 가스 등을 단독으로 또는 조합하여 사용할 수 있다. 또는 산소 가스, 헬륨 가스, 아르곤 가스, 또는 수소 가스 등을 상술한 가스 중 임의의 것에 적절히 첨가할 수 있다.
이러한 탄소를 많이 포함한 가스를 에칭 시에 첨가하면, 상기 가스가 플라스마에 의하여 분해되고 탄소 화합물이 개구(115)의 저면에 퇴적된다. 바꿔 말하면, 개구(115)의 저면에서는 양이온 충돌 및 탄소 화합물 퇴적이 동시에 일어난다. 따라서 양이온은 퇴적된 탄소 분자를 통하여 절연체(420)와 충돌되기 때문에, 절연체(420) 중 개구(115)와 중첩되는 영역이 과잉으로 에칭되는 것을 방지할 수 있어, 오목부가 제거되지 않는다. 특히, 양이온 충돌에 의하여 개구(115)가 절연체(420)를 관통하여 절연체(410)에 도달하는 것을 방지할 수 있다.
이러한 탄소를 많이 포함한 가스를 에칭 가스에 첨가하는 경우, 에칭 가스에 산소 가스를 더 첨가하는 것이 바람직하다. 탄소를 많이 포함한 가스 및 산소 가스를 포함하는 분위기에서 플라스마를 생성하면, 탄소를 많이 포함한 가스의 탄소가 산소와 결합하여 탄소 산화물을 형성한다. 그 결과, 탄소를 많이 포함한 가스로부터 생성되는 상술한 탄소 화합물의 양이 적어진다. 바꿔 말하면, 에칭 가스에서의 탄소를 많이 포함한 가스의 유량이 높을수록 탄소 화합물의 양이 많아지고, 에칭 가스에서의 산소 가스의 유량이 높을수록 탄소 화합물의 양이 적어진다. 그러므로, 에칭 가스에서의 탄소를 많이 포함한 가스 및 산소 가스의 유량을 제어함으로써, 퇴적되는 탄소 화합물의 양을 조정할 수 있다.
상술한 탄소 화합물은 개구(115)의 내벽에도 부착된다. 개구(115)의 내벽에 부착된 탄소 화합물은 개구(115)의 내벽의 보호막으로서 기능할 수 있다. 이에 의하여 개구(115)의 내벽이 과잉으로 에칭되고 개구(115)의 내경이 과잉으로 증가되는 것이 방지된다. 따라서, 에칭 공정에서, 상술한 탄소를 많이 포함한 가스를 에칭 가스에 첨가함으로써, 개구(115)의 종횡비를 비교적 용이하게 크게 할 수 있다.
개구(115)를 형성하기 위한 에칭이 진행될수록 개구(115)의 종횡비는 커진다. 개구(115)의 종횡비가 커질수록, 상술한 탄소 화합물이 개구(115)의 깊은 위치에 도달하기 더 어려워진다. 이것은, 개구(115)가 절연체(420)를 관통하는 것, 또는 개구(115)의 보우잉 형상(bowing shape) 등의 형상 불량을 일으킬 수 있다. 따라서, 상술한 에칭 공정에서는 에칭 진행에 따라 에칭 가스(예를 들어 상술한 탄소를 많이 포함한 가스)의 유량을 단계적으로 늘리는 것이 바람직하다. 이 경우, 개구(115)의 얕은 위치에 공급되는 양만큼 개구(115)의 깊은 위치에도 탄소 화합물을 공급할 수 있다. 이로써, 개구(115)를 형성하기 위한 에칭을 절연체(420)의 상면 또는 절연체(420) 내에서 멈추게 할 수 있다.
또한 에칭 후에, 하드 마스크(124), 및 하드 마스크(124) 위의 레지스트 마스크를 제거하는 것이 바람직하다. 레지스트 마스크는 애싱 등의 드라이 에칭 처리, 웨트 에칭 처리, 드라이 에칭 처리 후의 웨트 에칭 처리, 또는 웨트 에칭 처리 후의 드라이 에칭 처리에 의하여 제거할 수 있다. 상술한 에칭 공정 시에 상기 레지스트 마스크 및 하드 마스크(124)를 제거하여도 좋다.
다음에, 개구(115) 및 하드 마스크(122)를 덮도록 도전체(110A)를 형성한다(도 7 참조). 도전체(110A)는 나중의 공정에서 용량 소자(100)의 하부 전극이 된다. 도전체(110A)는 종횡비가 큰 개구(115)의 내벽 및 저면과 접하여 형성되는 것이 바람직하다. 따라서, 도전체(110A)는 ALD법 또는 CVD법 등 피복성을 양호하게 할 수 있는 방법에 의하여 형성되는 것이 바람직하고, 본 실시형태에서는 예를 들어 ALD법에 의하여 퇴적된 질화 타이타늄이다.
또한 ALD법 등에 의하여 도전체(110A)를 형성함으로써, 도전체(110A)에 의하여 도전체(108b)의 상부의 곡면을 양호하게 피복할 수 있다. 이로써, 도전체(110)와 도전체(108b) 사이의 접촉 저항을 저감할 수 있다.
그리고, 도전체(110A) 위에 충전제(126)를 형성한다(도 7 참조). 충전제(126)는 나중의 공정에서 CMP 처리가 성공적으로 수행될 수 있을 정도로 개구(115)를 채울 수 있다. 예를 들어, 개구(115) 내에 공동(cavity) 등이 있어도 좋다. 충전제(126)는 절연체 또는 도전체이어도 좋다. 본 실시형태에서는 예를 들어 충전제(126)로서 APCVD법에 의하여 산화 실리콘을 퇴적한다.
그리고, CMP 처리를 수행하여 절연체(116)보다 위의 층을 제거함으로써, 도전체(110)를 형성한다(도 8 참조). 상술한 바와 같이, 절연체(118) 및 절연체(116)가 CMP 처리에서 스토퍼로서 기능함으로써, 단계적인 CMP 처리가 가능해진다. 예를 들어, 제 1 단계에서 절연체(118)보다 위의, 충전제(126), 도전체(110A), 및 하드 마스크(122)를 제거하고, 제 2 단계에서 절연체(116)보다 위의, 충전제(126), 도전체(110A), 및 절연체(118)를 제거한다.
이렇게 하여, 도전체(110) 및 절연체(116)가 개구(115)의 가장자리에서 서로 접함으로써, 절연체(116) 및 도전체(110)는 절연체(114), 절연체(112), 절연체(422), 및 절연체(420)를 덮을 수 있다.
그 후, 에칭 처리를 수행하여 개구(115) 내의 충전제(126)를 제거한다(도 9 참조). 에칭 처리는 웨트 에칭법에 의하여 수행하여도 좋고, 드라이 에칭법에 의하여 수행하여도 좋지만, 개구(115) 내의 충전제(126)는 웨트 에칭법에 의하여 더 쉽게 제거할 수 있는 경우가 있다. 웨트 에칭법을 채용하는 경우, 플루오린화 수소산을 포함하는 용액 등을 에천트로서 사용할 수 있다.
여기서는, 상술한 바와 같이 절연체(114), 절연체(112), 절연체(422), 및 절연체(420)는 절연체(116) 및 도전체(110)로 덮이므로 에칭되지 않는다.
다음으로, 도전체(110) 및 절연체(116) 위에 절연체(130)를 형성한다(도 10 참조). 절연체(130)는 나중의 공정에서 용량 소자(100)의 유전체가 된다. 절연체(130)는 종횡비가 큰 개구(115) 내에 제공된 도전체(110)와 접하여 형성되는 것이 바람직하다. 따라서, 절연체(130)는 ALD법 또는 CVD법 등 피복성을 양호하게 할 수 있는 방법에 의하여 형성되는 것이 바람직하고, 본 실시형태에서는 예를 들어 ALD법에 의하여 퇴적된 산화 하프늄이다.
도전체(110)를 양호하게 덮기 위하여 ALD법 등의 퇴적법에 의하여 절연체(130)를 형성하면, 용량 소자(100)의 상부 전극과 하부 전극 사이의 단락을 방지할 수 있다.
상술한 high-k 재료, 특히 하프늄을 포함한 산화물을 절연체(130)에 사용하는 경우에는, 절연체(130)가 결정 구조 및 증가된 비유전율을 가질 수 있도록 가열 처리를 수행하여도 좋다.
그리고, 절연체(130) 위에 도전체(120aA)를 형성하고, 도전체(120aA) 위에 도전체(120bA)를 형성한다(도 10 참조). 도전체(120aA) 및 도전체(120bA)는 나중의 공정에서 용량 소자(100)의 상부 전극이 된다. 적어도 도전체(120aA)는 종횡비가 큰 개구(115) 내에 제공된 절연체(130)와 접하여 형성되는 것이 바람직하다. 따라서, 도전체(120aA)는 ALD법 또는 CVD법 등 피복성을 양호하게 할 수 있는 방법에 의하여 형성되는 것이 바람직하고, 본 실시형태에서는 예를 들어 ALD법에 의하여 퇴적된 질화 타이타늄이다. 도전체(120bA)는 CVD법 등 매립성을 양호하게 할 수 있는 방법에 의하여 형성되는 것이 바람직하고, 본 실시형태에서는 예를 들어 금속 CVD법에 의하여 퇴적된 텅스텐이다.
금속 CVD법에 의하여 도전체(120bA)를 형성하는 경우, 도 10에 도시된 바와 같이 도전체(120bA)의 상면의 평균 표면 거칠기가 큰 경우가 있다. 상면도에 있어서, 도전체(120bA) 중 개구(115)의 중앙 및 중앙 근방과 중첩되는 영역이 오목한 경우가 있다.
상술한 식으로 도전체(120aA) 및 도전체(120bA)를 형성함으로써, 용량 소자(100)의 상부 전극을 양호한 매립성으로 개구(115)에 제공할 수 있으므로, 용량 소자(100)의 정전 용량을 크게 할 수 있다.
본 실시형태에서는 도전체(120aA)와 도전체(120bA)의 2층 구조를 형성하지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 용량 소자(100)의 상부 전극을 양호한 매립성으로 개구(115)에 제공할 수 있기만 하면, 3층 이상의 도전층의 적층 구조, 또는 도전체(120aA) 및 도전체(120bA) 중 한쪽의 단층 구조를 채용할 수 있다.
그리고, 도전체(120bA) 위에 막(128)을 형성하는 것이 바람직하다(도 11 참조). 막(128)은 다음의 공정에서 수행되는 CMP 처리가 가능한 두께를 가지는 것이 바람직하다. 막(128)은 절연체이어도 좋고, 도전체이어도 좋다. 본 실시형태에서는 예를 들어 막(128)으로서 PECVD법에 의하여 산화질화 실리콘을 퇴적한다.
그 후, CMP 처리를 수행하여 막(128)을 제거하여 도전체(120bA)의 상면을 노출시킨다(도 12 참조). 이때, 도전체(120bA)의 상면에도 CMP 처리가 수행되어, 상면의 평탄성이 높은 도전체(120bB)가 형성된다. 이와 같이 막(128)이 도전체(120bA) 위에 적층된 상태로 CMP 처리를 수행하면, 도전체(120bB) 중 적어도 절연체(116)와 중첩되는 영역의 상면의 평균 표면 거칠기(Ra)를 4nm 이하, 바람직하게는 2nm 이하, 더 바람직하게는 1nm 이하로 할 수 있다. 도전체(120bB)의 상면의 평균 표면 거칠기가 저감됨으로써, 나중의 공정에서 도전체(120aA) 및 도전체(120bB)에 정밀한 포토리소그래피를 수행할 수 있게 된다. 또한 상술한 바와 같이, 상면도에 있어서 도전체(120bA) 중 개구(115)의 중앙 및 중앙 근방과 중첩되는 영역이 오목한 경우, 상기 영역의 평탄성이 향상되지 않는 경우가 있다.
도전체(120bB)의 상면의 평탄성을 충분하게 할 수 있기만 하면, 막(128)의 형성 없이 도전체(120bA)에 CMP 처리를 직접 수행하여도 좋다.
다음으로, 도전체(120bB) 위에 하드 마스크가 되는 절연체(132A)를 형성한다(도 12 참조). 절연체(132A)는 나중의 도전체(120a) 및 도전체(120b) 형성 공정에서 하드 마스크로서 기능한다. 본 실시형태에서 예를 들어 절연체(132A)는 PECVD법에 의하여 퇴적된 산화질화 실리콘이다.
다음으로, 절연체(132A) 위에 하드 마스크를 형성하고, 레지스트 마스크를 사용하여 절연체(132A)를 에칭하여 하드 마스크(132)를 형성한다(도 13 참조). 상술한 바와 같이, 도전체(120bB)의 상면의 평균 표면 거칠기가 저감됨으로써, 포토리소그래피법에 의하여 레지스트 마스크가 비교적 쉽게 형성된다. 하드 마스크(132)는 도전체(120a) 및 도전체(120b)의 형성에 사용되고, 개구(115)를 덮도록 형성된다. 하드 마스크(132)는 개구(115)로부터 돌출하여 절연체(116)와 중첩되는 영역을 포함하는 것이 바람직하다. 또한 에칭에는 드라이 에칭을 채용할 수 있다.
그리고, 하드 마스크(132)를 사용하여 도전체(120aA) 및 도전체(120bB)를 에칭하여 도전체(120a) 및 도전체(120b)를 형성한다(도 13 참조). 에칭은 웨트 에칭 처리이어도 좋고, 드라이 에칭 처리이어도 좋다. 본 실시형태에서는 드라이 에칭 처리를 수행한다. 상술한 공정을 거쳐, 도전체(110), 절연체(130), 및 도전체(120)를 포함한 용량 소자(100)가 형성된다.
다음으로, 에칭 처리를 수행하여 하드 마스크(132)를 제거한다(도 14 참조). 에칭은 웨트 에칭 처리 또는 드라이 에칭 처리 등으로 할 수 있다. 본 실시형태에서는 웨트 에칭 처리를 수행한다. 여기서, 절연체(130) 중 도전체(120)와 중첩되지 않는 영역의 상부가 웨트 에칭 처리에 의하여 제거되는 경우가 있다. 이 경우, 절연체(130) 중 도전체(120)와 중첩되는 영역은 절연체(130)의 다른 영역보다 두께가 두껍다.
다음에, 도전체(120) 및 절연체(130) 위에 절연체(150)를 형성하는 것이 바람직하다(도 15 참조). 여기서 절연체(150)는 층간 절연막으로서 기능한다. 본 실시형태에서 예를 들어 절연체(150)는 PECVD법에 의하여 퇴적된 산화질화 실리콘이다.
그리고, 절연체(422), 절연체(112), 절연체(114), 절연체(116), 절연체(130), 및 절연체(150)에 개구(117)를 형성한다(도 16 참조). 개구(117)는 적어도 그 일부가 도전체(108a)와 중첩되도록 형성되고, 도전체(108a) 및 절연체(420)에 도달한다. 상술한 바와 같이 개구(117)는 종횡비가 크기 때문에, 이방성 에칭을 채용하는 것이 바람직하다.
개구(117)는 개구(115) 형성에 사용되는 것과 유사한 방법에 의한 에칭으로 형성할 수 있다. 이렇게 하여, 종횡비가 큰 개구(117)를 형성할 수 있다. 또한 개구(117)와 중첩되는 영역에서, 도전체(108b)와 마찬가지로 도전체(108a)의 상부에 곡면을 형성할 수 있다.
그리고, 개구(117)를 채우도록 도전체(162a) 및 도전체(162b)를 형성한다(도 16 참조). 도전체(162a) 형성에 대해서는 도전체(120a)의 설명을 참조할 수 있다. 도전체(162b) 형성에 대해서는 도전체(120b)의 설명을 참조할 수 있다. 상술한 공정을 거쳐, 도전체(108a)에 전기적으로 접속된 접속부(160)를 형성할 수 있다.
상술한 공정을 거쳐, 트랜지스터(400) 및 용량 소자(100)를 포함한 반도체 장치를 제작할 수 있다(도 16 참조). 도 2 내지 도 16을 참조하여 본 실시형태에서 설명한 반도체 장치의 제작 방법을 채용함으로써, 용량 소자(100)의 적어도 일부를 트랜지스터(400)와 중첩되어 형성할 수 있어, 반도체 장치의 점유 면적의 증가 없이 정전 용량을 크게 할 수 있다. 또한 상술한 용량 소자 및 상술한 반도체 장치를 높은 생산성으로 제작할 수 있다.
<반도체 장치의 변형예>
본 실시형태의 반도체 장치의 구조는 도 1의 구조에 한정되지 않는다. 이하에서는, 본 실시형태에서 설명하는 반도체 장치의 변형예에 대하여 도 17의 (A) 내지 (D), 도 18의 (A) 내지 (E), 및 도 19를 참조하여 설명한다.
우선, 도 1에 도시된 반도체 장치와는 도전체(108b) 및 그 근방의 구조가 상이한 반도체 장치에 대하여 도 17의 (A) 내지 (D)를 참조하여 설명한다.
도 17의 (A)의 반도체 장치는 도전체(108b)가 도전체(108ba)와 도전체(108bb)의 적층 구조를 가지는 점이 도 1과 상이하다. 도전체(108bb)에는, 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 전기 전도성이 비교적 높은 도전 재료를 사용하여도 좋다. 도전체(108ba)에는, 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 도전 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 도전 재료는 단층 구조를 가져도 좋고, 적층 구조를 가져도 좋다. 상술한 도전 재료를 사용하면, 도전체(108ba) 및 도전체(108bb)를 통하여 절연체(410) 등으로부터 수소 및 물 등의 불순물이 산화물(406)에 들어가는 것이 억제된다. 도전체(108ba)는 ALD법 또는 CVD법 등에 의하여 형성됨으로써 양호한 피복성을 가질 수 있다.
도 17의 (B)에 도시된 반도체 장치는 도전체(108b)로 채워진 절연체(410) 및 절연체(420)의 개구의 내벽을 절연체(109b)가 덮는 점이 도 1에 도시된 반도체 장치와 상이하다. 여기서, 절연체(109b)는 절연체(420)에 사용될 수 있는 절연체를 사용하여 형성하는 것이 바람직하다. 절연체(109b)는 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연 재료(예를 들어 산화 알루미늄)를 사용하여 형성하는 것이 바람직하다. 이렇게 하여, 도전체(108b)를 통하여 절연체(410) 등으로부터 수소 및 물 등의 불순물이 산화물(406)에 들어가는 것을 억제할 수 있다. 절연체(109b)는 ALD법 또는 CVD법 등에 의하여 형성됨으로써 양호한 피복성을 가질 수 있다.
도 17의 (C)에 도시된 반도체 장치는 도전체(108b)의 일부가 개구(115)와 중첩되지 않는 점이 도 1에 도시된 반도체 장치와 상이하다. 이렇게 하여, 본 실시형태에서 설명하는 반도체 장치는 적어도 개구(115) 또는 적어도 용량 소자(100)가 도전체(108b)의 일부와 중첩되는 구조를 가진다. 도 17의 (C)에 도시된 바와 같이, 도전체(108b) 중 개구(115)와 중첩되는 영역의 상부에는 곡면이 형성되고, 도전체(108b) 중 개구(115)와 중첩되지 않는 영역의 상부에는 곡면이 형성되지 않고 모서리가 잔존한다.
도 17의 (D)에 도시된 반도체 장치는 도전체(108b)의 상부가 모서리를 가지는 점이 도 1에 도시된 반도체 장치와 상이하다. 도전체(110)와 도전체(108b) 사이의 접촉 저항을 충분히 저감할 수 있는 경우에는, 도전체(108b)의 상부가 모서리를 가져도 좋다. 상술한 바와 같이 도전체(108b)의 상부에 모서리를 잔존시키기 위해서는, 예를 들어 이온과 도전체(108b)의 상면의 충돌의 충격이 완화되도록 개구(115) 형성 단계(도 6)에서의 셀프 바이어스를 작게 한다.
다음으로, 도 1에 도시된 반도체 장치와는 도전체(108a) 및 그 근방의 구조가 상이한 반도체 장치에 대하여 도 18의 (A) 내지 (E)를 참조하여 설명한다.
도 18의 (A)의 반도체 장치는 도전체(108a)가 도전체(108aa)와 도전체(108ab)의 적층 구조를 가지는 점이 도 1과 상이하다. 도전체(108ab)에는, 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 전기 전도성이 비교적 높은 도전 재료를 사용하여도 좋다. 도전체(108aa)에는, 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 도전 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 도전 재료는 단층 구조를 가져도 좋고, 적층 구조를 가져도 좋다. 상술한 도전 재료를 사용하면, 도전체(108aa) 및 도전체(108ab)를 통하여 절연체(410) 등으로부터 수소 및 물 등의 불순물이 산화물(406)에 들어가는 것이 억제된다. 도전체(108aa)는 ALD법 또는 CVD법 등에 의하여 형성됨으로써 양호한 피복성을 가질 수 있다.
도 18의 (B)에 도시된 반도체 장치는 도전체(108a)로 채워진 절연체(410) 및 절연체(420)의 개구의 내벽을 절연체(109a)가 덮는 점이 도 1에 도시된 반도체 장치와 상이하다. 여기서, 절연체(109a)는 절연체(420)에 사용될 수 있는 절연체를 사용하여 형성하는 것이 바람직하다. 절연체(109a)는 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연 재료(예를 들어 산화 알루미늄)를 사용하여 형성하는 것이 바람직하다. 이렇게 하여, 도전체(108a)를 통하여 절연체(410) 등으로부터 수소 및 물 등의 불순물이 산화물(406)에 들어가는 것을 억제할 수 있다. 절연체(109a)는 ALD법 또는 CVD법 등에 의하여 형성됨으로써 양호한 피복성을 가질 수 있다.
도 18의 (C)에 도시된 반도체 장치는 개구(117)가 도전체(108a) 전체와 중첩되는 점이 도 1에 도시된 반도체 장치와 상이하다. 도 18의 (C)에 도시된 바와 같이, 개구(117)가 도전체(108a)의 상부 전체와 중첩되기 때문에, 도전체(108a)의 상부에는 모서리가 잔존하지 않지만 곡면이 형성된다.
도 18의 (D)에 도시된 반도체 장치는 개구(117)가 도전체(108a)의 상면의 단부와 중첩되지 않는 점이 도 1에 도시된 반도체 장치와 상이하다. 도 18의 (D)에 도시된 바와 같이, 개구(117)가 도전체(108a)의 상면의 단부와 중첩되지 않기 때문에, 도전체(108a)의 상부는 모서리를 가진다. 도 18의 (D)에 도시된 바와 같이 도전체(108a)의 상면의 중앙이 오목한 경우가 있다.
도 18의 (E)에 도시된 반도체 장치는 도전체(108a)의 상부가 모서리를 가지는 점이 도 1에 도시된 반도체 장치와 상이하다. 도전체(162a)와 도전체(108a) 사이의 접촉 저항을 충분히 저감할 수 있는 경우에는, 도전체(108a)의 상부가 모서리를 가져도 좋다. 상술한 바와 같이 도전체(108a)의 상부에 모서리를 잔존시키기 위해서는, 예를 들어 이온과 도전체(108a)의 상면의 충돌의 충격이 완화되도록 개구(117) 형성 단계에서의 셀프 바이어스를 작게 한다.
도 1의 반도체 장치는 하나의 트랜지스터 및 하나의 용량 소자를 포함하지만, 본 실시형태에서 설명하는 반도체 장치는 이 예에 한정되지 않는다. 예를 들어, 도 19에 도시된 바와 같이 트랜지스터(400a), 용량 소자(100a), 트랜지스터(400b), 및 용량 소자(100b)가 포함되어도 좋다. 여기서, 트랜지스터(400a) 및 트랜지스터(400b)는 도전체(108a) 및 접속부(160)를 공유하여도 좋다. 도 19에 도시된 트랜지스터(400a) 및 트랜지스터(400b)에 대해서는 트랜지스터(400)의 설명을 참조할 수 있고, 용량 소자(100a) 및 용량 소자(100b)에 대해서는 용량 소자(100)의 설명을 참조할 수 있다.
도 19에 도시된 반도체 장치는 예를 들어 후술하는 기억 장치의 메모리 셀에 사용할 수 있다. 트랜지스터(400a) 및 트랜지스터(400b)가 도전체(108a) 및 접속부(160)를 공유하면, 상면도에 있어서의 한 쌍의 트랜지스터와 용량 소자의 점유 면적을 저감할 수 있어, 반도체 장치의 집적도를 더 높일 수 있다. 따라서, 상기 반도체 장치를 사용한 기억 장치의 단위 면적당 저장 용량을 증가시킬 수 있다.
<트랜지스터의 구조예>
다음으로, 상술한 트랜지스터(400)의 구조예에 대하여 도 20의 (A) 내지 (C), 도 21의 (A) 내지 (H), 도 22의 (A) 내지 (F), 도 23의 (A) 내지 (C), 도 24의 (A) 내지 (C), 도 25의 (A) 내지 (C), 그리고 도 26의 (A) 내지 (C)를 참조하여 설명한다. 도 20의 (A)는 본 발명의 일 형태의 트랜지스터(400a)의 상면도이다. 도 20의 (B)는 도 20의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 즉, 도 20의 (B)는 트랜지스터(400a)의 채널 길이 방향의 단면도이다. 도 20의 (C)는 도 20의 (A)의 일점쇄선 A3-A4를 따라 취한 단면도이다. 즉, 도 20의 (C)는 트랜지스터(400a)의 채널 폭 방향의 단면도이다. 또한 도면의 간략화를 위하여 도 20의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다. 또한 트랜지스터의 채널 길이 방향은 기판에 평행한 면에서 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이를 캐리어가 이동하는 방향을 의미하고, 채널 폭 방향은 기판에 평행한 면에서 채널 길이 방향에 수직인 방향을 의미한다.
도 20의 (A) 내지 (C)에 도시된 바와 같이, 트랜지스터(400a)는 도전체(310)(도전체(310a) 및 도전체(310b)); 도전체(310) 위의 절연체(302), 절연체(303), 및 절연체(402); 절연체(302), 절연체(303), 및 절연체(402) 위의 산화물(406a); 산화물(406a) 위의 산화물(406b); 산화물(406b) 위에 있고 서로 분리된 도전체(416a1) 및 도전체(416a2); 산화물(406b) 및 도전체(416a1 및 416a2) 위의 산화물(406c); 산화물(406c) 위의 절연체(412); 그리고 절연체(412) 위에 있고 적어도 일부가 산화물(406b)과 중첩되는 도전체(404)(도전체(404a), 도전체(404b), 및 도전체(404c))를 포함한다.
상술한 바와 같이, 절연체(402), 산화물(406a), 산화물(406b), 산화물(406c), 도전체(416a1), 도전체(416a2), 절연체(412), 및 도전체(404) 등 위에 절연체(410)가 제공된다. 절연체(410), 배리어막(417a1), 및 배리어막(417a2)에 형성된 개구에는 도전체(108a) 및 도전체(108b)가 형성된다. 도 20의 (A) 내지 (C)에는 도시되지 않았지만, 상술한 바와 같이 절연체(410) 위에 절연체(420)가 제공된다.
절연체(301)에 형성된 개구에는 도전체(310)가 제공된다. 절연체(301)의 개구의 내벽과 접하여 도전체(310a)가 형성되고, 그 내측에 도전체(310b)가 형성된다. 여기서, 도전체(310a 및 310b)의 상면은 절연체(301)의 상면과 실질적으로 정렬될 수 있다. 도전체(310)는 하나의 게이트 전극으로서 기능한다.
여기서 도전체(310a)에는 물 및 수소 등의 불순물을 투과시키기 어려운 도전 재료를 사용하는 것이 바람직하다. 또한 도전체(310a)는 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하여 형성되는 것이 바람직하고, 단층이어도 적층이어도 좋다. 이로써, 절연체(401)보다 아래의 층으로부터 수소 및 물 등의 불순물이 도전체(310)를 통하여 위층으로 확산되는 것을 억제할 수 있다. 또한 도전체(310a)는 수소 원자, 수소 분자, 물 분자, 산소 원자, 산소 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물 중 적어도 하나를 투과시키기 어려운 것이 바람직하다. 또한 이하에서, 불순물을 투과시키기 어려운 도전 재료의 설명에 대해서도 마찬가지이다. 도전체(310a)가 산소의 통과를 억제하는 기능을 가지는 경우, 산화로 인한 도전체(310b)의 도전율 저하를 방지할 수 있다.
절연체(301)는 기판(미도시) 위에 있는 절연체(401) 위에 위치한다. 절연체(401)는 아래층으로부터 물 및 수소 등의 불순물이 트랜지스터에 들어가는 것을 방지하는 배리어 절연막으로서 기능할 수 있다. 절연체(401)는 물 및 수소 등의 불순물을 투과시키기 어려운 절연 재료를 사용하여 형성하는 것이 바람직하고, 예를 들어 산화 알루미늄 등을 사용하여 형성하는 것이 바람직하다. 이로써, 절연체(401)보다 위에 위치한 층에 수소 및 물 등의 불순물이 확산되는 것을 억제할 수 있다. 또한 절연체(401)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물 중 적어도 하나를 투과시키기 어려운 것이 바람직하다. 또한 아래의 설명에 있어서 불순물을 투과시키기 어려운 절연 재료에 대해서도 마찬가지이다.
또한 절연체(401)는 산소(예를 들어 산소 원자 또는 산소 분자)를 투과시키기 어려운 절연 재료를 사용하여 형성하는 것이 바람직하다. 이 재료에 의하여, 절연체(402) 등에 포함되는 산소가 아래층으로 확산되는 것을 방지할 수 있다. 이로써, 산화물(406b)에 산소를 효과적으로 공급할 수 있다.
절연체(303)는 산소, 그리고 물 및 수소 등의 불순물을 투과시키기 어려운 절연 재료를 사용하여 형성하는 것이 바람직하고, 예를 들어 산화 알루미늄 또는 산화 하프늄을 사용하여 형성하는 것이 바람직하다. 이로써, 절연체(303)보다 아래에 위치한 층으로부터 수소 및 물 등의 불순물이, 절연체(303)보다 위에 위치한 층으로 확산되는 것을 억제할 수 있다. 또한 절연체(402) 등에 포함되는 산소가 아래층으로 확산되는 것을 방지할 수 있다.
절연체(402)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성하는 것이 바람직하다. 구체적으로, TDS(Thermal Desorption Spectroscopy)에서 절연체로부터 방출되고 산소 원자로 환산된 산소의 양이 1.0Х1018atoms/cm3 이상, 바람직하게는 3.0Х1020atoms/cm3 이상인 특성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 가열에 의하여 방출되는 산소를 과잉 산소라고도 한다. 상기 절연체를 사용하여 형성된 절연체(402)를 산화물(406a)과 접하여 형성하면, 산화물(406b)에 산소를 효과적으로 공급할 수 있다. 또한 TDS 분석에서의 막 표면의 온도는 바람직하게는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하이다.
또한 절연체(402) 내의 물, 수소, 및 질화산화물 등의 불순물 농도가 저감되는 것이 바람직하다. 예를 들어, 절연체(402)의 면적당 수소 분자로 환산한 절연체(402)로부터의 수소의 방출량은 50℃내지 500℃의 범위에 있어서 TDS 분석에서, 2Х1015molecules/cm2 이하, 바람직하게는 1Х1015molecules/cm2 이하, 더 바람직하게는 5Х1014molecules/cm2 이하이다.
절연체(302, 303, 및 402)는 게이트 절연막으로서 기능한다. 트랜지스터(400a)에서는 절연체(302), 절연체(303), 및 절연체(402)가 적층된 절연막을 게이트 절연막으로서 사용한다. 그러나, 본 실시형태에서 설명하는 반도체 장치는 이 예에 한정되지 않고, 절연체(302), 절연체(303), 및 절연체(402) 중 하나 또는 2개를 게이트 절연막으로서 사용할 수도 있다.
다음으로, 산화물(406a, 406b, 및 406c)로서 사용할 수 있고 산화물 반도체로서 기능하는 금속 산화물(이하에서 이러한 금속 산화물을 산화물 반도체라고도 함)에 대하여 설명한다. 또한 본 명세서 등에서는, 질소를 포함하는 금속 산화물도 금속 산화물이라고 부르는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산화질화물(metal oxynitride)이라고 불러도 좋다.
산화물(406a, 406b, 및 406c)로서 사용되는 금속 산화물은 적어도 인듐을 포함하는 것이 바람직하다. 특히, 인듐 및 아연이 포함되는 것이 바람직하다. 또한 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 구리, 바나듐, 베릴륨, 탄탈럼, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중 하나 이상)이 포함되는 것이 바람직하다.
상기 금속 산화물의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상이다. 이런 식으로 에너지 갭이 넓은 금속 산화물을 사용함으로써 트랜지스터의 오프 상태 전류를 저감할 수 있다.
여기서 금속 산화물이 인듐, 원소 M, 및 아연을 포함하는 경우에 대하여 생각한다. 금속 산화물에 포함되는 원소 M 및 아연에 대한 인듐의 원자수비의 항은 각각 [In], [M], 및 [Zn]으로 나타내어진다.
산화물(406a, 406b, 및 406c)에 사용할 수 있는 금속 산화물에 포함되는 인듐 대 원소 M 대 아연의 원자수비의 바람직한 범위에 대하여 도 26의 (A) 내지 (C)를 참조하여 설명한다. 또한 도 26의 (A) 내지 (C)에는 산소 원자의 비율은 나타내지 않았다.
도 26의 (A) 내지 (C)에서, 파선은 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):1(-1≤α≤1)인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):2인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):3인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):4인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):5인 라인을 가리킨다.
일점쇄선은 원자수비 [In]:[M]:[Zn]이 5:1:β(β≥0)인 라인, 원자수비 [In]:[M]:[Zn]이 2:1:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:1:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:2:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:3:β인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 1:4:β인 라인을 가리킨다.
원자수비가 [In]:[M]:[Zn]=0:2:1 또는 그 근방인 도 26의 (A) 내지 (C)에 나타낸 금속 산화물은 스피넬 결정 구조를 가지기 쉽다.
금속 산화물에는 복수의 상(phase)(예를 들어 2상 또는 3상)이 존재하는 경우가 있다. 예를 들어 0:2:1에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 스피넬 결정 구조와 층상 결정 구조의 2상이 존재하기 쉽다. 또한 1:0:0에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 빅스비아이트(bixbyite) 결정 구조와 층상 결정 구조의 2상이 존재하기 쉽다. 금속 산화물에 복수의 상이 존재하는 경우, 상이한 결정 구조들 사이에 결정립계가 형성되는 경우가 있다.
도 26의 (A)에서의 영역(A)은 금속 산화물에 포함되는 인듐 대 원소 M 대 아연의 원자수비의 바람직한 범위의 예를 나타낸 것이다.
또한 더 높은 비율로 인듐을 포함하는 금속 산화물은 더 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 따라서 인듐의 함유율이 높은 금속 산화물은 인듐의 함유율이 낮은 금속 산화물보다 캐리어 이동도가 높다.
한편으로 금속 산화물 내의 인듐의 함유율 및 아연의 함유율이 낮아지면, 캐리어 이동도가 낮아진다. 따라서 [In]:[M]:[Zn]=0:1:0 및 그 근방의 원자수비(예를 들어 도 26의 (C)의 영역(C))를 가지면, 절연성이 좋아진다.
예를 들어, 산화물(406b)로서 사용되는 금속 산화물은 도 26의 (A)의 영역(A)으로 나타내어지는 원자수비를 가지는 것이 바람직하다. 이 원자수비를 가지는 금속 산화물은 캐리어 이동도가 높다. 한편, 산화물(406a 및 406c)로서 사용되는 금속 산화물은 도 26의 (C)의 영역(C)으로 나타내어지는 원자수비를 가지는 것이 바람직하다. 이 원자수비를 가지는 금속 산화물은 절연성이 비교적 높다.
영역(A)의 원자수비를 가지는 금속 산화물은 특히 도 26의 (B)의 영역(B)에서 높은 캐리어 이동도 및 높은 신뢰성을 가지고 뛰어나다.
또한 영역(B)은 [In]:[M]:[Zn]=4:2:3 내지 4:2:4.1 및 그 근방의 원자수비를 포함한다. 상기 근방에는 [In]:[M]:[Zn]=5:3:4의 원자수비가 포함된다. 또한 영역(B)은 [In]:[M]:[Zn]=5:1:6 및 그 근방의 원자수비, 그리고 [In]:[M]:[Zn]=5:1:7 및 그 근방의 원자수비를 포함한다.
금속 산화물을 In-M-Zn 산화물로 형성하는 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 또한 형성된 금속 산화물의 원자수비는 상술한 스퍼터링 타깃의 금속 원소의 원자수비로부터 ±40%의 범위 내에서 변동된다. 예를 들어 금속 산화물 형성에 원자수비 In:Ga:Zn=4:2:4.1의 스퍼터링 타깃을 사용한 경우, 형성된 금속 산화물에서의 In 대 Ga 대 Zn의 원자수비는 4:2:3 또는 4:2:3 근방이 되는 경우가 있다. 금속 산화물 형성에 원자수비 In:Ga:Zn=5:1:7의 스퍼터링 타깃을 사용한 경우, 형성된 금속 산화물에서의 In 대 Ga 대 Zn의 원자수비는 5:1:6 또는 5:1:6 근방이 되는 경우가 있다.
또한 금속 산화물의 성질은 원자수비에 의하여 일의적으로 결정되지 않는다. 같은 원자수비이어도, 형성 조건에 따라 금속 산화물의 성질은 달라질 수 있다. 예를 들어 스퍼터링 장치를 사용하여 금속 산화물을 퇴적하는 경우, 타깃의 원자수비에서 벗어난 원자수비를 가지는 막이 형성된다. 특히, 퇴적 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다. 따라서 도시된 영역 각각은 금속 산화물이 특정의 특성을 가지는 경향이 있는 원자수비를 나타내고, 영역(A 내지 C)의 경계는 명확하지 않다.
트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물의 캐리어 밀도를 저감하기 위해서는, 결함 준위의 밀도가 저감될 수 있도록 금속 산화물 내의 불순물 농도를 저감한다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위의 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 예를 들어, 산화물(406b)은 캐리어 밀도가 8Х1011/cm3 미만, 바람직하게는 1Х1011/cm3 미만, 더 바람직하게는 1Х1010/cm3 미만이고 1Х10-9/cm3 이상이다. 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다.
고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위의 밀도가 낮기 때문에 트랩 준위의 밀도가 낮은 경우가 있다.
금속 산화물에서 트랩 준위에 포획된 전하는 방출되는 데 걸리는 시간이 길고, 고정 전하처럼 작용하는 경우가 있다. 따라서 트랩 준위의 밀도가 높은 금속 산화물에 채널 형성 영역이 형성되는 트랜지스터는 불안정적인 전기 특성을 가지는 경우가 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는 금속 산화물에서의 불순물 농도를 저감하는 것이 효과적이다. 또한 금속 산화물에서의 불순물 농도를 저감하기 위해서는 금속 산화물에 인접한 막의 불순물 농도를 저감하는 것이 바람직하다. 불순물의 예에는 수소, 알칼리 금속, 알칼리 토금속, 및 실리콘이 포함된다.
여기서, 금속 산화물에서의 불순물의 영향에 대하여 설명한다.
제 14족 원소 중 하나인 실리콘 또는 탄소가 금속 산화물에 포함되면, 결함 준위가 형성된다. 따라서 금속 산화물 내 및 금속 산화물과의 계면 근방에서의 SIMS(secondary ion mass spectrometry)로 측정되는 실리콘 또는 탄소의 농도를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
금속 산화물이 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속을 포함한 금속 산화물을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서 금속 산화물에서의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 측정되는 금속 산화물에서의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
금속 산화물에 포함되는 수소는 금속 원자와 결합된 산소와 반응하여 물이 되기 때문에, 산소 결손(Vo)을 발생시키는 경우가 있다. 산소 결손(Vo)에 수소가 들어감으로 인하여, 캐리어로서 작용하는 전자가 발생하는 경우가 있다. 또한 수소의 일부가, 금속 원자와 결합된 산소와 결합됨으로써, 캐리어로서 작용하는 전자가 발생하는 경우가 있다. 따라서, 수소를 포함한 금속 산화물을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 금속 산화물에서의 수소를 가능한 한 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 측정되는 금속 산화물의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
금속 산화물에 산소를 도입함으로써 금속 산화물 내의 산소 결손(Vo)을 저감할 수 있다. 즉, 산소 결손(Vo)이 산소로 충전되면, 금속 산화물 내의 산소 결손(Vo)은 소멸된다. 따라서 금속 산화물에 산소를 확산시킴으로써 트랜지스터 내의 산소 결손(Vo)을 저감하고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
금속 산화물에 산소를 도입하는 방법으로서는 예를 들어 화학량론적 조성보다 산소 함유량이 높은 산화물을 금속 산화물과 접하여 제공한다. 즉, 산화물에는 화학량론적 조성을 초과하는 산소를 포함하는 영역(이하, 과잉 산소 영역이라고도 함)을 형성하는 것이 바람직하다. 특히, 트랜지스터에 금속 산화물을 사용하는 경우, 트랜지스터 근방의 하지막 또는 층간막 등에 과잉 산소 영역을 포함하는 산화물을 제공함으로써, 트랜지스터의 산소 결손을 저감하고, 신뢰성을 향상시킬 수 있다.
불순물 농도가 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역 등에 사용함으로써, 트랜지스터는 안정적인 전기 특성을 가질 수 있다.
산화물(406b)로서 사용되는 금속 산화물은 CAC(cloud-aligned composite) 구성을 가지는 것이 바람직하다. 본 발명의 일 형태에서 개시한 트랜지스터에 적용할 수 있는 CAC-OS(cloud-aligned composite oxide semiconductor)의 구성에 대하여 이하에서 설명한다.
CAC-OS 또는 CAC metal oxide는 재료의 일부에서 도전성 기능을 가지고, 재료의 다른 일부에서 절연성 기능을 가지고, 전체로서는 CAC-OS 또는 CAC metal oxide는 반도체의 기능을 가진다. CAC-OS 또는 CAC metal oxide가 트랜지스터의 활성층에 사용되는 경우, 도전성 기능은 캐리어로서 작용하는 전자(또는 정공)를 흘리게 하기 위한 것이고, 절연성 기능은 캐리어로서 작용하는 전자가 흐르는 것을 방지하기 위한 것이다. 도전성 기능과 절연성 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC metal oxide는 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC metal oxide에서는, 기능을 분리함으로써 각 기능을 최대화시킬 수 있다.
CAC-OS 또는 CAC metal oxide는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 상술한 도전성 기능을 가지고, 절연성 영역은 상술한 절연성 기능을 가진다. 재료 내의 도전성 영역 및 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 도전성 영역 및 절연성 영역은 재료 내에서 고르지 않게 분포되어 있는 경우가 있다. 도전성 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 있는 것이 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC metal oxide에서, 도전성 영역 및 절연성 영역 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 가지고, 재료 내에 분산되어 있는 경우가 있다.
CAC-OS 또는 CAC metal oxide는 밴드갭이 상이한 성분을 포함한다. 예를 들어, CAC-OS 또는 CAC metal oxide는 절연성 영역에 기인하는 와이드 갭(wide gap)을 가지는 성분 및 도전성 영역에 기인하는 내로 갭(narrow gap)을 가지는 성분을 포함한다. 이러한 구성의 경우, 내로 갭을 가지는 성분에서 캐리어가 주로 흐른다. 내로 갭을 가지는 성분은 와이드 갭을 가지는 성분을 보완하고, 내로 갭을 가지는 성분과 연동하여 와이드 갭을 가지는 성분에서도 캐리어가 흐른다. 그러므로, 상술한 CAC-OS 또는 CAC metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서의 높은 전류 구동 능력, 즉 높은 온 상태 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
바꿔 말하면, CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수 있다.
상술한 금속 산화물은 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
CAAC-OS는 c축 배향을 가지고, 그 나노 결정들이 a-b면 방향에서 연결되어 있고, 그 결정 구조가 왜곡을 가진다. 또한 왜곡이란, 나노 결정들이 연결된 영역에서, 격자 배열이 규칙적인 영역과 격자 배열이 규칙적인 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 말한다.
나노 결정의 형상은 기본적으로 육각형이지만, 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 있다. 왜곡에는 오각형의 격자 배열 및 칠각형의 격자 배열 등이 포함되는 경우가 있다. 또한 CAAC-OS의 왜곡 근방에서도 명확한 결정립계를 관찰할 수 없다. 즉, 격자 배열이 왜곡되어 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 산소 원자의 배열의 밀도가 낮은 것, 및 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 왜곡을 허용할 수 있기 때문이라고 생각된다.
CAAC-OS는, 인듐 및 산소를 포함하는 층(이하, In층)과, 원소 M, 아연, 및 산소를 포함하는 층(이하, (M, Zn)층)이 적층된 층상 결정 구조(적층 구조라고도 함)를 가지는 경향이 있다. 또한 인듐 및 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐에 의하여 치환되는 경우, 이 층을 (In, M, Zn)층이라고 할 수도 있다. In층의 인듐이 원소 M에 의하여 치환되는 경우, 이 층을 (In, M)층이라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는, 명확한 결정립계를 관찰할 수 없기 때문에, 결정립계에 기인하는 전자 이동도 저하가 일어나기 어렵다. 불순물 침입 또는 결함 형성 등에 의하여 산화물 반도체의 결정성이 저하되는 경우가 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어, 산소 결손)의 양이 적다는 것을 의미한다. 따라서, CAAC-OS를 포함하는 산화물 반도체는 물리적으로 안정된다. 그러므로, CAAC-OS를 포함하는 산화물 반도체는 내열성이 있고 신뢰성이 높다.
nc-OS에서, 미소한 영역(예를 들어, 크기가 1nm 이상 10nm 이하의 영역, 특히 크기가 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 나노 결정들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가진다. a-like OS는 공동 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체는 상이한 여러 가지 특성을 나타내는 다양한 구조 중 임의의 것을 가질 수 있다. 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 본 발명의 일 형태의 산화물 반도체에 포함되어도 좋다.
산화물(406a 및 406c)로서 사용되는 금속 산화물들 각각은 원소 M(원소 M은 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 및 Cu 중 하나 이상)을 포함하는 산화물이다. 산화물(406a 및 406c)에는 예를 들어 In-Ga-Zn 산화물, 산화 갈륨, 또는 산화 붕소 등을 사용할 수 있다.
여기서, 산화물(406a 및 406c)로서 사용되는 금속 산화물의 구성 원소에서의 원소 M의 원자수비가, 산화물(406b)로서 사용되는 금속 산화물보다 큰 것이 바람직하다. 또한 산화물(406a 및 406c)로서 사용되는 금속 산화물에서의 In에 대한 원소 M의 원자수비가, 산화물(406b)로서 사용되는 금속 산화물보다 큰 것이 바람직하다.
또한 산화물(406a 및 406c)로서 사용되는 금속 산화물은 비단결정 구조를 가지는 것이 바람직하다. 비단결정 구조에는 예를 들어 CAAC-OS, 다결정 구조, 미결정 구조, 또는 비정질 구조가 포함된다. 산화물(406a 및 406c)로서 사용되는 금속 산화물은 CAAC 구조를 가져도 좋다. 따라서, 산화물(406a 및 406c)로서 사용되는 금속 산화물은, 복수의 IGZO 나노 결정이 c축 배향을 가지고 a-b면 방향에서 배향 없이 연결되는 층상 결정 구조를 가져도 좋다.
또한 산화물(406a 및 406c)로서 사용되는 금속 산화물은 산화물(406b)로서 사용되는 금속 산화물보다 높은 결정성을 가져도 좋다. 여기서, 산화물(406a 및 406c)로서 사용되는 금속 산화물은 예를 들어 산소를 포함하는 분위기하에서 형성된 산화물이다. 이 산화물을 사용함으로써 산화물(406a 및 406c)은 높은 결정성을 가질 수 있다. 또한 산화물(406a 및 406c)의 형상을 더 안정적으로 할 수 있다.
상술한 금속 산화물을 산화물(406c)로서 사용함으로써, 산화물(406c)의 전도대 하단의 에너지가 산화물(406b)의 전도대 하단의 에너지보다 높아지는 것이 바람직하다. 바꿔 말하면, 산화물(406c)의 전자 친화력은 산화물(406b)의 전자 친화력보다 작은 것이 바람직하다. 여기서, 전자 친화력은 진공 준위와, 전도대 하단의 에너지 준위의 차이를 의미한다.
마찬가지로, 상술한 금속 산화물을 산화물(406a)로서 사용함으로써, 산화물(406a)의 전도대 하단의 에너지가 산화물(406b)의 전도대 하단의 에너지보다 높아지는 것이 바람직하다. 바꿔 말하면, 산화물(406a)의 전자 친화력은 산화물(406b)의 전자 친화력보다 작은 것이 바람직하다.
여기서 전도대 하단의 에너지 준위는 산화물(406a), 산화물(406b), 및 산화물(406c)에서 서서히 변화된다. 바꿔 말하면, 전도대 하단의 에너지 준위는 연속적으로 변화되거나, 또는 연속적으로 접합된다. 에너지 준위를 서서히 변화시키기 위해서는, 산화물(406a)과 산화물(406b) 사이의 계면, 또는 산화물(406b)과 산화물(406c) 사이의 계면에 형성되는 혼합층의 결함 준위의 밀도를 낮게 한다.
구체적으로는, 산화물(406a 및 406b) 또는 산화물(406b 및 406c)이 산소에 더하여 같은 원소(주성분으로서)를 포함하면, 결함 준위의 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물(406b)이 In-Ga-Zn 산화물인 경우, 산화물(406a 및 406c) 각각으로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 또는 산화 갈륨 등을 사용하는 것이 바람직하다.
이때, 산화물(406b) 및 그 근방은 주된 캐리어 경로로서 기능한다. 산화물(406a)과 산화물(406b) 사이의 계면 및 산화물(406b)과 산화물(406c) 사이의 계면에서의 결함 준위의 밀도를 낮게 할 수 있기 때문에, 캐리어 전도에 대한 계면 산란의 영향이 적고, 높은 온 상태 전류를 얻을 수 있다.
트랩 준위에 전자가 포획되면, 포획된 전자는 고정 전하처럼 작용하기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 산화물(406a 및 406c)에 의하여 산화물(406b)에서 트랩 준위를 멀어지게 할 수 있다. 이 구조에 의하여, 트랜지스터의 문턱 전압이 양의 방향으로 변동되는 것을 방지할 수 있다.
또한 본 실시형태에서는 트랜지스터에 사용되는 금속 산화물이 상술한 3층 구조를 가지지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 산화물(406a) 또는 산화물(406c)이 없는 2층 구조를 채용하여도 좋다. 또는, 산화물(406a) 아래 또는 위 혹은 산화물(406c) 아래 또는 위에, 상술한 반도체 중 어느 하나가 제공된 4층 구조를 채용하여도 좋다. 또는, 산화물(406a) 위, 산화물(406a) 아래, 산화물(406c) 위, 및 산화물(406c) 아래 중 2군데 이상에, 산화물(406a, 406b, 및 406c)의 예로서 설명한 반도체 중 어느 하나가 제공된 n층 구조(n은 5 이상의 정수(integer))를 채용하여도 좋다.
본 실시형태에서 설명하는 트랜지스터는 상술한 산화물(406a, 406b, 및 406c)을 포함하는 것이 바람직하다.
산화물(406a)은 절연체(402)의 상면과 접하여 위치하는 것이 바람직하다. 산화물(406b)은 산화물(406a)의 상면과 접하여 위치하는 것이 바람직하다.
산화물(406b)은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 상면도에 있어서 제 3 영역은 제 1 영역과 제 2 영역 사이에 위치한다. 본 실시형태에서 설명하는 트랜지스터는 산화물(406b)의 제 1 영역 위에 접하는 도전체(416a1)를 포함한다. 본 실시형태에서 설명하는 트랜지스터는 산화물(406b)의 제 2 영역 위에 접하는 도전체(416a2)를 포함한다. 산화물(406b)의 제 1 영역 및 제 2 영역 중 한쪽은 소스 영역으로서 기능할 수 있고, 다른 쪽은 드레인 영역으로서 기능할 수 있다. 산화물(406b)의 제 3 영역은 채널 형성 영역으로서 기능할 수 있다.
산화물(406c)은 산화물(406b)의 제 3 영역과 접하여, 산화물(406a 및 406b), 도전체(416a1 및 416a2), 및 배리어막(417a1 및 417a2) 위에 형성되는 것이 바람직하다. 산화물(406c)이 산화물(406a) 및 산화물(406b)의 측면을 덮어도 좋다. 도 20의 (C)에 도시된 바와 같이, 채널 폭 방향에서의 산화물(406a 및 406b)의 측면은 산화물(406c)과 접하는 것이 바람직하다. 또한 제 1 게이트 전극으로서 기능하는 도전체(404)는, 제 1 게이트 절연체로서 기능하는 절연체(412)를 개재하여 산화물(406b)의 제 3 영역을 전체적으로 덮도록 제공된다.
산화물(406c)은 산화물(406a) 및 산화물(406b)을 전체적으로 덮도록 제공하여도 좋다. 예를 들어, 채널 길이 방향에서의 산화물(406a 및 406b)의 측면은 산화물(406c)과 접하여도 좋다.
도전체(416a1 및 416a2)는 서로 분리되고, 산화물(406b)의 상면과 접하여 제공되는 것이 바람직하다. 여기서, 도전체(416a1)는 소스 전극 및 드레인 전극 중한쪽으로서 기능할 수 있고, 도전체(416a2)는 다른 쪽으로서 기능할 수 있다.
도 20의 (A) 및 (B)에 도시된 바와 같이, 도전체(416a1)의 한쪽 측단부는 산화물(406a)의 한쪽 측단부 및 산화물(406b)의 한쪽 측단부와 실질적으로 정렬되는 것이 바람직하다. 마찬가지로, 도전체(416a2)의 한쪽 측단부는 산화물(406a)의 다른 쪽 측단부 및 산화물(406b)의 다른 쪽 측단부와 실질적으로 정렬되는 것이 바람직하다. 이러한 구조에 의하여, 산화물(406a 및 406b)의 측면이 도전체(416a1 및 도전체(416a2))와 접하지 않으므로, 산화물(406a 및 406b)의 측면에서의 산소 결손 형성을 일으키는 산소 추출을 방지할 수 있다. 또한 산화물(406a 및 406b)의 측면이 도전체(416a1 및 416a2)와 접하지 않으므로, 산화물(406a 및 406b)의 측면을 통한 도전체(416a1 및 416a2)에서 유래되는 불순물 침입을 방지할 수 있다.
여기서, 서로 대향하는 도전체(416a1)의 측단부와 도전체(416a2)의 측단부 사이의 거리, 즉 트랜지스터의 채널 길이는 10nm 이상 300nm 이하, 대표적으로는 20nm 이상 180nm 이하이다.
도전체(416a1)의 측면과 저면 사이에 형성된 각도 및 도전체(416a2)의 측면과 저면 사이에 형성된 각도는 각각 90° 미만이고 테이퍼각인 것이 바람직하다. 이들 각도는 각각 45° 이상 75° 이하인 것이 바람직하다. 여기서, 도전체(416a1)의 측면은 도전체(416a2)의 측면과 대향한다. 이러한 구조를 가지도록 도전체(416a1 및 416a2)가 형성되면, 도전체(416a1 및 416a2)에 의하여 형성된 단차 부분에서도 산화물(406c)을 피복성 좋게 형성할 수 있다. 따라서, 예를 들어 산화물(406b)과 절연체(412) 또는 다른 구성 요소의 접촉을 일으키는 산화물(406c)의 단절을 방지할 수 있다.
도전체(416a1)의 상면과 접하여 배리어막(417a1)이 제공되는 것이 바람직하고, 도전체(416a2)의 상면과 접하여 배리어막(417a2)이 제공되는 것이 바람직하다. 배리어막(417a1 및 417a2)은 산소, 그리고 수소 및 물 등의 불순물의 통과를 억제하는 기능을 가진다. 예를 들어, 배리어막(417a1 및 417a2)에는 산화 알루미늄 등을 사용할 수 있다. 산화 알루미늄 등을 사용하여 형성된 배리어막(417a1 및 417a2)은 주위의 과잉 산소가 도전체(416a1 및 416a2)의 산화에 사용되는 것을 방지할 수 있다. 또한 산화로 인한 도전체(416a1 및 416a2)의 전기 저항값 증가를 방지할 수 있다. 또한 도전체의 전기 저항값은 2단자법 등을 사용하여 측정할 수 있다. 또한 배리어막(417a1 및 417a2)은 반드시 형성할 필요는 없다.
또한 도전체(404)와 도전체(416a1) 사이에 절연체(412) 및 산화물(406c)뿐만 아니라 배리어막(417a1)도 위치하기 때문에, 도전체(404)와 도전체(416a1) 사이의 기생 용량을 작게 할 수 있다. 마찬가지로, 도전체(404)와 도전체(416a2) 사이에 절연체(412) 및 산화물(406c)뿐만 아니라 배리어막(417a2)도 위치하기 때문에, 도전체(404)와 도전체(416a2) 사이의 기생 용량을 작게 할 수 있다. 따라서, 본 실시형태에서 설명하는 트랜지스터는 주파수 특성이 우수하다.
절연체(412)는 게이트 절연막으로서 기능할 수 있고 산화물(406c)의 상면과 접하는 것이 바람직하다. 절연체(402)와 같이, 절연체(412)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성하는 것이 바람직하다. 이러한 절연체를 사용하여 형성되는 절연체(412)를 산화물(406c)의 상면과 접하여 형성하면, 산화물(406b)에 산소를 효과적으로 공급할 수 있다. 또한 절연체(402)와 같이, 절연체(412) 내의 물 및 수소 등의 불순물 농도가 저감되는 것이 바람직하다.
도전체(404)는 도전체(404a), 도전체(404b), 및 도전체(404c)의 적층을 가지는 것이 바람직하다. 절연체(412) 위에 도전체(404a)가 제공되고, 도전체(404a) 위에 도전체(404b)가 제공되고, 도전체(404b) 위에 도전체(404c)가 제공된다. 절연체(412) 및 도전체(404)는 산화물(406b)과 중첩되는 영역을 포함한다. 도전체(404a, 404b, 및 404c)의 측단부들은 실질적으로 정렬된다. 여기서 도전체(404)는 다른 쪽 게이트 전극으로서 기능한다. 게이트 전극으로서 기능하는 도전체(404)의 채널 길이 방향의 폭은 10nm 이상 300nm 이하, 바람직하게는 20nm 이상 180nm 이하이다.
바꿔 말하면, 도전체(310) 및 도전체(404) 중 한쪽은 게이트 전극으로서 기능할 수 있고, 다른 쪽은 게이트 백 게이트 전극으로서 기능할 수 있다. 게이트 전극 및 백 게이트 전극은 반도체의 채널 형성 영역을 개재하여 제공된다. 백 게이트 전극의 전위는 게이트 전극의 전위와 같다고 좋고, 접지 전위 또는 임의의 전위이어도 좋다. 백 게이트 전극의 전위를 게이트 전극의 전위와 독립적으로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
도전체(404a)는 도전성을 가지는 산화물인 것이 바람직하다. 예를 들어, 산화물(406a, 406b, 또는 406c)로서 사용 가능한 금속 산화물을 사용할 수 있다. 특히, In:Ga:Zn=4:2:3 내지 4:2:4.1 또는 그 근방의 원자수비를 가지며 도전성이 높은 In-Ga-Zn계 산화물을 사용하는 것이 바람직하다. 이러한 산화물을 사용하여 도전체(404a)를 형성하면, 도전체(404b 및 404c)에 산소가 들어가는 것을 방지할 수 있고, 산화로 인한 도전체(404b 및 404c)의 전기 저항값 증가를 방지할 수 있다. 또한 산화물(406b)에 과잉 산소를 공급할 수 있다.
도전체(404b)는 질소 등의 불순물을 도전체(404a)에 첨가하여 도전체(404a)의 도전성을 향상시킬 수 있는 도전체인 것이 바람직하다. 예를 들어, 질화 타이타늄 등을 도전체(404b)에 사용하는 것이 바람직하다.
여기서, 게이트 전극으로서 기능하는 도전체(404)가, 절연체(412) 및 산화물(406c)을 개재하여 산화물(406b)의 제 3 영역 및 그 근방의 상면, 그리고 채널 폭 방향의 측면을 덮도록 제공된다. 이로써, 게이트 전극으로서 기능하는 도전체(404)의 전계가 산화물(406b)의 제 3 영역 및 그 근방의 상면, 그리고 채널 폭 방향의 측면을 전기적으로 둘러쌀 수 있다. 채널 형성 영역이 도전체(404)의 전계에 의하여 전기적으로 둘러싸인 트랜지스터 구조를 s-channel(surrounded channel) 구조라고 한다. 그러므로, 산화물(406b)의 제 3 영역 및 그 근방의 상면, 그리고 채널 폭 방향의 측면에 채널이 형성될 수 있기 때문에, 소스와 드레인 사이에 대량의 전류가 흐를 수 있어 온 상태의 전류(온 상태 전류)를 크게 할 수 있다. 또한 산화물(406b)의 제 3 영역 및 그 근방의 상면, 그리고 채널 폭 방향의 측면이 도전체(404)의 전계로 둘러싸이므로, 오프 상태 시의 전류(오프 상태 전류)를 작게 할 수 있다.
도전체(404) 위에 배리어막(418)이 제공되는 것이 바람직하다. 여기서 배리어막(418)에는, 산소를 투과시키기 어려운 재료를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄 등을 사용할 수 있다. 이러한 재료를 사용하여 형성된 배리어막(418)은 주위의 과잉 산소가 도전체(404)의 산화에 사용되는 것을 방지할 수 있다. 따라서, 배리어막(418)은 게이트를 보호하는 게이트 캡으로서 기능한다. 또한 배리어막(418)은 반드시 형성할 필요는 없다.
[절연체]
산소, 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연체로 트랜지스터가 둘러싸이는 경우, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 예를 들어, 산소, 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연체를 절연체(401 및 420)에 사용한다. 또한 산소, 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연체를 절연체(303)에 사용하여도 좋다. 절연체(401, 303, 및 420) 각각은 절연체(402) 등보다 물 및 수소 등의 불순물을 투과시키기 어려운 절연 재료를 사용하여 형성하는 것이 바람직하다.
산소, 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연체는 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘, 또는 질화 알루미늄 등을 포함하는 단층 구조 또는 적층 구조를 가질 수 있다.
절연체(401 및 420)가 산화 알루미늄을 포함하면, 수소 등의 불순물이 산화물(406a, 406b, 및 406c)에 들어가는 것을 억제할 수 있다. 또한 예를 들어 절연체(401 및 420)가 산화 알루미늄을 포함하면, 상술한 산화물(406a, 406b, 및 406c)에 첨가된 과잉 산소의 외부 확산을 억제할 수 있다.
절연체(301, 302, 303, 402, 및 412)는 각각 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다. 예를 들어, 절연체(301, 302, 303, 402, 및 412)는 산화 실리콘 또는 산화질화 실리콘을 포함하는 것이 바람직하다.
절연체(302, 303, 402, 및 412)는 게이트 절연막으로서 기능하기 때문에, 각각이 비유전율이 높은 절연체를 포함하는 것이 바람직하다. 예를 들어 절연체(302, 303, 402, 및 412) 각각은 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 또는 실리콘 및 하프늄을 포함한 산화질화물 등을 포함하는 것이 바람직하다. 절연체(302, 303, 402, 및 412) 각각은 산화 실리콘 또는 산화질화 실리콘과, 비유전율이 높은 절연체의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘이 열적으로 안정되기 때문에, 산화 실리콘 또는 산화질화 실리콘과 비유전율이 높은 절연체를 조합함으로써, 열적으로 안정되고 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄이 산화물(406c) 측에 있는 경우, 산화 실리콘 또는 산화질화 실리콘에 포함된 실리콘이 산화물(406b)에 들어가는 것을 억제할 수 있다. 산화 실리콘 또는 산화질화 실리콘이 산화물(406c) 측에 있는 경우, 예를 들어 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘 사이의 계면에 트랩 중심이 형성되는 경우가 있다. 트랩 중심은 전자의 포획에 의하여 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
절연체(410)는 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(410)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 또는 절연체(410)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 및 구멍을 가지는 산화 실리콘 중 하나의 재료와 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되기 때문에, 산화 실리콘 또는 산화질화 실리콘과 수지를 조합함으로써, 적층 구조가 열적으로 안정되고 낮은 비유전율을 가지게 할 수 있다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
배리어막(417a1 및 417a2)에는 산소, 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연체를 사용하여도 좋다. 배리어막(417a1 및 417a2)은 산화물(406c) 및 절연체(412)의 과잉 산소가 도전체(416a1 및 416a2)로 확산되는 것을 방지할 수 있다.
예를 들어, 배리어막(417a1 및 417a2)은 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물; 질화산화 실리콘; 또는 질화 실리콘을 사용하여 형성될 수 있다.
[도전체]
도전체(404, 310, 416a1, 416a2, 108a, 및 108b)를 형성하기 위한 재료로서 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 및 인듐 등에서 선택된 하나 이상의 금속 원소를 포함하는 재료를 사용할 수 있다. 또는, 인 등의 불순물 원소를 포함한 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
상술한 금속 원소 및 산소를 포함하는 도전 재료를 사용하여도 좋다. 상술한 금속 원소 및 질소를 포함하는 도전 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄 또는 질화 탄탈럼 등 질소를 포함하는 도전 재료를 사용하여도 좋다. 인듐 주석 산화물(ITO), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘이 첨가된 인듐 주석 산화물을 사용하여도 좋다. 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다.
상술한 재료를 사용하여 형성된 복수의 적층된 도전층을 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료 및 산소를 포함하는 도전 재료를 사용하여 형성된 적층 구조를 사용하여도 좋다. 상술한 금속 원소를 포함하는 재료 및 질소를 포함하는 도전 재료를 사용하여 형성된 적층 구조를 사용하여도 좋다. 상술한 금속 원소를 포함하는 재료, 산소를 포함하는 도전 재료, 및 질소를 포함하는 도전 재료를 사용하여 형성된 적층 구조를 사용하여도 좋다.
트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우에는, 상술한 금속 원소를 포함하는 재료 및 산소를 포함하는 도전 재료를 사용하여 형성된 적층 구조를 게이트 전극에 사용하는 것이 바람직하다. 이 경우, 산소를 포함하는 도전 재료를 채널 형성 영역 측에 형성하는 것이 바람직하다. 산소를 포함하는 도전 재료를 채널 형성 영역 측에 형성하면, 상기 도전 재료로부터 방출된 산소가 채널 형성 영역에 공급되기 쉬워진다.
예를 들어 도전체(310b)에는 텅스텐 또는 폴리실리콘 등의 도전 재료를 사용하여도 좋다. 절연체(401)와 접하는 도전체(310a)는 예를 들어 타이타늄, 질화 타이타늄, 또는 질화 탄탈럼 등을 사용하여 형성된 배리어층(확산 방지층)을 포함하는 단층 구조 또는 적층 구조를 가질 수 있다.
불순물을 투과시키기 어려운 절연 재료를 절연체(401)에 사용하고, 불순물을 투과시키기 어려운 도전 재료를 절연체(401)와 접하는 도전체(310a)에 사용하면, 트랜지스터로의 불순물 확산을 더 억제할 수 있다. 이로써 트랜지스터의 신뢰성을 더 높일 수 있다.
배리어막(417a1, 417a2, 및 418)에는, 불순물을 투과시키기 어려운 상술한 도전 재료를 사용하여도 좋다. 배리어막(417a1, 417a2, 및 418)에 도전 재료를 사용하는 경우, 산소가 방출되기 어렵고 그리고/또는 산소가 흡수되기 어려운 도전 재료를 사용하는 것이 바람직하다.
<트랜지스터의 제작 방법>
도 20의 (A) 내지 (C)에 도시된 본 발명의 일 형태의 트랜지스터의 제작 방법에 대하여, 도 21의 (A) 내지 (H) 및 도 22의 (A) 내지 (F)를 참조하여 이하에서 설명한다. 도 21의 (A) 내지 (H) 및 도 22의 (A) 내지 (F)에서는, 도 20의 (B)의 일점쇄선 A1-A2를 따르는 단면에 대응하는 단면도 및 도 20의 (C)의 일점쇄선 A3-A4를 따르는 단면에 대응하는 단면도를 나타내었다.
또한 이하에서, 절연체를 형성하기 위한 절연 재료, 도전체를 형성하기 위한 도전 재료, 및 산화물 반도체로서 기능하는 산화물 등은 스퍼터링법, 스핀 코팅법, CVD법, ALD법, MBE법, 또는 PLD법 등에 의하여 적절히 형성할 수 있다.
우선, 도시되지 않은 기판 위에 절연체(401) 및 절연체(301)를 이 순서대로 형성한다. 본 실시형태에서는, 기판으로서 단결정 실리콘 기판(p형 반도체 기판 또는 n형 반도체 기판을 포함함)을 사용한다. 또한 본 실시형태에서는, 절연체(401)로서 산화 알루미늄막을 스퍼터링법에 의하여 형성하고, 절연체(301)로서 산화질화 실리콘막을 CVD법에 의하여 형성한다.
예를 들어, ALD법에 의하여 산화 알루미늄막을 절연체(401) 위 또는 아래에 형성하여도 좋다.
다음으로, 절연체(401)에 도달하는 개구(홈, 트렌치, 또는 구멍 등을 포함함)를 절연체(301)에 형성한다. 상기 개구를 웨트 에칭에 의하여 형성하여도 좋지만, 미세 가공에는 드라이 에칭이 바람직하다. 절연체(401)는, 절연체(301)를 에칭함으로써 개구를 형성할 때 사용되는 에칭 스토퍼막으로서 기능하는 절연체인 것이 바람직하다. 예를 들어 개구가 형성되는 절연체(301)로서 산화 실리콘 또는 산화질화 실리콘을 사용하는 경우, 절연체(401)는 질화 실리콘, 산화 알루미늄, 또는 산화 하프늄 등을 사용하여 형성되는 것이 바람직하다. 이때, 에칭 때문에, 절연체(301)의 개구와 중첩되는 절연체(401)의 일부에 오목부가 형성될 수 있다.
다음으로, 도전체(310a)가 되는 도전막 및 도전체(310b)가 되는 도전막을 형성한다. 본 실시형태에서는, 도전체(310a)가 되는 도전막으로서, 스퍼터링법에 의하여 형성된 질화 탄탈럼과, ALD법에 의하여 형성된 질화 타이타늄의 적층막을 사용한다. 또한 도전체(310b)가 되는 도전막으로서, CVD법에 의하여 형성된 텅스텐막을 사용한다.
다음으로, CMP 처리를 수행하여, 절연체(301) 위에 위치하는, 도전체(310a)가 되는 도전막 및 도전체(310b)가 되는 도전막을 제거한다(도 21의 (A) 및 (B) 참조). 따라서, 개구에만 도전체(310a 및 310b)가 잔존함으로써, 상면이 평탄한 도전체(310)를 형성할 수 있다.
다음으로, 절연체(301) 및 도전체(310) 위에 절연체(302)를 형성한다. 본 실시형태에서는, 절연체(302)로서 산화질화 실리콘막을 CVD법에 의하여 형성한다.
다음으로, 절연체(302) 위에 절연체(303)를 형성한다. 본 실시형태에서는, 절연체(303)로서 산화 하프늄막을 ALD법에 의하여 형성한다.
다음으로, 절연체(303) 위에 절연체(402)를 형성한다. 본 실시형태에서는, 절연체(402)로서 산화질화 실리콘막을 CVD법에 의하여 형성한다.
다음으로, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃이상 650℃이하, 바람직하게는 300℃이상 500℃이하의 온도에서 수행된다. 본 실시형태에서 설명하는 트랜지스터 아래에, 구리를 사용하여 형성된 배선 등을 형성하는 경우, 제 1 가열 처리의 온도는 410℃이하인 것이 바람직하다. 제 1 가열 처리는 불활성 가스 분위기에서 수행된다. 제 1 가열 처리는 감압하에서 수행되어도 좋다. 제 1 가열 처리에 의하여, 예를 들어 절연체(402)에 포함되는 수소 및 물 등의 불순물을 제거할 수 있다. 본 실시형태에서는, 제 1 가열 처리를 질소 가스 분위기에서 400℃에서 수행한다.
다음으로, 산화물(406a)이 되는 산화막(406A)을 절연체(402) 위에 형성하고, 산화물(406b)이 되는 산화막(406B)을 산화막(406A) 위에 형성한다(도 21의 (C) 및 (D) 참조).
스퍼터링법에 의하여 산화막(406A 및 406B)을 형성하는 것이 바람직하다. 이는, 스퍼터링법에 의하여 형성된 산화막(406A 및 406B)의 밀도를 높일 수 있기 때문이다. 스퍼터링 가스로서, 희가스(대표적으로 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 스퍼터링 가스로서, 질소가 포함되어도 좋다. 기판이 가열된 상태에서 퇴적을 수행하여도 좋다.
스퍼터링 가스의 순도를 높이는 것이 바람직하다. 예를 들어 스퍼터링 가스에 사용되는 산소 가스 또는 아르곤 가스로서, 노점이 -40℃이하, 바람직하게는 -80℃이하, 더 바람직하게는 -100℃이하, 더욱 바람직하게는 -120℃이하가 되도록 고순도화된 가스를 사용함으로써, 산화막(406A 및 406B)에 수분 등이 들어가는 것을 최소화할 수 있다.
스퍼터링 장치의 체임버는, 산화막(406A 및 406B)에 대하여 불순물로서 작용하는 물 등이 가능한 한 제거되도록, 크라이오펌프(cryopump) 등의 흡착 진공 펌프에 의하여 고진공으로(약 5Х10-7Pa 내지 1Х10-4Pa 정도까지) 배기되는 것이 바람직하다. 또는 터보 분자 펌프와 콜드 트랩을 조합하여, 배기계에서 체임버 내로 가스, 특히 탄소 또는 수소를 포함하는 가스가 역류하는 것을 방지하는 것이 바람직하다.
스퍼터링 장치의 전원으로서, DC 전원, AC 전원, 또는 RF 전원을 사용하여도 좋다.
스퍼터링 장치에서, 타깃 또는 마그넷을 회전 또는 이동시켜도 좋다. 예를 들어, 마그넷 유닛을 수직으로 및/또는 수평으로 진동시키면서 산화막을 형성할 수 있다. 예를 들어 타깃을 0.1Hz 이상 1kHz 이하의 비트(beat)(리듬, 펄스, 주파수, 주기, 또는 사이클 등이라고도 함)로 회전 또는 진동시켜도 좋다. 또는 마그넷 유닛을 0.1Hz 이상 1kHz 이하의 비트로 진동시켜도 좋다.
산화막(406A)의 형성 시의 기판 온도는 실온 이상 400℃이하인 것이 바람직하다. 예를 들어, 기판 온도는 상술한 범위에서, 물의 증발 온도(예를 들어 100℃ 이상이며, 장치의 정비성 및 처리량을 유효하게 하는 온도로 적절히 설정된다.
산화막(406A)의 형성 시, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 스퍼터링 가스로서 적절히 사용한다. 혼합 가스의 경우, 퇴적 가스 전체에서의 산소 가스의 비율은 70% 이상이 바람직하고, 80% 이상이 더 바람직하고, 100%가 더욱 바람직하다. 과잉 산소를 포함하는 산화물을 산화막(406A)에 사용하면, 나중의 가열 처리에 의하여 산화막(406B)에 산소를 공급할 수 있다.
산화막(406A)을 형성하기 위한 타깃으로서, 상술한 In-M-Zn 산화물 타깃을 사용할 수 있다. 산화막(406A)의 In-M-Zn 산화물 타깃에서의 원소 M에 대한 In의 원자수비는 산화막(406B)의 In-M-Zn 산화물 타깃에서의 원소 M에 대한 In의 원자수비보다 낮은 것이 바람직하다. 예를 들어, 원자수비가 [In]:[M]:[Zn]=1:3:4 또는 그 근방인 금속 산화물 타깃을 사용하는 것이 바람직하다.
본 실시형태에서는, 원자수비가 [In]:[Ga]:[Zn]=1:3:4인 In-Ga-Zn 산화물 타깃을 사용하여, 산소 가스를 약 100% 포함하는 분위기에서 기판 온도 200℃에서 산화막(406A)을 형성한다.
산화막(406B)의 형성 시의 기판 온도는 100℃이상 140℃미만인 것이 바람직하다. 예를 들어, 기판 온도는 상술한 범위에서, 물의 증발 온도(예를 들어 100℃ 이상이며, 장치의 정비성 및 처리량을 유효하게 하는 온도로 적절히 설정된다.
산화막(406B)의 형성 시, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 스퍼터링 가스로서 적절히 사용한다. 혼합 가스의 경우, 퇴적 가스 전체에서의 산소 가스의 비율은 0% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하이다.
산화막(406B)을 형성하기 위한 타깃으로서, In-M-Zn 산화물 타깃을 사용할 수 있다. 산화막(406B)의 In-M-Zn 산화물 타깃에서의 원소 M에 대한 In의 원자수비는 산화막(406A)의 In-M-Zn 산화물 타깃에서의 원소 M에 대한 In의 원자수비보다 높은 것이 바람직하다. 예를 들어, 원자수비가 [In]:[M]:[Zn]=4:2:4.1 또는 5:1:7, 또는 그 근방인 금속 산화물 타깃을 사용하는 것이 바람직하다.
본 실시형태에서는, 원자수비가 [In]:[Ga]:[Zn]=4:2:4.1인 In-Ga-Zn 산화물 타깃을 사용하여, 기판 온도 130℃에서 희가스와 산소의 혼합 가스(산소 가스의 비율이 약 10%)를 사용하여 산화막(406B)을 형성한다.
그 후, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리는 250℃이상 650℃이하, 바람직하게는 300℃이상 500℃이하의 온도에서 수행된다. 제 2 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행된다. 제 2 가열 처리는 감압하에서 수행되어도 좋다. 또는, 제 2 가열 처리는, 불활성 가스 분위기에서 가열 처리를 수행하고 나서, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 다른 가열 처리를 수행하여도 좋다. 제 2 가열 처리에 의하여, 예를 들어 산화막(406B)의 결정성을 높일 수 있고, 수소 및 물 등의 불순물을 제거할 수 있다. 본 실시형태에서는, 질소 분위기에서 400℃에서 1시간 동안 처리를 수행하고, 연속하여 산소 분위기에서 400℃에서 1시간 동안 다른 처리를 수행한다.
다음으로, 도전체(416a1 및 416a2)가 되는 도전막을 산화막(406B) 위에 형성한다. 본 실시형태에서는, 도전체(416a1 및 416a2)가 되는 도전막으로서, 스퍼터링법에 의하여 질화 탄탈럼막을 형성한다. 질화 탄탈럼은 내산화성이 높기 때문에, 나중의 단계에서 가열 처리에 사용되는 것이 바람직하다.
다음으로, 배리어막(417a1 및 417a2)이 되는 막을 도전체(416a1 및 416a2)가 되는 도전막 위에 형성한다. 본 실시형태에서는, 배리어막(417a1 및 417a2)이 되는 막으로서, 산화 알루미늄막을 ALD법에 의하여 형성한다. ALD법에 의하여, 크랙 또는 핀홀 등의 결함이 저감된 치밀한 막을 얇고 균일하게 형성할 수 있다.
다음으로, 포토리소그래피법에 의하여, 도전체(416a1 및 416a2)가 되는 도전막에 도달하는 개구를 배리어막(417a1 및 417a2)이 되는 막에 형성한다.
다음으로, 도전체(416a1 및 416a2)가 되는 도전막의 일부 및 배리어막(417a1 및 417a2)이 되는 막의 일부를 포토리소그래피법에 의하여 선택적으로 제거하여, 이들 막을 섬 형상으로 가공한다. 이러한 식으로, 도전체(416a1 및 416a2)가 되는 도전막으로부터 섬 형상의 도전막을 형성하고, 배리어막(417a1 및 417a2)이 되는 막으로부터 배리어막(417a1 및 417a2)을 형성한다.
다음으로, 마스크로서 섬 형상의 도전막을 사용하여, 산화막(406A)의 일부 및 산화막(406B)의 일부를 선택적으로 제거한다. 이때, 절연체(402)의 일부도 제거될 수 있다. 상술한 식으로, 섬 형상의 산화물(406a) 및 섬 형상의 산화물(406b)을 형성할 수 있다.
또한 산화막(406A 및 406B)의 일부의 제거는 드라이 에칭법 또는 웨트 에칭법 등에 의하여 수행할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다.
다음으로, 마스크로서 배리어막(417a1 및 417a2)을 사용하여, 드라이 에칭법에 의하여 섬 형상의 도전막의 일부를 선택적으로 제거한다. 상기 에칭 단계에 의하여, 섬 형상의 도전막을 도전체(416a1)와 도전체(416a2)로 분리한다(도 21의 (E) 및 (F) 참조).
드라이 에칭용 가스로서, 예를 들어, C4F6 가스, C2F6 가스, C4F8 가스, CF4 가스, SF6 가스, 및 CHF3 가스 등 중 임의의 것을 단독 또는 조합하여 사용할 수 있다. 또는 상술한 가스 중 임의의 것에 산소 가스, 헬륨 가스, 아르곤 가스, 또는 수소 가스 등을 적절히 첨가할 수 있다. 특히, 플라스마에 의하여 유기물을 생성시킬 수 있는 가스를 사용하는 것이 바람직하다. 예를 들어, 헬륨 가스, 아르곤 가스, 또는 수소 가스 등을 적절히 첨가한 C4F6 가스, C4F8 가스, 또는 CHF3 가스를 사용하는 것이 바람직하다.
드라이 에칭법에 의하여 도전체(416a1 및 416a2)를 형성하는 경우에는, 산화물(406b)의 노출된 부분에 에칭 가스의 잔류 성분 등의 불순물 원소가 부착될 수 있다. 예를 들어, 에칭 가스로서 염소계 가스를 사용하면, 염소 등이 부착되는 경우가 있다. 또한 에칭 가스로서 탄화수소계 가스를 사용하면, 탄소 및 수소 등이 부착되는 경우가 있다. 산화물(406b)의 노출된 표면에 부착된 불순물 원소를 저감시키는 것이 바람직하다. 상기 불순물 원소는, 순수로 플루오린화 수소산을 희석한 용액(희석된 플루오린화 수소산)을 사용한 세정 처리, 오존 등을 사용한 세정 처리, 또는 자외선을 사용한 세정 처리 등에 의하여 저감시킬 수 있다. 또한 상이한 종류의 세정 처리를 조합하여도 좋다.
산화성 가스를 사용한 플라스마 처리를 수행하여도 좋다. 예를 들어, 아산화질소 가스를 사용한 플라스마 처리를 수행한다. 플라스마 처리에 의하여, 산화물(406b) 내의 플루오린 농도를 낮출 수 있다. 또한 플라스마 처리는 시료 표면의 유기물을 제거하는 데 효과적이다.
노출된 산화물(406b)에 대하여, 산소 도핑 처리를 수행하여도 좋다. 또한 후술하는 가열 처리를 수행하여도 좋다.
다음으로, 제 3 가열 처리를 수행하여도 좋다. 제 3 가열 처리는 제 2 가열 처리와 비슷한 조건하에서 수행될 수 있다. 제 3 가열 처리에 의하여, 예를 들어 산화물(406b)의 결정성을 높일 수 있고, 수소 및 물 등의 불순물을 제거할 수 있다. 본 실시형태에서는, 질소 분위기에서 400℃에서 30분 동안 처리를 수행하고, 연속하여 산소 분위기에서 400℃에서 30분 동안 다른 처리를 수행한다.
다음으로, 산화물(406c)이 되는 산화막(406C)을 절연체(402), 산화물(406a 및 406b), 도전체(416a1 및 416a2), 및 배리어막(417a1 및 417a2) 위에 형성한다.
산화막(406A)처럼, 산화막(406C)을 스퍼터링법에 의하여 형성하는 것이 바람직하다.
산화막(406C)의 형성 시의 기판 온도는 실온 이상 200℃미만인 것이 바람직하다. 예를 들어, 퇴적 시, 기판 온도는 실온이다. 기판 온도가 실온을 초과하지 않도록 기판 홀더를 냉각시키면서 퇴적을 수행하는 것이 바람직하다.
산화막(406C)의 형성 시, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 스퍼터링 가스로서 적절히 사용한다. 혼합 가스의 경우, 퇴적 가스 전체에서의 산소 가스의 비율은 70% 이상이 바람직하고, 80% 이상이 더 바람직하고, 100%가 더욱 바람직하다. 과잉 산소를 포함하는 산화물을 산화막(406C)에 사용하면, 나중의 가열 처리에 의하여 산화물(406b)에 산소를 공급할 수 있다.
산화막(406C)을 형성하기 위한 타깃으로서, In-M-Zn 산화물 타깃을 사용할 수 있다. 여기서, 산화막(406C)을 형성하기 위한 In-M-Zn 산화물 타깃은 산화막(406B)을 형성하기 위한 In-M-Zn 산화물 타깃과 같아도 좋다. 예를 들어, 원자수비가 [In]:[M]:[Zn]=4:2:4.1 또는 5:1:7, 또는 그 근방인 금속 산화물 타깃을 사용하여도 좋다. 산화막(406C)을 형성하기 위한 In-M-Zn 산화물 타깃에서의 원소 M에 대한 In의 원자수비는 산화막(406B)을 형성하기 위한 In-M-Zn 산화물 타깃에서의 원소 M에 대한 In의 원자수비보다 낮아도 좋다. 예를 들어, 원자수비가 [In]:[M]:[Zn]=1:1:1 또는 그 근방인 금속 산화물 타깃을 사용하여도 좋다.
본 실시형태에서는, 원자수비가 [In]:[Ga]:[Zn]=4:2:4.1인 In-Ga-Zn 산화물 타깃을 사용하여, 산소 가스를 약 100% 포함하는 분위기에서 실온의 기판 온도에서 산화막(406C)을 형성한다.
다음으로, 산화막(406C) 위에 절연막(412A)을 형성한다. 본 실시형태에서는, 절연막(412A)으로서 산화질화 실리콘막을 CVD법에 의하여 형성한다.
다음으로, 제 4 가열 처리를 수행하여도 좋다. 제 4 가열 처리는 제 1 가열 처리와 비슷한 조건하에서 수행될 수 있다. 제 4 가열 처리에 의하여, 예를 들어 절연막(412A)에 포함되는 수소 및 물 등의 불순물을 제거할 수 있다. 본 실시형태에서는, 제 4 가열 처리를 질소 가스 분위기에서 400℃에서 수행한다.
다음으로, 도전체(404a)가 되는 도전막, 도전체(404b)가 되는 도전막, 및 도전체(404c)가 되는 도전막을 이 순서대로 형성한다. 본 실시형태에서, 스퍼터링법에 의하여 형성된 금속 산화물을 도전체(404a)가 되는 도전막으로서 사용하고, 질화 타이타늄을 도전체(404b)가 되는 도전막으로서 사용하고, 텅스텐을 도전체(404c)가 되는 도전막으로서 사용한다. 스퍼터링법에 의하여 형성된, 도전체(404a)가 되는 도전막에 의하여, 절연막(412A)에 산소를 첨가할 수 있고, 절연막(412A)을 산소 과잉 상태로 할 수 있다. 특히, 채널 형성 영역이 되는 산화물(406b)의 제 3 영역 위에, 도전체(404a)가 되는 도전막이 제공되기 때문에, 제 3 영역 근방의 절연막(412A)의 일부에 산소를 첨가할 수 있다. 이에 의하여, 절연체(412)로부터 산화물(406b)에 효과적으로 산소를 공급할 수 있다.
다음으로, 제 5 가열 처리를 수행하여도 좋다. 제 5 가열 처리는 제 1 가열 처리와 비슷한 조건하에서 수행될 수 있다. 제 5 가열 처리에 의하여, 도전체(404a)가 되는 도전막을 스퍼터링에 의하여 형성할 때 절연막(412A)에 첨가된 산소를 확산시킬 수 있다. 이에 의하여, 산화물(406a, 406b, 및 406c)의 산소 결손을 저감할 수 있다.
다음으로, 도전체(404a)가 되는 도전막, 도전체(404b)가 되는 도전막, 및 도전체(404c)가 되는 도전막의 일부를 포토리소그래피법에 의하여 선택적으로 제거함으로써, 도전체(404a, 404b, 및 404c)를 포함하며 게이트로서 기능하는 도전체(404)를 형성한다(도 21의 (G) 및 (H) 참조).
다음으로, 나중의 단계에서 배리어막(418)이 되는 막을 절연막(412A) 및 도전체(404) 위에 형성한다. 배리어막(418)이 되는 막은, 게이트 캡으로서 기능하고, 본 실시형태에서는 ALD법에 의하여 형성된 산화 알루미늄을 사용하여 형성된다.
다음으로, 배리어막(418)이 되는 막의 일부, 절연막(412A)의 일부, 및 산화막(406C)의 일부를 포토리소그래피법에 의하여 선택적으로 제거함으로써, 배리어막(418), 절연체(412), 및 산화물(406c)을 형성한다(도 22의 (A) 및 (B) 참조). 여기서 도전체(404)를 덮도록 배리어막(418)을 형성함으로써, 주위의 과잉 산소가 도전체(404)의 산화에 사용되는 것을 방지할 수 있다. 도 22의 (A) 및 (B)에 도시된 트랜지스터에서, 배리어막(418), 절연체(412), 및 산화물(406c)은 위에서 볼 때 서로 중첩되지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 예를 들어, 산화물(406c)은 산화물(406a 및 406b)의 측면 및 절연체(402)의 상면과 접하여도 좋다.
다음으로, 절연체(410)를 배리어막(418) 등 위에 형성한다. 절연체(410)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다. 또는, 절연체(410)는 스핀 코팅법, 디핑(dipping)법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄 또는 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등에 의하여 형성될 수 있다.
절연체(410)를 CVD법에 의하여 형성하는 것이 바람직하다. 절연체(410)를 PECVD법에 의하여 형성하는 것이 더 바람직하다.
절연체(410)는 평탄한 상면을 가지도록 형성되어도 좋다. 예를 들어, 절연체(410)의 상면은 막 형성 직후에 평탄성을 가져도 좋다. 또는, 예를 들어, 절연체(410)는, 상면이 기판의 이면 등의 기준면에 평행하게 되도록, 막 형성 후에 상면으로부터 절연체 등을 제거함으로써 평탄성을 가져도 좋다. 이러한 처리를 평탄화 처리라고 한다. 평탄화 처리로서 예를 들어 CMP 처리 또는 드라이 에칭 처리 등을 수행할 수 있다. 그러나, 절연체(410)의 상면은 반드시 평탄하지 않아도 된다.
다음으로, 스퍼터링법에 의하여 절연체(410) 위에 절연체(420)를 형성한다.
절연체(420)는 산소를 포함하는 분위기에서 스퍼터링법에 의하여 형성되는 것이 바람직하다. 본 실시형태에서는, 절연체(420)로서, 산소를 포함하는 분위기에서 스퍼터링법에 의하여 산화 알루미늄막을 형성한다. 이에 의하여, 절연체(420)와 접하는 절연체(410)에 산소를 첨가할 수 있다. 여기서, 산소는 예를 들어 산소 라디칼로서 첨가되지만, 첨가될 때의 산소의 상태는 이에 한정되지 않는다. 산소는 산소 원자 또는 산소 이온 등으로서 첨가되어도 좋다. 나중의 단계에서의 가열 처리 등에 의하여 산소를 확산시켜 산화물(406b)에 효과적으로 산소를 공급할 수 있다.
기판을 가열하면서 절연체(420)를 형성하는 것이 바람직하다. 기판은 100℃보다 높고 300℃ 이하에서 가열되는 것이 바람직하다. 기판 온도를 100℃보다 높게 함으로써, 산화물(406b) 내의 물을 제거할 수 있다. 또한 형성된 막의 표면에서 물이 흡착되는 것을 방지할 수 있다. 또한 이러한 방법으로 기판을 가열하면서 절연체(420)를 형성함으로써, 퇴적 시에 산소를 산화물(406b)로 확산시킬 수 있다.
절연체(420)는 적층막이어도 좋고, 이 경우 예를 들어 산화 알루미늄을 ALD법에 의하여 더 퇴적한다.
다음으로, 제 6 가열 처리를 수행하여도 좋다. 제 6 가열 처리는 제 2 가열 처리와 비슷한 조건하에서 수행될 수 있다. 제 6 가열 처리에 의하여, 절연체(420)를 스퍼터링에 의하여 형성할 때 첨가된 산소를 확산시킬 수 있다. 이에 의하여, 산화물(406a, 406b, 및 406c)의 산소 결손을 저감할 수 있다. 여기서는, 절연체(420 및 401)에 의하여, 산소가 트랜지스터의 위 및 아래로 확산되는 것을 방지할 수 있어, 산화물(406b)에 효과적으로 산소를 공급할 수 있다. 제 6 가열 처리에 의하여, 예를 들어 절연체(410)에 포함되는 수소 및 물 등의 불순물을 제거할 수 있다. 본 실시형태에서는, 질소 분위기에서 400℃에서 1시간 동안 처리를 수행하고, 연속하여 산소 분위기에서 400℃에서 1시간 동안 다른 처리를 수행한다.
다음으로, 절연체(420) 위에 절연체(422)를 형성한다(도 22의 (C) 및 (D) 참조). 절연체(422)로서, 절연체(410)와 비슷한 절연체를 제공할 수 있다.
다음으로, 도전체(416a1)에 도달하는 개구 및 도전체(416a2)에 도달하는 개구를 절연체(422), 절연체(420), 절연체(410), 배리어막(417a1), 및 배리어막(417a2)에 형성한다. 개구는 드라이 에칭에 의하여 형성되는 것이 바람직하다.
다음으로, 상술한 개구를 채우도록, 도전체(108a) 및 도전체(108b)가 되는 도전막을 형성한다. 본 실시형태에서는, 도전체(108a) 및 도전체(108b)가 되는 도전막으로서, ALD법에 의하여 퇴적된 질화 타이타늄과 CVD법에 의하여 퇴적된 텅스텐의 적층막을 사용한다.
다음으로, CMP 처리를 수행하여, 절연체(422) 위에 위치하는, 도전체(108a) 및 도전체(108b)가 되는 도전막을 제거한다(도 22의 (E) 및 (F) 참조). 그 결과, 개구에만 도전체(108a 및 108b)가 잔존함으로써, 상면이 평탄한 도전체(108a) 및 도전체(108b)를 형성할 수 있다.
상술한 공정을 거쳐, 도 20의 (A) 내지 (C)에 도시된 트랜지스터(400a)를 제작할 수 있다(도 22의 (E) 및 (F) 참조).
이어서, 도 2 및 그 이후의 도면에 도시된 공정에 의하여 용량 소자(100)를 형성함으로써, 도 1에 도시된 반도체 장치를 제작할 수 있다.
<트랜지스터의 변형예>
본 실시형태에서의 트랜지스터의 구조는 도 20의 (A) 내지 (C)에서의 구조에 한정되지 않는다. 이하에서는, 본 실시형태에서 설명하는 트랜지스터의 변형예에 대하여, 도 23의 (A) 내지 (C), 도 24의 (A) 내지 (C), 및 도 25의 (A) 내지 (C)를 참조하여 설명한다. 도 20의 (A)와 같이, 본 발명의 일 형태의 트랜지스터의 상면도를 도 23의 (A), 도 24의 (A), 및 도 25의 (A) 각각에 나타내었다. 도 23의 (B), 도 24의 (B), 및 도 25의 (B)는 각각, 도 23의 (A), 도 24의 (A), 및 도 25의 (A)에서의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 23의 (C), 도 24의 (C), 및 도 25의 (C)는 각각, 도 23의 (A), 도 24의 (A), 및 도 25의 (A)에서의 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한 도 23의 (A), 도 24의 (A), 및 도 25의 (A)에서의 상면도에서는, 도면의 간략화를 위하여 일부 구성 요소를 도시하지 않았다. 이하의 설명에서 트랜지스터(400a)와 같은 부호로 나타내어지는 구성 요소에 대해서는, 트랜지스터(400a)의 대응하는 설명을 참조할 수 있다.
도 23의 (A) 내지 (C)에 도시된 트랜지스터(400b)는, 절연체(408a) 및 절연체(408b)가 절연체(402), 배리어막(417a1), 배리어막(417a2), 및 도전체(404) 등 위에 제공되는 점에서 트랜지스터(400a)와 상이하다.
절연체(408a)는, 산화물(406a, 406b, 및 406c), 도전체(416a1 및 416a2), 배리어막(417a1 및 417a2), 절연체(412), 도전체(404), 및 배리어막(418)을 덮도록 제공된다. 절연체(408a)의 일부는 절연체(402)의 상면과 접하는 것이 바람직하다. 예를 들어, 절연체(408a)의 일부는, 산화물(406a)과 중첩되는 절연체(402)의 영역의 외측의 영역에서, 절연체(402)의 상면과 접하는 것이 바람직하다. 또한 절연체(408b)는 절연체(408a) 위에 제공된다. 절연체(420) 등처럼, 절연체(408a 및 408b) 각각은, 물 및 수소 등의 불순물이 위층으로부터 트랜지스터 등에 들어가는 것을 방지하기 위한 배리어 절연막으로서 기능할 수 있다.
여기서 절연체(408a)에는, 스퍼터링법에 의하여 형성된 산화물 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다. 이러한 산화물 절연체를 사용하여 스퍼터링법에 의하여 형성된 절연체(408a)를 사용함으로써, 절연체(408a)와 접하는 절연체(402)의 표면을 통하여, 산소가 절연체(402)에 공급될 수 있어, 절연체(402)는 산소 과잉 상태가 될 수 있다. 이에 의하여, 산화물(406a, 406b, 및 406c)에 산소를 효과적으로 공급할 수 있다.
또한 산화 알루미늄 등의 산소를 투과시키기 어려운 절연 재료를 절연체(408a)에 사용하면, 절연체(402)에 첨가된 산소가 퇴적 시에 위쪽으로 확산되는 것을 방지할 수 있다. 이에 의하여, 절연체(402)에 산소를 효율적으로 첨가할 수 있다.
또한 절연체(408b)에는, ALD법에 의하여 형성된 산화물 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다. ALD법에 의하여 형성된 절연체(408b)는 피복성이 양호하고, 크랙 또는 핀홀 등의 형성이 억제된 막이다. 절연체(408a 및 408b)는 요철 구조 위에 제공되지만, ALD법에 의하여 형성된 절연체(408b)는 단절의 발생, 또는 크랙 및 핀홀의 형성 등 없이 트랜지스터를 덮을 수 있다. 이에 의하여, 절연체(408a)에서 단절 등이 발생되는 경우에도, 절연체(408a)를 절연체(408b)로 덮을 수 있으므로, 절연체들(408a 및 408b)의 적층막의, 수소 및 물 등의 불순물에 대한 배리어성을 현저히 향상시킬 수 있다.
상술한 바와 같이, 트랜지스터가 절연체(401)와 절연체(408a 및 408b) 사이에 위치하기 때문에, 산소의 외부 확산을 방지할 수 있고, 절연체(402) 및 산화물(406a, 406b, 및 406c)에 산소를 많이 포함시킬 수 있다. 또한 절연체(408b) 위에 있는 위층 및 절연체(401) 아래에 있는 아래층으로부터, 수소 및 물 등의 불순물이 들어오는 것을 방지할 수 있기 때문에, 절연체(402) 및 산화물(406a, 406b, 및 406c)에서의 불순물 농도를 낮출 수 있다.
다음으로, 도 24의 (A) 내지 (C)에 도시된 트랜지스터(400c)에 대하여 설명한다. 트랜지스터(400c)는 기판(미도시) 위의 절연체(401) 및 절연체(301); 절연체(401) 및 절연체(301)에 형성된 개구를 채우는 도전체(310); 절연체(301) 및 도전체(310) 위의 절연체(302); 절연체(302) 위의 절연체(303); 절연체(303) 위의 절연체(402); 절연체(402) 위의 산화물(406a); 산화물(406a)의 상면의 적어도 일부와 접하는 산화물(406b); 산화물(406b) 위의 산화물(406c); 산화물(406c) 위의 절연체(412); 절연체(412) 위의 도전체(404); 도전체(404) 위의 절연체(419a); 절연체(412), 도전체(404), 및 절연체(419a)의 측면과 접하는 절연체(419b); 그리고 산화물(406c)의 상면 및 절연체(419b)의 측면과 접하는 절연체(409)를 포함한다. 여기서는 도 24의 (B)에 도시된 바와 같이, 절연체(419b)의 상면이 절연체(419a)의 상면과 실질적으로 정렬되는 것이 바람직하다. 또한 절연체(409)는 절연체(419a), 도전체(404), 절연체(419b), 산화물(406a), 산화물(406b), 및 산화물(406c)을 덮도록 제공되는 것이 바람직하다.
트랜지스터(400c)는, 도전체(416a1) 및 도전체(416a2)가 제공되지 않는 점, 절연체(419a) 및 절연체(419b)는 제공되지만 배리어막(418)이 제공되지 않는 점, 절연체(409)가 제공되는 점, 그리고 산화물(406a, 406b, 및 406c)이 영역(426a, 426b, 및 426c)을 가지는 점에서 트랜지스터(400a)와 상이하다.
도 24의 (B)에 도시된 바와 같이, 영역(426a)은 영역(426b)과 영역(426c) 사이에 끼워진다. 영역(426b 및 426c)은 절연체(409)의 형성을 통하여 저항이 저감되고, 영역(426a)보다 도전성이 높아진다. 절연체(409)가 형성되는 분위기에 포함되는, 수소 또는 질소 등의 불순물 원소가 영역(426b 및 426c)에 첨가된다. 이에 의하여, 주로 산화물(406)의 절연체(409)와 접하는 영역에서, 첨가된 불순물 원소 때문에 산소 결손이 형성되고, 상기 불순물 원소가 산소 결손에 들어감으로써, 캐리어 밀도가 높아져 저항이 저감된다.
따라서, 수소 및 질소 중 적어도 한쪽의 농도가 영역(426a)보다 영역(426b 및 426c)에서 높아지는 것이 바람직하다. 수소 또는 질소의 농도는 SIMS 등에 의하여 측정된다.
영역(426b 및 426c)은, 산소 결손을 형성하는 원소 및 산소 결손에 의하여 포획되는 원소가 첨가되는 경우에 저항이 저감된다. 이러한 원소의 대표적인 예에는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 및 희가스 원소가 포함된다. 희가스 원소의 대표적인 예에는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 있다. 따라서, 영역(426b 및 426c)이 하나 이상의 상술한 원소를 포함하도록 한다.
도 24의 (B)에 도시된 바와 같이, 산화물(406a, 406b, 및 406c)에서 적어도 절연체(409)와 중첩되는 영역에, 영역(426b) 및 영역(426c)이 형성된다. 산화물(406b)의 영역(426b)은 소스 영역 및 드레인 영역 중 한쪽으로서 기능할 수 있고, 산화물(406b)의 영역(426c)은 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능할 수 있다. 산화물(406b)의 영역(426a)은 채널 형성 영역으로서 기능할 수 있다.
트랜지스터(400c)에서는, 도 24의 (B)에 도시된 바와 같이, 산화물(406)에서 절연체(409)와 접하며 절연체(419b 및 412)의 단부 근방과 중첩되는 영역에, 영역(426b 및 426c)이 형성되는 것이 바람직하다. 이 경우, 도전체(404)와 중첩되는 영역(426b 및 426c)의 일부는 소위 중첩 영역(Lov 영역이라고도 함)으로서 기능한다. Lov 영역에 의하여, 산화물(406)의 채널 형성 영역과, 소스 또는 드레인 영역 사이에 고저항 영역이 형성되지 않기 때문에, 트랜지스터의 온 상태 전류 및 이동도를 높일 수 있다.
또한 기판을 위에서 수직으로 보았을 때, 절연체(412)의 측면의 위치는 절연체(419a) 및 도전체(404)의 측면의 위치와 실질적으로 같은 것이 바람직하다. 절연체(419a)는 ALD법에 의하여 형성되는 것이 바람직하다. 이 경우, 절연체(419a)를 약 1nm 내지 20nm, 바람직하게는 약 5nm 내지 10nm의 두께로 형성할 수 있다. 절연체(419a)는, 산소, 그리고 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연 재료를 사용하여 형성되는 것이 바람직하고, 예를 들어 산화 알루미늄 또는 산화 하프늄을 사용하여 형성되는 것이 바람직하다.
절연체(419b)는 절연체(412), 도전체(404), 및 절연체(419a)의 측면과 접하여 제공된다. 또한 절연체(419b)의 상면은 절연체(419a)의 상면과 실질적으로 정렬되는 것이 바람직하다. 절연체(419b)가 ALD법에 의하여 퇴적되면, 절연체(419b)의 두께를 약 1nm 내지 20nm, 바람직하게는 약 1nm 내지 3nm(예를 들어 1nm)로 할 수 있어, 바람직하다.
절연체(419a)처럼, 절연체(419b)는 산소, 그리고 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연 재료를 사용하여 형성되는 것이 바람직하고, 예를 들어 산화 알루미늄 또는 산화 하프늄을 사용하여 형성되는 것이 바람직하다. 이러한 식으로, 절연체(412) 내의 산소가 외부로 확산되는 것을 방지할 수 있다. 또한 물 및 수소 등의 불순물이 절연체(412)의 단부 등을 통하여 산화물(406)에 들어가는 것을 방지할 수 있다.
상술한 바와 같이 절연체(419b 및 419a)가 제공되면, 산소, 그리고 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연체가 도전체(404)의 상면 및 측면, 그리고 절연체(412)의 측면을 덮을 수 있다. 이에 의하여, 물 및 수소 등의 불순물이 도전체(404) 및 절연체(412)를 통하여 산화물(406)에 들어가는 것을 방지할 수 있다. 따라서, 절연체(419b)는 게이트 전극 및 게이트 절연막의 측면을 보호하는 사이드 배리어로서 기능하고, 절연체(419a)는 게이트 전극의 상면을 보호하는 톱 배리어로서 기능한다.
절연체(419b)는, 절연막을 ALD법에 의하여 퇴적하고 나서, 이방성 에칭을 수행하여, 절연체(412), 도전체(404), 및 절연체(419a)의 측면과 접하는 상기 절연막의 일부를 잔존시키는 식으로, 형성되는 것이 바람직하다. 이에 의하여, 상술한 바와 같은 두께가 얇은 절연체(419b)를 쉽게 형성할 수 있다. 이때, 도전체(404) 위에 제공된 절연체(419a)가 이방성 에칭에 의하여 부분적으로 제거되더라도, 절연체(412) 및 도전체(404)와 접하는 절연체(419b)의 일부를 충분히 잔존시킬 수 있다.
절연체(409)는, 절연체(419a), 절연체(419b), 산화물(406a), 산화물(406b), 산화물(406c), 및 절연체(402)를 덮도록 제공된다. 여기서, 절연체(409)는, 절연체(419a)의 상면, 그리고 절연체(419b)의 상면 및 측면과 접하여 제공된다. 절연체(409)는, 산소, 그리고 물 및 수소 등의 불순물의 통과를 억제하는 기능을 가지는 절연 재료를 사용하여 형성되는 것이 바람직하다. 예를 들어, 절연체(409)는, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄을 사용하여 형성되는 것이 바람직하다. 절연체(409)가 상술한 재료 중 임의의 것을 사용하여 형성되는 경우, 영역(426b 및 426c)의 산소 결손에 공급되는 산소가 절연체(409)를 통하여 들어가, 캐리어 밀도가 저하되는 것을 방지할 수 있다. 또한 절연체(409)를 통하여 물 및 수소 등의 불순물이 들어가, 영역(426b 및 426c)이 영역(426a) 측으로 과잉으로 확장되는 것을 방지할 수 있다.
도 24의 (A) 내지 (C)에 도시된 바와 같이, 기판을 위에서 수직으로 보았을 때, 트랜지스터(400c)에서 산화물(406a), 산화물(406b), 및 산화물(406c)의 측면이 실질적으로 서로 정렬되지만, 본 실시형태는 이 예에 한정되지 않는다. 예를 들어, 산화물(406c)은 산화물(406a) 및 산화물(406b)의 측면을 덮어도 좋다. 이때, 채널 폭 방향에서의 산화물(406a 및 406b)의 측면은 산화물(406c)과 접하는 것이 바람직하다. 또한 채널 길이 방향에서의 산화물(406a 및 406b)의 측면은 산화물(406c)과 접하여도 좋다.
다음으로, 도 25의 (A) 내지 (C)에 도시된 트랜지스터(400d)에 대하여 설명한다. 트랜지스터(400d)는 상술한 트랜지스터(400a) 등과 병행하여 제작할 수 있다. 트랜지스터(400d)가 트랜지스터(400a)와 병행하여 제작되는 경우, 트랜지스터(400d)를 추가의 단계 없이 제작할 수 있다.
트랜지스터(400d)는, 서로 이격되고 절연체(402) 위에 제공되는 산화물(406a1) 및 산화물(406a2), 산화물(406a1)의 상면과 접하는 산화물(406b1), 및 산화물(406a2)의 상면과 접하는 산화물(406b2)을 포함하고, 산화물(406c)이 절연체(402)의 상면, 산화물(406a1) 및 산화물(406a2)의 측면, 그리고 산화물(406b1) 및 산화물(406b2)의 측면 및 상면과 접하는 점에서, 트랜지스터(400a)와 상이하다.
산화물(406a1 및 406a2) 및 산화물(406b1 및 406b2)은 트랜지스터(400a)의 산화물(406a 및 406b)과 비슷한 재료를 사용하여 형성할 수 있다. 산화물(406a1 및 406b1) 및 산화물(406a2 및 406b2)은 도전체(310), 산화물(406c), 절연체(412), 및 도전체(404)를 개재하여 마주 보고 배치된다.
도전체(416a1)는 산화물(406a1) 및 산화물(406b1)과 중첩되도록 형성할 수 있고, 도전체(416a2)는 산화물(406a2) 및 산화물(406b2)과 중첩되도록 형성할 수 있다. 산화물(406a1 및 406b1) 및 산화물(406a2 및 406b2)은 트랜지스터(400d)의 소스 영역 및 드레인 영역으로서 기능할 수 있다.
트랜지스터(400d)의 산화물(406c)은 트랜지스터(400a)의 산화물(406c)과 비슷한 재료를 사용하여 형성할 수 있다. 산화물들(406a1 및 406a2) 사이 및 산화물들(406b1 및 406b2) 사이에 끼워진 산화물(406c)의 영역은 채널 형성 영역으로서 기능한다.
트랜지스터(400d)의 활성층으로서 기능하는 산화물(406c)에서는, 트랜지스터(400a)의 산화물(406c) 등에서와 같이, 산소 결손, 그리고 수소 및 물 등의 불순물이 저감되어 있다. 이에 의하여, 트랜지스터(400d)의 문턱 전압을 0V보다 높게 할 수 있고, 오프 상태 전류를 저감시킬 수 있고, I cut를 현저히 저감시킬 수 있다. 여기서 I cut는, 트랜지스터의 스위칭 동작을 제어하는 게이트 전압이 0V일 때의 드레인 전류이다. 또한 트랜지스터(400d)의 도전체(416a1)와 도전체(416a2) 사이의 거리가 트랜지스터(400a)의 도전체(416a1)와 도전체(416a2) 사이의 거리보다 긴 경우, 트랜지스터(400d)는 트랜지스터(400a)보다 문턱 전압을 높이고, 오프 상태 전류를 낮추고, I cut를 낮출 수 있다.
트랜지스터(400d)는 트랜지스터(400a) 등의 백 게이트 전압을 제어할 수 있다. 예를 들어, 트랜지스터(400d)의 톱 게이트 및 백 게이트가 그 소스와 다이오드 접속되고, 트랜지스터(400d)의 소스와 트랜지스터(400a)의 백 게이트가 서로 접속된다. 트랜지스터(400a)의 백 게이트의 음의 전위가 이 구조에서 유지되는 경우, 트랜지스터(400d)의 톱 게이트-소스 전압 및 백 게이트-소스 전압은 각각 0V이다. 트랜지스터(400d)의 I cut가 매우 작기 때문에, 이 구조에 의하여, 트랜지스터(400a) 및 트랜지스터(400d)로의 전원 공급 없이, 트랜지스터(400a)의 백 게이트의 음의 전위가 오랫동안 유지될 수 있다.
따라서, 본 발명의 일 형태에 따르면, 미세화 또는 고집적화할 수 있는 용량 소자 또는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 생산성 높게 제작할 수 있는 용량 소자 또는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 정전 용량이 큰 용량 소자를 제공할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태에서 설명한 구조 및 방법 등은, 다른 실시형태에서 설명하는 구조 및 방법 등 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 기억 장치로서 기능하는 반도체 장치에 대하여, 도 27 내지 도 29를 참조하여 반도체 장치의 일 형태로서 설명한다.
[기억 장치]
도 27에 도시된 반도체 장치는, 트랜지스터(300), 트랜지스터(200), 트랜지스터(345), 및 용량 소자(360)를 포함한다. 트랜지스터(200) 및 용량 소자(360)로서, 상술한 실시형태에서 설명한 트랜지스터(400)(또는 트랜지스터(400a), 트랜지스터(400b), 및 트랜지스터(400c) 등 중 임의의 것) 및 용량 소자(100)를 사용할 수 있다. 트랜지스터(400d) 등은 트랜지스터(345)로서 사용할 수 있다.
트랜지스터(200)는, 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이며, 실시형태 1에서 설명한 트랜지스터일 수 있다. 실시형태 1에서 설명한 트랜지스터는, 미세화되더라도 높은 수율로 형성할 수 있기 때문에, 트랜지스터(200)를 미세화할 수 있다. 기억 장치에서 이러한 트랜지스터를 사용함으로써, 기억 장치의 미세화 또는 고집적화가 가능해진다. 실시형태 1에서 설명한 트랜지스터의 오프 상태 전류가 낮기 때문에, 상기 트랜지스터를 포함하는 기억 장치는 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 이러한 기억 장치는 리프레시 동작이 필요하지 않거나 또는 리프레시 동작의 빈도가 매우 낮기 때문에, 기억 장치의 소비전력이 충분히 저감된다.
용량 소자(360)의 상부 전극 및 하부 전극은 개구의 저면뿐만 아니라 측면을 따라 유전체를 개재하여 서로 대향되기 때문에, 단위 면정당 정전 용량을 크게 할 수 있다. 또한 용량 소자(360)의 높이를 높일수록, 용량 소자(360)의 정전 용량이 커진다. 기억 장치가 단위 면적당 정전 용량이 큰 용량 소자(360)를 포함하는 경우, 상기 기억 장치는 용량 소자의 점유 면적을 작게 유지하면서, 저장된 데이터를 오랫동안 유지할 수 있다. 이에 의하여, 리프레시 동작이 필요하지 않거나 또는 리프레시 동작의 빈도가 매우 낮은 기억 장치의 단위 면적당 저장 용량을 증대시킬 수 있다. 따라서, 기억 장치를 미세화 또는 고집적화할 수 있다.
도 27에서는, 배선(3001)이 트랜지스터(300)의 소스에 전기적으로 접속된다. 배선(3002)이 트랜지스터(300)의 드레인에 전기적으로 접속된다. 배선(3003)이 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 배선(3004)이 트랜지스터(200)의 게이트에 전기적으로 접속된다. 배선(3006)이 트랜지스터(200)의 백 게이트에 전기적으로 접속된다. 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽이 용량 소자(360)의 한쪽 전극에 전기적으로 접속된다. 배선(3005)이 용량 소자(360)의 다른 쪽 전극에 전기적으로 접속된다. 배선(3007)이 트랜지스터(345)의 소스에 전기적으로 접속되고, 배선(3008)이 트랜지스터(345)의 게이트에 전기적으로 접속되고, 배선(3009)이 트랜지스터(345)의 백 게이트에 전기적으로 접속되고, 배선(3010)이 트랜지스터(345)의 드레인에 전기적으로 접속된다. 배선(3006), 배선(3007), 배선(3008), 및 배선(3009)이 서로 전기적으로 접속된다.
트랜지스터(200)와 트랜지스터(345)가 접속된 이러한 구조에서는, 상술한 실시형태에서 설명한 바와 같이, 트랜지스터(345)가 트랜지스터(200)의 백 게이트 전압을 제어할 수 있다. 또한 트랜지스터(200) 및 트랜지스터(345)로의 전원 공급 없이, 트랜지스터(200)의 백 게이트의 음의 전위를 오랫동안 유지할 수 있다.
도 27에 도시된 반도체 장치는 트랜지스터(300)의 게이트의 전위가 유지될 수 있다는 특징을 가지기 때문에, 다음과 같이 데이터의 기록, 유지, 및 판독이 가능하다.
도 27에 도시된 기억 장치가 매트릭스로 배열됨으로써, 메모리 셀 어레이를 형성할 수 있다. 또한 하나의 트랜지스터(345)가 복수의 트랜지스터(200)의 백 게이트 전압을 제어할 수 있다. 이 이유로, 트랜지스터(345)의 수를 트랜지스터(200)의 수보다 적게 할 수 있다.
데이터의 기록 및 유지에 대하여 설명한다. 우선, 배선(3004)의 전위를 트랜지스터(200)가 온이 되는 전위로 하여 트랜지스터(200)를 온으로 한다. 따라서 트랜지스터(300)의 게이트와 용량 소자(360)의 한쪽 전극이 서로 전기적으로 접속되는 노드 FG에 배선(3003)의 전위가 공급된다. 즉 소정의 전하가 트랜지스터(300)의 게이트에 공급된다(기록). 여기서 상이한 전위 레벨을 제공하는 2종류의 전하(이하, 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 한쪽이 공급된다. 그 후, 배선(3004)의 전위를 트랜지스터(200)가 오프가 되는 전위로 하여 트랜지스터(200)를 오프로 한다. 이에 의하여, 노드 FG에 전하가 유지된다(유지).
트랜지스터(200)의 오프 상태 전류가 낮은 경우, 노드 FG의 전하가 오랫동안 유지된다.
다음으로 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)를 배선(3001)에 공급하면서 적절한 전위(판독 전위)를 배선(3005)에 공급함으로써, 노드 FG에 유지된 전하의 양에 따라 배선(3002)의 전위가 변동된다. 이는, 트랜지스터(300)로서 n채널형 트랜지스터를 사용하는 경우, 트랜지스터(300)의 게이트에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_H가, 트랜지스터(300)의 게이트에 로 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_L보다 낮기 때문이다. 여기서 외견상 문턱 전압이란 트랜지스터(300)를 온으로 하기 위하여 필요한 배선(3005)의 전위를 말한다. 그러므로 배선(3005)의 전위를 V th_H와 V th_L 사이의 전위 V 0으로 함으로써 노드 FG에 공급된 전하를 판정할 수 있다. 예를 들어 기록에서 노드 FG에 하이 레벨 전하가 공급되고 배선(3005)의 전위가 V 0(>V th_H)인 경우에는 트랜지스터(300)는 온이 된다. 한편, 기록에서 노드 FG에 로 레벨 전하가 공급되는 경우에는 배선(3005)의 전위가 V 0(<V th_L)이어도 트랜지스터(300)는 오프를 유지한다. 따라서 배선(3002)의 전위를 판정함으로써 노드 FG에 유지된 데이터를 판독할 수 있다.
<기억 장치의 구조>
본 발명의 일 형태의 반도체 장치는 도 27에 도시된 바와 같이 트랜지스터(300), 트랜지스터(200), 트랜지스터(345), 및 용량 소자(360)를 포함한다. 트랜지스터(200) 및 트랜지스터(345)는 트랜지스터(300) 위에 제공되고, 용량 소자(360)는 트랜지스터(300), 트랜지스터(200), 및 트랜지스터(345) 위에 제공된다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부인 반도체 영역(313), 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(314a 및 314b)을 포함한다.
트랜지스터(300)는 p채널형 트랜지스터 또는 n채널형 트랜지스터이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(314a 및 314b) 등은, 실리콘계 반도체 등의 반도체, 더 바람직하게는 단결정 실리콘을 포함하는 것이 바람직하다. 또는 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨 비소(GaAs), 또는 갈륨 알루미늄 비소(GaAlAs) 등을 포함하는 재료가 포함되어도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량이 제어되는 실리콘이 포함되어도 좋다. 또는, 트랜지스터(300)는 GaAs 및 GaAlAs 등을 사용한 HEMT(high-electron-mobility transistor)이어도 좋다.
저저항 영역(314a 및 314b)은, 반도체 영역(313)에 사용되는 반도체 재료에 더하여 비소 또는 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소 또는 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 또는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전 재료를 사용하여 형성될 수 있다.
또한 도전체의 일함수가 도전체의 재료에 의하여 결정됨으로써 문턱 전압을 조정할 수 있다. 구체적으로, 도전체로서 질화 타이타늄 또는 질화 탄탈럼 등을 사용하는 것이 바람직하다. 또한 도전체의 도전성 및 매립성을 확보하기 위하여, 도전체로서 텅스텐 및 알루미늄 등의 금속 재료의 적층을 사용하는 것이 바람직하다. 특히 텅스텐은 내열성의 관점에서 바람직하다.
또한 도 27에 도시된 트랜지스터(300)는 예일 뿐이고, 거기에 도시된 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용하여도 좋다.
트랜지스터(300)를 덮도록 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)를 순차적으로 적층한다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 질화 알루미늄 등을 사용하여 형성될 수 있다.
절연체(322)는, 절연체(322) 아래에 있는 트랜지스터(300) 등에 의하여 생긴 단차를 없애는 평탄화막으로서 기능하여도 좋다. 예를 들어 절연체(322)의 상면은 평탄화의 수준을 높이기 위하여 CMP(chemical mechanical polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(324)는 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(200)가 형성되는 영역으로, 불순물 및 수소가 확산되는 것을 방지하는 배리어성을 가지는 막을 사용하여 형성되는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 예로서, CVD법에 의하여 형성된 질화 실리콘을 들 수 있다. 트랜지스터(200) 등, 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 그러므로, 트랜지스터(300)와 트랜지스터(200) 사이, 및 트랜지스터(300)와 트랜지스터(345) 사이에, 수소의 확산을 방지하는 막이 제공되는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은 수소가 방출되기 어려운 막이다.
수소의 방출량은 예를 들어, TDS(thermal desorption spectroscopy)에 의하여 측정할 수 있다. 예를 들어, 절연체(324)의 단위 면적당 수소 원자로 환산된 절연체(324)로부터의 수소의 방출량은 50℃ 내지 500℃의 범위에 있어서 TDS 분석에서 10Х1015atoms/cm2 이하, 바람직하게는 5Х1015atoms/cm2 이하이다.
또한 절연체(326)의 비유전율은 절연체(324)보다 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 바람직하게는 4 미만이고, 더 바람직하게는 3 미만이다. 예를 들어, 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 절연체(324)의 비유전율의 0.6배 이하가 더 바람직하다. 비유전율이 낮은 재료를 층간막으로서 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 트랜지스터(200) 등과 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 제공된다. 또한 도전체(328) 및 도전체(330)는 각각 플러그 또는 배선으로서 기능한다. 플러그 또는 배선으로서 기능하는 도전체의 복수의 구조를 통틀어 같은 부호로 나타내는 경우가 있다. 또한 본 명세서 등에서는, 배선 및 배선에 전기적으로 접속되는 플러그가 하나의 구성 요소이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하고, 도전체의 일부가 플러그로서 기능하는 경우가 있다.
각 플러그 및 배선(예를 들어, 도전체(328) 및 도전체(330))의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전 재료를 단층 구조 또는 적층 구조에 사용할 수 있다. 내열성 및 도전성의 양쪽 모두를 가지는, 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄 또는 구리 등의 저저항 도전 재료를 사용하는 것이 바람직하다. 저저항 도전 재료를 사용하면 배선의 저항을 저감시킬 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 27에서, 절연체(350), 절연체(352), 및 절연체(354)를 이 순서대로 적층한다. 또한 도전체(356)를 절연체(350), 절연체(352), 및 절연체(354)에 형성한다. 도전체(356)는 플러그 또는 배선으로서 기능한다. 또한 도전체(356)는 도전체(328) 및 도전체(330)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다.
또한 예를 들어, 절연체(350)는 절연체(324)와 같이, 수소에 대한 배리어성을 가지는 절연체를 사용하여 형성되는 것이 바람직하다. 또한 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(350)의 개구에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 이러한 구조에서는, 트랜지스터(300)와 트랜지스터(200 및 345)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200) 및 트랜지스터(345)로의 수소의 확산을 방지할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는 예를 들어, 질화 탄탈럼을 사용하는 것이 바람직하다. 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선의 도전성을 확보하면서, 트랜지스터(300)로부터의 수소의 확산을 방지할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 것이 바람직하다.
절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어 도 27에서는, 절연체(354) 위에, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)를 이 순서대로 적층한다. 절연체(210), 절연체(212), 절연체(214), 및 절연체(216) 중 임의의 것에, 산소 및 수소에 대한 배리어성을 가지는 재료를 사용하는 것이 바람직하다.
절연체(210 및 214)는, 예를 들어 기판(311), 또는 트랜지스터(300)가 형성되는 영역 등으로부터 트랜지스터(200) 또는 트랜지스터(345)가 형성되는 영역으로, 수소 및 불순물이 확산되는 것을 방지하는 배리어성을 가지는 막을 사용하여 형성되는 것이 바람직하다. 그러므로, 절연체(210 및 214)는 절연체(324)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다.
수소에 대한 배리어성을 가지는 막의 예로서, CVD법에 의하여 형성된 질화 실리콘을 들 수 있다. 트랜지스터(200) 등, 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 그러므로, 트랜지스터(300)와 트랜지스터(200) 사이, 및 트랜지스터(300)와 트랜지스터(345) 사이에, 수소의 확산을 방지하는 막이 제공되는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은 수소가 방출되기 어려운 막이다.
수소에 대한 배리어성을 가지는 막으로서, 예를 들어, 절연체(210 및 214) 각각으로서 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 수소 및 수분 등의 불순물의 투과를 방지하는 우수한 차단 효과를 가진다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200) 및 트랜지스터(345)에 들어가는 것을 방지할 수 있다. 또한 트랜지스터(200) 및 트랜지스터(345)의 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 그러므로, 트랜지스터(200) 및 트랜지스터(345)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
예를 들어, 절연체(212 및 216)는 절연체(320)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다. 비유전율이 비교적으로 낮은 재료를 층간막으로서 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다. 예를 들어, 절연체(212 및 216)에 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
도전체(218), 트랜지스터(200)에 포함되는 도전체, 및 트랜지스터(345)에 포함되는 도전체 등은 절연체(210, 212, 214, 및 216)에 형성되는 개구를 채운다. 또한 도전체(218)는, 트랜지스터(300)가 용량 소자(360) 또는 트랜지스터(200)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 또한 도전체(218)는, 트랜지스터(200)의 백 게이트에 접속되는 배선 및 트랜지스터(345)의 백 게이트에 접속되는 배선으로서 기능한다. 도전체(218)는 도전체(328 및 330)를 형성하는 데 사용되는 재료와 비슷한 재료를 사용하여 형성할 수 있다.
특히, 도전체(218)의 절연체(214)와 접하는 층이 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 이러한 구조에서, 트랜지스터(300) 및 트랜지스터(200 및 345)는 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 완전히 분리될 수 있어, 트랜지스터(300)로부터 트랜지스터(200) 및 트랜지스터(345)로의 수소의 확산을 방지할 수 있다.
절연체(216) 위에는 트랜지스터(200) 및 트랜지스터(345)가 제공된다. 또한 상술한 실시형태에서 설명한 반도체 장치에 포함되는 트랜지스터를 트랜지스터(200) 및 트랜지스터(345)로서 사용할 수 있다. 예를 들어, 트랜지스터(400a), 트랜지스터(400b), 또는 트랜지스터(400c) 등을 트랜지스터(200)로서 사용할 수 있고, 트랜지스터(400d) 등을 트랜지스터(345)로서 사용할 수 있다. 도 27은, 트랜지스터(400a)를 트랜지스터(200)로서 사용하고, 트랜지스터(400d)를 트랜지스터(345)로서 사용하는 예를 도시한 것이다. 또한 도 27의 트랜지스터(200) 및 트랜지스터(345)는 예일 뿐이고, 거기에 도시된 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용할 수 있다.
절연체(216) 및 도전체(218) 위에 절연체(230) 및 절연체(232)를 이 순서대로 적층한다. 절연체(230) 및 절연체(232) 중 적어도 한쪽에, 산소 또는 수소에 대한 배리어성을 가지는 재료를 사용하는 것이 바람직하다.
절연체(230 및 232)는 예를 들어, 기판(311), 또는 트랜지스터(300)가 형성되는 영역 등으로부터, 트랜지스터(200) 또는 트랜지스터(345)가 형성되는 영역으로 수소 및 불순물이 확산되는 것을 방지하는 배리어성을 가지는 막을 사용하여 형성되는 것이 바람직하다. 그러므로, 절연체(230 및 232)는 절연체(324)를 형성하는 데 사용하는 것과 비슷한 재료를 사용하여 형성될 수 있다.
수소에 대한 배리어성을 가지는 막의 예로서, CVD법에 의하여 형성된 질화 실리콘을 들 수 있다. 트랜지스터(200) 등, 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 그러므로, 트랜지스터(300)와 트랜지스터(200) 사이, 및 트랜지스터(300)와 트랜지스터(345) 사이에, 수소의 확산을 방지하는 막이 제공되는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은 수소가 방출되기 어려운 막이다.
도전체(219)는 절연체(230) 및 절연체(232)에 형성된 개구를 채운다. 또한 도전체(219)는 트랜지스터(200)의 백 게이트 전극 및 트랜지스터(345)의 백 게이트 전극으로서 기능한다. 또한 도전체(219)는, 트랜지스터(300)가 용량 소자(360) 또는 트랜지스터(200)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(219)는 도전체(328) 및 도전체(330)와 비슷한 재료로 형성할 수 있다.
절연체(230) 및 절연체(232)를 트랜지스터(200) 및 트랜지스터(345)의 백 게이트 전극과, 트랜지스터(200) 및 트랜지스터(345)의 톱 게이트 전극 사이에 제공함으로써, 트랜지스터(200)의 백 게이트 전극과 톱 게이트 전극 사이의 기생 용량 및 트랜지스터(345)의 백 게이트 전극과 톱 게이트 전극 사이의 기생 용량을 저감할 수 있다.
트랜지스터(200) 및 트랜지스터(345) 위에 절연체(280)를 제공한다. 절연체(280)에서, 산소 과잉 영역을 형성하는 것이 바람직하다. 특히, 트랜지스터(200) 및 트랜지스터(345)에 산화물 반도체를 사용하는 경우, 트랜지스터(200) 및 트랜지스터(345) 근방의 층간막 등에, 산소 과잉 영역을 포함하는 절연체를 제공하면, 트랜지스터(200) 및 트랜지스터(345)에 포함되는 산화물 내의 산소 결손을 저감함으로써, 신뢰성을 향상시킬 수 있다. 트랜지스터(200) 및 트랜지스터(345)를 덮는 절연체(280)는 그 아래의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
산소 과잉 영역을 포함하는 절연체로서는, 구체적으로 가열에 의하여 산소의 일부가 방출되는 산화물을 사용하는 것이 바람직하다. 가열에 의하여 산소가 방출되는 산화물은, TDS 분석에 있어서 산소 원자로 환산한 산소의 방출량이 1.0Х1018atoms/cm3 이상, 바람직하게는 3.0Х1020atoms/cm3 이상인 산화물막이다. 또한 TDS 분석에서의 막의 표면 온도는 바람직하게는 100℃이상 700℃이하, 또는 100℃이상 500℃이하이다.
예를 들어 이러한 재료로서 산화 실리콘 또는 산화질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 금속 산화물을 사용할 수 있다. 또한 본 명세서에서, 산화질화 실리콘은 질소보다 산소를 많이 포함하고, 질화산화 실리콘은 산소보다 질소를 많이 포함한다.
절연체(282)를 절연체(280) 위에 제공한다. 산소 또는 수소에 대한 배리어성을 가지는 재료가 절연체(282)에 사용되는 것이 바람직하다. 따라서, 절연체(282)는 절연체(214)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다. 예를 들어, 절연체(282)로서 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물이 사용되는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 수소 및 수분 등의 불순물의 투과를 방지하는 우수한 차단 효과를 가진다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200) 및 트랜지스터(345)에 들어가는 것을 방지할 수 있다. 또한 트랜지스터(200) 및 트랜지스터(345)의 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 그러므로, 트랜지스터(200) 및 트랜지스터(345)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
또한 트랜지스터(400a)가 트랜지스터(200)로서 제공되고, 트랜지스터(400d)가 트랜지스터(345)로서 제공되는 경우, 절연체(230)는 절연체(401)에 대응하고, 절연체(232)는 절연체(301)에 대응하고, 절연체(220)는 절연체(302)에 대응하고, 절연체(222)는 절연체(303)에 대응하고, 절연체(224)는 절연체(402)에 대응하고, 절연체(280)는 절연체(410)에 대응하고, 절연체(282)는 절연체(420)에 대응한다. 그러므로, 상술한 실시형태에서의 대응하는 구성 요소에 대한 설명을 참조할 수 있다.
절연체(286)를 절연체(282) 위에 제공한다. 절연체(286)는 상술한 실시형태에서 설명한 절연체(422)에 대응한다. 그러므로, 상술한 실시형태에서의 대응하는 구성 요소에 대한 설명을 참조할 수 있다.
도전체(246) 및 도전체(248) 등은 절연체(220, 222, 224, 280, 282, 및 286)에 형성된 개구를 채운다. 도전체(246 및 248)는, 상술한 실시형태에서 설명한 도전체(108a) 또는 도전체(108b) 등에 대응한다. 그러므로, 상술한 실시형태에서의 대응하는 구성 요소에 대한 설명을 참조할 수 있다.
도전체(246 및 248)는, 용량 소자(360), 트랜지스터(200), 트랜지스터(345), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(246 및 248)는, 도전체(328 및 330)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다.
용량 소자(360)를 트랜지스터(200) 위에 제공한다. 용량 소자(360)는 절연체(286, 288, 290, 및 292)에 형성된 개구를 채우도록 제공된다. 여기서, 절연체(286)는 절연체(422)에 대응하고, 절연체(288)는 절연체(112)에 대응하고, 절연체(290)는 절연체(114)에 대응하고, 절연체(292)는 절연체(116)에 대응한다. 그러므로, 이들 절연체에 대해서는, 상술한 실시형태에서의 대응하는 구성 요소에 대한 설명을 참조할 수 있다. 또한 용량 소자(360)의 다른 구조적 특징에 대해서는, 상술한 실시형태에서 설명한 용량 소자(100)의 구조적 특징을 참조할 수 있다.
절연체(294)를 용량 소자(360) 위에 제공한다. 절연체(294)는 아래에 있는 층으로 인한 거칠기를 덮는 평탄화막으로서 기능하여도 좋다. 절연체(294)는 상술한 실시형태에서 설명한 절연체(150)에 대응한다. 그러므로, 상술한 실시형태에서의 대응하는 구성 요소에 대한 설명을 참조할 수 있다.
도전체(296) 및 도전체(298)는 절연체(288, 290, 292, 및 294)에 형성된 개구를 채우도록 제공된다. 도전체(296 및 298)는, 트랜지스터(200) 또는 트랜지스터(345)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(296) 및 도전체(298)는 예를 들어 상술한 실시형태에서의 도전체(162a) 및 도전체(162b)에 대응한다. 그러므로, 상술한 실시형태에서의 대응하는 구성 요소에 대한 설명을 참조할 수 있다.
대형 기판을 반도체 소자로 분할하여 복수의 반도체 장치를 각각 칩 형태로 형성하는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분할 라인, 또는 절단 라인이라고도 함)에 대하여 설명한다. 분할 방법의 예에서는, 예를 들어, 반도체 소자를 나누기 위한 홈(다이싱 라인)을 기판에 형성한 다음, 기판을 다이싱 라인을 따라 절단하여, 나누어진 복수의 반도체 장치를 얻는다. 예를 들어, 도 27은 다이싱 라인 근방의 구조(500)의 단면도이다.
구조(500)에서와 같이, 예를 들어, 트랜지스터(200) 또는 트랜지스터(345)를 포함하는 메모리 셀의 단부에 형성되는 다이싱 라인과 중첩되는 영역 근방의 절연체(280, 224, 222, 220, 232, 230, 및 216)에 개구가 제공된다. 또한 절연체(282)는 절연체(280), 절연체(224), 절연체(222), 절연체(220), 절연체(232), 절연체(230), 및 절연체(216)의 측면을 덮도록 제공된다.
따라서, 개구에서 절연체(214)가 절연체(282)와 접한다. 이때, 절연체(282)를 형성하는 데 사용되는 것과 같은 재료 및 방법을 사용하여 절연체(214)를 형성함으로써, 그들 사이의 밀착성을 향상시킬 수 있다. 예를 들어, 산화 알루미늄을 사용할 수 있다.
이러한 구조에 의하여, 절연체(280), 트랜지스터(200), 및 트랜지스터(345)를 절연체(214) 및 절연체(282)로 둘러쌀 수 있다. 본 실시형태의 반도체 소자가 제공되는 각 회로 영역으로 기판을 분할하여 복수의 칩을 형성하는 경우에도, 절연체(210, 222, 및 282)는 산소, 수소, 및 물의 확산을 방지하는 기능을 가지기 때문에, 분할된 기판의 측면의 방향으로부터 트랜지스터(200) 또는 트랜지스터(345)로 수소 및 물 등의 불순물이 들어가는 것 및 확산되는 것을 방지할 수 있다.
또한 상기 구조에서, 절연체(280)의 과잉 산소가 절연체(282 및 222)의 외부로 확산되는 것을 방지할 수 있다. 따라서, 절연체(280)의 과잉 산소는 트랜지스터(200) 또는 트랜지스터(345)에서 채널이 형성되는 산화물에 효율적으로 공급된다. 산소에 의하여, 트랜지스터(200) 또는 트랜지스터(345)에서 채널이 형성되는 산화물 내의 산소 결손을 저감할 수 있다. 따라서, 트랜지스터(200) 또는 트랜지스터(345)에서 채널이 형성되는 산화물을, 결함 준위 밀도가 낮고 특성이 안정적인 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200) 또는 트랜지스터(345)의 전기 특성의 변동을 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
도 27에 도시된 반도체 장치에서, 트랜지스터(300)의 게이트는 도전체(246) 및 도전체(248)를 통하여 트랜지스터(200)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되지만, 본 실시형태에서의 반도체 장치는 이 예에 한정되지 않는다. 예를 들어 도 28에 도시된 바와 같이, 트랜지스터(300)의 게이트는, 트랜지스터(200)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되지 않고, 도전체(246, 248, 296, 및 298)를 통하여 배선(3011)에 전기적으로 접속되어도 좋다.
이상이 구조예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치의 소비전력을 저감할 수 있다. 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치의 미세화 또는 고집적화를 실현할 수 있다. 미세화 또는 고집적화된 반도체 장치를 생산성 높게 제공할 수 있다.
<메모리 셀 어레이의 구조>
다음으로, 도 29는 본 실시형태의 메모리 셀 어레이의 예를 도시한 것이다. 도 27에 도시된 기억 장치를 메모리 셀로서 매트릭스로 배치하면, 메모리 셀 어레이를 형성할 수 있다. 또한 도 29에서는, 도 27에 도시된 트랜지스터(345)를 생략한다. 도 29는 도 27에 도시된 각각의 기억 장치가 매트릭스로 배치된 경우의, 행의 일부를 나타낸 단면도이다.
도 29에서의 트랜지스터(300)의 구조는 도 27에서의 트랜지스터(300)의 구조와 상이하다. 도 29에 도시된 트랜지스터(300)에서, 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 돌출부를 가진다. 또한 도전체(316)는 반도체 영역(313)의 상면 및 측면을 절연체(315)를 개재하여 덮도록 제공된다. 또한 도전체(316)는 일함수를 조정하는 재료를 사용하여 형성하여도 좋다. 이러한 구조를 가지는 트랜지스터(300)는 반도체 기판의 돌출부를 이용하기 때문에 FIN형 트랜지스터라고도 한다. 돌출부를 형성하기 위한 마스크로서 기능하는 절연체가 돌출부의 상면과 접하여 제공되어도 좋다. 돌출부가 반도체 기판의 일부를 가공함으로써 형성되는 경우에 대하여 여기서 설명하였지만, 돌출 형상을 가지는 반도체막은 SOI 기판을 가공함으로써 형성되어도 좋다.
도 29에 도시된 기억 장치에서는, 메모리 셀(600a) 및 메모리 셀(600b)이 서로 인접하여 배치된다. 메모리 셀(600a 및 600b) 각각에서는, 트랜지스터(300 및 200) 및 용량 소자(360)가 포함되며, 배선(3001, 3002, 3003, 3004, 3005, 및 3006)에 전기적으로 접속된다. 메모리 셀(600a 및 600b)에서도, 트랜지스터(300)의 게이트와 용량 소자(360)의 한쪽 전극이 서로 전기적으로 접속되는 노드를 노드 FG라고 한다. 또한 배선(3002)은 서로 인접하는 메모리 셀(600a 및 600b)에 의하여 공유된다.
또한 메모리 셀이 배열되는 경우, 판독 동작 시에 원하는 메모리 셀의 데이터가 판독될 필요가 있다. 예를 들어, NOR형 메모리 셀 어레이의 경우, 데이터를 판독하지 않는 메모리 셀의 트랜지스터(300)를 오프로 함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 이 경우, 노드 FG에 공급된 전하에 상관없이 트랜지스터(300)가 오프가 되는 전위, 즉 Vth_H보다 낮은 전위를, 데이터를 판독하지 않는 메모리 셀에 접속되는 배선(3005)에 공급한다. 또는, 예를 들어 NAND형 메모리 셀 어레이의 경우에는, 데이터를 판독하지 않는 메모리 셀의 트랜지스터(300)를 온으로 함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 이 경우, 노드 FG에 공급된 전하에 상관없이 트랜지스터(300)가 온이 되는 전위, 즉 Vth_L보다 높은 전위를, 데이터를 판독하지 않는 메모리 셀에 접속된 배선(3005)에 공급한다.
상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치의 소비전력을 저감할 수 있다. 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치의 미세화 또는 고집적화를 실현할 수 있다. 미세화 또는 고집적화된 반도체 장치를 생산성 높게 제공할 수 있다.
본 실시형태에서 설명한 구조 및 방법 등은, 다른 실시형태에서 설명하는 구조 및 방법 등 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 표시 컨트롤러 IC 또는 소스 드라이버 IC 등에 사용할 수 있는, 본 발명의 일 형태의 반도체 장치를 포함하는 프레임 메모리에 대하여 설명한다.
예를 들어 1T1C(하나의 트랜지스터, 하나의 용량)형 메모리 셀을 포함하는 DRAM(dynamic random access memory)을 프레임 메모리로서 사용할 수 있다. 메모리 셀에 OS 트랜지스터가 사용되는 메모리 장치(이하에서는 OS 메모리라고 함)도 사용할 수 있다. 여기서는 OS 메모리의 예로서 1T1C형 메모리 셀을 포함하는 RAM에 대하여 설명한다. 여기서는 이러한 RAM을 DOSRAM(dynamic oxide semiconductor RAM)이라고 한다. 도 30은 DOSRAM의 구성예를 도시한 것이다.
<<DOSRAM(1400)>>
DOSRAM(1400)은 컨트롤러(1405), 행 회로(1410), 열 회로(1415), 그리고 메모리 셀 및 센스 앰프 어레이(1420)(이하에서는 MC-SA 어레이(1420)라고 함)를 포함한다.
행 회로(1410)는 디코더(1411), 워드선 드라이버 회로(1412), 열 실렉터(1413), 및 센스 앰프 드라이버 회로(1414)를 포함한다. 열 회로(1415)는 글로벌 센스 앰프 어레이(1416) 및 입출력 회로(1417)를 포함한다. 글로벌 센스 앰프 어레이(1416)는 복수의 글로벌 센스 앰프(1447)를 포함한다. MC-SA 어레이(1420)는 메모리 셀 어레이(1422), 센스 앰프 어레이(1423), 및 글로벌 비트선(GBLL 및 GBLR)을 포함한다.
(MC-SA 어레이(1420))
MC-SA 어레이(1420)는 메모리 셀 어레이(1422)를 센스 앰프 어레이(1423) 위에 적층한 적층 구조를 가진다. 글로벌 비트선(GBLL 및 GBLR)은 메모리 셀 어레이(1422) 위에 적층된다. DOSRAM(1400)은 비트선이 로컬 비트선과 글로벌 비트선으로 적층화된 계층 비트선 구조를 취한다. 예를 들어, 도 28에 도시된 반도체 장치를 DOSRAM(1400)에 사용하는 경우, 메모리 셀 어레이(1422)가 트랜지스터(200) 및 용량 소자(360)를 포함하는 층을 포함할 수 있고, 센스 앰프 어레이(1423)가 트랜지스터(300)를 포함하는 층을 포함할 수 있다.
메모리 셀 어레이(1422)는 N개의 로컬 메모리 셀 어레이(1425<0> 내지 1425<N-1>)를 포함하고, 여기서 N은 2 이상의 정수이다. 도 31의 (A)는 로컬 메모리 셀 어레이(1425)의 구성예를 도시한 것이다. 로컬 메모리 셀 어레이(1425)는 복수의 메모리 셀(1445), 복수의 워드선(WL), 및 복수의 비트선(BLL 및 BLR)을 포함한다. 도 31의 (A)의 예에서 로컬 메모리 셀 어레이(1425)는 오픈 비트선 구조(open bit-line architecture)를 가지지만 폴디드 비트선 구조(folded bit-line architecture)를 가져도 좋다.
도 31의 (B)는 메모리 셀(1445)의 회로 구성예를 도시한 것이다. 메모리 셀(1445)은 트랜지스터(MW1), 용량 소자(CS1), 및 단자(B1 및 B2)를 포함한다. 트랜지스터(MW1)는 용량 소자(CS1)의 충방전을 제어하는 기능을 가진다. 트랜지스터(MW1)의 게이트는 워드선에 전기적으로 접속되고, 트랜지스터(MW1)의 제 1 단자는 비트선에 전기적으로 접속되고, 트랜지스터(MW1)의 제 2 단자는 용량 소자(CS1)의 제 1 단자에 전기적으로 접속된다. 용량 소자(CS1)의 제 2 단자는 단자(B2)에 전기적으로 접속된다. 단자(B2)에는 정전압(예를 들어 저전원 전압)이 입력된다. 예를 들어, 도 28에 도시된 반도체 장치를 DOSRAM(1400)에 사용하는 경우, 트랜지스터(200)를 트랜지스터(MW1)로서 사용할 수 있고, 용량 소자(360)를 용량 소자(CS1)로서 사용할 수 있다.
트랜지스터(MW1)는 백 게이트를 포함하고, 백 게이트는 단자(B1)에 전기적으로 접속된다. 이로써 단자(B1)에 인가되는 전압에 의하여 트랜지스터(MW1)의 문턱 전압을 변경시킬 수 있다. 예를 들어 고정 전압(예를 들어 음의 정전압)이 단자(B1)에 인가되어도 좋고, 또는 DOSRAM(1400)의 동작에 응하여 단자(B1)에 인가되는 전압을 변화시켜도 좋다.
트랜지스터(MW1)의 백 게이트를 트랜지스터(MW1)의 게이트, 소스, 또는 드레인에 전기적으로 접속하여도 좋다. 또는 트랜지스터(MW1)는 백 게이트를 반드시 포함할 필요는 없다.
센스 앰프 어레이(1423)는 N개의 로컬 센스 앰프 어레이(1426<0> 내지 1426<N-1>)를 포함한다. 로컬 센스 앰프 어레이(1426)는 하나의 스위치 어레이(1444) 및 복수의 센스 앰프(1446)를 포함한다. 센스 앰프(1446)에는 비트선쌍이 전기적으로 접속된다. 센스 앰프(1446)는 비트선쌍을 프리차지하는 기능, 비트선쌍 간의 전압차를 증폭시키는 기능, 이 전압차를 유지하는 기능을 가진다. 스위치 어레이(1444)는 비트선쌍을 선택하고, 선택한 비트선쌍과 글로벌 비트선쌍을 서로 전기적으로 접속하는 기능을 가진다.
여기서는 센스 앰프에 의하여 동시에 비교되는 2개의 비트선을 통틀어 비트선쌍이라고 한다. 글로벌 센스 앰프에 의하여 동시에 비교되는 2개의 글로벌 비트선을 통틀어 글로벌 비트선쌍이라고 한다. 비트선쌍을 한 쌍의 비트선이라고 할 수 있고, 글로벌 비트선쌍을 한 쌍의 글로벌 비트선이라고 할 수 있다. 여기서는 비트선(BLL)과 비트선(BLR)이 하나의 비트선쌍을 형성한다. 글로벌 비트선(GBLL)과 글로벌 비트선(GBLR)이 하나의 글로벌 비트선쌍을 형성한다. 이하의 설명에서는 "비트선쌍(BLL, BLR)" 및 "글로벌 비트선쌍(GBLL, GBLR)"이라는 표현도 사용한다.
(컨트롤러(1405))
컨트롤러(1405)는 DOSRAM(1400)의 동작 전반을 제어하는 기능을 가진다. 컨트롤러(1405)는 외부로부터 입력되는 명령 신호를 논리 연산하여 동작 모드를 결정하는 기능, 결정한 동작 모드가 실행되도록 행 회로(1410) 및 열 회로(1415)의 제어 신호를 생성하는 기능, 외부로부터 입력되는 어드레스 신호를 유지하는 기능, 및 내부 어드레스 신호를 생성하는 기능을 가진다.
(행 회로(1410))
행 회로(1410)는 MC-SA 어레이(1420)를 구동시키는 기능을 가진다. 디코더(1411)는 어드레스 신호를 디코딩하는 기능을 가진다. 워드선 드라이버 회로(1412)는 액세스되는 행의 워드선(WL)을 선택하는 선택 신호를 생성한다.
열 실렉터(1413) 및 센스 앰프 드라이버 회로(1414)는 센스 앰프 어레이(1423)를 구동시키기 위한 회로이다. 열 실렉터(1413)는 액세스되는 열의 비트선을 선택하기 위한 선택 신호를 생성하는 기능을 가진다. 열 실렉터(1413)로부터의 선택 신호는 각 로컬 센스 앰프 어레이(1426)의 스위치 어레이(1444)를 제어한다. 센스 앰프 드라이버 회로(1414)로부터의 제어 신호는 복수의 로컬 센스 앰프 어레이(1426)의 각각을 독립적으로 구동시킨다.
(열 회로(1415))
열 회로(1415)는 데이터 신호(WDA[31:0])의 입력을 제어하는 기능 및 데이터 신호(RDA[31:0])의 출력을 제어하는 기능을 가진다. 데이터 신호(WDA[31:0])는 기록 데이터 신호이고, 데이터 신호(RDA[31:0])는 판독 데이터 신호이다.
글로벌 센스 앰프(1447)는 글로벌 비트선쌍(GBLL, GBLR)에 전기적으로 접속된다. 글로벌 센스 앰프(1447)는 글로벌 비트선쌍(GBLL, GBLR) 간의 전압차를 증폭시키는 기능, 이 전압차를 유지하는 기능을 가진다. 데이터는 입출력 회로(1417)에 의하여, 글로벌 비트선쌍(GBLL, GBLR)에 기록되고 글로벌 비트선쌍(GBLL, GBLR)으로부터 판독된다.
DOSRAM(1400)의 기록 동작에 대하여 간단하게 설명한다. 데이터는 입출력 회로(1417)에 의하여 글로벌 비트선쌍에 기록된다. 글로벌 비트선쌍의 데이터는 글로벌 센스 앰프 어레이(1416)에 의하여 유지된다. 어드레스 신호에 의하여 지정되는 로컬 센스 앰프 어레이(1426)의 스위치 어레이(1444)에 의하여, 글로벌 비트선쌍의 데이터는 데이터가 기록되는 열의 비트선쌍에 기록된다. 로컬 센스 앰프 어레이(1426)는 기록된 데이터를 증폭시킨 후, 그 증폭시킨 데이터를 유지한다. 지정된 로컬 메모리 셀 어레이(1425)에서는, 데이터가 기록되는 행의 워드선(WL)이 행 회로(1410)에 의하여 선택되어, 선택된 행의 메모리 셀(1445)에 로컬 센스 앰프 어레이(1426)에서 유지된 데이터가 기록된다.
DOSRAM(1400)의 판독 동작에 대하여 간단하게 설명한다. 어드레스 신호에 의하여 로컬 메모리 셀 어레이(1425)의 1행이 지정된다. 지정된 로컬 메모리 셀 어레이(1425)에서는, 데이터가 판독되는 행의 워드선(WL)이 선택되고, 메모리 셀(1445)의 데이터가 비트선에 기록된다. 로컬 센스 앰프 어레이(1426)는 각 열의 비트선쌍 간의 전압차를 데이터로서 검출하고 이 데이터를 유지한다. 스위치 어레이(1444)는 어드레스 신호에 의하여 지정되는 열의 데이터를 글로벌 비트선쌍에 기록하고, 이 데이터는 로컬 센스 앰프 어레이(1426)에서 유지되는 데이터에서 선택된다. 글로벌 센스 앰프 어레이(1416)는 글로벌 비트선쌍의 데이터를 검출하여 유지한다. 글로벌 센스 앰프 어레이(1416)에서 유지되는 데이터는 입출력 회로(1417)에 출력된다. 이와 같이, 판독 동작이 완료된다.
용량 소자(CS1)의 충방전에 의하여 데이터를 재기록하기 때문에, DOSRAM(1400)에는 원리적으로는 재기록 횟수의 제약이 없고, 낮은 에너지 소비로 데이터를 기록 및 판독할 수 있다. 메모리 셀(1445)의 단순한 회로 구성에 의하여, 저장 용량을 높일 수 있다.
트랜지스터(MW1)는 OS 트랜지스터이다. OS 트랜지스터의 매우 낮은 오프 상태 전류에 의하여, 용량 소자(CS1)로부터의 전하의 누설을 억제할 수 있다. 따라서 DOSRAM(1400)의 유지 시간은 DRAM보다 매우 길다. 이로써 리프레시의 빈도를 적게 할 수 있어 리프레시 동작에 필요한 전력을 저감할 수 있다. 이러한 이유 때문에, 프레임 메모리로서 사용된 DOSRAM(1400)은 표시 컨트롤러 IC 및 소스 드라이버 IC의 소비전력을 저감할 수 있다.
MC-SA 어레이(1420)가 적층 구조를 가지기 때문에 비트선을 로컬 센스 앰프 어레이(1426)의 길이와 비슷한 길이로 짧게 할 수 있다. 더 짧은 비트선으로 함으로써 비트선 용량이 작아져 메모리 셀(1445)의 유지 용량을 저감할 수 있다. 또한 로컬 센스 앰프 어레이(1426)에 스위치 어레이(1444)를 제공함으로써, 긴 비트선의 수를 줄일 수 있다. 상술한 이유로 DOSRAM(1400)에 액세스하는 동안에 구동되는 부하가 저감되므로, 표시 컨트롤러 IC 및 소스 드라이버 IC의 에너지 소비를 저감할 수 있다.
본 실시형태에서 설명한 구조는, 다른 실시형태에서 설명하는 구조 중 임의의 것과 적절히 조합하여 사용될 수 있다.
(실시형태 4)
본 실시형태에서는, 반도체에 산화물이 포함되는 본 발명의 일 형태의 트랜지스터(OS 트랜지스터)를 사용한 반도체 장치의 예로서, FPGA(field-programmable gate array)에 대하여 설명한다. 본 실시형태의 FPGA에서는 OS 메모리를 컨피규레이션 메모리 및 레지스터에 사용한다. 여기서는, 이러한 FPGA를 "OS-FPGA"라고 한다.
OS 메모리는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 포함하는 메모리이다. OS 트랜지스터는 오프 상태 전류가 매우 낮기 때문에 OS 메모리의 유지 특성이 우수하여 비휘발성 메모리로서 기능할 수 있다.
도 32의 (A)는 OS-FPGA의 구성예를 도시한 것이다. 도 32의 (A)에 도시된 OS-FPGA(3110)는 멀티 컨텍스트 구성에 의한 컨텍스트의 전환과, PLE마다의 세립도 파워 게이팅을 위한 노멀리 오프 컴퓨팅이 가능하다. OS-FPGA(3110)는 컨트롤러(3111), 워드 드라이버(3112), 데이터 드라이버(3113), 및 프로그래머블 어리어(programmable area)(3115)를 포함한다.
프로그래머블 어리어(3115)는 2개의 입출력 블록(IOB)(3117), 및 코어(3119)를 포함한다. IOB(3117)는 복수의 프로그래머블 입출력 회로를 포함한다. 코어(3119)는 복수의 로직 어레이 블록(LAB)(3120), 및 복수의 스위치 어레이 블록(SAB)(3130)을 포함한다. LAB(3120)는 복수의 PLE(3121)를 포함한다. 도 32의 (B)는 LAB(3120)가 5개의 PLE(3121)를 포함하는 예를 도시한 것이다. 도 32의 (C)에 도시된 바와 같이 SAB(3130)는 어레이상으로 배치된 복수의 스위치 블록(SB)(3131)을 포함한다. LAB(3120)는 그 자체의 입력 단자 및 SAB(3130)를 통하여 4가지 방향(상하좌우)의 LAB(3120)에 접속된다.
SB(3131)에 대하여 도 33의 (A) 내지 (C)를 참조하여 설명한다. 도 33의 (A)에서의 SB(3131)에는 data, datab, 신호(context[1:0]), 및 신호(word[1:0])가 입력된다. data 및 datab는 컨피규레이션 데이터이고, data 및 datab의 논리는 서로 상보적이다. OS-FPGA(3110)의 컨텍스트 수는 2이고, 신호(context[1:0])는 컨텍스트 선택 신호이다. 신호(word[1:0])는 워드선 선택 신호이고, 신호(word[1:0])가 입력되는 배선은 각각 워드선이다.
SB(3131)는 PRS(programmable routing switch)(3133[0]) 및 PRS(3133[1])를 포함한다. PRS(3133[0]) 및 PRS(3133[1])는 상보 데이터를 저장할 수 있는 CM(configuration memory)을 각각 포함한다. 또한 PRS(3133[0])와 PRS(3133[1])를 서로 구별하지 않는 경우에는 이들을 각각 PRS(3133)라고 한다. 이는 다른 요소에 대해서도 마찬가지이다.
도 33의 (B)는 PRS(3133[0])의 회로 구성예를 도시한 것이다. PRS(3133[0]) 및 PRS(3133[1])는 같은 회로 구성을 가진다. PRS(3133[0]) 및 PRS(3133[1])는 입력되는 컨텍스트 선택 신호 및 워드선 선택 신호가 서로 상이하다. 신호(context[0]) 및 신호(word[0])는 PRS(3133[0])에 입력되고, 신호(context[1]) 및 신호(word[1])는 PRS(3133[1])에 입력된다. 예를 들어, SB(3131)에서 신호(context[0])가 "H"가 되면 PRS(3133[0])가 액티브가 된다.
PRS(3133[0])는 CM(3135) 및 Si 트랜지스터(M31)를 포함한다. Si 트랜지스터(M31)는 CM(3135)에 의하여 제어되는 패스 트랜지스터이다. CM(3135)은 메모리 회로(3137) 및 메모리 회로(3137B)를 포함한다. 메모리 회로(3137) 및 메모리 회로(3137B)는 회로 구성이 같다. 메모리 회로(3137)는 용량 소자(C31), OS 트랜지스터(MO31), 및 OS 트랜지스터(MO32)를 포함한다. 메모리 회로(3137B)는 용량 소자(CB31), OS 트랜지스터(MOB31), 및 OS 트랜지스터(MOB32)를 포함한다.
OS 트랜지스터(MO31, MO32, MOB31, 및 MOB32)는 각각 백 게이트를 포함하고, 이들 백 게이트는 고정 전압을 각각 공급하는 전원선에 전기적으로 접속된다.
Si 트랜지스터(M31)의 게이트, OS 트랜지스터(MO32)의 게이트, 및 OS 트랜지스터(MOB32)의 게이트는 각각 노드(N31), 노드(N32), 및 노드(NB32)에 대응한다. 노드(32) 및 노드(NB32)는 각각 CM(3135)의 전하 유지 노드이다. OS 트랜지스터(MO32)는 노드(N31)와 신호(context[0])용 신호선 사이의 도통 상태를 제어한다. OS 트랜지스터(MOB32)는 노드(N31)와 저전위 전원선(VSS) 사이의 도통 상태를 제어한다.
메모리 회로(3137)가 유지하는 데이터의 논리 및 메모리 회로(3137B)가 유지하는 데이터의 논리는 서로 상보적이다. 따라서, OS 트랜지스터(MO32) 및 OS 트랜지스터(MOB32) 중 어느 한쪽이 도통된다.
PRS(3133[0])의 동작예에 대하여 도 33의 (C)를 참조하여 설명한다. 컨피규레이션 데이터가 이미 기록된 PRS(3133[0])에서, PRS(3133[0])의 노드(N32)는 "H"이고, 노드(NB32)는 "L"이다.
신호(context[0])가 "L"인 동안 PRS(3133[0])는 비액티브이다. 이 기간에 PRS(3133[0])의 입력 단자가 "H"로 천이되어도, Si 트랜지스터(M31)의 게이트는 "L"로 유지되고, PRS(3133[0])의 출력 단자도 "L"로 유지된다.
신호(context[0])가 "H"인 동안 PRS(3133[0])는 액티브이다. 신호(context[0])가 "H"로 천이하면, CM(3135)에 저장된 컨피규레이션 데이터에 의하여 Si 트랜지스터(M31)의 게이트는 "H"로 천이한다.
PRS(3133[0])가 액티브인 동안, 입력 단자의 전위가 "H"로 변화되면, 메모리 회로(3137)의 OS 트랜지스터(MO32)가 소스 폴로어이기 때문에 부스팅에 의하여 Si 트랜지스터(M31)의 게이트 전압이 상승된다. 그 결과, 메모리 회로(3137)의 OS 트랜지스터(MO32)가 구동 능력을 잃어, Si 트랜지스터(M31)의 게이트가 플로팅 상태가 된다.
멀티 컨텍스트 기능을 가지는 PRS(3133)에서, CM(3135)는 멀티플렉서로서도 기능한다.
도 34는 PLE(3121)의 구성예를 도시한 것이다. PLE(3121)는 LUT(lookup table) 블록(3123), 레지스터 블록(3124), 실렉터(3125), 및 CM(3126)을 포함한다. LUT 블록(3123)은 입력(inA 내지 inD)에 따라 LUT 블록의 데이터를 선택하고 출력한다. 실렉터(3125)는 CM(3126)에 저장되는 컨피규레이션 데이터에 따라 LUT 블록(3123)의 출력 또는 레지스터 블록(3124)의 출력을 선택한다.
PLE(3121)는 파워 스위치(3127)를 통하여 전압(VDD)용 전원선에 전기적으로 접속된다. 파워 스위치(3127)를 온으로 할지 또는 오프로 할지 여부는 CM(3128)에 저장된 컨피규레이션 데이터에 따라 결정된다. 각 PLE(3121)에 파워 스위치(3127)를 제공함으로써, 세립도 파워 게이팅을 수행할 수 있다. 세립도 파워 게이팅 기능에 의하여, 컨텍스트의 전환 후에 사용되지 않을 PLE(3121)를 파워 게이팅할 수 있기 때문에 대기 전력을 효과적으로 저감시킬 수 있다.
노멀리 오프 컴퓨팅을 실현하기 위하여, 레지스터 블록(3124)은 비휘발성 레지스터로 형성된다. PLE(3121)의 비휘발성 레지스터는 각각 OS 메모리가 제공된 플립플롭(이하 OS-FF라고 함)이다.
레지스터 블록(3124)은 OS-FF(3140[1]) 및 OS-FF(3140[2])를 포함한다. 신호(user_res), 신호(load), 및 신호(store)가 OS-FF(3140[1]) 및 OS-FF(3140[2])에 입력된다. 클럭 신호(CLK1)는 OS-FF(3140[1])에 입력되고, 클럭 신호(CLK2)는 OS-FF(3140[2])에 입력된다. 도 35의 (A)는 OS-FF(3140)의 구성예를 도시한 것이다.
OS-FF(3140)는 FF(3141) 및 섀도 레지스터(shadow register)(3142)를 포함한다. FF(3141)는 노드(CK), 노드(R), 노드(D), 노드(Q), 및 노드(QB)를 포함한다. 클럭 신호는 노드(CK)에 입력된다. 신호(user_res)는 노드(R)에 입력된다. 신호(user_res)는 리셋 신호이다. 노드(D)는 데이터 입력 노드이고, 노드(Q)는 데이터 출력 노드이다. 노드(Q) 및 노드(QB)의 논리는 서로 상보적이다.
섀도 레지스터(3142)는 FF(3141)의 백업 회로로서 기능할 수 있다. 섀도 레지스터(3142)는 노드(Q)의 데이터 및 노드(QB)의 데이터를 신호(store)에 응하여 백업하고, 백업한 데이터를 신호(load)에 응하여 노드(Q) 및 노드(QB)에 재기록한다.
섀도 레지스터(3142)는 인버터 회로(3188), 인버터 회로(3189), Si 트랜지스터(M37), Si 트랜지스터(MB37), 메모리 회로(3143), 및 메모리 회로(3143B)를 포함한다. 메모리 회로(3143) 및 메모리 회로(3143B)는 각각 PRS(3133)의 메모리 회로(3137)와 회로 구성이 같다. 메모리 회로(3143)는 용량 소자(C36), OS 트랜지스터(MO35), 및 OS 트랜지스터(MO36)를 포함한다. 메모리 회로(3143B)는 용량 소자(CB36), OS 트랜지스터(MOB35), 및 OS 트랜지스터(MOB36)를 포함한다. 노드(N36) 및 노드(NB36)는 각각 OS 트랜지스터(MO36)의 게이트, 및 OS 트랜지스터(MOB36)의 게이트에 대응하고, 각각 전하 유지 노드이다. 노드(N37) 및 노드(NB37)는 각각 Si 트랜지스터(M37)의 게이트 및 Si 트랜지스터(MB37)의 게이트에 대응한다.
OS 트랜지스터(MO35, MO36, MOB35, 및 MOB36)는 각각 백 게이트를 포함하고, 이들 백 게이트는 고정 전압을 각각 공급하는 전원선에 전기적으로 접속된다.
OS-FF(3140)의 동작 방법예에 대하여 도 35의 (B)를 참조하여 설명한다.
(백업)
"H"의 신호(store)가 OS-FF(3140)에 입력되면, 섀도 레지스터(3142)는 FF(3141)의 데이터를 백업한다. 노드(N36)는 노드(Q)의 데이터가 기록되면 "L"이 되고, 노드(NB36)는 노드(QB)의 데이터가 기록되면 "H"가 된다. 그 후, 파워 게이팅이 수행되고, 파워 스위치(3127)를 오프로 한다. FF(3141)의 노드(Q)의 데이터 및 노드(QB)의 데이터는 소실되지만, 전원 공급이 정지되어도 섀도 레지스터(3142)는 백업한 데이터를 유지한다.
(리커버리)
파워 스위치(3127)를 온으로 하여 PLE(3121)에 전원을 공급한다. 그 후, "H"의 신호(load)가 OS-FF(3140)에 입력되면, 섀도 레지스터(3142)는 백업한 데이터를 FF(3141)에 재기록한다. 노드(N36)가 "L"이기 때문에 노드(N37)는 "L"로 유지되고, 노드(NB36)가 "H"이기 때문에 노드(NB37)는 "H"가 된다. 따라서, 노드(Q)는 "H"가 되고, 노드(QB)는 "L"이 된다. 즉, OS-FF(3140)는 백업 동작 시의 상태로 복귀된다.
세립도 파워 게이팅과 OS-FF(3140)의 백업/리커버리 동작을 조합함으로써, OS-FPGA(3110)의 소비전력을 효과적으로 저감할 수 있다.
메모리 회로에서 일어날 수 있는 에러는 방사선의 침입으로 인한 소프트 에러이다. 소프트 에러는, 메모리 또는 패키지의 재료 등으로부터 방출되는 α선, 또는 대기 중에 존재하는 원자의 원자핵과 우주 공간으로부터 지구대기에 들어가는 일차 우주선의 핵 반응에 의하여 발생하는 이차 우주선 중성자 등으로 트랜지스터가 조사되는 경우에 생성되는 전자 정공쌍에 의하여, 메모리에 유지된 데이터의 반전 등의 오작동이 일어나는 현상이다. OS 트랜지스터를 포함하는 OS 메모리는 소프트 에러 내성이 높다. 그러므로, OS 메모리를 포함하는 OS-FPGA(3110)의 신뢰성을 높일 수 있다.
본 실시형태에서 설명한 구조는, 다른 실시형태에서 설명하는 구조 중 임의의 것과 적절히 조합하여 사용될 수 있다.
(실시형태 5)
본 실시형태에서는, 상술한 기억 장치 등, 본 발명의 일 형태의 반도체 장치를 포함하는 CPU의 예에 대하여 설명한다.
<CPU의 구성>
도 36에 나타낸 반도체 장치(5400)는 CPU 코어(5401), 파워 매니지먼트 유닛(5421), 및 주변 회로(5422)를 포함한다. 파워 매니지먼트 유닛(5421)은 파워 컨트롤러(5402) 및 파워 스위치(5403)를 포함한다. 주변 회로(5422)는 캐시 메모리를 포함하는 캐시(5404), 버스 인터페이스(BUS I/F)(5405), 및 디버그 인터페이스(Debug I/F)(5406)를 포함한다. CPU 코어(5401)는 데이터 버스(5423), 제어 유닛(5407), PC(프로그램 카운터)(5408), 파이프라인 레지스터(5409), 파이프라인 레지스터(5410), ALU(arithmetic logic unit)(5411), 및 레지스터 파일(5412)을 포함한다. 데이터는 데이터 버스(5423)를 통하여 CPU 코어(5401)와 캐시(5404) 등의 주변 회로(5422) 사이에서 전송된다.
반도체 장치(셀)는 파워 컨트롤러(5402) 및 제어 유닛(5407)으로 대표되는 많은 논리 회로, 특히, 표준 셀을 사용하여 구성할 수 있는 모든 논리 회로에 사용할 수 있다. 따라서 반도체 장치(5400)를 작게 할 수 있다. 반도체 장치(5400)는 소비전력을 저감할 수 있다. 반도체 장치(5400)는 동작 속도를 더 빠르게 할 수 있다. 반도체 장치(5400)는 전원 전압의 변동을 더 작게 할 수 있다.
p채널형 Si 트랜지스터와, 상술한 실시형태에서 설명한, 채널 형성 영역에 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 포함하는 트랜지스터를 반도체 장치(셀)에 사용하고, 이 반도체 장치(셀)를 반도체 장치(5400)에 사용하면, 반도체 장치(5400)를 작게 할 수 있다. 반도체 장치(5400)는 소비전력을 저감할 수 있다. 반도체 장치(5400)는 동작 속도를 더 빠르게 할 수 있다. 특히, Si 트랜지스터가 p채널형만이면, 제조 비용을 저감할 수 있다.
제어 유닛(5407)은 PC(5408), 파이프라인 레지스터(5409 및 5410), ALU(5411), 레지스터 파일(5412), 캐시(5404), 버스 인터페이스(5405), 디버그 인터페이스(5406), 및 파워 컨트롤러(5402)의 동작을 종합적으로 제어함으로써, 입력된 애플리케이션 등의 프로그램에 포함된 명령을 디코딩하고 실행하는 기능을 가진다.
ALU(5411)는 사칙 연산 및 논리 연산 등의 각종 연산 동작을 수행하는 기능을 가진다.
캐시(5404)는 자주 사용되는 데이터를 일시적으로 기억하는 기능을 가진다. PC(5408)는 다음에 실행될 명령의 어드레스를 기억하는 기능을 가지는 레지스터이다. 도 36에는 나타내지 않았지만 캐시(5404)에는 캐시 메모리의 동작을 제어하는 캐시 컨트롤러가 제공된다.
파이프라인 레지스터(5409)는 명령 데이터를 일시적으로 기억하는 기능을 가진다.
레지스터 파일(5412)은 범용 레지스터를 포함하는 복수의 레지스터를 포함하고, 메인 메모리로부터 판독되는 데이터, 또는 ALU(5411)에서의 연산 동작의 결과로서 얻어진 데이터 등을 기억할 수 있다.
파이프라인 레지스터(5410)는 ALU(5411)의 연산 동작에 사용되는 데이터, 또는 ALU(5411)의 연산 동작의 결과로서 얻어진 데이터 등을 일시적으로 기억하는 기능을 가진다.
버스 인터페이스(5405)는 반도체 장치(5400)와 반도체 장치(5400) 외부의 각종 장치 사이의 데이터의 경로로서의 기능을 가진다. 디버그 인터페이스(5406)는 디버그를 제어하는 명령을 반도체 장치(5400)에 입력하기 위한 신호의 경로로서의 기능을 가진다.
파워 스위치(5403)는 반도체 장치(5400)에 포함되는, 파워 컨트롤러(5402) 외의 각종 회로에 대한 전원 전압의 공급을 제어하는 기능을 가진다. 상술한 각종 회로는 상이한 파워 도메인에 속한다. 파워 스위치(5403)는 같은 파워 도메인의 각종 회로에 전원 전압을 공급할지 여부를 제어한다. 또한 파워 컨트롤러(5402)는 파워 스위치(5403)의 동작을 제어하는 기능을 가진다.
상술한 구조를 가지는 반도체 장치(5400)는 파워 게이팅을 수행할 수 있다. 파워 게이팅 동작의 절차의 예에 대하여 설명한다.
우선, 파워 컨트롤러(5402)의 레지스트에서 전원 전압의 공급을 정지하는 타이밍을 CPU 코어(5401)에 의하여 설정한다. 다음으로 파워 게이팅을 시작하는 명령이 CPU 코어(5401)로부터 파워 컨트롤러(5402)로 송신된다. 다음으로 반도체 장치(5400)에 포함되는 각종 레지스터 및 캐시(5404)는 데이터의 저장을 시작한다. 다음으로 파워 스위치(5403)는 반도체 장치(5400)에 포함되는 파워 컨트롤러(5402) 외의 각종 회로로의 전원 전압의 공급을 정지한다. 그리고 인터럽트 신호가 파워 컨트롤러(5402)에 입력됨으로써, 반도체 장치(5400)에 포함되는 각종 회로로의 전원 전압의 공급이 시작된다. 또한 인터럽트 신호의 입력에 상관없이 전원 전압의 공급을 시작하는 타이밍을 결정하기 위하여 사용되도록 파워 컨트롤러(5402)에 카운터를 제공하여도 좋다. 다음으로 각종 레지스터 및 캐시(5404)는 데이터의 복귀를 시작한다. 그리고, 명령의 실행이 제어 유닛(5407)에서 재개된다.
이러한 파워 게이팅은 프로세서 전체 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 수행될 수 있다. 또한 짧은 시간이어도 전력의 공급은 정지할 수 있다. 따라서, 공간적으로 또는 시간적으로 미세한 입도(granularity)로 소비전력을 저감할 수 있다.
파워 게이팅을 수행할 때, CPU 코어(5401) 또는 주변 회로(5422)에 의하여 유지되는 데이터를 짧은 시간에 저장하는 것이 바람직하다. 이 경우, 전원을 짧은 시간에 온 또는 오프로 할 수 있고, 전력 절약 효과가 현저해진다.
CPU 코어(5401) 또는 주변 회로(5422)에 의하여 유지되는 데이터를 짧은 시간에 저장하기 위해서는, 플립플롭 회로 자체에 데이터를 저장하는 것이 바람직하다(백업 동작이 가능한 플립플롭 회로라고 함). 또한 데이터를 SRAM 셀 자체에 저장되는 것이 바람직하다(백업 동작이 가능한 SRAM이라고 함). 백업 동작이 가능한 플립플롭 회로 및 SRAM 셀은 채널 형성 영역에 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 포함한 트랜지스터를 포함하는 것이 바람직하다. 이 경우, 트랜지스터의 오프 상태 전류가 낮기 때문에, 백업 동작이 가능한 플립플롭 회로 및 SRAM 셀은 전원 공급 없이 오랫동안 데이터를 유지할 수 있다. 트랜지스터의 스위칭 속도가 빠르면, 백업 동작이 가능한 플립플롭 회로 및 SRAM 셀은 짧은 시간에 데이터를 저장하고 복귀할 수 있는 경우가 있다.
백업 동작이 가능한 플립플롭 회로의 예에 대하여 도 37을 참조하여 설명한다.
도 37에 나타낸 반도체 장치(5500)는 백업 동작이 가능한 플립플롭 회로의 예이다. 반도체 장치(5500)는 제 1 기억 회로(5501), 제 2 기억 회로(5502), 제 3 기억 회로(5503), 및 판독 회로(5504)를 포함한다. 전원 전압으로서, 전위 V1과 전위 V2 사이의 전위차가 반도체 장치(5500)에 공급된다. 전위 V1 및 전위 V2 중 한쪽은 하이 레벨이고, 다른 쪽은 로 레벨이다. 전위 V1이 로 레벨이고 전위 V2가 하이 레벨일 때의 반도체 장치(5500)의 구조예에 대하여 이하에서 설명한다.
제 1 기억 회로(5501)는 반도체 장치(5500)에 전원 전압이 공급되는 기간에 데이터를 포함하는 신호(D)가 입력되면 상기 데이터를 유지하는 기능을 가진다. 또한 제 1 기억 회로(5501)는 반도체 장치(5500)에 전원 전압이 공급되는 기간에 상기 유지된 데이터를 포함하는 신호(Q)를 출력한다. 한편, 제 1 기억 회로(5501)는 반도체 장치(5500)에 전원 전압이 공급되지 않는 기간에 데이터를 유지할 수 없다. 즉, 제 1 기억 회로(5501)는 휘발성 기억 회로라고 할 수 있다.
제 2 기억 회로(5502)는 제 1 기억 회로(5501)에 유지된 데이터를 판독하여 기억(또는 저장)하는 기능을 가진다. 제 3 기억 회로(5503)는 제 2 기억 회로(5502)에 유지된 데이터를 판독하여 기억(또는 저장)하는 기능을 가진다. 판독 회로(5504)는 제 2 기억 회로(5502) 또는 제 3 기억 회로(5503)에 유지된 데이터를 판독하여 제 1 기억 회로(5501)에 기억(또는 복귀)하는 기능을 가진다.
특히, 제 3 기억 회로(5503)는 반도체 장치(5500)에 전원 전압이 공급되지 않는 기간에도 제 2 기억 회로(5502)에 유지된 데이터를 판독하여 기억(또는 저장)하는 기능을 가진다.
도 37에 나타낸 바와 같이, 제 2 기억 회로(5502)는 트랜지스터(5512) 및 용량 소자(5519)를 포함한다. 제 3 기억 회로(5503)는 트랜지스터(5513), 트랜지스터(5515), 및 용량 소자(5520)를 포함한다. 판독 회로(5504)는 트랜지스터(5510), 트랜지스터(5518), 트랜지스터(5509), 및 트랜지스터(5517)를 포함한다.
트랜지스터(5512)는 제 1 기억 회로(5501)에 유지된 데이터에 따라 용량 소자(5519)를 충방전하는 기능을 가진다. 트랜지스터(5512)는 제 1 기억 회로(5501)에 유지된 데이터에 따라 용량 소자(5519)를 고속으로 충방전할 수 있는 것이 바람직하다. 구체적으로는 트랜지스터(5512)는 채널 형성 영역에 결정성 실리콘(바람직하게는 다결정 실리콘, 더 바람직하게는 단결정 실리콘)을 포함하는 것이 바람직하다.
트랜지스터(5513)의 도통 상태 또는 비도통 상태는 용량 소자(5519)에 유지된 전하에 따라 결정된다. 트랜지스터(5515)는 트랜지스터(5513)가 도통 상태이면, 배선(5544)의 전위에 따라 용량 소자(5520)를 충방전하는 기능을 가진다. 트랜지스터(5515)의 오프 상태 전류는 매우 낮은 것이 바람직하다. 구체적으로는 트랜지스터(5515)는 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 채널 형성 영역에 포함하는 것이 바람직하다.
소자들 사이의 구체적인 접속 관계에 대하여 설명한다. 트랜지스터(5512)의 소스 및 드레인 중 한쪽은 제 1 기억 회로(5501)에 접속된다. 트랜지스터(5512)의 소스 및 드레인 중 다른 쪽은 용량 소자(5519)의 한쪽 전극, 트랜지스터(5513)의 게이트, 및 트랜지스터(5518)의 게이트에 접속된다. 용량 소자(5519)의 다른 쪽 전극은 배선(5542)에 접속된다. 트랜지스터(5513)의 소스 및 드레인 중 한쪽은 배선(5544)에 접속된다. 트랜지스터(5513)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5515)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(5515)의 소스 및 드레인 중 다른 쪽은 용량 소자(5520)의 한쪽 전극 및 트랜지스터(5510)의 게이트에 접속된다. 용량 소자(5520)의 다른 쪽 전극은 배선(5543)에 접속된다. 트랜지스터(5510)의 소스 및 드레인 중 한쪽은 배선(5541)에 접속된다. 트랜지스터(5510)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5518)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(5518)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5509)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(5509)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5517)의 소스 및 드레인 중 한쪽 및 제 1 기억 회로(5501)에 접속된다. 트랜지스터(5517)의 소스 및 드레인 중 다른 쪽은 배선(5540)에 접속된다. 도 37에서는 트랜지스터(5509)의 게이트가 트랜지스터(5517)의 게이트에 접속되었지만, 트랜지스터(5517)의 게이트에 반드시 접속될 필요는 없다.
상술한 실시형태에서 예로서 설명한 트랜지스터는 트랜지스터(5515)에 적용될 수 있다. 트랜지스터(5515)의 오프 상태 전류는 낮기 때문에 반도체 장치(5500)는 전원 공급 없이 오랫동안 데이터를 유지할 수 있다. 트랜지스터(5515)의 양호한 스위칭 특성에 의하여 반도체 장치(5500)는 고속의 백업 및 리커버리를 수행할 수 있다.
본 실시형태에서 설명한 구조는, 다른 실시형태에서 설명하는 구조 중 임의의 것과 적절히 조합하여 사용될 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치의 일 형태에 대하여, 도 38의 (A) 및 (B), 그리고 도 39의 (A) 및 (B)를 참조하여 설명한다.
<반도체 웨이퍼 및 칩>
도 38의 (A)는 다이싱 처리 전의 기판(711)의 상면도이다. 기판(711)으로서는, 예를 들어, 반도체 기판("반도체 웨이퍼"라고도 함)을 사용할 수 있다. 기판(711) 위에는 복수의 회로 영역(712)이 제공된다. 본 발명의 일 형태의 반도체 장치 등을 회로 영역(712)에 제공할 수 있다.
각 회로 영역(712)은 분리 영역(713)으로 둘러싸여 있다. 분리 영역(713)과 중첩되는 위치에 분리선("다이싱 라인"이라고도 함)(714)을 설정한다. 기판(711)은, 분리선(714)을 따라 회로 영역(712)을 포함하는 칩(715)으로 절단될 수 있다. 도 38의 (B)는 칩(715)의 확대도이다.
분리 영역(713)에 도전층 또는 반도체층 등을 제공하여도 좋다. 분리 영역(713)에 도전층 또는 반도체층 등을 제공함으로써, 다이싱 단계에서 발생할 수 있는 ESD가 완화되어, 다이싱 단계의 수율 저하가 방지된다. 일반적으로는, 예를 들어 기판의 냉각, 잘라낸 부스러기의 제거, 및 대전 방지를 위하여, 탄산 가스 등의 용해에 의하여 비저항이 저감된 순수를 절삭 부분에 공급하면서 다이싱 단계를 수행한다. 분리 영역(713)에 도전층 또는 반도체층 등을 제공함으로써 순수의 사용량을 줄일 수 있다. 따라서, 반도체 장치의 제조 비용을 삭감할 수 있다. 또한 향상된 생산성으로 반도체 장치를 제작할 수 있다.
<전자 부품>
칩(715)을 사용한 전자 부품의 예에 대하여 도 39의 (A) 및 (B)를 참조하여 설명한다. 또한 전자 부품은 반도체 패키지 또는 IC 패키지라고도 한다. 전자 부품에는, 단자를 꺼내는 방향 및 단자의 형상 등에 따라 다양한 규격 및 명칭 등이 있다.
전자 부품은, 상술한 실시형태 중 임의의 것에서 설명한 반도체 장치가 조립 공정(후(後)공정)에서 상기 반도체 장치 외의 부품과 조합될 때 완성된다.
후공정에 대하여 도 39의 (A)의 흐름도를 참조하여 설명한다. 전(前)공정에서 본 발명의 일 형태의 반도체 장치 등을 기판(711) 위에 형성한 후, 기판(711)의 이면(반도체 장치 등이 형성되지 않는 면)을 연삭하는 이면 연삭 단계를 수행한다(단계 S721). 연삭에 의하여 기판(711)을 얇게 함으로써, 전자 부품의 크기를 작게 할 수 있다.
다음으로, 다이싱 단계에서 기판(711)을 복수의 칩(715)으로 분리한다(단계 S722). 그리고, 분리한 칩(715)을 다이 본딩 단계에서 각각 따로 리드 프레임에 접합한다(단계 S723). 다이 본딩 단계에서 칩(715)과 리드 프레임을 접합하기 위해서는, 수지 접합 또는 TAB(tape-automated bonding) 등의 방법을 제품에 따라 적절히 선택한다. 또한 리드 프레임 대신에 인터포저 기판에 칩(715)을 접합하여도 좋다.
다음으로, 리드 프레임의 리드와, 칩(715) 상의 전극을 금속 와이어를 통하여 전기적으로 접속하는 와이어 본딩 단계를 수행한다(단계 S724). 금속 와이어로서는 은선 또는 금선 등을 사용할 수 있다. 와이어 본딩으로서는 볼 본딩(ball bonding) 또는 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩(715)에, 에폭시 수지 등으로 칩을 밀봉하는 몰딩 단계를 수행한다(단계 S725). 몰딩 단계를 거치면, 전자 부품의 내부가 수지로 충전되어, 칩(715)을 리드와 접속하는 와이어를 외부의 기계적인 힘으로부터 보호할 수 있고, 수분 또는 먼지로 인한 특성의 저하(신뢰성 저하)를 저감할 수 있다.
이어서, 리드 프레임의 리드를 리드 도금 단계에서 도금한다(단계 S726). 이 도금 처리를 통하여 리드의 부식이 방지되고, 나중의 단계에서 인쇄 회로 기판에 전자 부품을 탑재하기 위한 납땜이 더 신뢰성 높게 수행될 수 있다. 그리고, 형성 단계에서 리드를 절단 및 가공한다(단계 S727).
다음으로, 패키지의 표면에 인쇄(마킹) 단계를 수행한다(단계 S728). 예를 들어, 외부 형상이 좋을지 여부 및 오작동의 유무를 확인하는 검사 단계(단계 S729) 후, 전자 부품이 완성된다.
도 39의 (B)는 완성된 전자 부품의 사시 모식도이다. 도 39의 (B)는 전자 부품의 예로서, QFP(quad flat package)의 사시 모식도를 나타낸 것이다. 도 39의 (B)의 전자 부품(750)은 리드(755) 및 칩(715)을 포함한다. 전자 부품(750)은 복수의 칩(715)을 포함하여도 좋다.
도 39의 (B)의 전자 부품(750)은 예를 들어, 인쇄 회로 기판(752)에 실장된다. 복수의 전자 부품(750)은 조합되고 인쇄 회로 기판(752) 위에서 서로 전기적으로 접속되기 때문에, 전자 부품이 실장된 회로 기판(회로 기판(754))이 완성된다. 완성된 회로 기판(754)은 전자 기기 등에 제공된다.
본 실시형태에서 설명한 구조는, 다른 실시형태에서 설명하는 구조 중 임의의 것과 적절히 조합하여 사용될 수 있다.
(실시형태 7)
<전자 기기>
본 발명의 일 형태의 반도체 장치는 다양한 전자 기기에 사용될 수 있다. 도 40의 (A) 내지 (F) 각각에는, 본 발명의 일 형태의 반도체 장치를 포함한 전자 기기의 구체적인 예를 도시하였다.
도 40의 (A)는 자동차의 예를 도시한 외관도이다. 자동차(2980)는 차체(2981), 차륜(2982), 대시보드(2983), 및 라이트(2984) 등을 포함한다. 또한 자동차(2980)는 안테나 및 배터리 등을 포함한다.
도 40의 (B)에 도시된 정보 단말기(2910)는 하우징(2911), 표시부(2912), 마이크로폰(2917), 스피커부(2914), 카메라(2913), 외부 접속부(2916), 및 조작 스위치(2915) 등을 포함한다. 가요성 기판을 사용한 표시 패널 및 터치 스크린이 표시부(2912)에 제공된다. 또한 정보 단말기(2910)는 하우징(2911) 내에 안테나 및 배터리 등을 포함한다. 정보 단말기(2910)는 예를 들어, 스마트폰, 휴대 전화, 태블릿 정보 단말기, 태블릿 퍼스널 컴퓨터, 또는 전자책 리더로서 사용될 수 있다.
도 40의 (C)에 도시된 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921), 표시부(2922), 키보드(2923), 및 포인팅 디바이스(2924) 등을 포함한다. 또한 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921) 내에 안테나 및 배터리 등을 포함한다.
도 40의 (D)에 도시된 비디오 카메라(2940)는 하우징(2941), 하우징(2942), 표시부(2943), 조작 스위치(2944), 렌즈(2945), 및 접속부(2946) 등을 포함한다. 조작 스위치(2944) 및 렌즈(2945)는 하우징(2941)에 제공되고, 표시부(2943)는 하우징(2942)에 제공된다. 또한 비디오 카메라(2940)는 하우징(2941) 내에 안테나 및 배터리 등을 포함한다. 하우징(2941)과 하우징(2942)은 접속부(2946)에 의하여 서로 접속되고, 하우징(2941)과 하우징(2942) 사이의 각도는 접속부(2946)에 의하여 변경할 수 있다. 하우징들(2941 및 2942) 사이의 각도를 변경함으로써, 표시부(2943)에 표시되는 화상의 방향을 변경하거나, 화상의 표시 및 비표시를 전환할 수 있다.
도 40의 (E)에는 뱅글형 정보 단말기의 예를 도시하였다. 정보 단말기(2950)는 하우징(2951) 및 표시부(2952) 등을 포함한다. 또한 정보 단말기(2950)는 하우징(2951) 내에 안테나 및 배터리 등을 포함한다. 표시부(2952)는 곡면을 가지는 하우징(2951)에 의하여 지지된다. 가요성 기판을 사용한 표시 패널을 표시부(2952)에 제공함으로써, 유연하고 가벼우며 사용하기 쉬운 정보 단말기(2950)로 할 수 있다.
도 40의 (F)는 손목시계형 정보 단말기의 예를 도시한 것이다. 정보 단말기(2960)는 하우징(2961), 표시부(2962), 밴드(2963), 버클(2964), 조작 스위치(2965), 및 입출력 단자(2966) 등을 포함한다. 또한 정보 단말기(2960)는 하우징(2961) 내에 안테나 및 배터리 등을 포함한다. 정보 단말기(2960)는 휴대 전화 통화, 전자 메일, 문장 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다.
표시부(2962)의 표시면은 만곡되어 있고, 만곡된 표시면에 화상을 표시할 수 있다. 또한 표시부(2962)는 터치 센서를 포함하고, 손가락 또는 스타일러스 등으로 화면을 터치함으로써 조작할 수 있다. 예를 들어, 표시부(2962)에 표시된 아이콘(2967)을 터치함으로써 애플리케이션을 기동할 수 있다. 조작 스위치(2965)에 의하여, 시각 설정, 전원의 ON/OFF, 무선 통신의 ON/OFF, 매너 모드의 설정 및 해제, 그리고 전력 절약 모드의 설정 및 해제 등 다양한 기능을 수행할 수 있다. 예를 들어, 정보 단말기(2960)에 내장된 운영 체계를 설정함으로써, 조작 스위치(2965)의 기능을 설정할 수 있다.
정보 단말기(2960)는 기존의 통신 규격에 따른 통신 방식인 근거리 무선 통신을 채용할 수 있다. 이 경우, 예를 들어 정보 단말기(2960)와, 무선 통신이 가능한 헤드셋 사이의 상호 통신을 수행할 수 있어 핸즈프리 통화가 가능하다. 또한 정보 단말기(2960)는 입출력 단자(2966)를 포함하고, 커넥터를 통하여 다른 정보 단말기에 데이터를 직접 송신하거나 다른 정보 단말기로부터 데이터를 직접 수신할 수 있다. 또한 입출력 단자(2966)를 통한 충전이 가능하다. 충전 동작은 입출력 단자(2966)를 사용하지 않고 무선 급전으로 수행하여도 좋다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 포함한 기억 장치는, 상술한 전자 기기의 제어 데이터 또는 제어 프로그램 등을 오랫동안 유지할 수 있다. 본 발명의 일 형태의 반도체 장치를 사용함으로써, 신뢰성이 높은 전자 기기를 제공할 수 있다.
본 실시형태에서 설명한 구조는, 다른 실시형태 및 실시예 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시예)
본 실시예에서는, 본 발명의 일 형태의 반도체 장치로서, 도 1의 트랜지스터(400), 용량 소자(100), 및 접속부(160)를 각각 포함한 복수의 셀이 매트릭스로 배치된 반도체 장치를 제작하였다. STEM(scanning transmission electron microscope)을 사용한 반도체 장치의 관찰 결과에 대하여 설명한다. 또한 본 실시예에서 제작된 반도체 장치의 트랜지스터는 도 20의 (A) 내지 (C)에 도시된 트랜지스터(400a)와 비슷한 구조를 가진다.
또한 용량 소자(100) 및 접속부(160)를 제작하는 방법에 대해서는, 도 2 내지 도 16에 관한 설명을 참조할 수 있다. 트랜지스터(400a)를 제작하는 방법에 대해서는, 도 21의 (A) 내지 (H) 및 도 22의 (A) 내지 (F)에 관한 설명을 참조할 수 있다.
우선, 트랜지스터(400a)를 제작한다. 기판으로서, 두께 400nm의 열 산화막이 형성된 실리콘 기판을 준비하였다.
다음으로, 절연체(401)로서, RF 스퍼터링법에 의하여 산화 알루미늄을 두께 40nm로 퇴적하였다.
다음으로, 절연체(301)로서, PECVD법에 의하여 산화질화 실리콘을 두께 150nm로 퇴적하였다. 그 후, 도전체(310)로 채워지는 개구를 다마신법에 의하여 절연체(301)에 형성하였다.
다음으로, 도전체(310a)가 되는 도전막으로서, 스퍼터링법에 의하여 질화 탄탈럼을 두께 40nm로 퇴적하였다. 그 후, 도전체(310b)가 되는 도전막으로서, 두께 5nm의 질화 타이타늄 위에 두께 250nm의 텅스텐이 적층된 적층막을 퇴적하였다. ALD법에 의하여 질화 타이타늄을 퇴적하고, 금속 CVD법에 의하여 텅스텐을 퇴적하였다. 다음으로, 도전막에 CMP 처리를 수행함으로써, 도전체(310a) 및 도전체(310b)를 절연체(301)의 개구 내에 형성하였다.
다음으로, 절연체(302)로서, PECVD법에 의하여 산화질화 실리콘을 두께 10nm로 퇴적하였다. 다음으로, 절연체(303)로서, ALD법에 의하여 산화 하프늄을 두께 20nm로 퇴적하였다. 그 후, 절연체(402)로서, PECVD법에 의하여 산화질화 실리콘을 두께 30nm로 퇴적하였다.
다음으로, 가열 처리를 산소 분위기에서 400℃에서 1시간 동안 수행하였다.
다음으로, 산화막(406A)으로서, 원자수비가 In:Ga:Zn=1:3:4인 타깃 및 산소 가스 45sccm의 퇴적 가스를 사용하여, DC 스퍼터링법에 의하여 In-Ga-Zn 산화물을 두께 5nm로 퇴적하였다. 퇴적 압력은 0.7Pa(CANON ANELVA CORPORATION 제조의 Miniature Gauge MG-2로 측정)이었다. 퇴적 전력은 500W이었다. 기판 온도는 200℃이었다. 타깃과 기판 사이의 거리는 60mm이었다.
외기에 노출시키지 않고 연속적으로, 산화막(406B)으로서, 원자수비가 In:Ga:Zn=4:2:4.1인 타깃, 그리고 아르곤 가스 40sccm 및 산소 가스 5sccm의 퇴적 가스를 사용하여, DC 스퍼터링법에 의하여 In-Ga-Zn 산화물을 두께 15nm로 퇴적하였다. 퇴적 압력은 0.7Pa(CANON ANELVA CORPORATION 제조의 Miniature Gauge MG-2로 측정)이었다. 퇴적 전력은 500W이었다. 기판 온도는 130℃이었다. 타깃과 기판 사이의 거리는 60mm이었다.
다음으로, 가열 처리를 질소 분위기에서 400℃에서 1시간 동안 수행하였다. 또한 가열 처리를 산소 분위기에서 400℃에서 1시간 동안 수행하였다.
다음으로, 도전체(416a1 및 416a2)가 되는 도전막으로서, DC 스퍼터링법에 의하여 질화 탄탈럼을 두께 20nm로 퇴적하였다.
다음으로, 배리어막(417a1 및 417a2)이 되는 막으로서, ALD법에 의하여 산화 알루미늄을 두께 5nm로 퇴적하였다.
다음으로, 하드 마스크로서 기능하는 도전체로서, DC 스퍼터링법에 의하여 질화 탄탈럼을 두께 15nm로 퇴적하였다.
다음으로, 산화막(406A), 산화막(406B), 도전체(416a1 및 416a2)가 되는 도전막, 및 배리어막(417a1 및 417a2)이 되는 막을 드라이 에칭함으로써, 산화물(406a), 산화물(406b), 도전체(416a1), 도전체(416a2), 배리어막(417a1), 및 배리어막(417a2)을 형성하였다.
다음으로, 산화막(406C)으로서, 원자수비가 In:Ga:Zn=1:3:2인 타깃, 그리고 산소 가스 45sccm의 퇴적 가스를 사용하여, DC 스퍼터링법에 의하여 In-Ga-Zn 산화물을 두께 5nm로 퇴적하였다. 퇴적 압력은 0.7Pa(CANON ANELVA CORPORATION 제조의 Miniature Gauge MG-2로 측정)이었다. 퇴적 전력은 500W이었다. 기판 온도는 130℃이었다. 타깃과 기판 사이의 거리는 60mm이었다.
다음으로, 절연막(412A)으로서, PECVD법에 의하여 산화질화 실리콘을 두께 10nm로 퇴적하였다.
다음으로, 도전체(404b)가 되는 도전막으로서, DC 스퍼터링법에 의하여 질화 타이타늄을 두께 10nm로 퇴적하였다. 또한 도전체(404c)가 되는 도전막으로서, DC 스퍼터링법에 의하여 텅스텐을 두께 30nm로 퇴적하였다. 또한 트랜지스터(400a)의 도전체(404a)에 대응하는 도전체는 본 실시예에서는 형성하지 않았다.
다음으로, 도전체(404b)가 되는 도전막 및 도전체(404c)가 되는 도전막을 포토리소그래피법에 의하여 가공함으로써, 도전체(404b) 및 도전체(404c)를 형성하였다.
다음으로, 배리어막(418)이 되는 막으로서, ALD법에 의하여 산화 알루미늄을 두께 7nm로 퇴적하였다.
다음으로, 배리어막(418)이 되는 막, 절연막(412A), 및 산화막(406C)을 포토리소그래피법에 의하여 가공함으로써, 배리어막(418), 절연체(412), 및 도전체(404c)를 형성하였다.
다음으로, 절연체(410)로서, PECVD법에 의하여 산화질화 실리콘을 두께 310nm로 퇴적하였다. 그 후, 절연체(410)에 CMP 처리를 수행하여, 절연체(410)의 상면을 평탄화하였다.
다음으로, 절연체(420)로서, 아르곤 가스 25sccm 및 산소 가스 25sccm의 퇴적 가스를 사용하여, RF 스퍼터링법에 의하여 산화 알루미늄을 두께 40nm로 퇴적하였다. 퇴적 압력은 0.4Pa이었다. 퇴적 전력은 2500W이었다. 기판 온도는 250℃이었다. 타깃과 기판 사이의 거리는 60mm이었다.
다음으로, 가열 처리를 산소 분위기에서 350℃에서 1시간 동안 수행하였다.
다음으로, 절연체(410)로서, PECVD법에 의하여 산화질화 실리콘을 두께 100nm로 퇴적하였다.
다음으로, 도전체(416a1)에 도달하는 개구 및 도전체(416a2)에 도달하는 개구를 하드 마스크를 사용하여 포토리소그래피법에 의하여 형성하였다.
그 후, 도전체(108a 및 108b)가 되는 도전막으로서, 두께 20nm의 질화 타이타늄 위에 두께 150nm의 텅스텐이 적층된 적층막을 퇴적하였다. ALD법에 의하여 질화 타이타늄을 퇴적하고, 금속 CVD법에 의하여 텅스텐을 퇴적하였다. 다음으로, 도전막에 CMP 처리를 수행함으로써, 도전체(416a1)에 도달하는 개구 및 도전체(416a2)에 도달하는 개구 내에 도전체(108a) 및 도전체(108b)를 형성하였다.
상술한 식으로, 트랜지스터(400a)를 제작하였다. 다음으로, 용량 소자(100)를 이하의 방법으로 제작하였다.
우선, 절연체(112)로서, PECVD법에 의하여 산화 실리콘을 두께 250nm로 퇴적하였다. TEOS 가스 15sccm 및 산소 가스 750sccm의 퇴적 가스를 사용하여 절연체(112)를 퇴적하였다. 퇴적 압력은 100Pa이고, 퇴적 전력은 300W(27MHz)이고, 기판 온도는 300℃이고, 전극들 사이의 거리는 14mm이었다.
다음으로, 절연체(114)로서, APCVD법에 의하여 산화 실리콘을 두께 500nm로 퇴적하였다. TEOS 가스 0.32g/min 및 O3 가스 58g/min의 퇴적 가스를 사용하여 절연체(114)를 퇴적하였다. 퇴적 압력은 대기압과의 압력차가 -200Pa가 되도록 하고, 기판 온도는 350℃로 하고, 전극들 사이의 거리는 8.5mm로 하였다.
다음으로, 절연체(116)로서, PECVD법에 의하여 질화 실리콘을 두께 50nm로 퇴적하였다. SiH4 가스 20sccm, NH3 가스 10sccm, 및 N2 가스 500sccm의 퇴적 가스를 사용하여 절연체(116)를 퇴적하였다. 퇴적 압력은 40Pa이고, 퇴적 전력은 900W(27MHz)이고, 기판 온도는 350℃이고, 전극들 사이의 거리는 17mm이었다.
다음으로, 절연체(118)로서, PECVD법에 의하여 산화 실리콘을 두께 100nm로 퇴적하였다. SiH4 가스 5sccm 및 N2O 가스 1000sccm의 퇴적 가스를 사용하여 절연체(118)를 퇴적하였다. 퇴적 압력은 133.3Pa이고, 퇴적 전력은 45W(13.56MHz)이고, 기판 온도는 325℃이고, 전극들 사이의 거리는 20mm이었다.
다음으로, 도전체(122A)로서는, 퇴적 가스로서 아르곤 가스 50sccm를 사용하여, DC 스퍼터링법에 의하여 텅스텐을 두께 90nm로 퇴적하였다. 퇴적 압력은 0.4Pa이었다. 퇴적 전력은 1000W이었다. 기판 온도는 130℃이었다. 타깃과 기판 사이의 거리는 60mm이었다.
다음으로, 절연체(124A)로서, 아르곤 가스 10sccm 및 질소 가스 10sccm의 퇴적 가스를 사용하여, DC 스퍼터링법에 의하여 질화 실리콘을 두께 130nm로 퇴적하였다. 퇴적 압력은 0.6Pa이었다. 퇴적 전력은 1000W이었다. 기판 온도는 100℃이었다. 타깃과 기판 사이의 거리는 60mm이었다.
다음으로, 절연체(124A)에 유기 도포막을 도포하고, 상기 유기 도포막에 레지스트 재료를 도포하였다. 전자 빔을 사용하여 상기 레지스트 재료에 리소그래피를 실시하고, 레지스트 마스크를 형성하였다. 상기 레지스트 마스크를 사용하여 절연체(124A) 및 도전체(122A)를 드라이 에칭함으로써, 하드 마스크(124) 및 하드 마스크(122)를 형성하였다. 드라이 에칭은, 평행 평판 전극(상부 전극 및 하부 전극)에 고주파 전력을 인가할 수 있는 CCP 에칭 장치를 사용하여 수행되었다. CCP 에칭 장치의 제 1 에칭 체임버에서 하드 마스크(124) 및 하드 마스크(122)를 연속적으로 형성하였다. 하드 마스크(124) 및 하드 마스크(122)를 형성하는 에칭 단계의 자세한 사항에 대하여 이하에서 설명한다.
우선, 에칭 가스로서 CF4 가스 80sccm를 사용하여 유기 도포막을 에칭하였다. 압력은 3.0Pa이고, 상부 전극에 인가되는 고주파 전력은 500W이고, 하부 전극에 인가되는 고주파 전력은 100W이고, 전극들 사이의 거리는 80mm이고, 처리 시간은 13초이었다.
다음으로, CHF3 가스 67sccm 및 산소 가스 13sccm의 에칭 가스를 사용하여 절연체(124A)를 에칭하였다. 압력은 5.3Pa이고, 상부 전극에 인가되는 고주파 전력은 550W이고, 하부 전극에 인가되는 고주파 전력은 350W이고, 전극들 사이의 거리는 80mm이고, 처리 시간은 36초이었다.
다음으로, Cl2 가스 11sccm, CF4 가스 22sccm, 및 산소 가스 22sccm의 에칭 가스를 사용하여 도전체(122A)를 에칭하였다. 압력은 0.6Pa이고, 상부 전극에 인가되는 고주파 전력은 1000W이고, 하부 전극에 인가되는 고주파 전력은 200W이고, 전극들 사이의 거리는 100mm이고, 처리 시간은 37초이었다.
상술한 식으로 형성한 하드 마스크(124) 및 하드 마스크(122)를 사용함으로써, 절연체(118), 절연체(116), 절연체(114), 및 절연체(112)를 드라이 에칭하여 개구(115)를 형성하였다. 개구(115)는, 하드 마스크(124) 및 하드 마스크(122)의 형성 후, CCP 에칭 장치에서 기판을 꺼내지 않고 연속적으로 형성되었다. CCP 에칭 장치의 제 2 에칭 체임버에서 개구(115)를 형성하였다. 개구(115)를 형성하는 에칭 단계의 자세한 사항에 대하여 이하에서 설명한다.
우선, 아르곤 가스 800sccm, C4F6 가스 22sccm, 및 산소 가스 30sccm의 에칭 가스를 사용하여 절연체(118)를 에칭하였다. 압력은 3.3Pa이고, 상부 전극에 인가되는 고주파 전력은 1800W이고, 하부 전극에 인가되는 고주파 전력은 2000W이고, 전극들 사이의 거리는 25mm이고, 처리 시간은 14초이었다.
다음으로, CHF3 가스 50sccm 및 아르곤 가스 275sccm의 에칭 가스를 사용하여 절연체(116)를 에칭하였다. 압력은 2.6Pa이고, 상부 전극에 인가되는 고주파 전력은 300W이고, 하부 전극에 인가되는 고주파 전력은 1200W이고, 전극들 사이의 거리는 25mm이고, 처리 시간은 14초이었다.
다음으로, C4F6 가스, 아르곤 가스 800sccm, 및 산소 가스 30sccm의 에칭 가스를 사용하여, 절연체(114), 절연체(112), 및 절연체(422)를 에칭하였다. 압력은 3.3Pa이고, 상부 전극에 인가되는 고주파 전력은 1800W이고, 하부 전극에 인가되는 고주파 전력은 2000W이고, 전극들 사이의 거리는 25mm이었다. 절연체(114), 절연체(112), 및 절연체(422)의 에칭에 의하여 개구(115)가 깊어짐에 따라, C4F6 가스의 유량을 증가시켰다. 구체적으로, C4F6 가스의 유량을 26sccm로 하여 에칭을 79초 동안 수행한 다음에, C4F6 가스의 유량을 28sccm로 하여 에칭을 11초 동안 수행하고, 마지막으로 C4F6 가스의 유량을 30sccm로 하여 에칭을 15초 동안 수행하였다.
또한 하드 마스크(124)는 상술한 에칭 단계를 거쳐 소실되었다.
다음으로, 도전체(110A)로서, TiCl4 가스 50sccm 및 NH3 가스 2700sccm의 퇴적 가스를 사용하여, ALD법에 의하여 질화 타이타늄을 두께 7nm로 퇴적하였다. 퇴적 압력은 667Pa이고, 기판 온도는 375℃이었다. 또한 ALD법에 의한 퇴적 시, TiCl4 가스를 공급하는 가스관 가까이에 위치하는 가스관으로부터 유량 4500sccm로 N2 가스를 도입하고, NH3 가스를 공급하는 가스관 가까이에 위치하는 가스관으로부터 유량 4000sccm로 N2 가스를 도입하였다.
다음으로, 충전제(126)로서, APCVD법에 의하여 산화 실리콘을 두께 300nm로 퇴적하였다. TEOS 가스 0.32g/min 및 O3 가스 58g/min의 퇴적 가스를 사용하여 충전제(126)를 퇴적하였다. 퇴적 압력은 대기압과의 압력차가 -200Pa가 되도록 하고, 기판 온도는 350℃로 하고, 전극들 사이의 거리는 8.5mm로 하였다.
그 후, CMP 처리를 수행하여 절연체(116)의 상면을 노출시켰다. CMP 처리에서는, 제 1 단계에서의 연마를 절연체(118)의 상면이 노출될 때까지 수행한 다음에, 제 2 단계에서의 연마를 절연체(116)의 상면이 노출될 때까지 수행하였다.
다음으로, 웨트 에칭 처리를 수행하여 개구(115)에 잔존한 충전제(126)를 제거하였다. 웨트 에칭 처리는 플루오린화 수소 암모늄(NH4HF2) 7.13% 및 플루오린화 암모늄(NH4F) 15.4%를 포함하는 혼합 용액(제품명: LAL500, Stella Chemifa Corporation 제조)을 사용하여 40초 동안 수행되었다.
다음으로, 절연체(130)로서, ALD법에 의하여 산화 하프늄을 두께 20nm로 퇴적하였다. 테트라키스(다이메틸아미도)하프늄(TDMAH)을 포함하는 고체를 기화시킴으로써 얻어진 원료 가스, H2O 가스, 및 O3과 O2의 혼합 가스를 퇴적 가스로서 사용하여, 절연체(130)를 퇴적하였다. 기판 온도는 200℃이었다. TDMAH를 포함하는 고체를 기화시킴으로써 얻어진 원료 가스를 0.5초 동안 도입하고, N2 퍼징을 45초 동안 수행하고, H2O 가스를 0.03초 동안 도입하고, N2 퍼징을 5초 동안 수행하였다. 다음으로, O3과 O2의 혼합 가스를 0.1초 동안 도입하고, N2 퍼징을 5초 동안 수행하였다. O3과 O2의 혼합 가스의 도입과 N2 퍼징의 절차를 10번 수행하였다. 상술한 공정을 1사이클로서 간주하고, 이 사이클을 두께가 20nm가 될 때까지 반복하였다.
다음으로, 도전체(120aA)로서, TiCl4 가스 50sccm 및 NH3 가스 2700sccm의 퇴적 가스를 사용하여, ALD법에 의하여 질화 타이타늄을 두께 5nm로 퇴적하였다. 퇴적 압력은 667Pa이고, 기판 온도는 375℃이었다. 또한 ALD법에 의한 퇴적 시, TiCl4 가스를 공급하는 가스관 가까이에 위치하는 가스관으로부터 유량 4500sccm로 N2 가스를 도입하고, NH3 가스를 공급하는 가스관 가까이에 위치하는 가스관으로부터 유량 4000sccm로 N2 가스를 도입하였다.
다음으로, 도전체(120bA)로서, WF6 가스 250sccm, H2 가스 2200sccm, Ar 가스 2000sccm, 및 N2 가스 200sccm의 퇴적 가스를 사용하여, 금속 CVD법에 의하여 텅스텐을 두께 70nm로 퇴적하였다. 퇴적 압력은 10666Pa이고, 기판 온도는 350℃이었다.
다음으로, 막(128)으로서, PECVD법에 의하여 산화 실리콘을 두께 100nm로 퇴적하였다. SiH4 가스 5sccm 및 N2O 가스 1000sccm의 퇴적 가스를 사용하여 막(128)을 퇴적하였다. 퇴적 압력은 133.3Pa이고, 퇴적 전력은 45W(13.56MHz)이고, 기판 온도는 325℃이고, 전극들 사이의 거리는 20mm이었다.
그 후, 막(128)에 CMP 처리를 수행하여, 막(128)을 제거하고 도전체(120bA)의 상면을 노출시켰다. CMP 처리는, 도전체(120bA)를 상면의 평탄성이 향상된 도전체(120bB)로 변화시켰다.
여기서는, 도전체(120aA), 도전체(120bA), 및 막(128)을 이 순서대로 적층시킨 적층체와 같은 구조를 가지는 시료를 제작하였다. 막(128) 위로부터 CMP 처리를 수행하여 도전체(120bA)의 상면을 노출시켰다. AFM으로 측정된 평균 표면 거칠기(Ra)에 대하여 설명한다. 도 41의 (A) 및 (B)에는 상기 시료의 상면 AFM 이미지 및 사시 AFM 이미지를 나타내었다. AFM 측정에 의하여, 도전체(120bA)의 상면의 평균 표면 거칠기(Ra)가 0.93nm인 것이 밝혀졌다. 도전체(120bA)의 상면은 막(128) 위로부터 수행되는 CMP 처리에 의하여 평탄성이 향상될 수 있다는 것을 알았다.
다음으로, 절연체(132A)로서, PECVD법에 의하여 산화 실리콘을 두께 20nm로 퇴적하였다. SiH4 가스 5sccm 및 N2O 가스 1000sccm의 퇴적 가스를 사용하여 절연체(132A)를 퇴적하였다. 퇴적 압력은 133.3Pa이고, 퇴적 전력은 45W(13.56MHz)이고, 기판 온도는 325℃이고, 전극들 사이의 거리는 20mm이었다.
다음으로, 포토리소그래피법에 의하여 절연체(132A) 위에 레지스트 마스크를 형성하였다. 절연체(132A)를 레지스트 마스크를 사용하여 드라이 에칭함으로써, 하드 마스크(132)를 형성하였다. 드라이 에칭은, 대향하는 전극(상부 전극 및 하부 전극)에 고주파 전력을 인가할 수 있는 CCP 에칭 장치를 사용하여 수행되었다. CHF3 가스 67sccm 및 산소 가스 13sccm의 에칭 가스를 사용하여 절연체(132A)를 에칭하였다. 압력은 5.3Pa이고, 상부 전극에 인가되는 고주파 전력은 550W이고, 하부 전극에 인가되는 고주파 전력은 350W이고, 전극들 사이의 거리는 80mm이고, 처리 시간은 12초이었다.
다음으로, 하드 마스크(132)를 사용하여 도전체(120aA) 및 도전체(120bB)를 드라이 에칭하여 도전체(120a) 및 도전체(120b)를 형성하였다. 드라이 에칭은 ICP 에칭 장치를 사용하여 수행되었다. Cl3 가스 45sccm, CF4 가스 55sccm, 및 산소 가스 55sccm의 에칭 가스를 사용하여, 도전체(120aA) 및 도전체(120bB)를 에칭하였다. 압력은 0.67Pa이고, 코일 형상의 전극에 인가되는 고주파 전력은 3000W이고, 하부 전극에 인가되는 고주파 전력은 50W이었다.
다음으로, 웨트 에칭 처리를 수행하여 하드 마스크(132)를 제거하였다. 웨트 에칭은 0.5%의 플루오린화 수소산을 사용하여 180초 동안 수행되었다.
다음으로, 절연체(150)로서, PECVD법에 의하여 산화 실리콘을 두께 350nm로 퇴적하였다. SiH4 가스 5sccm 및 N2O 가스 1000sccm의 퇴적 가스를 사용하여 절연체(150)를 퇴적하였다. 퇴적 압력은 133.3Pa이고, 퇴적 전력은 45W(13.56MHz)이고, 기판 온도는 325℃이고, 전극들 사이의 거리는 20mm이었다.
상술한 식으로, 용량 소자(100)를 제작하였다. 다음으로, 접속부(160)를 이하의 방법으로 제작하였다.
우선, 하드 마스크(124) 및 하드 마스크(122)와 비슷한 적층된 하드 마스크를 CCP 에칭 장치의 제 1 에칭 체임버에서 형성하였다. 적층된 하드 마스크를 사용하여, 절연체(150), 절연체(130), 절연체(116), 절연체(114), 및 절연체(112)를 드라이 에칭하여 개구(117)를 형성하였다. 개구(117)는, 적층된 하드 마스크의 형성 후, CCP 에칭 장치에서 기판을 꺼내지 않고 연속적으로 형성되었다. CCP 에칭 장치의 제 2 에칭 체임버에서 개구(117)를 형성하였다. 개구(117)를 형성하는 에칭 단계의 자세한 사항에 대해서는 이하에서 설명한다.
우선, 절연체(150)를 에칭하였다. 절연체(150)를 에칭할 때의 조건은, 처리 시간이 28초인 것을 제외하고, 절연체(118)를 에칭할 때의 조건과 같았다.
다음으로, CHF3 가스 50sccm 및 아르곤 가스 275sccm의 에칭 가스를 사용하여 절연체(130)를 에칭하였다. 압력은 2.6Pa이고, 상부 전극에 인가되는 고주파 전력은 300W이고, 하부 전극에 인가되는 고주파 전력은 1200W이고, 전극들 사이의 거리는 25mm이고, 처리 시간은 20초이었다.
다음으로, CF4 가스 20sccm, CHF3 가스 30sccm, 산소 가스 10sccm, 및 아르곤 가스 200sccm의 에칭 가스를 사용하여, 절연체(116)를 에칭하였다. 압력은 7.8Pa이고, 상부 전극에 인가되는 고주파 전력은 1000W이고, 하부 전극에 인가되는 고주파 전력은 150W이고, 전극들 사이의 거리는 25mm이고, 처리 시간은 28초이었다.
다음으로, 개구(115)를 형성할 때의 조건과 같은 조건하에서, 절연체(114) 및 절연체(112)를 에칭하였다.
그 후, 도전체(120aA)의 조건과 같은 조건하에서, 도전체(162a)가 되는 도전체를 퇴적하고, 도전체(120bA)의 조건과 같은 조건하에서, 도전체(162b)가 되는 도전체를 퇴적하였다. 다음으로, CMP 처리를 수행하여 도전체(162a) 및 도전체(162b)를 형성하였다.
상술한 공정을 거쳐, 트랜지스터(400a), 용량 소자(100), 및 접속부(160)를 포함하는 반도체 장치를 제작하였다.
제작된 반도체 장치의 단면 STEM 이미지를 Hitachi, Ltd. 제조의 STEM(HD-2700)을 사용하여 가속 전압 200kV로 촬상하였다. 도 42는 배율 100000배로 촬상된 단면 STEM 이미지를 나타낸 것이고, 도 43은 배율 200000배로 촬상된 도전체(108b)와 용량 소자(100)의 접속부, 및 그 근방의 단면 STEM 이미지를 나타낸 것이다. 또한 도 43의 트랜지스터(400a) 및 용량 소자(100)는 도 42의 것과 상이하다.
도 42 및 도 43에 나타낸 바와 같이, 상술한 방법으로 반도체 장치를 제작함으로써, 산화물 반도체를 포함하는 트랜지스터(400a) 위에 종횡비가 높은 개구(115)가 형성되고 개구(115)에 용량 소자(100)가 형성되었다. 여기서는, 개구(115)는 깊이가 약 923nm이고, 절연체(420) 근방의 내경이 약 234nm이었다. 또한 도 42에 나타낸 바와 같이, 도전체(110), 절연체(130), 도전체(120a), 및 도전체(120b)를 개구(115) 내부에 양호한 피복성으로 형성하였다. 이러한 식으로, 종횡비가 높은 개구에 용량 소자(100)를 형성하면, 용량 소자(100)의 면적당 정전 용량을 높일 수 있고, 반도체 장치의 미세화 및 집적화를 실현할 수 있다. 용량 소자(100)가 트랜지스터(400a)와 중첩되도록 형성되기 때문에, 반도체 장치의 미세화 및 집적화를 더 촉진할 수 있다.
또한 상술한 바와 같이, 막(128)의 형성 후에 CMP 처리가 수행되기 때문에, 도 42에 나타낸 바와 같이 절연체(116, 114, 및 112)와 중첩되는 영역의 도전체(120b)의 상면의 평탄성이 향상되었다.
본 실시예에서는, 절연체(114, 112, 및 422)의 에칭에서, 이하의 방법으로 개구(115)의 저면과 이온화된 에칭 가스의 충돌을 촉진하였다. 우선, 하부 전극에 인가되는 전력을 2000W로 하여 셀프 바이어스를 크게 하였다. 또한 에칭 가스에서의 아르곤 가스의 유량을 에칭 가스 전체의 유량의 90% 이상으로 하여, 체임버에서의 양이온의 수를 늘렸다. 또한 체임버에서의 압력을 3.3Pa로 낮게 설정하여, 체임버에서의 양이온의 평균 자유 행로를 길게 하였다.
또한 상술한 에칭 단계에서, C4F6 가스, 즉 탄소를 많이 포함한 가스를 에칭 가스로서 사용하여, 에칭과 병행하여 개구(115)의 바닥 부분에 탄소 화합물을 퇴적하였다. 개구(115)의 바닥 부분에 탄소 화합물을 공급하기 위하여, 개구(115)를 형성하는 에칭이 진행됨에 따라, 탄소를 많이 포함한 C4F6 가스의 유량을 증가시켰다.
그 결과, 이온화된 에칭 가스의 충돌에 의하여, 도 43에 나타낸 바와 같이 절연체(420) 위의 도전체(108b)의 일부에, 곡면이 형성되었다. 이에 의하여, 도전체(110)와의 접촉 저항을 저감할 수 있고, 트랜지스터(400a)의 소스 또는 드레인과, 용량 소자(100)의 하부 전극 사이에서 전기적 접속을 양호하게 할 수 있다. 또한 도 43에 나타낸 바와 같이, 절연체(420)의 도전체(110)와 접하는 영역의 상면보다 아래의 부분에서는, 도전체(108b)의 단면 형상을 역 테이퍼로 하였다. 그 부분에서는, 도전체(108b)의 저면과 측면에 의하여 형성되는 각도를 90° 이상으로 하였다.
또한 에칭과 병행하여 탄소 화합물을 개구(115)의 바닥 부분에 퇴적함으로써, 도 43에 나타낸 바와 같이 절연체(420)의 개구(115)와 중첩되는 영역이 우묵해졌지만, 개구(115)는 절연체(420)를 관통하지 않았다. 상술한 바와 같이, 트랜지스터(400a)와 용량 소자(100) 사이에서 절연체(420)가 형성되기 때문에, 용량 소자(100)에 포함되는 불순물이 트랜지스터(400)로 확산되는 것을 방지할 수 있다.
본 실시예에서 설명한 구조 및 방법 등 중 적어도 일부는 본 명세서에서 설명한 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
100: 용량 소자, 100a: 용량 소자, 100b: 용량 소자, 108a: 도전체, 108aa: 도전체, 108ab: 도전체, 108b: 도전체, 108ba: 도전체, 108bb: 도전체, 109a: 절연체, 109b: 절연체, 110: 도전체, 110A: 도전체, 112: 절연체, 114: 절연체, 115: 개구, 116: 절연체, 117: 개구, 118: 절연체, 120: 도전체, 120a: 도전체, 120aA: 도전체, 120b: 도전체, 120bA: 도전체, 120bB: 도전체, 122: 하드 마스크, 122A: 도전체, 124: 하드 마스크, 124A: 절연체, 126: 충전제, 128: 막, 130: 절연체, 132: 하드 마스크, 132A: 절연체, 150: 절연체, 160: 접속부, 162: 도전체, 162a: 도전체, 162b: 도전체, 200: 트랜지스터, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 219: 도전체, 220: 절연체, 222: 절연체, 224: 절연체, 230: 절연체, 232: 절연체, 246: 도전체, 248: 도전체, 280: 절연체, 282: 절연체, 286: 절연체, 288: 절연체, 290: 절연체, 292: 절연체, 294: 절연체, 296: 도전체, 298: 도전체, 300: 트랜지스터, 301: 절연체, 302: 절연체, 303: 절연체, 310: 도전체, 310a: 도전체, 310b: 도전체, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 345: 트랜지스터, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 용량 소자, 400: 트랜지스터, 400a: 트랜지스터, 400b: 트랜지스터, 400c: 트랜지스터, 400d: 트랜지스터, 401: 절연체, 402: 절연체, 404: 도전체, 404a: 도전체, 404b: 도전체, 404c: 도전체, 406: 산화물, 406a: 산화물, 406a1: 산화물, 406a2: 산화물, 406A: 산화막, 406b: 산화물, 406b1: 산화물, 406b2: 산화물, 406B: 산화막, 406c: 산화물, 406C: 산화막, 408a: 절연체, 408b: 절연체, 409: 절연체, 410: 절연체, 412: 절연체, 412A: 절연막, 416a1: 도전체, 416a2: 도전체, 417a1: 배리어막, 417a2: 배리어막, 418: 배리어막, 419a: 절연체, 419b: 절연체, 420: 절연체, 422: 절연체, 426a: 영역, 426b: 영역, 426c: 영역, 500: 구조, 600a: 메모리 셀, 600b: 메모리 셀, 711: 기판, 712: 회로 영역, 713: 분리 영역, 714: 분리선, 715: 칩, 750: 전자 부품, 752: 인쇄 회로 기판, 754: 회로 기판, 755: 리드, 1400: DOSRAM, 1405: 컨트롤러, 1410: 행 회로, 1411: 디코더, 1412: 워드선 드라이버 회로, 1413: 열 실렉터, 1414: 센스 앰프 드라이버 회로, 1415: 열 회로, 1416: 글로벌 센스 앰프 어레이, 1417: 입출력 회로, 1420: MC-SA 어레이, 1422: 메모리 셀 어레이, 1423: 센스 앰프 어레이, 1425: 로컬 메모리 셀 어레이, 1426: 로컬 센스 앰프 어레이, 1444: 스위치 어레이, 1445: 메모리 셀, 1446: 센스 앰프, 1447: 글로벌 센스 앰프, 2910: 정보 단말기, 2911: 하우징, 2912: 표시부, 2913: 카메라, 2914: 스피커부, 2915: 조작 스위치, 2916: 외부 접속부, 2917: 마이크로폰, 2920: 노트북형 퍼스널 컴퓨터, 2921: 하우징, 2922: 표시부, 2923: 키보드, 2924: 포인팅 디바이스, 2940: 비디오 카메라, 2941: 하우징, 2942: 하우징, 2943: 표시부, 2944: 조작 스위치, 2945: 렌즈, 2946: 접속부, 2950: 정보 단말기, 2951: 하우징, 2952: 표시부, 2960: 정보 단말기, 2961: 하우징, 2962: 표시부, 2963: 밴드, 2964: 버클, 2965: 조작 스위치, 2966: 입출력 단자, 2967: 아이콘, 2980: 자동차, 2981: 차체, 2982: 차륜, 2983: 대시보드, 2984: 라이트, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3006: 배선, 3007: 배선, 3008: 배선, 3009: 배선, 3010: 배선, 3011: 배선, 3110: OS-FPGA, 3111: 컨트롤러, 3112: 워드 드라이버, 3113: 데이터 드라이버, 3115: 프로그래머블 어리어, 3117: IOB, 3119: 코어, 3120: LAB, 3121: PLE, 3123: LUT 블록, 3124: 레지스터 블록, 3125: 실렉터, 3126: CM, 3127: 파워 스위치, 3128: CM, 3130: SAB, 3131: SB, 3133: PRS, 3135: CM, 3137: 메모리 회로, 3137B: 메모리 회로, 3140: OS-FF, 3141: FF, 3142: 섀도 레지스터, 3143: 메모리 회로, 3143B: 메모리 회로, 3188: 인버터 회로, 3189: 인버터 회로, 5400: 반도체 장치, 5401: CPU 코어, 5402: 파워 컨트롤러, 5403: 파워 스위치, 5404: 캐시, 5405: 버스 인터페이스, 5406: 디버그 인터페이스, 5407: 제어 유닛, 5408: PC, 5409: 파이프라인 레지스터, 5410: 파이프라인 레지스터, 5411: ALU, 5412: 레지스터 파일, 5421: 파워 매니지먼트 유닛, 5422: 주변 회로, 5423: 데이터 버스, 5500: 반도체 장치, 5501: 기억 회로, 5502: 기억 회로, 5503: 기억 회로, 5504: 회로, 5509: 트랜지스터, 5510: 트랜지스터, 5512: 트랜지스터, 5513: 트랜지스터, 5515: 트랜지스터, 5517: 트랜지스터, 5518: 트랜지스터, 5519: 용량 소자, 5520: 용량 소자, 5540: 배선, 5541: 배선, 5542: 배선, 5543: 배선, 5544: 배선
본 출원은 2017년 1월 27일에 일본 특허청에 출원된 일련 번호 2017-013142의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (1)

  1. 용량 소자로서,
    제 1 절연체;
    상기 제 1 절연체를 관통하는 제 1 도전체;
    상기 제 1 절연체 위에 있고, 상기 제 1 절연체와 상기 제 1 도전체에 도달하는 개구를 포함하는 제 2 절연체;
    상기 제 1 절연체, 상기 제 1 도전체의 곡면, 및 상기 개구의 내벽과 접하는 제 2 도전체;
    상기 제 2 도전체 위의 제 3 절연체; 및
    상기 제 3 절연체 위의 제 4 도전체를 포함하는, 용량 소자.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230164225A (ko) * 2018-02-01 2023-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
TWI697091B (zh) * 2018-09-19 2020-06-21 力成科技股份有限公司 具外金屬元件之半導體封裝結構及其製法
US11380369B2 (en) 2018-11-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cells and method for manufacturing thereof
US11164938B2 (en) * 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
TW202101468A (zh) * 2019-03-29 2021-01-01 日商半導體能源研究所股份有限公司 半導體裝置
JP7331119B2 (ja) * 2019-04-15 2023-08-22 長江存儲科技有限責任公司 複数の機能性チップを伴う三次元ｎａｎｄメモリデバイスの集積
US20210327881A1 (en) * 2020-04-17 2021-10-21 Micron Technology, Inc. Methods of Utilizing Etch-Stop Material During Fabrication of Capacitors, Integrated Assemblies Comprising Capacitors
US11605703B2 (en) 2020-12-11 2023-03-14 Nanya Technology Corporation Semiconductor device with capacitors having shared electrode and method for fabricating the same
CN116416887A (zh) * 2021-12-31 2023-07-11 合肥鑫晟光电科技有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
TWI803372B (zh) * 2022-05-11 2023-05-21 南亞科技股份有限公司 具有突出通道結構之記憶體元件的製備方法
CN116209258B (zh) * 2022-11-01 2024-03-29 北京超弦存储器研究院 存储单元的存储结构和制备方法
CN116209259B (zh) * 2022-11-01 2024-03-15 北京超弦存储器研究院 存储单元阵列结构和制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319636A (ja) * 2001-02-19 2002-10-31 Nec Corp 半導体記憶装置及びその製造方法
JP2007081195A (ja) * 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2011151383A (ja) 2009-12-25 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012257187A (ja) 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体集積回路
JP2013062456A (ja) * 2011-09-15 2013-04-04 Nippon Hoso Kyokai <Nhk> 薄膜デバイスおよびその製造方法
JP2016192547A (ja) * 2015-03-30 2016-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255833A (ja) 1995-03-15 1996-10-01 Sony Corp 半導体装置の製造方法
US5849624A (en) 1996-07-30 1998-12-15 Mircon Technology, Inc. Method of fabricating a bottom electrode with rounded corners for an integrated memory cell capacitor
JPH11186524A (ja) 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100292938B1 (ko) 1998-07-16 2001-07-12 윤종용 고집적디램셀커패시터및그의제조방법
JP2000349257A (ja) 1999-06-07 2000-12-15 Nec Corp 薄膜キャパシタ及びその製造方法
US6563161B2 (en) 2001-03-22 2003-05-13 Winbond Electronics Corporation Memory-storage node and the method of fabricating the same
JP2004039699A (ja) 2002-06-28 2004-02-05 Fujitsu Ltd 半導体装置及びその製造方法
JP2004095861A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
JP2004172474A (ja) 2002-11-21 2004-06-17 Renesas Technology Corp 半導体装置及びその製造方法
US6946735B2 (en) * 2002-11-29 2005-09-20 Infineon Ag Side-wall barrier structure and method of fabrication
KR100508094B1 (ko) * 2003-06-26 2005-08-17 삼성전자주식회사 커패시터를 구비하는 반도체 소자 및 그 형성 방법
JP3913203B2 (ja) 2003-08-28 2007-05-09 松下電器産業株式会社 半導体装置
JP2006060137A (ja) 2004-08-23 2006-03-02 Sony Corp 半導体記憶装置およびその製造方法
JP2006339498A (ja) * 2005-06-03 2006-12-14 Matsushita Electric Ind Co Ltd 立体構造を有する容量素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP2008021809A (ja) 2006-07-12 2008-01-31 Elpida Memory Inc 半導体装置およびその製造方法
JP2010118439A (ja) 2008-11-12 2010-05-27 Toshiba Corp 半導体記憶装置及びその製造方法
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US9431400B2 (en) 2011-02-08 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for manufacturing the same
CN103022012B (zh) * 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US8841675B2 (en) 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor
JP6178065B2 (ja) 2012-10-09 2017-08-09 株式会社東芝 半導体装置
KR20240042562A (ko) 2013-12-26 2024-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6509596B2 (ja) 2014-03-18 2019-05-08 株式会社半導体エネルギー研究所 半導体装置
US9450581B2 (en) 2014-09-30 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
US9653613B2 (en) 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2016181256A1 (ja) 2015-05-12 2016-11-17 株式会社半導体エネルギー研究所 半導体装置、電子部品および電子機器
KR20180066848A (ko) * 2016-12-09 2018-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US10651292B2 (en) * 2018-02-19 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Dual metal via for contact resistance reduction

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319636A (ja) * 2001-02-19 2002-10-31 Nec Corp 半導体記憶装置及びその製造方法
JP2007081195A (ja) * 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2011151383A (ja) 2009-12-25 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012257187A (ja) 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体集積回路
JP2013062456A (ja) * 2011-09-15 2013-04-04 Nippon Hoso Kyokai <Nhk> 薄膜デバイスおよびその製造方法
JP2016192547A (ja) * 2015-03-30 2016-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法

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