CN102986034A - 薄膜晶体管 - Google Patents

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Abstract

薄膜晶体管(10，10’)，其包括栅电极(14)、布置在该栅电极(14)上的栅电介质(16)、通道层(18)和钝化层(24)。该通道层(18)具有第一表面(SF)和相对的第二表面(SB)，其中该第一表面(SF)布置在栅电介质(16)的至少一部分上。该通道层(18)还具有包含至少一种预定的阳离子的第一氧化物组合物。该钝化层(24)邻接通道层(18)的所述相对的第二表面(SB)的至少一部分布置。钝化层(24)具有第二氧化物组合物，该第二氧化物组合物包括第一氧化物组合物的所述至少一种预定的阳离子和至少一种另外的阳离子，该另外的阳离子提高了钝化层(24)相对于通道层(18)的带隙。

Description

薄膜晶体管
发明背景
本发明通常涉及薄膜晶体管。
电子装置例如显示器、太阳能电池和集成电路通常包括多个电气组件。电气组件的一个例子是薄膜晶体管。在一些电子装置中，许多薄膜晶体管偶联（couple）在一起来形成电路。已经开发了氧化物基薄膜晶体管，其提供高的迁移率、电稳定性、相对低温的加工和易于使用现有制造技术来集成。
附图说明
本发明实施方案的特征和优点参考下面的详细说明和附图将变得显而易见，在其中相同的附图标记对应于类似的，尽管可能不完全相同的组件。为了简要起见，具有在先所述功能的附图标记或者特征可以结合或者可以不结合有它们出现的其他附图来描述。
图1是流程图，其图示了用于形成薄膜晶体管的实施方案的方法的实施方案；
图2是薄膜晶体管的实施方案的截面图；
图3是薄膜晶体管的另一实施方案的截面图；
图4是包括多个薄膜晶体管的装置的实施方案的一部分的截面图；
图5是图示了本文所公开的薄膜晶体管的实施方案的整个制作过程中所测量的ID-VGS (漏电流vs.栅-源电压)转换曲线的图表；和
图6是图示了在对比薄膜晶体管的整个制作过程中所测量的ID-VGS (漏电流vs.栅-源电压)转换曲线的图表。
具体实施方式
本文公开的薄膜晶体管的实施方案包括钝化层，其具有与下方的通道层配对的组成。该通道层是半导体氧化物，并且该配对的钝化层是组成与该通道层组成类似的氧化物，除此之外该钝化层还包含一种或多种另外的物质，该物质提高了钝化层相对于通道层的带隙。在一种示例实施方案中，由于引入了该一种或多种另外的物质，该钝化层是电惰性材料，它是不导电的(即具有可忽略的平衡自由或者可移动的载荷子群，小于大约1015/cm3)，并且在中等电场(即，电场等于或者小于大约0.5 MV/cm)存在下也不会变成导电的。同样，本文公开的钝化层的实施方案建立和保持了通道背表面界面，该界面具有使得能够进行所期望的装置操作(例如防止该通道层变成高导电的)的理化性质。本文公开的钝化层的实施方案还提供了：i)薄膜晶体管和互连金属与随后形成的覆盖层(例如另外的互连平层（interconnect level）、显示器元件例如象素板、液晶材料等)的电、化学和物理隔离，和ii)薄膜晶体管与可能使装置性能改变的环境物质(例如大气湿气)的化学和物理隔离。
现在参考图1，显示了用于形成薄膜晶体管的实施方案的方法的实施方案。通常，这种实施方案的方法包括选择包含至少一种预定的阳离子的第一氧化物组合物，和第二氧化物组合物，该第二氧化物组合物包含该第一氧化物组合物的所述至少一种预定的阳离子和另外的阳离子，该另外的阳离子提高了该第二氧化物组合物相对于第一氧化物组合物的带隙，如附图标记100所示；将该第一氧化物组合物沉积在栅电介质的至少一部分上来形成通道层，如附图标记102所示；和用该第二氧化物组合物钝化该通道层的曝露部分，来形成钝化层，如附图标记104所示。应当理解图1所示的方法将参考图2来更详细地描述。
图2显示了薄膜晶体管10的实施方案。该薄膜晶体管10包括基底12，在其上堆叠了该晶体管10的各种组件。可以选择表现出适于在电子装置中用作基底的性能的任何材料。合适的基底12的例子包括但不限于玻璃、塑料/有机材料、金属和/或它们的组合。此外，基底12可以是机械刚性的或者柔性的。刚性基底的例子包括但不限于玻璃或者硅。柔性基底的例子包括但不限于有机基底材料例如聚酰亚胺(PI)、聚对苯二甲酸乙二醇酯(PET)、聚醚砜(PES)、丙烯酸树脂、聚碳酸酯(PC)、聚萘二甲酸乙二醇酯(PEN)或者它们的组合；金属箔；和/或它们的组合。当基底12包括导电材料(例如金属箔)时，电绝缘层被包括在基底12的导电部分与任何相邻的薄膜晶体管和其他电路之间。基底12可以具有任何厚度(即，高度)，这至少部分取决于薄膜晶体管10预期结合到其中的装置的尺寸和构造。
栅电极14位于基底12的全部或者一部分上。
在一种实施方案中，栅电极14由铝制成。在另外一种实施方案中，栅电极14是掺杂的(导电性)硅晶片。合适的栅电极再其他的例子包括掺杂的(导电性)氧化物半导体例如n型掺杂的氧化锌、氧化铟、氧化锡或者氧化铟锡，和/或金属例如Al、Cu、Mo、Ti、W、Ta、Ag、Au和/或Ni。栅电极14可以经由任何合适的技术来沉积，包括但不限于溅射沉积、热蒸发、电子束蒸发、丝网印刷、溶液处理、电镀、化学镀、喷墨印刷和/或旋涂沉积方法。当期望将栅电极14沉积到基底12的一部分上时，还可以使用一种或多种图案形成（patterning）方法来在合适的一个或多个位置上建立栅电极14。栅电极14可以沉积为从大约50nm至大约500nm的任何合适的厚度。在一种非限制性的例子中，该栅电极厚度是大约100nm至大约300nm。栅电极14可以另外用来在电子电路的各个部分之间，例如基底12上的不同薄膜晶体管装置10之间形成电互连。
如图2所示，薄膜晶体管10还包括位于栅电极14上的栅电介质层16。在实施方案中，栅电介质层16可以由无机电介质材料(例如氧化硅、氮化硅、氧氮化硅、氧化铝、氧化铪、氧化锆、氧化钽、氧化钇、氧化镧、锆钛酸钡和/或钛酸锶钡)和/或有机电介质材料(例如聚甲基丙烯酸甲酯(PMMA)、聚乙烯基苯酚(PVP)、各种其他聚合物、苯并环丁烯(BCB)、可紫外线或者热固化的单体和/或其他)形成。栅电介质层16还可以经由任何合适的技术来沉积，包括但不限于化学气相沉积(CVD)、等离子体增强的化学气相沉积(PECVD)、溅射(包括DC、DC-脉冲和/或RF溅射)、原子层沉积(ALD)、热蒸发、电子束蒸发、丝网印刷、溶液处理、脉冲激光沉积(PLD)、喷墨印刷和/或旋涂沉积方法。在一种实施方案中，栅电介质层16的厚度是100nm。栅电介质层16合适的厚度范围包括大约10nm至大约1000nm，或者大约100nm至大约500nm。
通道层18形成在栅电介质层16上，并且具有两个相对的表面SF和SB。表面SF在本文中称作前表面，并且是通道层18与栅电介质层16邻接的表面SF。与表面SF相对的表面SB在本文中称作背表面，并且是通道层18与随后沉积的钝化层24邻接的表面SB。
通道层18是其中具有一种或多种阳离子的氧化物半导体。该一种或多种阳离子选自锌、锡、铟和镓。该氧化物半导体通道层18可以具有所列的阳离子之一，或者所列阳离子中的两种或者更多种。氧化物半导体通道层18的一些非限定性的例子包括氧化锌、氧化锌锡、氧化锌铟、氧化铟镓锌、氧化铟镓或者所列阳离子的其他氧化物。在一种实施方案中，半导体通道层18包括Zn：Sn原子比等于2：1的氧化锌锡。在另外一种实施方案中，半导体通道层18包括Zn：Sn原子比为大约9：1到大约1：9的氧化锌锡。
通道层18也可以是有意或者无意掺杂的。有意掺杂剂是故意加入到组合物中的那些，而无意掺杂剂是非故意地加入到组合物中的杂质或者其他物质。有意掺杂剂可以选自铝、氮、氢及它们的组合。当包括时，有意掺杂剂可以加入使得它们占氧化物半导体组合物中存在的全部物质的大约0.5原子%至大约4原子%。作为非限定性的例子，对于由2：1：4的Zn：Sn：O原子比限定的氧化物半导体组合物来说，可以将铝作为有意掺杂剂加入使得所加入的铝占所形成的氧化物半导体组合物中锌、锡、氧和铝全体的大约0.5原子%至大约4原子%。在一些情况中，在氧化物半导体通道层18中不存在有意掺杂剂。无意掺杂剂通常等于或者小于氧化物半导体组合物中所存在的全部物质的2原子%。在一些情况中，无意掺杂剂可以可忽略的小浓度存在，同时在其他情况中，无意掺杂剂可以足够大的浓度存在，该浓度会影响材料性能和相关装置的性能。
如图2所示，布置通道层18使得表面SF与栅电介质层16的至少一部分表面接触。通道层18(包括任何有意加入的掺杂剂)可以经由任何合适的技术来沉积，包括但不限于溅射沉积(包括DC、DC-脉冲和/或RF溅射)、原子层沉积(ALD)、脉冲激光沉积(PLD)、热蒸发、电子束蒸发、丝网印刷、溶液处理、化学气相沉积(CVD)、等离子体增强的化学气相沉积(PECVD)、喷墨印刷和/或旋涂沉积方法。合适的图案形成方法可以与沉积方法一起使用来在合适的位置上建立通道层18。图案限定可以使用例如光刻法或者掩模板（shadow-mask）法来完成，并且材料去除可以使用例如湿法或者干法蚀刻(包括反应性离子蚀刻)或者剥离(lift-off)方法来完成。可选择地，直接写入型图案形成可以使用例如适当液体前体溶液的喷墨型沉积或者其他选择性沉积来完成。
通道层18可以具有任何合适的厚度，和在一种实施方案中，这个厚度是大约10nm至大约300nm。在另外一种实施方案中，通道层18的厚度是大约25nm至大约100nm。在一种非限定性例子中，通道层18的厚度是大约50nm。
在沉积后，通道层18可以曝露于退火方法。退火可以在空气中完成，或者在另外一种合适的气氛例如氧气、氮气、氩气和/或它们的混合物中完成。水蒸汽可以加入到退火环境中来提供湿退火。退火的时间和温度可以取决于用于通道层18的材料而变化。在一种非限定性例子中，退火时间是大约5分钟至大约2小时，退火温度是大约150℃至大约400℃。在一些情况中温度的上限可以扩展到大约500℃。
一旦建立了通道层18，则源极和漏极20、22可以沉积和形成图案，使得其中每一者i)电连接到通道层18上和ii)沿着通道层18的背表面SB的一部分延伸。如图2所示，源极和漏极20、22布置为使得它们在背表面SB上彼此隔离开。所以，在源极和漏极20、22的沉积和图案形成过程中，一部分的背表面SB保持曝露。这个曝露部分位于最终的源极和漏极20、22之间，并且最终在其上建立钝化层24。可选择地，源极和漏极20、22可以在通道层18建立之前沉积和形成图案，因此与通道层18的前表面SF的一部分接触。这种实施方案的薄膜晶体管10’显示在图3中。在这种实施方案中，随后建立的钝化层24沉积和形成图案来覆盖通道层18的任何曝露部分。
源极和漏极20、22可以由一种或多种类型的合适的导电材料制成，包括金属(例如Mo、Cu、W、Al、Ti、Ag、Au和/或Ni)或者掺杂的氧化物半导体(例如n-型掺杂的氧化铟锡、氧化锌、氧化铟或者氧化锡)。在一种实施方案中，源极和漏极20、22中每一者的厚度是大约50nm至大约500nm。在另外一种实施方案中，源极和漏极20、22中每一者的厚度是大约100nm至大约300nm。
在通道层18和源极和漏极20、22建立之后，形成了钝化层24(本文中也称作通道钝化层或者第一钝化层)。应当理解用于形成钝化层24的材料取决于所选择的用于通道层18的材料。更具体地，钝化层24是这样的氧化物，其包括通道层18的所述一种或多种阳离子(例如铟、镓、锡和/或锌)以及一种或多种另外的阳离子，其增加了钝化层24相对于通道层18的带隙。具体地，该另外的阳离子选择为使得所形成的钝化层24具有比通道层18的带隙更宽的带隙。这些一种或多种另外的阳离子也不存在于通道层18中。所述一种或多种另外的阳离子的例子包括但不限于铝、硼、铪、镁、铌、硅、钽、钇、锆及它们的组合。所述一种或多种另外的阳离子在钝化层24的氧化物组合物中的存在量是该钝化层氧化物组合物中的总阳离子物质的大约20原子%至大约70原子%。
当该通道层18包括一种或多种前述掺杂剂物质时，该钝化层24的所述一种或多种另外的阳离子可以与通道层18的一种或多种掺杂剂物质相同。例如，如果通道层18是用铝掺杂的氧化锌锡(该铝掺杂剂的存在浓度是前述通道层18中的全部物质的大约0.5原子%至大约4原子%)，则钝化层24可以是氧化锌锡铝(并且铝的存在浓度是前述钝化层24中的总阳离子物质的大约20原子%至大约70原子%)。在这种和其他类似的例子中，通道层18和钝化层24之间的差异是通过所存在的掺杂剂/阳离子(例如铝)物质的相对不同的浓度来建立的。
如上所述，在建立了通道层18和源极和漏极20、22之后(不管这些组件的形成次序如何)，在通道层18的背表面SB上仍然存在着曝露部分。钝化层24是在背表面SB上的这个曝露部分上建立的。在图2所示的实施方案中，钝化层24延伸至少直到源极和漏极20、22的边缘，并且可以延伸到源极和漏极20、22上和超过它们。类似地，在图3所示的实施方案中，钝化层24延伸至少直到源极和漏极20、22的相邻表面，并且在一些情况中可以延伸到源极和漏极20、22之上和超过它们。在一种实施方案中，钝化层24的厚度是大约20nm至大约300nm。钝化层24可以经由任何合适的技术来沉积，包括但不限于溅射沉积(包括DC、DC-脉冲和/或RF溅射)、脉冲激光沉积(PLD)、热蒸发、电子束蒸发、丝网印刷、溶液处理、喷墨印刷和/或旋涂沉积方法，并且可以使用任何合适的图案形成技术来形成图案，例如与湿法或者干法蚀刻组合的光刻法图案形成。
配对的通道层18和钝化层24的一些非限定性例子包括氧化锌锡(2：1原子比)和氧化锌锡铝(1：1：1原子比)、或者氧化锌锡(2：1原子比)和氧化锌锡硅(1：1：1原子比)，或者氧化锌铟(2：1原子比)和氧化锌铟铝(1：1：1原子比)，或者氧化锌铟(2：1原子比)和氧化锌铟硅(1：1：1原子比)。
因为本文公开的钝化层24具有与下方的通道层18类似的组成，因此在层18、24的界面处存在着相对非突变的材料边界，并且因此降低了这个界面处的固有紊乱、电缺陷和结构缺陷(与突变材料边界的界面处存在的缺陷量相比，例如在氧化锌锡通道层和二氧化硅钝化层之间的界面)。钝化层24提高的带隙和绝缘性能还在该通道背表面SB处提供了电边界。这可以有助于令人期望的装置性能，例如热、化学和/或电子稳定性。类似的组成在该钝化沉积过程中还降低或者消除了该通道背表面SB的不期望的化学改性。这可以降低或者消除通道背表面SB的化学还原，这进而降低或者消除了在该通道背表面SB处自由电子浓度(导电率)的不期望的增加。
在沉积后，钝化层24还可以曝露于退火方法。退火可以在空气中完成，或者在另外一种合适的气氛例如氮气、氧气、氩气和/或它们的混合物中完成。退火的时间和温度可以取决于用于钝化层24的材料而变化。在一种非限定性的例子中，退火时间是大约5分钟至大约2小时，和退火温度是大约150℃至大约400℃。
图2和3所示的实施方案的薄膜晶体管10，10’还可以包括第二钝化层26，其沉积在钝化层24上，和在一些情况中沉积于源极和漏极20、22的曝露部分上和栅电介质层16的曝露部分上。这种钝化层26有助于将通道层18和包括电互连层的源极和漏极20、22与随后的覆盖层和/或环境因素进一步电学、物理和化学隔离。归因于这样的事实，即通道层18已经具有与沉积在其上(即保护背表面SB)的钝化层24类似的组成，因此可以选择该第二钝化层26而不考虑用于形成该通道层18的材料。在一种实施方案中，该第二钝化层26选自氧化铝、氧化铪、氮化硅、氧化硅、氧氮化硅和氧化锆。
第二钝化层26可以使用对钝化层24所述的技术来形成，或者可以使用等离子体增强的化学气相沉积(PECVD)来形成。PECVD可以适于沉积该第二钝化层26，因为钝化层24保护了通道层18免受PECVD过程中潜在的有害作用的影响。
在一种实施方案中，该第二钝化层26的厚度是大约100nm至大约500nm。
现在参考图4，显示了包括多个薄膜晶体管10的电子装置1000的一种实施方案的一部分的截面图。该薄膜晶体管10各自用本文参考图2所述的各层12、14、16、18、20、22、24和26制成。装置1000还包括一个或多个形成在薄膜晶体管10的至少一部分上面或之上的另外的层。这些另外的层可以包括一个或多个电介质层和/或互连层，例如其可以在薄膜晶体管10和/或一个或多个形成在同一层上或者形成在后续层上面或之上的其他组件之间提供互连。
在图4所示的实施方案中，使用互连平层30和/或32，和/或通路34来电偶联各电路部分或者组件，例如将一个薄膜晶体管10的栅电极14连接到另一薄膜晶体管10的源极和/或漏极20、22上。应当理解这是各组件可以如何电偶联的一个例子，并且应当理解本发明不限于这种具体的例子。互连平层30、32和/或通路34可以由一种或多种导电材料，例如合适的金属(例如Al、Mo、Cu、Ag、Ti、Au和/或Ni)或者导电氧化物(例如n-型掺杂的氧化锌、氧化铟、氧化锡和/或氧化铟锡)形成。
图4还图示了形成在第二钝化层26的至少一部分上面或之上的第三钝化层28。该第三钝化层28提供了用于沉积与互连平层30电和物理隔离的另外的互连平层(例如32)的表面，并且进一步提供了其他薄膜晶体管10能够并入其中的环境。
图4所示的电子装置1000的部分可以是显示装置的一部分，例如主动式矩阵液晶显示(AMLCD)装置的背板的一部分，或者慧智功能包（smart package）的一部分。此外，本文所公开的实施方案中，薄膜晶体管10或者10’的具体构造可以称作底栅构造，在本文上下文中其显示，栅电极14配置在栅电介质16下面，即配置在栅电介质层16最接近基底12的表面上。但是，应当理解本发明不限于这种构造。例如，薄膜晶体管10或者10’的具体实施方案可以具有顶栅构造，在其中栅电极14配置在例如栅电介质16上方，即配置到栅电介质层16离基底12最远的表面上面或之上。
为了进一步说明本发明的实施方案，本文给出了下面的实施例。应当理解这些实施例是作为示例性目的提供的，并且不解释为对所公开的实施方案范围的限制。实施例1的装置和对比例的装置都具有等于10的宽度长度比(W/L)。
实施例1
根据本文公开的实施方案的薄膜晶体管是在硅基底上制作的。在这种测试结构中，掺杂的(导电性)硅晶片充当了基底和栅电极二者，并且在该硅晶片上热生长的二氧化硅层充当了栅电介质。该二氧化硅栅电介质层的厚度是100nm。
使用溅射沉积将氧化锌锡(Zn：Sn原子比2：1，也称作ZTO或者ZnSnOx)通道层(60nm厚)沉积到该栅电介质的一部分上，并且在沉积过程中使用金属掩模板来形成图案。在氧化锌锡通道沉积后，将所述结构在500℃空气中退火大约1小时。然后在该通道层相对的两端上沉积(使用溅射沉积)氧化铟锡(ITO)源极和漏极(100nm厚)并形成图案(在沉积过程中使用金属掩模板)，使得这两者通过下方的ZTO通道层的曝露部分隔离开。
然后将第一钝化层(100nm厚)沉积(使用溅射沉积)到曝露的ZTO通道层上和相邻的源极和漏极的一部分上。该第一钝化层是在沉积过程中使用金属掩模板来形成图案的。在这个实施例中，选择氧化锌锡硅(Zn：Sn：Si原子比为1：1：1，也称作ZTSiO或者(ZnSnSi)Ox)用于第一钝化层。在该第一钝化层沉积之后，将该结构在300℃的空气中退火大约1小时。
将第二钝化层(100nm厚)沉积到第一钝化层上和其他装置组件(例如源极和漏极和栅电介质)的任何曝露部分上。选择二氧化硅用于第二钝化层。二氧化硅是使用PECVD沉积的，随后使用反应性离子蚀刻(RIE)通过金属掩模板来形成图案。
在制作程序的几个点上，测试了实施例1中所形成的薄膜晶体管(TFT)的电性能，测量了漏电流 vs. 栅-源电压(ID-VGS转换曲线)。具体地，测量了下面情形中的电性能：i)在(ZnSnSi)Ox钝化之前，ii)在(ZnSnSi)Ox钝化之后和第二退火步骤之前，iii)在(ZnSnSi)Ox钝化和第二退火步骤之后，和iv)在PECVD二氧化硅钝化之后。每个测量的结果显示在图5中。
如图5所示，在整个制作程序中，TFT表现保持相对不变。所观察到的最大效果是在(ZnSnSi)Ox沉积之后迁移率的降低，其通过第二退火步骤恢复。最终钝化的TFT性能实际上等同于未钝化的装置。认为该第一钝化层的添加提供了电、化学和/或物理边界，其防止了TFT在后续的PECVD二氧化硅钝化加工过程中的降解。
对比例
还是在硅基底上制作了对比薄膜晶体管。在这种测试结构中，掺杂的(导电性)硅晶片充当了基底和栅电极二者，并且在硅晶片上热生长的二氧化硅层充当了栅电介质。该二氧化硅栅电介质层的厚度是100nm。
使用溅射沉积将氧化锌锡(Zn：Sn原子比2：1，也称作ZTO或者ZnSnOx)通道层(60nm厚)沉积到该栅电介质的一部分上，并且在沉积过程中使用金属掩模板来形成图案。在氧化锌锡通道沉积后，将所述结构在500℃空气中退火大约1小时。然后在该通道层相对的两端上沉积(使用溅射沉积)氧化铟锡(ITO)源极和漏极(100nm厚)并形成图案(在沉积过程中使用金属掩模板)，使得这两者通过下方的ZTO通道层的曝露部分隔离开。
然后使用PECVD将钝化层(100nm厚)沉积到曝露的ZTO通道层上和相邻的源极和漏极的一部分上。该沉积的钝化层随后使用反应性离子蚀刻(RIE)通过金属掩模板来形成图案。在这个实施例中，选择二氧化硅用于该钝化层。然后将这个结构在300℃空气中退火大约1小时。
在制作程序的几个点上，测试了对比薄膜晶体管(TFT)的电性能，测量了漏电流 vs. 栅-源电压(ID-VGS转换曲线)。具体地，测量了下面情形中的电性能：i)在二氧化硅钝化之前，ii)在二氧化硅钝化之后和第二退火步骤之前，和iii)在二氧化硅钝化和第二退火步骤之后。每个测量的结果显示在图6中。
如图6所示，在整个制作程序中，TFT表现明显劣化。具体地，该通道变成高导电性的，并且栅-源电压(VGS)没有有效地调整漏电流(ID)。通过用PECVD二氧化硅钝化，初始(和期望的)TFT功能性没有在随后的退火中恢复。
应当理解本文提供的范围包括了所给出的范围和处于所给范围内的任何数值或者子范围。例如，大约1wt%至大约20wt%的量应该解释为不仅包括明确记载的1wt%-20wt%的数量界限，而且包括单独的数量例如2wt%、2.7wt%、3wt%、3.5wt%、4wt%等，和任何子范围例如5wt%-15wt%，10wt%-20wt%等。此外，当使用“大约”来描述一个数值时，这表示涵盖了相对于所述值的小偏差(高到0.3)。
虽然已经详细描述了几个实施方案，但是对本领域技术人员来说很显然所公开的实施方案可以更改。所以，前述说明应视为示例性的，而非限制性的。

Claims (15)

1.薄膜晶体管(10，10’)，其包括：
栅电极(14)；
布置在该栅电极(14)上的栅电介质(16)；
通道层(18)，其具有第一表面(SF)和相对的第二表面(SB)，该第一表面(SF)布置在栅电介质(16)的至少一部分上，该通道层(18)具有包含至少一种预定的阳离子的第一氧化物组合物；和
钝化层(24)，其邻接通道层(18)的所述相对的第二表面(SB)的至少一部分布置，该钝化层(24)包含第二氧化物组合物，该第二氧化物组合物包含所述第一氧化物组合物的所述至少一种预定的阳离子和至少一种另外的阳离子，该另外的阳离子提高了钝化层(24)相对于通道层(18)的带隙。
2.权利要求1所述的薄膜晶体管(10，10’)，其中第一氧化物组合物的所述至少一种预定的阳离子选自：铟、镓、锡、锌及它们的组合；和其中第二氧化物组合物的所述至少一种另外的阳离子选自：铝、硼、铪、镁、铌、硅、钽、钇、锆及它们的组合。
3.权利要求1或者2任一项所述的薄膜晶体管(10，10’)，其中第一氧化物组合物是氧化锌锡且第二氧化物组合物选自氧化锌锡铝和氧化锌锡硅，或者其中第一氧化物组合物是氧化锌铟且第二氧化物组合物选自氧化锌铟铝和氧化锌铟硅。
4.权利要求1-3任一项所述的薄膜晶体管(10，10’)，其中所述至少一种另外的阳离子元素在第二氧化物组合物中的量是该第二氧化物组合物中的总阳离子物质的大约20原子%至大约70原子%。
5.权利要求1-4任一项所述的薄膜晶体管(10，10’)，还包括邻接钝化层(24)布置的第二钝化层(26)，该第二钝化层(26)选自氧化铝、氧化铪、氮化硅、氧化硅、氧氮化硅和氧化锆。
6.权利要求1-5任一项所述的薄膜晶体管(10，10’)，还包括：
与通道层(18)电接触的至少一个漏极(22)；和
与通道层(18)电接触的至少一个源极(20)；
其中钝化层(24)位于通道层(18)的所述相对的第二表面(SB)上，并且至少覆盖位于所述至少一个源极(20)和所述至少一个漏极(22)之间的区域。
7.权利要求1-6任一项所述的薄膜晶体管(10，10’)，其中第一氧化物组合物包含至少一种选自铝、氢和氮的掺杂剂物质，和其中该至少一种掺杂剂物质的存在量是第一氧化物组合物中所存在的全部物质的0.5原子%至4原子%。
8.薄膜晶体管(10，10’)，其包括：
基底(12)；
布置在该基底(12)上的栅电极(14)；
布置在该栅电极(14)上的栅电介质(16)；
通道层(18)，其具有第一表面(SF)和相对的第二表面(SB)，该第一表面(SF)布置在栅电介质(16)的至少一部分上，该通道层(18)具有第一氧化物组合物，该第一氧化物组合物包含选自锌、锡、铟和镓的至少一种阳离子；
与通道层(18)电接触的至少一个漏极(22)；
与通道层(18)电接触的至少一个源极(20)；
钝化层(24)，其邻接通道层(18)的所述相对的第二表面(SB)的至少一部分布置，该钝化层(24)具有第二氧化物组合物，该第二氧化物组合物包含第一氧化物组合物的所述至少一种阳离子和至少一种另外的阳离子，该另外的阳离子选自铝、硼、铪、镁、铌、硅、钽、钇和锆；和
邻接该钝化层(24)布置的第二钝化层(26)，该第二钝化层(26)选自氧化铝、氧化铪、氮化硅、氧化硅、氧氮化硅和氧化锆。
9.形成结构(10，10’)的方法，其包括：
选择第一氧化物组合物和第二氧化物组合物，该第一氧化物组合物包含至少一种预定的阳离子，该第二氧化物组合物包含第一氧化物组合物的所述至少一种预定的阳离子和至少一种另外的阳离子，该另外的阳离子提高了该第二氧化物组合物相对于该第一氧化物组合物的带隙；
将该第一氧化物组合物沉积到栅电介质(16)的至少一部分上以形成通道层(18)；和
用该第二氧化物组合物钝化通道层(18)的曝露部分以形成钝化层(24)。
10.权利要求9所述的方法，其中选择第一氧化物组合物包括选择如下物质的氧化物：铟、镓、锡、锌及它们的组合；和其中选择第二氧化物组合物包括选择选自如下的另外的阳离子：铝、硼、铪、镁、铌、硅、钽、钇、锆及它们的组合。
11.权利要求9或者10任一项所述的方法，其中钝化通道层(18)的曝露部分是使用真空沉积技术和光刻法图案形成技术来完成的。
12.权利要求9-11任一项所述的方法，其中在形成钝化层(24)之后，该方法还包括将所述结构在空气中在大约150℃至大约400℃的预定温度下退火大约5分钟至大约2小时的预定时间。
13.权利要求9-12任一项所述的方法，其中在钝化通道层(18)的曝露部分之前，该方法还包括：
沉积与通道层(18)的一部分电接触的至少一个漏极(22)；和
沉积与通道层(18)的另一部分电接触的至少一个源极(20)；
其中各个所述至少一个漏极(22)和所述至少一个源极(20)的沉积限定出了通道层(18)的曝露部分。
14.权利要求9-13任一项所述的方法，还包括邻接钝化层(24)沉积第二钝化层(26)，该第二钝化层(26)选自氧化铝、氧化铪、氮化硅、氧化硅、氧氮化硅和氧化锆。
15.权利要求9-14任一项所述的方法，其中在钝化通道层(18)的曝露部分之前，该方法还包括将所述结构在空气中在大约150℃至大约400℃的预定温度下退火大约5分钟至大约2小时的预定时间。
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