KR20130091732A - 박막 트랜지스터 - Google Patents

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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
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Abstract

본 발명의 박막 트랜지스터(10, 10')는, 게이트 전극(14); 상기 게이트 전극(14) 위에 배치된 게이트 유전체(16); 채널층(18); 및 부동태화층(24)을 포함한다. 상기 채널층(18)은 제 1 표면(SF) 및 이의 반대편인 제 2 표면(SB)을 갖되, 상기 제 1 표면(SF)이 상기 게이트 유전체(16)의 적어도 일부 위에 배치된다. 상기 채널층(18)은 또한 하나 이상의 사전결정된 양이온을 포함하는 제 1 옥사이드 조성물을 갖는다. 상기 부동태화층(24)은 상기 채널층(18)의 제 2 표면(SB)의 적어도 일부에 인접하게 배치된다. 상기 부동태화층(24)은 제 1 옥사이드 조성물의 하나 이상의 사전결정된 양이온 및 상기 채널층(18)에 비해 부동태화층(24)의 밴드갭을 증가시키는 하나 이상의 추가 양이온을 포함한다.

Description

박막 트랜지스터{THIN FILM TRANSISTORS}
본 발명은 일반적으로 박막 트랜지스터에 관한 것이다.
전자장치, 예를 들어 디스플레이, 태양 전지 및 집적 회로는 종종 여러개의 전기 부품을 포함한다. 전기 부품의 한 예는 박막 트랜지스터이다. 일부 전자 장치에서는, 많은 박막 트랜지스터가 서로 연결되어 회로를 형성한다. 높은 이동도, 전기적 안정성, 상대적 저온 가공, 및 현존하는 제조 기법을 사용한 집적화의 용이함을 제공하는 옥사이드계 박막 트랜지스터가 개발되어 왔다.
본원에 개시된 박막 트랜지스터의 실시양태는 하부 채널층과 쌍을 이룬 조성물을 갖는 부동태화층을 포함한다. 상기 채널층은 반도체 옥사이드이고, 쌍을 이룬 부동태화층은, 상기 부동태화층이 채널층에 비해 부동태화층의 밴드갭을 증가시키는 하나 이상의 추가 종들도 포함하는 것을 제외하고는, 채널층과 유사한 조성을 갖는 옥사이드이다. 예시적인 실시양태에서, 하나 이상의 추가 종들의 도입으로 인하여, 상기 부동태화층은 전도성이 아닌 전기불활성 물질이며(즉, 평형 자유 또는 이동성 전하 캐리어의 개수가 무시할 하다. 약 1015/cm3 미만이다), 중간 전기장(즉, 약 0.5MV/cm 이하의 전기장)의 존재하에서 전도성이 되지 않을 것이다. 이와 같이, 본원에서 개시된 부동태화층의 실시양태는 바람직한 장치 가동을 가능하게 하는 물리적 및 화학적 특성을 갖는 채널 후면 계면을 달성하고 유지한다(예를 들어, 채널층이 고도로 전도성이되는 것을 막는다). 본원에서 개시된 부동태화층의 실시양태는 또한 i) 후속적으로 형성된 위에 가로놓인 층들로부터 박막 트랜지스터 및 상호연결 금속의 전기적, 화학적 및 물리적 분리(예를 들어, 추가적인 상호접속 레벨, 디스플레이 소자, 예를 들어 픽셀판, 액정 물질 등), 및 ii) 장치 성능을 변화시킬 수 있는 환경적인 종(예를 들어, 대기 습도)로부터 박막 트랜지스터의 화학적 및 물리적 분리를 제공한다.
본원의 실시양태의 특징 및 장점들은 하기 상세한 설명 및 도면을 참고로 명백해질 것이며, 도면에서 유사한 참고번호는 동일하지 않을 수도 있지만, 유사한 구성요소에 해당된다. 번잡을 피하기 위해서, 앞에서 설명한 기능을 갖는 참고번호 또는 특징부는 이들이 나타난 다른 도면과 관련해서는 설명할 수 있거나 하지 않을 수 있다.
도 1은 박막 트랜지스터의 실시양태를 형성하기 위한 방법의 실시양태를 설명하는 흐름도이다.
도 2는 박막 트랜지스터의 실시양태의 단면도이다.
도 3은 박막 트랜지스터의 또다른 실시양태의 단면도이다.
도 4는 복수개의 박막 트랜지스터를 포함하는 장치의 실시양태의 일부의 단면도이다.
도 5는 본원에서 개시된 박막 트랜지스터의 실시양태의 제조 동안 측정된 ID-VGS(드레인 전류 대 게이트-투-소스 전압) 전환 곡선을 도시한 그래프이다.
도 6은 비교예 박막 트랜지스터의 제조 동안 측정된 ID-VGS(드레인 전류 대 게이트-투-소스 전압) 전환 곡선을 도시한 그래프이다.
도 1을 보면, 박막 트랜지스터의 실시양태의 형성 방법의 실시양태가 도시되어 있다. 일반적으로, 이러한 방법의 실시양태는, 하나의 이상의 사전결정된 양이온을 포함하는 제 1 옥사이드 조성물, 및 상기 제 1 옥사이드 조성물의 하나 이상의 사전결정된 양이온 및 제 1 옥사이드 조성물에 비해 제 2 옥사이드 조성물의 밴드갭을 증가시키는 추가 양이온을 포함하는 제 2 옥사이드 조성물을 선택하는 단계(참고번호 100으로 표시함); 게이트 유전체의 적어도 일부 위에 상기 제 1 옥사이드 조성물을 침착하여 채널층을 형성하는 단계(참고번호 102로 표시함); 및 제 2 옥사이드 조성물로 채널층의 노출부를 부동태화하여 부동태화층을 형성하는 단계(참고번호 104로 표시함)를 포함한다. 도 1에 도시된 방법은 도 2를 참고하여 보다 상세하게 기술된 것임이 이해될 것이다.
박막 트랜지스터(10)의 실시양태가 도 2에 도시되어 있다. 박막 트랜지스터(10)는 트랜지스터(10)의 다양한 성분들이 그 위에 적층되어 있는 기판(12)을 포함한다. 전자 장치에서 기판으로서 적용하기에 적합한 특성들을 나타내는 임의의 물질들이 선택될 수 있다. 적합한 기판(12)의 예는, 이로서 한정하는 것은 아니지만, 유리, 플라스틱/유기 물질, 금속, 및/또는 이들의 조합을 포함한다. 게다가, 기판(12)은 기계적으로 단단하거나 가요성일 수도 있다. 단단한 기판의 예는, 이로서 한정하는 것은 아니지만, 유리 또는 규소를 포함한다. 가요성 기판의 예는, 이로서 한정하는 것은 아니지만, 유기 기판 물질, 예를 들어 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET), 폴리에터설폰(PES), 아크릴릭, 폴리카보네이트(PC), 폴리에틸렌나프탈레이트(PEN), 또는 이들의 조합; 금속 호일; 및/또는 이들의 조합을 포함한다. 기판(12)이 전기전도성 물질(예를 들어, 금속 호일)을 포함하는 경우, 전기-절연층은 기판(12)의 전기전도성 부분과 임의의 인접한 박막 트랜지스터와 다른 회로 사이에 포함된다. 기판(12)는, 적어도 부분적으로 박막 트랜지스터(10)가 도입되는 장치의 크기 및 구조에 따라 좌우되는 임의의 두께(즉, 높이)를 가질 수 있다.
기판(12)의 전체 또는 일부 위에 게이트 전극(14)이 위치한다. 하나의 실시양태에서, 게이트 전극(14)은 알루미늄으로 구성된다. 또다른 실시양태에서, 게이트 전극(14)은 도핑된(전도성) 규소 웨이퍼이다. 적합한 게이트 전극의 여전히 다른 예는 도핑된 (전도성) 옥사이드 반도체, 예를 들어 n-타입 도핑된 아연 옥사이드, 인듐 옥사이드, 주석 옥사이드 또는 인듐 주석 옥사이드, 및/또는 금속, 예를 들어 Al, Cu, Mo, Ti, W, Ta, Ag, Au, 및/또는 Ni를 포함한다. 게이트 전극(14)은, 이로서 한정하는 것은 아니지만, 스퍼터링 침착, 열적 증발, 전자-빔 증발, 스크린 인쇄, 용액 가공, 전기도금, 무전해 도금, 잉크젯 인쇄, 및/또는 스핀 코팅 침착 방법을 포함한 임의의 적합한 기법에 따라 침착될 수 있다. 기판(12)의 일부 위에 게이트 전극(14)을 침착하는 것이 바람직한 경우, 적절한 위치(들) 내 게이트 전극(14)을 달성하기 위해서 하나 이상의 패턴화 공정이 사용될 수 있다. 게이트 전극(14)은 약 50 nm 내지 약 500 nm 범위의 임의의 적합한 두께로 침착될 수도 있다. 하나의 비-제한적인 예에서, 게이트 전극의 두께는 약 100 nm 내지 약 300 nm의 범위이다. 전기 회로의 다양한 부분들, 예를 들어 기판(12) 위의 상이한 박막 트랜지스터 장치들(10) 사이의 전기적 상호접속부를 형성하기 위해서 게이트 전극(14)이 추가로 사용될 수 있다.
도 2에서 도시한 바와 같이, 박막 트랜지스터(10)는 또한 게이트 전극(14) 위에 위치한 게이트 유전체 층(16)을 포함한다. 실시양태에서, 게이트 유전체 층(16)은 무기 유전체 물질(예를 들어, 규소 옥사이드, 규소 니트라이드, 규소 옥시니트라이드, 알루미늄 옥사이드, 하프늄 옥사이드, 지르코늄 옥사이드, 탄탈 옥사이드, 이트륨 옥사이드, 란타늄 옥사이드, 바륨 지르코네이트 티타네이트, 및/또는 바륨 스트론튬 티타네이트) 및/또는 유기 유전체 물질(예를 들어, 폴리메틸메타크릴레이트(PMMA), 폴리비닐페놀(PVP), 다양한 기타 중합체, 벤조사이클로부텐(BCB), 자외선 또는 열 경화성 단량체, 및/또는 기타 등등)으로 구성될 수 있다. 게이트 유전체 층(16)은, 이로서 한정하는 것은 아니지만, 화학적 증착(CVD), 플라즈마-강화 화학적 증착(PECVD), 스퍼터링(DC, DC-펄스, 및/또는 RF 스퍼터링을 포함함), 원자층 침착(ALD), 열적 증발, 전자-빔 증발, 스크린 인쇄, 용액 가공, 펄스 레이저 침착(PLD), 잉크젯 인쇄, 및/또는 스핀 코팅 침착 방법을 포함하는 임의의 적합한 기법을 통해 침착될 수도 있다. 하나의 실시양태에서, 게이트 유전체 층(16)의 두께는 100 nm이다. 게이트 유전체 층(16)을 위한 적합한 두께 범위는 약 10 nm 내지 약 1000 nm, 또는 약 100 nm 내지 약 500 nm이다.
게이트 유전체 층(16) 위에 채널층(18)이 형성되고 이는 2개의 서로 반대편 표면인 SF 및 SB를 갖는다. 상기 표면 SF는 본원에서 전방면으로 지칭되며, 게이트 유전체 층(16)에 인접한 채널층(18)의 표면 SF이다. 표면 SF에 반대편 표면 SB는 본원에서 후방면으로 지칭되며, 후속적으로 침착되는 부동태화층(24)에 인접한 채널층(18)의 표면 SB이다.
채널층(18)은 그 내부에 하나 이상의 양이온을 갖는 옥사이드 반도체이다. 하나 이상의 양이온은, 아연, 주석, 인듐 및 갈륨 중에서 선택된다. 옥사이드 반도체 채널층(18)은 나열된 양이온들 중 하나 또는 나열된 양이온들 중 2종 이상을 가질 수 있다. 옥사이드 반도체 채널층(18)의 일부 비-제한적인 예는, 아연 옥사이드, 아연 주석 옥사이드, 아연 인듐 옥사이드, 인듐 갈륨 아연 옥사이드, 인듐 갈륨 옥사이드, 또는 나열된 양이온들의 다른 옥사이드를 포함한다. 하나의 실시양태에서, 반도체 채널층(18)은 2:1의 Zn:Sn의 원자비를 갖는 아연 주석 옥사이드를 포함한다. 또다른 실시양태에서, 반도체 채널층(18)은 약 9:1 내지 약 1:9 범위의 Zn:Sn의 원자비를 갖는 아연 주석 옥사이드를 포함한다.
채널층(18)은 또한 의도적으로 또는 의도적이지 않게 도핑될 수도 있다. 의도적 도판트는, 조성물에 고의로 첨가된 것이고, 의도적이지 않은 도판트는 고의적으로 첨가되지 않은 불순물 또는 기타 종들이다. 의도적 도판트들은 알루미늄, 질소, 수소 및 이들의 조합 중에서 선택될 수 있다. 포함되는 경우, 의도적 도판트들은, 옥사이드 반도체 조성물 내에 존재하는 모든 종들 중 약 0.5원자% 내지 약 4원자%를 구성하도록, 첨가될 수 있다. 비-제한적인 예로서, 2:1:4의 Zn:Sn:O의 원자비로 정의된 옥사이드 반도체 조성물의 경우, 알루미늄은, 첨가된 알루미늄이 생성된 옥사이드 반도체 조성물 내 아연, 주석, 산소 및 알루미늄의 전체 중 약 0.5 원자% 내지 약 4 원자%를 구성하도록 의도된 도판트로서 첨가될 수 있다. 일부 예에서, 옥사이드 반도체 채널층(18)에는 어떠한 의도적 도판트도 존재하지 않는다. 비-의도적 도판트는 일반적으로 옥사이드 반도체 조성물 내에 존재하는 모든 종들의 2원자% 이내이다. 일부 예에서, 비-의도적 도판트는 무시가능하도록 적은 농도로 존재할 수 있는 반면, 다른 예에서, 비-의도적 도판트는 물질의 특성들 및 관련 장치 성능에 영향을 미칠 수 있는 충분히 높은 농도로 존재할 수도 있다.
도 2에서 도시한 바와 같이, 표면 SF가 게이트 유전체 층(16)의 표면의 적어도 일부와 접촉하도록, 채널층(18)이 위치한다. 채널층(18)(의도적으로 첨가된 도판트를 포함함)은, 이로서 한정하는 것은 아니지만, 스퍼터링 침착(DC, DC-펄스, 및/또는 RF 스퍼터링을 포함함), 원자층 침착(ALD), 펄스화 레이저 침착(PLD), 열적 증발, 전자-빔 증발, 스크린 인쇄, 용액 가공, 화학적 증착(CVD), 플라즈마-강화된 화학적 증착(PECVD), 잉크젯 인쇄, 및/또는 스핀 코팅 증착 방법을 포함한 임의의 적합한 기법에 의해 침착될 수 있다. 적절한 위치에 채널층(18)을 고정시키기 위하여, 적절한 패턴화 공정이 침착 공정(들)과 함께 사용될 수 있다. 패턴 정의는, 예를 들어 포토리쏘그래피 또는 새도우 마스크 타입 공정을 사용하여 달성될 수 있고, 물질 제거는, 예를 들어 습식 또는 건식 에칭(반응성 이온 에칭을 포함함) 또는 리프트-오프 공정을 사용하여 달성될 수 있다. 다르게는, 직접 인쇄(direct-write) 타입 패턴화는, 예를 들어 잉크젯-타입 또는 절절한 액체 전구체 용액의 다른 선택적 침착을 사용하여 달성될 수 있다.
채널층(18)은 임의의 적합한 두께를 가질 수 있고, 하나의 실시양태에서, 상기 두께는 약 10 nm 내지 약 300 nm의 범위이다. 또다른 실시양태에서, 채널층(18)의 두께는 약 25 nm 내지 약 100 nm의 범위이다. 비-제한적인 예에서, 채널층(18)의 두께는 약 50 nm이다.
침착 후, 채널층(18)은 어닐링 공정에 노출될 수 있다. 어닐링은 공기 중에서 또는 다른 적합한 분위기, 예를 들어 산소, 질소, 아르곤 및/또는 그의 혼합물 중에서 달성될 수 있다. 수증기가 어닐링 주위에 첨가되어 습식 어닐링을 제공할 수도 있다. 어닐링을 위한 시간 및 온도는, 채널층(18)을 위해 사용된 물질에 따라 변할 수 있다. 하나의 비-제한적인 예에서, 어닐링 시간의 범위는 약 5 분 내지 약 2 시간이고, 어닐링 온도의 범위는 약 150℃ 내지 약 400℃이다. 일부 예에서, 상기 온도의 상한치는 약 500℃까지 연장될 수 있다.
채널층(18)이 확립되면, 소스 및 트레인 전극(20, 22)이 침착될 수 있고, (i) 각각이 채널층(18)에 전기적으로 연결되고 (ii) 채널층(18)의 후방면 SB의 일부를 가로질러 연장되도록 패턴화된다. 도 2에서 도시하는 바와 같이, 소스 및 드레인 전극들(20, 22)은, 이들이 후방면 SB 위에서 서로 분리되도록 위치한다. 따라서, 소스 및 드레인 전극들(20, 22)의 침착 및 패턴화 동안, 후방면 SB의 일부는 노출된 채로 남아 있다. 이러한 노출부는 최종 소스와 드레인 전극들(20, 22) 사이에 위치하고 궁극적으로 그 위에 배치된 부동태화층(24)을 갖는다. 다르게는, 소스 및 드레인 전극(20, 22)은, 채널층(18)을 달성하기 이전에 침착 및 패턴화되어, 채널층(18)의 전방면 SF의 일부와 접촉한다. 박막 트랜지스터(10')의 이러한 실시양태는 도 3에 도시되어 있다. 이러한 실시양태에서, 후속적으로 달성된 부동태화층(24)은 채널층(18)의 임의의 노출부를 덮도록 침착 및 패턴화된다.
소스 및 드레인 전극들(20, 22)은, 금속(예를 들어, Mo, Cu, W, Al, Ti, Ag, Au, 및/또는 Ni) 또는 도핑된 옥사이드 반도체(예를 들어, n-타입 도핑된 인듐 주석 옥사이드, 아연 옥사이드, 인듐 옥사이드, 또는 주석 옥사이드)를 포함하는, 하나 이상의 타입의 적절한 전도성 물질로 제조될 수 있다. 하나의 실시양태에서, 각각의 소스 및 드레인 전극(20, 22)의 두께는 약 50 nm 내지 약 500 nm의 범위이다. 또다른 실시양태에서, 소스 및 드레인 전극들(20, 22) 각각의 두께는 약 100 nm 내지 약 300 nm의 범위일 수 있다.
채널층(18) 및 소스와 드레인 전극들(20, 22)이 확립된 이후에, 부동태화층(24)(또한 채널 부동태화층 또는 제 1 부동태화층으로 지칭함)이 형성된다. 부동태화층(24)을 형성하기 위해서 사용된 물질은 채널층(18)을 위해 선택된 물질에 좌우될 것으로 이해되어야 한다. 보다 구체적으로, 부동태화층(24)은 채널층(18)의 양이온(들)(예를 들어, 인듐, 갈륨, 주석 및/또는 아연), 뿐만 아니라 채널층(18)에 비해 부동태화층(24)의 밴드갭을 증가시키는 하나 이상의 추가 양이온을 포함하는 옥사이드이다. 특히, 생성된 부동태화층(24)이 채널층(18)의 밴드갭보다 넓은 밴드갭을 갖도록 추가 양이온(들)이 선택된다. 이러한 추가 양이온(들)은 또한 채널층(18) 내부에 존재하지 않는다. 추가 양이온(들)의 예는, 이로서 한정하는 것은 아니지만, 알루미늄, 붕소, 하프늄, 마그네슘, 니오븀, 규소, 탄탈, 이트륨, 지르코늄 및 이들의 조합을 포함한다. 부동태화층(24)의 옥사이드 조성물 내 존재하는 추가 양이온(들)의 양은, 부동태화층 옥사이드 조성물 내 총 양이온 종들의 약 20 원자% 내지 약 70 원자%의 범위이다.
채널층(18)이 앞에서 정의된 바와 같은 하나 이상의 도판트를 포함하는 경우, 부동태화층(24)의 하나 이상의 추가 양이온들은 채널층(18)의 하나 이상의 도판트 종들과 동일할 수 있다. 예를 들어, 채널층(18)이 알루미늄으로 도핑된 아연 주석 옥사이드인 경우(알루미늄 도판트는 앞에서 구체화한 바와 같이, 채널층(18) 내 모든 종들의 약 0.5원자% 내지 약 4 원자%의 범위이다), 부동태화층(24)은 아연 주석 알루미늄 옥사이드일 수 있다(알루미늄은 앞에서 구체화한 바와 같이, 부동태화층(24)내 총 양이온 종들의 약 20 원자% 내지 약 70 원자%의 농도로 존재한다). 이러한 예 및 다른 예에서, 채널층(18)과 부동태화층(24) 사이의 차이는, 도판트/양이온(예를 들어, 알루미늄) 종들이 존재하는, 상대적으로 상이한 농도에 의해 달성된다.
전술한 바와 같이, 채널층(18) 및 소스와 드레인 전극들(20, 22)을 확립한 후(이러한 성분들이 형성되는 순서와는 무관함), 채널층(18)의 후방면 SB의 노출부가 잔류한다. 부동태화층(24)은 후방면 SB의 이러한 노출부 위에 달성된다. 도 2에서 도시한 실시양태에서, 부동태화층(24)은 적어도 소스 및 드레인 전극들(20, 22)까지 연장되고, 소스 및 드레인 전극들(20, 22)까지 및 그 이상으로 연장될 수 있다. 유사하게, 도 3에서 도시한 실시양태에서, 부동태화층(24)은 적어도 소스 및 드레인 전극(20, 22)의 인접한 표면까지 연장되고, 일부의 경우에는, 소스 및 드레인 전극(20, 22) 너머로 및 그 이상으로 연장될 수 있다. 하나의 실시양태에서, 부동태화층(24)의 두께는 약 20 nm 내지 약 300 nm의 범위이다. 부동태화층(24)은, 스퍼터링 침착(DC, DC-펄스, 및/또는 RF 스퍼터링을 포함함), 펄스화 레이저 침착(PLD), 열적 증발, 전자-빔 증발, 스크린 인쇄, 용액 가공, 잉크젯 인쇄, 및/또는 스핀 코팅 증착 방법을 포함한 임의의 적합한 기법에 의해 침착될 수 있고(이로서 한정하는 것은 아님), 습식 또는 건식 에칭과 조합된 포토리쏘그래피 패턴화와 같은, 임의의 적합한 패턴화 기법을 사용하여 패턴화될 수 있다.
쌍을 이룬 채널층(18)과 부동태화층(24)의 일부 비-제한적인 예는, 아연 주석(2:1 원자) 옥사이드 및 아연 주석 알루미늄(1:1:1 원자) 옥사이드, 또는 아연 주석(2:1 원자) 옥사이드 및 아연 주석 규소(1:1:1 원자) 옥사이드, 또는 아연 인듐(2:1 원자) 옥사이드 및 아연 인듐 알루미늄(1:1:1 원자) 옥사이드, 또는 아연 인듐(2:1 원자) 옥사이드 및 아연 인듐 규소(1:1:1 원자) 옥사이드를 포함한다.
본원에서 개시된 부동태화층(24)은 하부 채널층(18)과 유사한 조성을 갖기 때문에, 층들(18, 24)의 표면에는 비교적 급격하지 않은 물질 경계가 존재하며, 따라서 이러한 경계에서의 내재하는 장애(disorder), 전기적 결함, 및 구조적 결함이 (급격한 물질 경계를 보유하는 계면, 예를 들어 아연 주석 옥사이드 채널층과 규소 다이옥사이드 부동태화층 사이의 계면에 존재하는 결함의 양에 비해) 감소한다. 부동태화층(24)의 절연 특성 및 증가하는 밴드갭은 또한 채널 후방면 SB에 전기적인 경계를 제공한다. 이것은 바람직한 장치 특성들, 예를 들어 열적, 화학적, 및/또는 전기적 안정성에 기여할 수 있다. 유사한 조성은 또한 부동태화 침착 동안 채널 후방면 SB의 바람직하지 않은 화학적 변형을 감소 또는 제거할 수 있다. 이는 채널 후방면 SB의 화학적 환원을 감소 또는 제거할 수 있고, 이는 다시 채널 후방면 SB에서의 자유 전자 농도의 원치않은 증가를 감소 또는 제거한다.
침착 후, 부동태화층(24)은 또한 어닐링 공정에도 노출될 수도 있다. 어닐링은 공기, 또는 또다른 적합한 분위기에서, 예를 들어 질소, 산소, 아르곤, 및/또는 그의 혼합물에서 달성될 수 있다. 어닐링을 위한 시간 및 온도는, 부동태화층(24)을 위해 사용된 물질에 따라 변할 수 있다. 하나의 비-제한적인 예에서, 어닐링 시간은 약 5 분 내지 약 2 시간이고, 어닐링 온도는 약 150 ℃ 내지 약 400℃의 범위이다.
도 2 및 3에 도시된, 박막 트랜지스터(10, 10')의 실시양태는 또한 부동태화층(24) 위에, 및 일부 경우에 소스와 드레인 전극(20)의 노출부 및 게이트 유전체 층(16)의 노출부 위에 침착된 제 2 부동태화층(26)을 포함할 수 있다. 이러한 부동태화층(26)은 후속적으로 가로놓일 층 및/또는 환경적인 요인으로부터, 소스 및 드레인 전극들(20, 22)을 포함하는 전기적 상호접속 층들 및 채널층(18)을 추가로 전기적으로, 물리적으로 및 화학적으로 분리하는 것에 기여한다. 채널층(18)이 이미 그 위에 침착된 부동태화층(24)과 유사한 조성을 갖는다(즉, 후방면 SB를 보호함)는 점으로 인하여, 제 2의 부동태화층(26)은 채널층(18)을 형성하기 위해서 사용된 물질을 고려하지 않으면서 선택될 수 있다. 하나의 실시양태에서, 제 2 부동태화층(26)은 알루미늄 옥사이드, 하프늄 옥사이드, 규소 니트라이드, 규소 옥사이드, 규소 옥시니트라이드, 및 지르코늄 옥사이드 중에서 선택된다.
제 2 부동태화층(26)은 부동태화층(24)을 위해 기술한 기법을 사용하여 형성될 수 있거나, 플라즈마 강화된 화학적 증착(PECVD)을 사용하여 형성될 수 있다. PECVD는 제 2 부동태화층(26)을 침착하기 위해서 적합할 수 있는데, 그 이유는 상기 부동태화층(24)이 PECVD 공정의 잠재적으로 해로운 영향으로부터 채널층(18)을 보호하기 때문이다.
하나의 실시양태에서, 제 2 부동태화(26) 층의 두께는 약 100 nm 내지 약 500 nm의 범위이다.
도 4를 보면, 다중 박막 트랜지스터(10)를 포함하는 전기 장치(100)의 하나의 실시양태의 일부의 단면이 도시되어 있다. 박막 트랜지스터(10)는 도 2에서 본원에서 기술한 다양한 층들(12, 14, 16, 18, 20, 22, 24 및 26)로 제조된다. 장치(1000)는 또한 박막 트랜지스터(10)의 적어도 일부 위에 또는 그 너머로 형성된 하나 이상의 추가 층들을 포함한다. 이러한 추가 층들은 하나 이상의 유전체 층들 및/또는 상호접속부를 포함할 수 있어서, 예를 들어 박막 트랜지스터들(10) 사이 및/또는 동일한 층 위에 또는 후속 층 위에 또는 그 너머로 형성된 하나 이상의 다른 구성요소로의 상호접속부를 제공할 수 있다.
도 4에서 도시된 실시양태에서, 상호접속 레벨(30 및/또는 32), 및/또는 바이어스(34)는, 다양한 회로 부분 또는 구성요소를 전기적으로 연결하기 위해서, 예를 들어 하나의 박막 트랜지스터(10)의 게이트 전극(14)을 또다른 박막 트랜지스터(10)의 소스 및/또는 드레인 전극(20, 22)에 연결하기 위해서 사용된다. 이것은 구성요소들이 어떻게 전기적으로 결합되는지의 한가지 예라는 점, 및 개시내용이 이러한 구체적인 예로 한정되지는 않는다는 점이 이해되어야 한다. 상호접속부(30, 32) 및/또는 바이어스(34)는 하나 이상의 전도성 물질, 예를 들어 적합한 금속(예를 들어, Al, Mo, Cu, Ag, Ti, Au, 및/또는 Ni) 또는 전도성 옥사이드(예를 들어, n-타입 도핑된 아연 옥사이드, 인듐 옥사이드, 주석 옥사이드, 및/또는 인듐 주석 옥사이드)로 형성될 수 있다.
도 4는 또한 제 2 부동태화층(26)의 적어도 일부 위에 또는 그 너머로 형성된 제 3 부동태화층(28)을 도시한다. 제 3 부동태화층(28)은 상호접속 레벨(30)로부터 전기적 및 물리적으로 분리된 추가 상호접속 레벨(예를 들어, 32)을 침착하기 위한 표면을 제공하며, 다른 박막 트랜지스터(들)(10)이 도입될 수 있는 환경을 추가로 제공한다.
도 4에서 도시한 전기 장치(1000)의 부분은 디스플레이 장치의 일부, 예를 들어 액티브-매트릭스 액정 디스플레이(AMLCD) 장치의 백플레인의 일부 또는 스마트 팩키지의 일부일 수 있다. 추가로, 본원에서 개시된 실시양태에서, 박막 트랜지스터(10 또는 10')의 구체적인 구조는 하부-게이트 구조로 지칭될 수 있으며, 이것의 의미는 문맥상 게이트 전극(14)이 게이트 유전체(16) 밑에 배치됨, 즉 기판(12)에 인접한 게이트 유전체 층(16)의 표면 위에 배치됨을 의미한다. 그러나, 본원의 개시내용이 이러한 구조로 한정되는 것이 아님을 이해해야 한다. 예를 들어, 박막 트랜지스터(10 또는 10')의 구체적인 실시양태는 상부-게이트 구조일 수 있는데, 여기서 게이트 전극(14)은 게이트 유전체(16) 위로, 즉, 예를 들어 기판(12)으로부터 가장 멀리 있는 게이트 유전체 층(16)의 표면 위로 또는 그 너머로 배치된다.
본 발명의 실시양태(들)를 추가로 설명하기 위해서, 본원에서는 하기 예가 제공된다. 이러한 예들은 설명하기 위한 목적으로 제공되며 개시된 실시양태(들)의 범주를 한정하는 것으로 간주되어서는 안됨을 의미한다 실시예 1의 장치 및 비교예 장치는 둘다 폭 대 길이 비(W/L)가 10이었다.
실시예 1
본 실시예의 실시양태에 따른 박막 트랜지스터는 규소 기판 위에 제조되었다. 이러한 테스트 구조에서, 도핑된(전도성) 규소 웨이퍼는 기판 및 게이트 전극 둘다로 작용하고, 상기 규소 웨이퍼 위의 열적으로-성장된 규소 다이옥사이드 층은 게이트 유전체로서 작용한다. 규소 다이옥사이드 게이트 유전체 층의 두께는 100 nm였다.
게이트 유전체의 일부에 아연 주석 옥사이드(Zn:Sn 2:1 원자비, 또한 ZTO 또는 ZnSnOx로 지칭됨) 채널층(60 nm 두께)이 스퍼터링 침착을 사용하여 침착되고 침착 동안 금속 새도우-마스크를 사용하여 패턴화되었다. 아연 주석 옥사이드 채널 침착 후, 상기 구조물을 약 1시간 동안 공기 중에서 500℃에서 어닐링하였다. 그다음, 인듐 주석 옥사이드(ITO) 소스 및 드레인 전극(100 nm 두께)을 침착(스퍼터링 침착법 이용)시키고, 채널층의 반대편 단부 상에서 패턴화(침착 동안 금속 새도우-마스크 사용)하여, 상기 두 전극이 하부 ZTO 채널층의 노출부에 의해 분리되도록 하였다.
그다음, 노출된 ZTO 채널층 위로 및 인접한 소스 및 드레인 전극들의 일부 위에 제 1 부동태화층(100 nm 두께)을 침착(스퍼터링 침착 이용)시켰다. 제 1 부동태화층은 침착 동안 금속 새도우-마스크를 사용하여 패턴화하였다. 이 실시예에서, 제 1 부동태화층을 위해 아연 주석 규소 옥사이드(Zn:Sn:Si 1:1:1 원자비, 또한 ZTSiO 또는 (ZnSnSi)Ox로 지칭됨)를 선택하였다. 제 1 부동태화층의 침착 이후에, 상기 구조물을 약 1시간 동안 300℃에서 공기 중에서 어닐링하였다.
제 1 부동태화층 및 상기 장치 구성요소의 임의의 노출부(예를 들어, 소스와 드레인 전극 및 게이트 유전체) 위에 제 2 부동태화층(100 nm 두께)을 침착시켰다. 제 2 부동태화층을 위해 규소 다이옥사이드를 선택하였다. 규소 다이옥사이드는 PECVD를 사용하여 침착시키고, 후속적으로 금속 새도우-마스크를 통해 반응성 이온 에칭(RIE)을 사용하여 패턴화하였다.
실시예 1에서 형성된 박막 트랜지스터(TFT)를 위한 전기 성능을, 제조 순서 중 몇몇의 시점에서 테스트하여, 드레인 전류 대 게이트-투-소스 전압(ID-VGS 전환 곡선)을 측정하였다. 특히, 전기 성능은, i) (ZnSnSi)Ox 부동태화 이전, ii) (ZnSnSi)Ox 부동태화 이후 및 제 2 어닐링 단계 이전, iii) (ZnSnSi)Ox 부동태화 및 제 2 어닐링 단계 이후, 및 iv) PECVD 규소 다이옥사이드 부동태화 이후에 측정하였다. 각각의 측정으로부터의 결과를 도 5에 도시하였다.
도 5에서 도시한 바와 같이, 제조 순서 전반에 걸쳐서, TFT 거동은 비교적 변하지 않은 것으로 남아 있다. 관찰되는 최대 효과는, (ZnSnSi)Ox 침착 이후의 이동도에서의 감소이며, 이는 제 2 어닐링 단계에 의해 회복되었다. 최종 부동태화 TFT 성능은 궁극적으로 비-부동태화 장치와 유사하다. 제 1 부동태화층의 부가는, 후속적인 PECVD 규소 다이옥사이드 부동태화 가공 동안의 열화로부터 TFT를 예방하는, 전기적, 화학적 및/또는 물리적 경계를 제공한다고 생각된다.
비교예
비교예 박막 트랜지스터도 규소 기판 위에 제조하였다. 이러한 테스트 구조물에서, 도핑된(전도성) 규소 웨이퍼는 기판 및 게이트 전극인 둘다로서 작용하고, 규소 웨이퍼 위의 열적으로-성장된 규소 다이옥사이드 층은 게이트 유전체로서 작용한다. 규소 다이옥사이드 게이트 유전체 층의 두께는 100 nm였다.
아연 주석 옥사이드(Zn:Sn 2:1 원자비, ZTO 또는 ZnSnOx로도 지칭함) 채널층(60 nm 두께)을, 스퍼터링 침착을 사용하여 게이트 유전체의 일부에 침착시키고 침착 동안 금속 새도우 마스크를 사용하여 패턴화하였다. 아연 주석 옥사이드 채널 침착을 위해서, 상기 기판을 1시간 동안 500℃에서 공기 중에서 어닐링하였다. 그다음, 인듐 주석 옥사이드(ITO) 소스 및 드레인 전극(100 nm 두께)을, 채널층의 반대편 단부 위에 침착(스퍼터링 침착 사용)하고 패턴화(침착 동안 금속 새도우-마스크 사용)하여, 상기 두 전극이 하부 ZTO 채널층의 노출부에 의해 분리되도록 하였다.
그다음, 노출된 ZTO 채널층 위에 및 인접한 소스 및 드레인 전극의 일부 위에 PECVE를 사용하여 부동태화층(100 nm 두께)을 침착하였다. 후속적으로 침착된 부동태화층은 금속 새도우-마스크를 통해 반응성 이온 에칭(RIE)을 사용하여 패턴화하였다. 이 실시예에서, 부동태화층을 위해 규소 다이옥사이드가 선택되었다. 그다음, 이러한 구조물을 약 1시간 동안 공기 중에서 300℃에서 어닐링하였다.
비교예 박막 트랜지스터(TFT)에 대한 전기 성능을 제조 순서 중의 몇 개의 시점에서 테스트하여, 드레인 전류 대 게이트-투-소스 전압(ID-VGS 전환 곡선)을 측정하였다. 특히, 전기 성능은, i) 규소 다이옥사이드 부동태화 이전, ii) 규소 다이옥사이드 부동태화 이후 및 제 2 어닐링 단계 이전, 및 iii) 규소 다이옥사이드 부동태화 이후 및 제 2 어닐링 단계 이전에 측정하였다. 각각의 측정으로부터의 결과를 도 6에 나타낸다.
도 6에서 나타낸 바와 같이, 제조 순서 전반에 걸쳐서, TFT 거동은 극심하게 열화된다. 특히, 채널은 고도로 전도성이 되고, 게이트-투-소스 전압(VGS)은 드레인 전류(ID)를 효과적으로 조정하지 못한다. PECVD 규소 다이옥사이드에 의한 부동태화 시, 초기( 및 바람직한) TFT 기능은 후속적인 어닐링에 의해 회복되지 않는다.
본원에 제공된 범위는 언급된 범위, 및 언급된 범위 내의 임의의 값 또는 하위-범위를 포함하는 것으로 이해된다. 예를 들어, 약 1 내지 약 20 중량%의 범위의 양은 1 내지 20 중량%의 명백하게 기재된 제한량뿐만 아니라 개별적인 양, 예컨대 2, 2.7, 3, 3.5, 4 중량% 등, 및 임의의 하위-범위, 예컨대 5 내지 15 중량, 10 내지 20 중량% 등을 포함하는 것으로 이해되어야 할 것이다. 추가로, 값을 기재하는 데 사용된 "약"은 언급된 값으로부터 작은 변화(0.3 이하)를 포함하는 것을 의미한다.
몇가지 실시양태가 상세하게 기술되었지만, 당업계의 숙련자들에게 개시된 실시양태는 변형될 수 있음이 명백할 것이다. 따라서, 전술한 설명은 제한적이라기 보다는 예시적인 것으로서 간주되어야 한다.

Claims (15)

  1. 게이트 전극(14);
    상기 게이트 전극(14) 위에 배치된 게이트 유전체(16);
    제 1 표면(SF) 및 이의 반대편인 제 2 표면(SB)을 갖는 채널층(18)으로서, 상기 제 1 표면(SF)이 상기 게이트 유전체(16)의 적어도 일부 위에 배치되고, 상기 채널층(18)이 하나 이상의 사전결정된 양이온을 포함하는 제 1 옥사이드 조성물을 갖는, 채널층(18); 및
    상기 채널층(18)의 상기 제 2 표면(SB)의 적어도 일부에 인접하게 배치된 부동태화층(24)으로서, 상기 제 1 옥사이드 조성물의 하나 이상의 사전결정된 양이온 및 상기 채널층(18)에 비해 부동태화층(24)의 밴드갭을 증가시키는 하나 이상의 추가 양이온을 포함하는 제 2 옥사이드 조성물을 포함하는 부동태화층(24)
    을 포함하는, 박막 트랜지스터(10, 10').
  2. 제 1 항에 있어서,
    상기 제 1 옥사이드 조성물의 상기 하나 이상의 사전결정된 양이온이, 인듐, 갈륨, 주석, 아연, 및 이들의 조합 중에서 선택되고,
    상기 제 2 옥사이드 조성물의 상기 하나 이상의 추가 양이온이 알루미늄, 붕소, 하프늄, 마그네슘, 니오븀, 규소, 탄탈, 이트륨, 지르코늄 및 이들의 조합 중에서 선택되는, 박막 트랜지스터(10, 10').
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 옥사이드 조성물이 아연 주석 옥사이드이고, 상기 제 2 옥사이드 조성물이 아연 주석 알루미늄 옥사이드 및 아연 주석 규소 옥사이드 중에서 선택되거나,
    상기 제 1 옥사이드 조성물이 아연 인듐 옥사이드이고, 상기 제 2 옥사이드 조성물이 아연 인듐 알루미늄 옥사이드 및 아연 인듐 규소 옥사이드 중에서 선택되는, 박막 트랜지스터(10, 10').
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 옥사이드 조성물 내 상기 하나 이상의 추가 양이온 원소의 양이 상기 제 2 옥사이드 조성물 내 총 양이온 종들의 약 20 원자% 내지 약 70 원자%의 범위인, 박막 트랜지스터(10, 10').
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 부동태화층(24)에 인접하게 배치된 제 2 부동태화층(26)을 추가로 포함하되,
    상기 제 2 부동태화층(26)이 알루미늄 옥사이드, 하프늄 옥사이드 규소 니트라이드, 규소 옥사이드, 규소 옥시니트라이드, 및 지르코늄 옥사이드 중에서 선택되는, 박막 트랜지스터(10, 10').
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 채널층(18)과 전기적으로 접속되어 있는 하나 이상의 드레인 전극(22); 및
    상기 채널층(18)과 전기적으로 접속되어 있는 하나 이상의 소스 전극(20)
    을 추가로 포함하되,
    상기 부동태화층(24)이 상기 채널층(18)의 상기 제 2 표면(SB) 위에 위치하여 적어도 하나 이상의 소스 전극(20)과 하나 이상의 드레인 전극(22) 사이의 영역을 덮는, 박막 트랜지스터(10, 10').
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 옥사이드 조성물이 알루미늄, 수소 및 질소 중에서 선택된 하나 이상의 도판트 종들을 포함하고,
    상기 하나 이상의 도판트 종들이 상기 제 1 옥사이드 조성물 내에 존재하는 모든 종들의 0.5 원자% 내지 4 원자%의 범위의 양으로 존재하는, 박막 트랜지스터(10, 10').
  8. 기판(12);
    상기 기판(12) 위에 배치된 게이트 전극(14);
    상기 게이트 전극(14) 위에 배치된 게이트 유전체(16);
    제 1 표면(SF) 및 이의 반대편인 제 2 표면(SB)을 갖는 채널층(18)으로서, 상기 제 1 표면(SF)이 상기 게이트 유전체(16)의 적어도 일부 위에 배치되고, 상기 채널층(18)이 아연, 주석, 인듐 및 갈륨 중에서 선택된 하나 이상의 양이온을 포함하는 제 1 옥사이드 조성물을 갖는, 채널층(18);
    상기 채널층(18)과 전기적으로 접속되어 있는 하나 이상의 드레인 전극(22);
    상기 채널층(18)과 전기적으로 접속되어 있는 하나 이상의 소스 전극(22);
    상기 채널층(18)의 상기 제 2 표면(SB)의 적어도 일부에 인접하게 배치된 부동태화층(24)으로서, 제 1 옥사이드 조성물의 하나 이상의 양이온, 및 알루미늄, 붕소, 하프늄, 마그네슘, 니오븀, 규소, 탄탈, 이트륨 및 지르코늄 중에서 선택된 하나 이상의 추가 양이온을 포함하는 제 2 옥사이드 조성물을 갖는 부동태화층(24); 및
    상기 부동태화층(24)에 인접하게 위치한 제 2 부동태화층(26)으로서, 알루미늄 옥사이드, 하프늄 옥사이드, 규소 니트라이드, 규소 옥사이드, 규소 옥시니트라이드, 및 지르코늄 옥사이드 중에서 선택되는 제 2 부동태화층(26)
    을 포함하는, 박막 트랜지스터(10, 10').
  9. 하나 이상의 사전결정된 양이온을 포함하는 제 1 옥사이드 조성물을 선택하고, 상기 제 1 옥사이드 조성물의 하나 이상의 사전결정된 양이온, 및 상기 제 1 옥사이드 조성물에 비해 제 2 옥사이드 조성물의 밴드갭을 증가시키는 하나 이상의 추가 양이온을 포함하는 제 2 옥사이드 조성물을 선택하는 단계;
    게이트 유전체(16)의 적어도 일부에 상기 제 1 옥사이드 조성물을 침착시켜 채널층(18)을 형성하는 단계; 및
    상기 제 2 옥사이드 조성물로 상기 채널층(18)의 노출부를 부동태화하여 부동태화층(24)을 형성하는 단계
    를 포함하는, 구조물(10, 10')의 형성 방법.
  10. 제 9 항에 있어서,
    상기 제 1 옥사이드 조성물의 선택이, 인듐, 갈륨, 주석, 아연 및 이들의 조합의 옥사이드를 선택함을 포함하고;
    상기 제 2 옥사이드 조성물의 선택이, 알루미늄, 붕소, 하프늄, 마그네슘, 니오븀, 규소, 탄탈, 이트륨, 지르코늄 및 이들의 조합으로 구성된 군 중에서 선택되는 추가 양이온을 선택함을 포함하는, 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 채널층(18)의 노출부를 부동태화하는 단계가 진공 침착 기법 및 포토리쏘그래피 패턴화 기법을 사용하여 달성되는, 방법.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    부동태화층(24)을 형성한 후, 상기 구조물을 공기 중에서 약 150℃ 내지 약 400℃ 범위의 사전결정된 온도에서 약 5분 내지 약 2시간 동안의 사전결정된 시간 동안 어닐링하는 단계를 추가로 포함하는 방법.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 채널층(18)의 노출부를 부동태화하는 단계 이전에,
    상기 채널층(18)의 일부와 전기적으로 접속되어 있는 하나 이상의 드레인 전극(22)을 침착하는 단계; 및
    상기 채널층(18)의 다른 부분과 전기적으로 접속되어 있는 하나 이상의 소스 전극(20)을 침착하는 단계
    를 추가로 포함하되,
    상기 하나 이상의 드레인 전극(22) 및 상기 하나 이상의 소스 전극(20) 각각의 침착이 채널층(18)의 노출부를 한정하는, 방법.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 부동태화층(24)에 인접한 제 2 부동태화층(26)을 침착하는 단계를 추가로 포함하되,
    상기 제 2 부동태화층(26)이 알루미늄 옥사이드, 하프늄 옥사이드, 규소 니트라이드, 규소 옥사이드, 규소 옥시니트라이드, 및 지르코늄 옥사이드 중에서 선택되는, 방법.
  15. 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 채널층(18)의 노출부를 부동태화하는 단계 이전에, 상기 구조물을 공기 중에서 약 150℃ 내지 약 400℃ 범위의 사전결정된 온도에서 약 5분 내지 약 2시간 동안의 사전결정된 시간 동안 어닐링하는 단계를 추가로 포함하는 방법.
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