KR20130140897A - 박막 트랜지스터 구조, 및 그 구조를 구비한 박막 트랜지스터 및 표시 장치 - Google Patents

박막 트랜지스터 구조, 및 그 구조를 구비한 박막 트랜지스터 및 표시 장치 Download PDF

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Abstract

유기 EL 디스플레이나 액정 디스플레이 등의 표시 장치에 있어서, 보호막 등의 형성시에 산화 처리층을 필요로 하지 않고, 박막 트랜지스터의 전기 특성을 안정시키는 것이 가능한 산화물 반도체층을 제공한다. 본 발명의 박막 트랜지스터 구조는 기판 상에 적어도, 기판측으로부터 순서대로, 산화물 반도체층과, 소스·드레인 전극과, 보호막을 구비한 박막 트랜지스터 구조이며, 상기 산화물 반도체층은, 금속 원소 전체에 차지하는 Zn의 함유량이 50원자％ 이상이며, 소스·드레인 전극 및 보호막측에 형성되는 제1 산화물 반도체층과, In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하고, 기판측에 형성되는 제2 산화물 반도체층과의 적층체이며, 또한, 상기 제1 산화물 반도체층과, 상기 소스·드레인 전극 및 보호막이, 직접 접촉하고 있는 것에 요지를 갖는다.

Description

박막 트랜지스터 구조, 및 그 구조를 구비한 박막 트랜지스터 및 표시 장치 {THIN FILM TRANSISTOR STRUCTURE, AND THIN FILM TRANSISTOR AND DISPLAY DEVICE PROVIDED WITH SAID STRUCTURE}
본 발명은, 박막 트랜지스터(TFT) 구조 및 상기 구조를 구비한 박막 트랜지스터나 표시 장치에 관한 것이다. 본 발명의 TFT 구조는, 예를 들어 액정 디스플레이(액정 표시 장치)나 유기 EL 디스플레이 등의 플랫 패널 디스플레이에 대표적으로 사용된다. 이하에서는, 액정 표시 장치를 대표적으로 예를 들어 설명하지만, 이것으로 한정되는 취지는 아니다.
표시 장치에 사용되는 반도체층으로서, 산화물 반도체가 주목받고 있다. 산화물 반도체는, 범용의 아몰퍼스 실리콘(a-Si)에 비해 높은 캐리어 이동도를 갖고, 광학 밴드 갭이 크고, 저온에서 성막할 수 있으므로, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에의 적용이 기대되고 있다.
산화물 반도체는, In, Ga, Zn 및 Sn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하고 있고, 예를 들어 In 함유 산화물 반도체(In-Ga-Zn-O, In-Zn-Sn-O, In-Zn-O 등)를 대표적으로 들 수 있다. 혹은, 희소 금속인 In을 포함하지 않아 재료 비용을 저감시킬 수 있고, 대량 생산에 적합한 산화물 반도체로서, Zn 함유 산화물 반도체(Zn-Sn-O, Ga-Zn-Sn-O 등)도 제안되어 있다(예를 들어, 특허문헌 1).
일본 특허 출원 공개 제2004-163901호 공보
산화물 반도체를 TFT의 산화물 반도체층으로서 사용하는 경우, 캐리어 농도가 높은 것뿐만 아니라, TFT의 스위칭 특성(트랜지스터 특성)이 우수한 것이 요구된다. 구체적으로는, (1) 이동도가 높은 것에 더하여, (2) SS(Subthreshold Swing, 서브스레시홀드 스윙, 드레인 전류를 1자릿수 올리는 데에 필요한 게이트 전압)값이 낮고, 또한 (3) 전압 인가나 광 조사 등의 스트레스에 대한 내성(스트레스 내성)이 우수한 것 등이 요구된다.
또한, 산화물 반도체를 TFT의 산화물 반도체층으로서 사용하는 경우, TFT 제조시에 산화물 반도체층의 상부에 소스·드레인 전극이나, 보호막, 에치 스토퍼층 등[이하, 산화물 반도체층의 상부에, 이 산화물 반도체층과 적어도 일부가 직접 접촉하도록 형성되는 층(막)을 「상부층」으로 총칭하는 경우가 있음]을 성막하지만, 이 상부층 형성시에, 산화물 반도체층의 표면이 큰 데미지를 받아 산소의 이탈 등의 결함이 발생하여, 임계값 전압의 대폭적인 시프트나 스위칭 특성의 저하가 발생한다고 하는 문제가 있다.
상세하게는, 예를 들어 보호막을, 플라즈마 CVD(Chemical Vapor Deposition)법으로 성막할 때, 플라즈마에 의해 고속화된 라디칼이나 분자가 산화물 반도체의 표면에 충돌하므로, 산화물 반도체층의 표면에, 결함(대표적으로는, 산소의 이탈 등)이 형성되거나, 성막 가스에 포함되는 수소가 도입된다고 하는 경우가 발생한다. 그 결과, 산화물 반도체층의 표면이 용이하게 도통화되는 등의 문제가 발생한다. 이것은, 아마 산화물 반도체층의 표면에 생성되는 산소 결손이나 표면에 도입된 수소가, 산화물 반도체 내에서 전자 도너로서 거동하기 때문이라고 추찰된다.
그리고 이와 같이 산화물 반도체층이 도체화되면, 스위칭 특성을 나타내지 않게 되거나, 임계값 전압이 크게 부측으로 시프트하는 등, TFT 특성에 심각한 영향을 미친다.
따라서 상부층 형성시의 산화물 반도체층 표면으로의 데미지를 억제하기 위해, 상부층 성막 전에, 예를 들어 N2O 플라즈마를 산화물 반도체층 표면에 조사하여 이 표면에 산화 처리층(통상의 TFT 제작 공정의 열이력을 거침으로써 형성되는 산화층과는 다름)을 형성하는 등으로, 이 표면을 미리 과잉 산화시키는 방법이 제안되어 있다. 그런데, 상기 산화 처리층을 형성하면, 상부층 형성 전에 비해 이동도가 열화되고, 또한 스트레스 내성이 낮아진다고 하는 문제가 있다. 또한, 상부층 형성 전에 N2O 플라즈마 처리 공정을 추가할 필요가 있으므로, 생산성의 저하, 생산 비용의 증가 등이라 하는 문제도 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적은, 산화물 반도체층의 표면에 상술한 산화 처리층을 형성하는 일 없이, 상부층 형성시에 발생하는 산화물 반도체층 표면의 결함 발생(데미지)이나 수소 도입 및 이에 수반하여 발생하는 TFT 특성의 열화를, 간이하고, 또한 확실하게 저감시킬 수 있는 새로운 기술을 제공하는 것에 있다.
상기 과제를 해결할 수 있었던 본 발명의 박막 트랜지스터 구조는, 기판 상에 적어도, 기판측으로부터 순서대로, 산화물 반도체층과, 소스·드레인 전극과, 보호막을 구비한 박막 트랜지스터 구조이며,
상기 산화물 반도체층은,
금속 원소 전체에 차지하는 Zn의 함유량이 50원자％ 이상이며, 소스·드레인 전극 및 보호막측에 형성되는 제1 산화물 반도체층과;
In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하고, 기판측에 형성되는 제2 산화물 반도체층과;
의 적층체이며, 또한, 상기 제1 산화물 반도체층과, 상기 소스·드레인 전극 및 보호막이, 직접 접촉하고 있는 점에 특징을 갖는다.
또한, 상기 과제를 해결할 수 있었던 본 발명의 다른 박막 트랜지스터 구조는, 기판 상에 적어도, 기판측으로부터 순서대로, 산화물 반도체층과, 에치 스토퍼층과, 소스·드레인 전극을 구비한 박막 트랜지스터 구조이며,
상기 산화물 반도체층은,
금속 원소 전체에 차지하는 Zn의 함유량이 50원자％ 이상이며, 에치 스토퍼층 및 소스·드레인 전극측에 형성되는 제1 산화물 반도체층과;
In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하고, 기판측에 형성되는 제2 산화물 반도체층과;
의 적층체이며, 또한, 상기 제1 산화물 반도체층과, 상기 에치 스토퍼층 및 소스·드레인 전극이, 직접 접촉하고 있는 점에 특징을 갖는다.
본 발명의 바람직한 실시 형태로서, 상기 제1 산화물 반도체층은, 금속 원소로서, 또한 Al, Ga 및 Sn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 것이다.
본 발명의 박막 트랜지스터 구조는, 상기 보호막이나 상기 에치 스토퍼층이, CVD(Chemical Vapor Deposition)법에 의해 형성된 경우이어도 우수한 특성을 발휘한다.
본 발명에는, 상기 박막 트랜지스터 구조를 구비한 박막 트랜지스터나, 이 박막 트랜지스터를 구비한 표시 장치도 포함된다.
또한, 본 발명에 있어서의 상기 「직접 접촉」이라 함은, 제1 산화물 반도체층 상에 소스·드레인 전극이나, 보호막, 에치 스토퍼층이, 상술한 N2O 플라즈마 조사 등에 의해 형성되는 산화 처리층 등을 개재하는 일 없이 형성되는 것을 의미한다.
본 발명에 따르면, 산화물 반도체층을 구비한 박막 트랜지스터에 있어서, In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하는 제2 산화물 반도체층에의 데미지나 수소의 도입을 억제하는 층으로서, 제1 산화물 반도체층을 개재시키고 있으므로, N2O 플라즈마 조사에 의해 산화 처리층을 형성하지 않아도, 상부 막 형성 후의 TFT 특성은 안정되어 있어, 품질이 높은 표시 장치를 제공할 수 있다.
도 1은 실시 형태의 제조 과정에 있어서의 박막 트랜지스터의 구조를 설명하기 위한 개략 단면도이다.
도 2는 실시 형태의 제조 과정에 있어서의 박막 트랜지스터의 다른 구조를 설명하기 위한 개략 단면도이다.
본 발명자들은, In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하는 산화물을 TFT의 활성층(산화물 반도체층)으로 사용하고, 이 산화물 반도체층의 상부에 보호막, 에치 스토퍼층 등의 상부층을 형성할 때에, 상기 반도체층의 표면이 데미지 등을 받는 것에 의한 TFT 특성의 열화를, 간이하고, 또한 확실하게 저감시키기 위해, 예의 연구를 거듭해 왔다.
그 결과, 상기 In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하는 산화물로 구성되는 산화물 반도체층(제2 산화물 반도체층)을 형성한 후, 보호막 등의 상부층 형성 전에, 상기 제2 산화물 반도체층 상에 금속 원소 전체에 차지하는 Zn의 함유량이 50원자％ 이상인 산화물 반도체층(제1 산화물 반도체층)을 형성해 두면, 상부층 형성 전에 N2O 플라즈마 조사에 의해 산화 처리층을 형성하지 않아도, 상부층 형성시에, 상기 제2 산화물 반도체층에 플라즈마 데미지가 부여되거나, 수소가 도입되는 것을 방지할 수 있고, 그 결과, 안정적인 TFT 특성이 얻어져 소기의 목적을 달성할 수 있는 것을 발견하고, 본 발명을 완성하였다.
이하, 각 층에 대해 상세하게 서술한다.
[제1 산화물 반도체층]
제1 산화물 반도체층을 구성하는 산화물은, 적어도 Zn을 포함하는 것이며, 제1 산화물 반도체층을 구성하는 금속 원소 전체에 차지하는 Zn의 함유량이 50원자％ 이상인 것이다. 후술하는 실시예에 나타내는 바와 같이, 상기 Zn량이 50원자％를 하회하면, 환원성 분위기에 대한 내성이 낮아져, 상부층 형성시의 수소의 도입에 의해, 도통화되어 트랜지스터가 스위칭 특성을 나타내지 않는다고 하는 문제가 발생한다. 상기 Zn의 함유량은, 바람직하게는 60원자％ 이상이며, 보다 바람직하게는 75원자％ 이상이다. 또한, 제1 산화물 반도체층을 구성하는 산화물은, 금속 원소로서 Zn 이외에, 본 발명의 작용 효과를 손상시키지 않는 것으로서, 예를 들어 Al, Ga 및 Sn으로 이루어지는 군으로부터 선택되는 1종 이상이 더 포함되어 있어도 된다. 보다 바람직한 제1 산화물 반도체층으로서, 예를 들어 Zn-O나, Zn-Al-O, Zn-Ga-O, Zn-Sn-O로 이루어지는 것을 들 수 있다.
본 발명의 산화물 반도체층은, 상술한 산화 처리층을 필요로 하는 것은 아니므로, 상기 제1 산화물 반도체층과 상부층(예를 들어, 보호막)은, 후술하는 도 1에 도시한 바와 같이, 직접 접촉하고 있다.
제1 산화물 반도체층의 막 두께는, 바람직하게는 5㎚ 이상으로 하는 것이 좋다. 막 두께가 지나치게 얇으면 상부층 형성시의 플라즈마 데미지나 수소 도입에 대한 배리어 효과를 충분히 발휘하는 것이 어렵기 때문이다. 보다 바람직하게는 10㎚ 이상이다. 한편, 지나치게 두꺼우면 제막 시간을 필요로 하므로 생산 비용이 증가한다. 따라서 제1 산화물 반도체층의 막 두께는, 80㎚ 이하로 하는 것이 바람직하고, 보다 바람직하게는 40㎚ 이하이다.
[제2 산화물 반도체층]
제2 산화물 반도체층을 구성하는 산화물은, In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 일종의 원소를 포함하는 산화물이다. 구체적으로는, 예를 들어 In 함유 산화물 반도체(In-Ga-Zn-O, In-Zn-O 등), In을 포함하지 않는 Zn 함유 산화물 반도체(ZnO, Al-Ga-Zn-O 등) 등을 들 수 있다. 이들의 조성비는 특별히 한정되지 않고, 통상 사용되는 범위의 것을 사용할 수 있다.
제2 산화물 반도체층의 막 두께는, 바람직하게는 30㎚ 이상이다. 막 두께가 지나치게 얇으면 기판 면내의 특성에 편차가 발생할 우려가 있기 때문이다. 한편, 지나치게 두꺼우면 제막 시간을 필요로 하므로 생산 비용이 증가한다. 따라서 제2 산화물 반도체층의 막 두께는, 200㎚ 이하로 하는 것이 바람직하고, 보다 바람직하게는 80㎚ 이하이다.
[제1 산화물 반도체층, 제2 산화물 반도체층의 형성 방법]
상기 제1 산화물 반도체층, 제2 산화물 반도체층은, 스퍼터링법으로 스퍼터링 타깃(이하, 「타깃」이라 하는 경우가 있음)을 사용하여 성막하는 것이 바람직하다. 스퍼터링법에 따르면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 용이하게 형성할 수 있다. 또한, 도포법 등의 화학적 성막법에 의해 상기 산화물 반도체층을 형성해도 된다.
스퍼터링법에 사용되는 타깃으로서, 전술한 원소를 포함하고, 원하는 산화물과 동일한 조성의 스퍼터링 타깃을 사용하는 것이 바람직하다. 이에 의해, 조성 어긋남이 적어, 원하는 성분 조성의 박막을 형성할 수 있다. 구체적으로는, 제1 산화물 반도체층을 성막하는 타깃으로서, 금속 원소 전체에 차지하는 Zn의 함유량이 50원자％ 이상인 산화물 타깃을 사용하는 것을 들 수 있다. 또한, 제2 산화물 반도체층을 성막하는 타깃으로서, In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하는 산화물 타깃을 사용하는 것을 들 수 있다.
상기 타깃은, 예를 들어 분말 소결법 등에 의해 제조할 수 있다.
제1 산화물 반도체층과 제2 산화물 반도체층을 스퍼터링법으로 성막하는 경우, 진공 상태를 유지한 채 연속적으로 성막하는 것이 바람직하다. 제1 산화물 반도체층과 제2 산화물 반도체층을 성막할 때에 대기 중에 폭로되면, 공기 중의 수분이나 유기 성분이 박막 표면에 부착되어, 오염의 원인으로 되기 때문이다.
상기 타깃을 사용하여 스퍼터링하는 데 있어서는, 기판 온도를 실온으로 하고, 산소 첨가량을 적절하게 제어하여 행하는 것이 바람직하다. 산소 첨가량은, 스퍼터링 장치의 구성이나 타깃 조성 등에 따라 적절하게 제어하면 되지만, 대략, 산화물 반도체의 캐리어 농도가 1015∼1016㎝-3로 되도록 산소량을 첨가하는 것이 바람직하다. 또한, 후술하는 실시예에서는, 산소 첨가량을, 첨가 유량비로 100×O2/(Ar＋O2)＝4％로 하였다.
[상부층]
본 발명에 있어서 제1 산화물 반도체층 상에 형성하는 상부층으로서, 예를 들어 보호막, 에치 스토퍼층, 소스·드레인 전극 등을 들 수 있다.
상기 보호막은, TFT 특성을 안정적으로 확보하기 위해 형성되는 것이다. 본 발명에 사용되는 보호막의 종류는 특별히 한정되지 않고, 표시 장치에 통상 사용되는 것을 사용할 수 있고, 예를 들어 SiOx층, SiNx층, SiONx층 중 어느 하나를 형성하는 것 외에, 이들을 복수 적층시킬 수 있다.
상기 보호막의 형성에는, 통상, CVD법(구체적으로는, 예를 들어 플라즈마 CVD법)이나, 스퍼터링법 등이 이용된다. 상기 플라즈마 CVD법에 의해 SiOx층을 형성하는 구체적 방법으로서, 예를 들어 SiH4과 N2O의 혼합 가스를, 공업용 주파수 13.56㎒의 고주파 플라즈마 중에서 반응시켜 SiOx을 형성하고, 산화물 반도체층 상에 퇴적시키는 등의 방법을 들 수 있다.
본 발명에 따르면, 보호막을 상기한 바와 같이 CVD법 등으로 형성하는 경우이어도, 상기 제2 산화물 반도체층에의 데미지 부여나 수소 도입을 방지하여, 우수한 TFT 특성을 확보할 수 있다.
상기 에치 스토퍼층은, 예를 들어 소스·드레인 전극을 형성할 때의 에칭시에, 산화물 반도체층에의 데미지를 방지하기 위해 형성되는 층이다. 본 발명에 사용되는 에치 스토퍼층의 종류는 특별히 한정되지 않고, 표시 장치에 통상 사용되는 것을 사용할 수 있다. 예를 들어, 에치 스토퍼층으로서, SiOx층, SiNx층, SiONx층 중 어느 하나를 형성하는 것 외에, 이들을 복수 적층시킬 수 있다.
상기 에치 스토퍼층의 형성에는, 통상, CVD법(구체적으로는, 플라즈마 CVD법)이나, 스퍼터링법 등이 이용된다.
본 발명에 따르면, 상기 에치 스토퍼층을, 상기한 바와 같이 CVD법 등으로 형성하는 경우이어도, 상기 제2 산화물 반도체층에의 데미지 부여나 수소 도입을 방지하여, 우수한 TFT 특성을 확보할 수 있다.
상기 소스·드레인 전극도, 종류는 특별히 한정되지 않고, 표시 장치에 통상 사용되는 것을 사용할 수 있고, 예를 들어 Al이나 Cu 등의 금속 또는 합금을 사용해도 되고, 후기하는 실시예와 같이 순Mo을 사용해도 된다. 상기 소스·드레인 전극의 형성에는, 통상, 스퍼터링법 등을 사용할 수 있다. 본 발명에 따르면, 이 소스·드레인 전극을 스퍼터링법 등으로 형성하는 경우이어도, 상기 제2 산화물 반도체층에의 데미지 부여나 수소 도입을 방지하여, 우수한 TFT 특성을 확보할 수 있다.
본 발명에 있어서의 TFT의 구조는, 상기 산화물 반도체층(제1 산화물 반도체층과 제2 산화물 반도체층)과, 상부층을 구비하고, 상기 제1 산화물 반도체층과 상부층은, 직접 접촉하고 있는(구체적으로, 에치 스토퍼층을 갖지 않는 경우에는, 상기 제1 산화물 반도체층과, 상기 소스·드레인 전극 및 보호막이 직접 접촉하고 있고, 에치 스토퍼층을 갖는 경우에는, 상기 제1 산화물 반도체층과, 에치 스토퍼층 및 소스·드레인 전극이, 직접 접촉하고 있는) 점에 특징을 갖고 있고, TFT에 있어서의 그 외의 구성에 대해서는 특별히 한정되지 않는다.
따라서 TFT는, 기판 상에, 게이트 전극, 게이트 절연막, 상기 산화물 반도체층, 상기 소스·드레인 전극, 필요에 따라 상기 에치 스토퍼층, 상기 보호막, 투명 도전막 등을 적어도 갖고 있으면 되고, 그 구조는 통상 사용되는 것이면 특별히 한정되지 않는다. 또한, 이 TFT를 구비한 표시 장치에 있어서도, 본 발명에서 규정하는 이외의 구성은 특별히 한정되지 않는다.
이하, 도 1이나 도 2를 참조하면서, 상기 TFT의 제조 방법의 실시 형태를 설명한다. 도 1, 2 및 이하의 제조 방법은, 본 발명의 바람직한 실시 형태의 일례를 나타내는 것이며, 이것으로 한정되는 취지는 아니다. 예를 들어, 도 1, 2에는, 보톰 게이트형 구조의 TFT를 도시하고 있지만 이것으로 한정되지 않고, 산화물 반도체층 상에 게이트 절연막과 게이트 전극을 순서대로 구비하는 톱 게이트형의 TFT이어도 된다. 톱 게이트형 TFT에 있어서도, 산화물 반도체층이 제1 산화물 반도체층과 제2 산화물 반도체층으로 구성되고, 제1 산화물 반도체층이 상부층과 직접 접촉하고 있으면 된다.
도 1에 도시한 바와 같이, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 제2 산화물 반도체층(4), 제1 산화물 반도체층(4')이 형성되어 있다. 제1 산화물 반도체층(4') 상에는 소스·드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트 홀(7)을 통해 투명 도전막(8)이 드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 사용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어, 게이트 전극(2)으로서, 전기 저항률이 낮은 Al이나 Cu의 금속, 이들 합금을 사용해도 되고, 후기하는 실시예와 같이 순Mo을 사용해도 된다. 또한, 게이트 절연막(3)으로서는, 실리콘산화막, 실리콘질화막, 실리콘산질화막 등이 대표적으로 예시된다. 그 외에, Al2O3이나 Y2O3 등의 산화물이나, 이들을 적층한 것을 사용할 수도 있다.
계속해서 산화물 반도체층[제2 산화물 반도체층(4)과 제1 산화물 반도체층(4')]을 형성한다. 제2 산화물 반도체층(4)은, 상술한 바와 같이, 제2 산화물 반도체층과 동일 조성의 스퍼터링 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다. 또한, 상술한 바와 같이, 제2 산화물 반도체층(4)과 제1 산화물 반도체층(4')은, 순차, 진공일환으로 연속 성막하는 것이 바람직하다.
제2 산화물 반도체층(4)과 제1 산화물 반도체층(4')을 웨트 에칭한 후, 패터닝한다. 패터닝의 직후에, 제2 산화물 반도체층(4) 및 제1 산화물 반도체층(4')의 막질 개선을 위해 열처리(프리 어닐)를 행하는 것이 바람직하고, 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상되게 된다. 상기 프리 어닐의 조건으로서, 예를 들어 대기 분위기 또는 산소 분위기에서, 약 250∼400℃에서 약 1∼2시간의 열처리를 행하는 것을 들 수 있다.
도 2는 박막 트랜지스터의 다른 구조를 도시한 것이며, 상기 도 1의 구조에 에치 스토퍼층(9)이 더 추가된 TFT 구조를 도시하고 있다. 이 도 2에 도시한 바와 같이 에치 스토퍼층(9)을 갖는 TFT 구조를 형성하는 경우에는, 프리 어닐의 후에 에치 스토퍼층(9)을 형성하면 된다. 에치 스토퍼층(9)으로서는 일반적으로 SiO2 등의 절연막이 사용된다. 에치 스토퍼층(9)보다도 먼저 소스·드레인 전극(5)을 제1 산화물 반도체층(4') 상에 형성해도 되지만, 상기 전극(5)의 에칭시에 제1 산화물 반도체층(4')이 데미지를 받으므로, 트랜지스터 특성이 저하될 우려가 있다. 따라서 보호막으로서 에치 스토퍼층(9)을 소스·드레인 전극(5)보다도 먼저 형성하여 상기 에칭시의 제1 산화물 반도체층(4')에의 데미지를 방지하는 것이 좋다.
또한, 리프트 오프법에 의해 소스·드레인 전극(5)을 가공하는 경우에는, 제1 산화물 반도체층(4')에의 데미지가 없으므로 에치 스토퍼층(9)은 필요없다. 후술하는 실시예에서는 리프트 오프법으로 소스·드레인 전극(5)을 형성한 후, 보호막(6)을 형성하였다.
소스·드레인 전극의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어, 게이트 전극과 마찬가지로, Al이나 Cu 등의 금속 또는 합금을 사용해도 되고, 후기하는 실시예와 같이 순Mo을 사용해도 된다. 전극의 형성은 스퍼터링법이 널리 이용된다.
그 후, 소스·드레인 전극(5)과 제1 산화물 반도체층(4')의 상에 보호막(절연막)(6)을 CVD법에 의해 막 두께 100㎚∼400㎚(복수층의 경우에는 합계 막 두께) 성막한다. CVD법에 의한 보호막(6)은 SiO2나 SiN, SiON 등이 사용된다. 또한, 스퍼터링법을 이용하여 보호막(6)을 형성해도 된다.
다음에, 상법에 기초하여, 콘택트 홀(7)을 통해 투명 도전막(8)을 드레인 전극(5)에 전기적으로 접속한다. 투명 도전막의 종류는 특별히 한정되지 않고, 통상 사용되는 것을 사용할 수 있다.
본 발명은, 2011년 4월 22일에 출원된 일본 특허 출원 제2011-096442호에 기초하는 우선권의 이익을 주장하는 것이다. 2011년 4월 22일에 출원된 일본 특허 출원 제2011-096442호의 명세서의 전체 내용이, 본원에 참고를 위해 원용된다.
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 물론 하기 실시예에 의해 제한을 받는 것은 아니고, 전·후기하는 취지에 적합할 수 있는 범위에서 적당히 변경을 가하여 실시하는 것도 물론 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
본 실시예에서는, 이하의 방법에 의해 제작한 시료를 사용하여, TFT 특성을 측정하였다.
상세하게는, 도 1에 도시하는 박막 트랜지스터(TFT)를 제작하여 TFT 특성을 평가하였다.
우선, 글래스 기판(1)(코닝사제 이글 XG, 직경 100㎜×두께 0.7㎜) 상에 게이트 전극(2)으로서 Mo 박막을 100㎚ 및 게이트 절연막(3)으로서 SiO2(200㎚)를 순차 성막하였다. 게이트 전극(2)은 순Mo의 스퍼터링 타깃을 사용하고, DC 스퍼터링법에 의해, 성막 온도:실온, 성막 파워:300W, 캐리어 가스:Ar, 가스압:2mTorr로 성막하였다. 또한, 게이트 절연막(3)은 플라즈마 CVD법을 이용하고, 캐리어 가스:SiH4과 N2O의 혼합 가스, 성막 파워:100W, 성막 온도:300℃에서 성막하였다.
다음에, 상기한 게이트 절연막(3) 상에 표 1∼5에 나타내는 각종 조성의 제2 산화물 반도체층(4)을, 하기하는 스퍼터링 타깃을 사용하여 스퍼터링법에 의해 성막하였다. 스퍼터링 조건은 이하와 같고, 타깃의 조성은 원하는 제2 산화물 반도체층(4)이 얻어지도록 조정된 것을 사용하였다.
타깃: In-Ga-Zn-O(IGZO)
In-Zn-O(IZO)
기판 온도:실온
가스압:5mTorr
산소 분압:100×O2/(Ar＋O2)＝4％
막 두께:40㎚
다음에, 상기 제2 산화물 반도체층(4) 상에 표 1∼5에 나타내는 제1 산화물 반도체층(4')을, 하기하는 스퍼터링 타깃을 사용하여 스퍼터링법에 의해 성막하였다. 스퍼터링 조건은 이하와 같고, 타깃의 조성은 원하는 제1 산화물 반도체층(4')이 얻어지도록 조정된 것을 사용하였다.
타깃: Zn-O(ZnO)
Ga-Zn-O(GZO)
Al-Zn-O(AZO)
Zn-Sn-O(ZTO)
기판 온도:실온
가스압:5mTorr
산소 분압:100×O2/(Ar＋O2)＝4％
막 두께:20㎚
제2 산화물 반도체층(4)과 제1 산화물 반도체층(4')의 성막은 도중에 챔버를 대기 개방하지 않고, 연속적으로 성막을 행하였다.
상기한 바와 같이 하여 제2 산화물 반도체층(4)과 제1 산화물 반도체층(4')을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행하였다. 웨트 에천트액으로서는, 관동 과학사제 「ITO-07N」과 「ELM-EZ1」을 사용하였다.
다음에, 막질을 향상시키기 위해 프리 어닐 처리를 행하였다. 프리 어닐 처리는, 대기 분위기하에서, 350℃에서 1시간 행하였다.
다음에, 순Mo을 사용하고, 리프트 오프법에 의해 소스·드레인 전극(5)을 형성하였다. 구체적으로는 포토레지스트를 사용하여 패터닝을 행한 후, Mo 박막을 DC 스퍼터링법에 의해 성막(막 두께는 100㎚)하였다. 소스·드레인 전극용 Mo 박막의 성막 방법은, 전술한 게이트 전극의 경우와 동일하다. 계속해서, 아세톤 액 중에서 초음파 세정기로 세척하여 불필요한 포토레지스트를 제거하고, TFT의 채널 길이를 10㎛, 채널 폭을 200㎛로 하였다.
이와 같이 하여 소스·드레인 전극(5)을 형성한 후, 산화물 반도체층(4, 4')을 보호하기 위한 보호막(6)을 형성하였다. 보호막(6)으로서, SiO2(막 두께 200㎚)와 SiN(막 두께 200㎚)의 적층막(합계 막 두께 400㎚)을 사용하였다. 상기 SiO2 및 SiN의 형성은, 샘코제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 이용하여 행하였다. 본 실시예에서는, N2O 가스에 의한 플라즈마 처리를 행하지 않고, SiO2층 및 SiN층을 순차 형성하였다. SiO2층의 형성에는 N2O 및 SiH4의 혼합 가스를 사용하고, SiN층의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용하였다. 모든 경우에서 성막 파워를 100W, 성막 온도를 150℃로 하였다.
다음에 포토리소그래피 및 드라이 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성하였다. 계속해서, DC 스퍼터링법을 이용하고, 캐리어 가스:아르곤 및 산소 가스의 혼합 가스, 성막 파워:200W, 가스압:5mTorr의 조건으로, 투명 도전막(8)으로서 ITO막(막 두께 80㎚)을 성막하고, 도 1의 TFT를 제작하여, 후기하는 시험을 행하였다.
또한, 제1 산화물 반도체층의 표면의 산화 처리층의 유무에 대해, XPS(X-ray photoelectron spectroscopy) 측정에 의해 조사하였다. 그 결과, 본 실시예에서 제작한 시료에서는, 표면 근방(5㎚)의 산소 함유량(원자％)의 피크 강도가 표면 근방 이외의 영역에 비해 2원자％ 이상 높지 않아, 산화 처리층이 형성되어 있지 않은 것을 확인하였다.
또한, 제1 산화물 반도체층(4')과 제2 산화물 반도체층(4)의 금속 원소의 각 함유량(원자비)은, XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다.
이와 같이 하여 얻어진 각 TFT에 대해, 이하 (1)에 나타내는 바와 같이 트랜지스터 특성을 측정하여, (2) 캐리어 이동도(전계 효과 이동도), (3) SS값 및 (4) 스트레스 내성을 평가하였다.
(1) 트랜지스터 특성의 측정
트랜지스터 특성(드레인 전류-게이트 전압 특성, Id-Vg 특성)의 측정은 애질렌트 테크놀로지 주식회사제 「4156C」의 반도체 파라미터 애널라이저를 사용하였다. 상세한 측정 조건은 이하와 같다.
소스 전압:0V
드레인 전압:10V
게이트 전압:-30∼30V(측정 간격:0.25V)
(2) 캐리어 이동도(전계 효과 이동도)
캐리어 이동도(전계 효과 이동도)는, 이하의 수학식 1을 사용하여 포화 영역에서 이동도를 산출하였다.
Figure pct00001
수학식 1에 있어서,
Id:드레인 전류
μFE:전계 효과 이동도(포화 이동도)
Cox:절연막의 용량
W:채널 폭
L:채널 길이
Vgs:게이트 전압
Vth:임계값 전압
본 실시예에서는, 이와 같이 하여 얻어지는 포화 이동도가 5㎠/Vs 이상인 것을 ○(이동도가 높음)로 평가하고, 5㎠/Vs 미만인 것을 ×로 평가하였다.
(3) SS값
드레인 전류를 1자릿수 증가시키는 데에 필요한 게이트 전압의 최소값을 SS값으로 하였다. 본 실시예에서는, 이와 같이 하여 얻어지는 SS값이 1.0V/decade 이하인 것을 ○(SS값이 낮음)로 평가하고, 상기 SS값이 1.0V/decade 초과인 것을 ×로 평가하였다.
(4) 스트레스 내성의 평가(스트레스로서 광 조사＋부 바이어스를 인가)
본 실시예에서는, 실제의 패널 구동시의 환경(스트레스)을 모의하여, 게이트 전극에 부 바이어스를 가하면서 광을 조사하는 스트레스 인가 시험을 행하였다. 스트레스 인가 조건은 이하와 같다. 광의 파장으로서는, 산화물 반도체의 밴드 갭에 가깝고, 트랜지스터 특성이 변동되기 쉬운 400㎚ 정도를 선택하였다.
게이트 전압:-20V
소스 전압:0V
드레인 전압:10V
기판 온도:60℃
광 스트레스
파장:400㎚
조도(TFT에 조사되는 광의 강도):0.1μW/㎠
광원:OPTOSUPPLY사제 LED(ND 필터에 의해 광량을 조정)
스트레스 인가 시간:3시간
그리고 본 실시예에서는, 드레인 전류가, 온 전류와 오프 전류의 사이의 1㎁ 부근일 때의 전압을 임계값 전압이라 정의하고, 스트레스 인가 전후의 임계값 전압의 변화량(시프트량)을 측정하였다. 여기서 임계값 전압이라 함은, 대략적으로 말하면, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값이다. 본 실시예에서는, 이와 같이 하여 얻어지는 시프트량이 5V 이하인 것을 ○(스트레스 내성이 우수함)로 하고, 시프트량이 5V 초과인 것을 ×로 평가하였다.
이들 결과를 표 1∼5에 정리하여 나타낸다.
Figure pct00002
Figure pct00003
Figure pct00004
Figure pct00005
Figure pct00006
각 표에 있어서, 「제1 산화물 반도체층의 조성비＝-」(예를 들어, 표 1의 No.1 등)라 함은, 반도체층으로서 제2 산화물 반도체층만 사용하고, 제1 산화물 반도체층을 형성하지 않았던 예이며, 종래예에 상당하는 것이다.
표 1∼5로부터 다음과 같이 고찰할 수 있다. 즉, 제1 산화물 반도체층에 있어서, 금속 원소 전체에 차지하는 Zn의 함유량이 50원자％ 이상인 예는, TFT 특성이 우수하지만, 상기 Zn의 함유량이 50원자％에 미치지 않는 예는, 포화 이동도, SS값, 스트레스 내성의 모두가, 합격 기준을 만족하지 않아, TFT 특성이 뒤떨어져 있다.
1 : 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 제2 산화물 반도체층
4' : 제1 산화물 반도체층
5 : 소스·드레인 전극
6 : 보호막
7 : 콘택트 홀
8 : 투명 도전막
9 : 에치 스토퍼층

Claims (8)

  1. 기판 상에 적어도, 기판측으로부터 순서대로, 산화물 반도체층과, 소스·드레인 전극과, 보호막을 구비한 박막 트랜지스터 구조이며,
    상기 산화물 반도체층은,
    금속 원소 전체에 차지하는 Zn의 함유량이 50원자％ 이상이며, 소스·드레인 전극 및 보호막측에 형성되는 제1 산화물 반도체층과,
    In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하고, 기판측에 형성되는 제2 산화물 반도체층과의 적층체이며, 또한,
    상기 제1 산화물 반도체층과, 상기 소스·드레인 전극 및 보호막이, 직접 접촉하고 있는 것을 특징으로 하는, 박막 트랜지스터 구조.
  2. 기판 상에 적어도, 기판측으로부터 순서대로, 산화물 반도체층과, 에치 스토퍼층과, 소스·드레인 전극을 구비한 박막 트랜지스터 구조이며,
    상기 산화물 반도체층은,
    금속 원소 전체에 차지하는 Zn의 함유량이 50원자％ 이상이며, 에치 스토퍼층 및 소스·드레인 전극측에 형성되는 제1 산화물 반도체층과,
    In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하고, 기판측에 형성되는 제2 산화물 반도체층과의 적층체이며, 또한,
    상기 제1 산화물 반도체층과, 상기 에치 스토퍼층 및 소스·드레인 전극이, 직접 접촉하고 있는 것을 특징으로 하는, 박막 트랜지스터 구조.
  3. 제1항에 있어서,
    상기 제1 산화물 반도체층은, 금속 원소로서, 또한 Al, Ga 및 Sn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 것인, 박막 트랜지스터 구조.
  4. 제2항에 있어서,
    상기 제1 산화물 반도체층은, 금속 원소로서, 또한 Al, Ga 및 Sn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 것인, 박막 트랜지스터 구조.
  5. 제1항에 있어서,
    상기 보호막은, CVD(Chemical Vapor Deposition)법에 의해 형성된 것인, 박막 트랜지스터 구조.
  6. 제2항에 있어서,
    상기 에치 스토퍼층은, CVD(Chemical Vapor Deposition)법에 의해 형성된 것인, 박막 트랜지스터 구조.
  7. 제1항 내지 제6항 중 어느 한 항에 기재된 박막 트랜지스터 구조를 구비한, 박막 트랜지스터.
  8. 제7항에 기재된 박막 트랜지스터를 구비한, 표시 장치.
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