KR100913819B1 - 박막 트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 어레이 기판과 그의 제조방법에 관한 것이다. 먼저, 기판이 제공된다. 그 후에 패턴된 투명 전도성층이 기판 상에 형성된다. 다음으로, 패턴된 제 1 금속층이 복수개의 스캔 라인과 복수개의 게이트 전극을 형성하기 위해 형성된다. 그 이후에, 게이트 절연막이 상기 기판 상에 형성된다. 더 나아가, 패턴된 반도체층이 상기 게이트 전극 상에 채널층을 형성하기 위하여 형성된다. 상기 반도체층은 상기 투명 전도성층을 패턴하기 위한 것과 동일한 마스크로 패턴된다. 부가적으로, 패턴된 제 2 금속층은 복수개의 데이터 라인, 복수개의 소스/드레인 전극을 형성하기 위하여 형성된다. 그 후에, 유전층이 상기 기판 상에 형성된다. 마지막으로, 화소 전극이 상기 유전층 상에 형성된다.
박막 트랜지스터 어레이 기판
Description
본 발명은 액티브 디바이스 어레이 기판 및 그의 제조방법에 관한 것이다. 더욱 상세하게는 본 발명은 박막 트랜지스터(TFT) 어레이 기판 및 그의 제조방법에 관한 것이다.
현재 멀티미디어 기술은 반도체 디바이스 또는 디스플레이 장치가 진보함에 따라 매우 발전하고 있다. 디스플레이에 대해 말하자면, 고해상도, 고공간효율, 낮은 전력 소비 및 방사(radiation)가 없는 특징들을 가지는 액정 디스플레이는 디스플레이 시장에서 주류 상품이 되어가고 있다.
LCD 패널은 박막 트랜지스터(TFT) 어레이 기판, 컬러 필터 및 상기 어레이 기판과 컬러 필터 사이에 액정층을 포함한다. 일반적으로 말해서, 상기 박막 트랜지스터 기판은 어레이로써 배치된 복수개의 화소 구조들을 가지고 있다. 종래의 화소 구조는 이를 완성하기 위해 적어도 5번의 마스크 공정을 거쳐야 한다. 첫번째 마스크 공정은 게이트 전극, 스캔 라인 및 공통 라인들을 정의한다. 두번째 마스크 공정은 채널층을 정의하고, 세번째 마스크 공정은 소스, 드레인 전극 및 데이터 라인을 정의한다. 넷째 마스크 공정은 패시베이션층을 정의하고, 다섯째 마스크 공정은 화소 전극을 정의한다.
또한, 각각의 화소 전극은 스토리지 커패시터를 형성하기 위해, 공통 라인의 어느 하나를 덮는다. 일반적으로 말해서, 화소 구조의 개구율이 높을수록, 전체 LCD의 발광효율도 높아진다. 상기 공통 라인은 상기 화소 전극 하부에 위치하고 있기 때문에, 화소 구조의 개구율에 영향을 미칠 수 있다. 이러한 문제점을 해결하기 위하여, 인듐주석산화물 같은 투명 전도 물질이 화소 구조의 개구율을 향상시키기 위해 공통 라인의 물질로써 채택될 수 있다. 그러나, 상기 공통 라인을 형성하기 위한 추가적인 마스크 공정은 전도성 물질을 갖는 공통 라인을 형성할 때 요구된다. 그리하여, 제조 비용은 증가하게 된다. 그리고, 전도성 물질의 저항이 종래 사용된 금속 물질보다 높으므로, 전력 소비와 그에 따른 신호 왜곡이 일어날 수 있다.
본 발명은 박막 트랜지스터(TFT) 어레이 기판을 제조하는 방법, 즉, 제조 공정을 단순화하고, 제조 단가를 낮추기 위해 전도성이 있는 공통 라인들이 보다 적은 마스크 공정으로 제조되는 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 제조 비용을 낮추고, 화소 개구율을 향상시키는 박막 트랜지스터(TFT) 어레이 기판에 관한 것이다.
또한, 본 발명은 높은 화소 개구율을 갖는 박막 트랜지스터 (TFT) 어레이 기판을 제공하는 것을 목적으로 하는데, 여기서, 박막 트랜지스터 어레이 기판의 상기 공통 라인은 전도성이 매우 우수하여, 신호 왜곡이 감소하게 된다.
여기 구체화하고, 넓게 기술했다시피, 본 발명은 박막 트랜지스터 어레이 기판을 제조하는 방법을 제공한다. 상기 제조 방법은 다음의 단계들을 포함한다. 먼저, 기판이 제공된다. 복수개의 패턴된 제 1 투명 전도성 패턴과 복수개의 패턴된 제 2 투명 전도성 패턴은 그 후 상기 기판 상에 형성된다. 그 다음 패턴된 제 1 금속층은 복수의 스캔 라인을 형성하기 위해 형성되는데, 여기서 각 스캔 라인은 상기 대응하는 제 1 투명 전도성 패턴 상에 게이트 전극을 연장하여 형성된다. 그리고, 패턴된 제 1 금속층은 상기 스캔 라인에 평행한 복수의 공통 라인을 형성하기 위하여, 상기 두 인접한 제 2 투명 전도성 패턴을 연결하기 위해 서로 각각 인접한 2개의 제 2 투명 전도성 패턴 사이에 연결 패턴을 형성하기 위해 형성된다.
그 후에, 게이트 절연막이 기판 전면에 형성된다. 더 나아가, 패턴된 반도체층은 각 게이트 전극 상에 채널층과 제 2 투명 전도성 패턴 상에 반도체 패턴을 형성하기 위해 게이트 절연막 상에 형성된다. 여기서 상기 반도체층은 제 1 및 제 2 투명 전도성 패턴을 형성하는데 사용하였던 것과 동일한 마스크를 가지고 패턴된다. 더 나아가, 패턴된 제 2 금속층은 상기 스캔 라인과 상기 연결 패턴(connecting pattern)을 가로지르는 복수개의 데이터 라인을 형성하기 위해 형성된다. 그리고, 상기 패턴된 제 2 금속층은 채널층의 양쪽에 개별적으로 각각 소스/드레인 전극을 형성하기 위해 형성된다. 여기서 각 소스 전극은 상기 대응되는 데 이터 라인과 연결된다. 그 후에, 패턴된 유전층(dielectric layer)은 상기 채널층, 상기 반도체 패턴, 상기 데이터 라인 및 소스/드레인 전극을 덮기 위해 상기 기판 전면에 형성된다. 여기서, 유전층은 개별적으로 드레인 전극을 노출시키기 위해 복수개의 콘택 개구부(contact openings)를 가진다. 다음에, 복수개의 화소 전극이 상기 유전층 상에 형성된다. 그리고, 각 화소 전극은 상기 대응하는 콘택 개구부를 통해 상기 각 대응하는 드레인 전극에 전기적으로 연결된다.
본 발명의 일실시예에 따르면, 상기 투명 전도성 패턴은 화소 전극의 물질과 같은 물질로 형성될 수 있다.
본 발명의 일실시예에 따르면, 이온 도핑 공정은 상기 반도체층의 표면 상에 오믹 콘택층(ohmic contact layer)을 형성한 후 또는 형성하는 동안에 수행된다.
본 발명의 일실시예에 따르면, 상기 유전층을 형성하는 단계는 연속적으로 패시베이션층과 평탄화층을 형성하는 것을 포함한다.
본 발명은 또한 박막 트랜지스터 어레이 기판을 제조하는 방법을 제공한다. 상기 제조 방법은 다음의 단계를 포함한다. 먼저, 기판이 제공된다. 패턴된 투명 전도성층은 복수개의 투명 전도성층 및 복수개의 공통 라인을 형성하기 위해 상기 기판 상에 형성된다. 다음으로, 패턴된 제 1 금속층은 복수개의 스캔 라인을 형성하기 위해 형성된다. 여기서, 각 스캔 라인은 상기 대응하는 투명 전도성 패턴 상에 게이트 전극을 연장하여 형성된다. 그리고, 게이트 절연막이 기판 전면에 형성된다. 그 후에, 패턴된 반도체층은 각 게이트 전극 상에 채널층, 각 공통 라인 상에 반도체 패턴을 형성하기 위하여 상기 게이트 절연막 상에 형성된다. 여기서, 상 기 반도체층은 예를 들어 패턴된 투명 전도성층을 패터닝하는데 사용된 것과 동일한 마스크를 적용하여 패턴된다. 더 나아가, 패턴된 제 2 금속층은 상기 스캔 라인을 가로지르는 복수개의 데이터 라인과 각 채널층의 양쪽에 개별적으로 소스/드레인 전극을 형성하기 위해 형성된다. 여기서, 각 소스 전극은 상기 대응하는 데이터 라인에 연결된다. 그 후에, 패턴된 유전층(dielectric layer)은 상기 채널층, 상기 반도체 패턴, 상기 데이터 라인 및 상기 소스/드레인 전극을 덮기 위해 기판 전면에 형성된다. 여기서, 상기 유전층은 개별적으로 상기 드레인 전극을 노출시키고, 플로팅 반도체 패턴(floating semiconductor pattern)을 형성하기 위해 반도체 패턴의 양 끝을 분리하는 콘택 개구부(contact openings)를 복수개 포함한다. 그 다음, 복수개의 화소 전극은 상기 유전층 상에 형성된다. 여기서, 각각의 화소 전극은 상기 대응하는 콘택 개구부를 통하여 상기 대응하는 드레인 전극과 전기적으로 연결되어 있다.
본 발명의 일실시예에 따르면, 투명 전도성층은 화소 전극에서 사용된 것과 동일한 물질을 사용하여 제조될 수 있다.
본 발명의 일실시예에 따르면, 이온 도핑 공정은 오믹 콘택층을 상기 반도체층의 표면 상에 형성하기 위하여, 상기 반도체층을 형성하는 동안 또는 형성한 후에 수행된다.
본 발명의 일실시예에 따르면, 상기 유전층을 형성하는 단계는 연속적으로 패시베이션층과 평탄화층을 형성하는 것을 포함한다.
본 발명은 기판, 복수개의 스캔 라인, 복수개의 데이터 라인, 복수개의 제 1 투명 전도성 패턴, 복수개의 게이트 전극, 복수개의 제 2 투명 전도성 패턴, 복수개의 연결 패턴, 게이트 절연막, 복수개의 채널층, 복수개의 반도체 패턴, 복수개의 소스/드레인 전극, 유전층 및 복수개의 화소 전극을 포함한다. 상기 스캔 라인은 상기 기판 상에 위치한다. 상기 제 1 투명 전도성 패턴은 기판 상에 위치하고, 상기 대응하는 스캔 라인에 인접해 있다. 상기 게이트 전극은 제 1 투명 전도성 패턴 상에 위치하고, 상기 대응하는 스캔 라인에 전기적으로 연결되어 있다. 상기 제 2 투명 전도성 패턴은 상기 기판 상에 위치하고, 그들의 대응하는 스캔 라인에 평행하게 배치되어 있다. 적어도 연결 패턴 중의 하나는 두 인접한 제 2 투명 전도성 패턴을 연결하기 위해 두 인접한 제 2 투명 전도성 패턴 사이에 개별적으로 배치된다. 이는 상기 스캔 라인에 평행한 복수개의 공통 라인을 형성하기 위함이다. 상기 게이트 절연막은 상기 스캔 라인, 상기 제 1 투명 전도성 패턴, 상기 게이트 전극, 상기 제 2 투명 전도성 패턴 및 상기 연결 패턴을 덮는다.상기 채널층은 상기 게이트 전극 상에 상기 게이트 절연막 상에 위치하고, 제 1 투명 전도성 패턴에 대응한다. 상기 반도체 패턴은 상기 제 2 투명 전도성 패턴에 대응하고, 상기 제 2 투명 전도성 패턴 상에 게이트 절연막 상에 위치한다. 상기 소스/드레인 전극은 상기 채널층의 양쪽에 개별적으로 위치한다. 상기 데이터 라인은 상기 게이트 절연막 상에 위치하고, 상기 소스 전극과 전기적으로 연결된다. 상기 데이터 라인은 상기 스캔 라인과 상기 연결 패턴을 가로지르나, 전기적으로는 연결되어 있지 않다. 상기 패턴된 유전층은 상기 채널층, 상기 반도체층, 상기 데이터 라인, 상기 소스/드레인 전극 상에 위치하고, 개별적으로 상기 드레인 전극을 노출하기 위한 복수개의 콘택 개구부를 가진다. 상기 화소 전극은 상기 유전층 상에 위치하며, 각 화소 전극은 상기 대응하는 콘택 개구부를 통하여 상기 대응하는 드레인 전극에 전기적으로 연결된다.
본 발명의 일실시예에 따르면, 제 1 투명 전도성 패턴의 물질은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 알루미늄아연산화물(AZO) 또는 이들의 조합을 포함한다.
본 발명의 일실시예에 따르면, 상기 채널층과 상기 반도체 패턴의 물질은 비정질 실리콘을 포함한다.
본 발명의 일실시예에 따르면, 제 2 투명 전도성 패턴의 물질은 ITO, IZO, AZO 또는 그들의 조합을 포함한다.
본 발명의 일실시예에 따르면, 박막 트랜지스터 어레이 기판은 각 채널층과 상기 대응하는 소스/드레인 전극 사이에 위치하는 오믹 콘택층을 포함한다.
본 발명의 일실시예에 따르면, 상기 유전층은 패시베이션층과 상기 패시베이션층 상에 위치하는 평탄화층을 포함한다.
본 발명은 기판, 복수개의 스캔 라인, 복수개의 데이터 라인, 복수개의 투명 전도성 패턴, 복수개의 게이트 전극, 복수개의 반도체 패턴, 게이트 절연막, 복수개의 채널층, 복수개의 공통 라인, 복수개의 소스/드레인 전극, 패턴된 유전층 및 복수개의 화소 전극을 포함하는 박막 트랜지스터 어레이 기판을 더욱 제공한다. 상기 스캔 라인과 상기 데이터 라인은 상기 기판 상에 위치한다. 상기 투명 전도성 패턴은 상기 기판 상에 위치하고, 그들의 대응하는 스캔 라인에 인접해 있다. 상기 게이트 전극은 상기 투명 전도성 패턴 상에 위치하고, 상기 대응하는 스캔 라인에 연결된다. 상기 공통 라인은 상기 기판 상에 위치하며, 상기 스캔 라인에 평행하다. 상기 게이트 절연막은 상기 스캔 라인, 상기 투명 전도성 패턴, 상기 공통 라인 및 상기 게이트 전극을 덮고 있다. 상기 데이터 라인은 상기 게이트 절연막 상에 위치하고, 소스 전극에 전기적으로 연결된다. 그리고, 상기 데이터 라인은 상기 스캔 라인과 상기 공통 라인을 가로지르나, 전기적으로는 연결되어 있지 않다. 상기 채널층은 상기 투명 전도성 패턴에 대응하고, 상기 게이트 전극 상에 상기 게이트 절연막 상에 위치한다. 상기 반도체 패턴은 상기 공통 라인과 대응하며, 상기 공통 라인 상에 상기 게이트 절연막 상에 위치한다. 상기 소스/드레인 전극은 개별적으로 상기 채널층의 양쪽에 위치한다. 상기 패턴된 유전층은 상기 채널층, 상기 반도체 패턴, 상기 데이터 라인, 상기 소스/드레인 전극 상에 위치하고, 상기 유전층은 상기 드레인 전극을 개별적으로 노출하기 위한 복수개의 콘택 개구부를 가진다. 상기 화소 전극은 상기 유전층 상에 위치하며 상기 화소 전극은 상기 대응하는 콘택 개구부를 통해 상기 대응하는 드레인 전극에 전기적으로 연결되어 있다.
본 발명의 일실시예에 따르면, 상기 투명 전도성 패턴과 상기 공통 라인은 같은 막으로 제조된다.
본 발명의 일실시예에 따르면, 상기 반도체층의 물질은 비정질 실리콘을 포함한다.
본 발명의 일실시예에 따르면, 상기 투명 전도성 패턴과 상기 공통 라인의 물질은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 알루미늄아연산화물(AZO) 또는 그들의 조합을 포함한다.
본 발명의 일실시예에 따르면, 박막 트랜지스터 어레이 기판은 각 채널층과 상기 대응하는 소스/드레인 전극 사이에 위치하는 오믹 콘택층을 더욱 포함한다.
본 발명의 일실시예에 따르면, 상기 유전층은 패시베이션층과 상기 패이베이션층 상에 위치하는 평탄화층을 포함한다.
본 발명의 일실시예인 박막 트랜지스터 어레이 기판의 제조 방법에 따르면, 적어도 각 공통 라인의 일부분은 화소 개구율을 향상하기 위해 투명 전도성 물질로 제조되고, 필수적으로 요구되는 마스크 공정을 감소시키고, 제조 비용을 낮추기 위하여, 상기 공통 라인을 형성하기 위한 상기 투명 전도성 패턴은 상기 반도체층을 형성하는데 사용하는 마스크와 동일한 것으로 형성될 수 있다. 게다가, 본 발명에서는 상기 박막 트랜지스터 어레이 기판 상에 상기 공통 라인은 연결 패턴과 투명 전도성 패턴에 의해 또한 형성될 수 있어, 상기 공통 라인은 저항을 낮출 수 있다. 그에 따라, 박막 트랜지스터의 어레이 기판의 전력 소비는 낮아지고, 신호 왜곡이 감소될 수 있다.
본 발명은 실시예에 따르면, 박막 트랜지스터 어레이 기판을 구성하는 액정 패널, 대향 기판 및 그 사이에 제공되는 액정층을 제공한다. 상기 대향 기판은 컬러 필터 또는 다른 공통 전극을 포함하는 기판일 수 있다.
앞서 전술한 사항, 다른 목적, 형태와 본 발명의 이점을 이해하기 위하여, 도면을 덧붙인 바람직한 실시예가 하기에 상세하게 기술되어 있다.
제 1
실시예
도면 1A 내지 1H는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 나타내는 단면들이다. 도면 2A 내지 2E는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 나타내는 평면도이다. 도면 1A와 도면 2A를 참조하면, 먼저 기판(110)이 제공된다. 그리고, 상기 기판(110)은 어레이로 나열된 복수개의 화소 사전 설정 영역(pixel preset region) P (오직 두개의 화소 사전 설정 영역 P가 도면 2A에 예시되어 있다.), 각 화소 사전 설정 영역 P는 액티브 디바이스 영역 A와 커패시터 영역 C를 가진다. 패턴된 투명 전도성층(112)은 각 액티브 디바이스 영역 A에 제 1 투명 전도성 패턴(112a)과 각 커패시터 영역 C에 제 2 투명 전도성 패턴(112b)을 형성하기 위해 기판(110) 상에 형성된다.
이를 구체화하기 위하여, 상기 투명 전도성층(112)은 화학기상증착법(CVD)을 통해 상기 기판(110) 상에 투명 전도성 물질을 증착하여 형성될 수 있다. 그 후에,마스크 공정은 상기 제 1 투명 전도성 패턴(112a)과 상기 제 2 투명 전도성 패턴(112b)를 형성하기 위해 증착된 투명 전도성 물질에 대해 수행된다. 상기 투명 전도성층(112)의 물질은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 알루미늄아연산화물(AZO) 또는 그들의 조합일 수 있다.
그 후에, 도면 1B와 도면 2B를 참조하면, 패턴된 제 1 금속층은 복수개의 스캔 라인(114a)을 형성하기 위하여, 상기 기판(110)의 화소 사전 설정 영역 P 내에 형성된다. 여기서, 각 화소 사전 설정 영역 P에 있는 상기 스캔 라인(114a)은 상기 대응하는 제 1 투명 전도성 패턴(112a) 상에 게이트 전극(114b)을 연장한 것이고, 예를 들면, 두 개의 인접한 제 2 투명 전도성 패턴(112b) 사이에 연결 패턴(114c)을 형성하기 위해, 두 인접한 제 2 투명 전도성 패턴(112b)을 연결하기 위한 연결 패턴을 형성하기 위해 형성된다. 좀 더 구체화하면, 제 1 금속층은 물리 기상 증착법(PVD)를 통해 상기 기판 상에 하나 또는 그 이상의 금속 물질을 증착함으로써 형성될 수 있다. 그리고 나서, 마스크 공정은 상기 스캔 라인(114a), 상기 게이트 전극(114b) 및 상기 연결 패턴(114c)을 동시에 형성하기 위해 금속 물질을 패턴하도록 수행된다. 앞서 언급한 금속 물질은 알루미늄, 금, 구리, 몰리브덴, 크롬, 티타늄, 알루미늄합금, 알루미늄 마스네슘 합금, 몰리브덴 합금 또는 이들의 조합과 같은 낮은 저항 물질일 수 있다.
상기 스캔 라인(114a)에 평행한 복수개의 공통 라인 CL을 형성하기 위하여, 상기 연결 패턴(114c)은 두 인접한 화소 사전 설정 영역 P의 제 2 투명 전도성 패턴(112b)를 연결할 수 있는 것이 구체화되어야 한다. 본 발명의 상기 공통 라인 CL의 일부는 투명 전도성 물질로 제조되어, 화소 사전 설정 영역 P의 개구율이 향상되는 것을 알 수 있다. 더 나아가, 제 2 투명 전도성 패턴(112b)을 연결하기 위한 연결 패턴(114c)의 저항이 ITO보다 낮아, 본 발명에서 금속 물질로 제조된 상기 공통 라인 CL은 보다 낮은 저항과 보다 우수한 전도성을 가진다. 다음으로, 게이트 절연막(116)은 상기 기판(110) 상에 형성된다. 상기 게이트 절연막의 물질은 반응성이 있는 가스원으로써, TEOS(tetraethoxysilane)과 함께 형성된 SiN 또는 SiO일 수 있다.
다음으로, 도면 1C와 도면 2C를 참조하면, 각 게이트 전극(114b) 상에 채널층과 제 2 투명 전도성 패턴(112b) 상에 반도체 패턴(118b)을 형성하기 위해, 패턴된 반도체층(118)은 상기 게이트 절연막(116) 상에 형성된다. 일반적으로 말해서, 상기 반도체층(118)은 CVD를 통해 상기 기판(110) 전면에 비정질 실리콘을 증착하여 형성될 수 있다. 그리고 나서, 마스크 공정이 상기 채널층(118a)과 상기 반도체 패턴(118b)을 형성하기 위해, 상기 게이트 절연막 상에 증착된 비정질 실리콘을 패턴하기 위해 수행된다.
상기 채널층(118a)과 상기 금속 물질 사이에 접촉 저항을 감소시키기 위하여, 실제로 이온 도핑 공정은 반도체층(118)의 표면 상에 오믹 콘택층(119a)과 도핑된 반도체층(119b)을 형성하기 위해 상기 반도체층(118)을 형성하는 동안 또는 형성한 후, 수행될 수 있다. 이는 상기 반도체층(118)이 제 1 투명 전도성 패턴(112a)과 제 2 투명 전도성 패턴(112b)을 포함하는 상기 투명 전도성층(112)를 패턴하는 것과 동일한 마스크를 사용하여 패턴되는 것을 알 수 있다.
본 발명에서는 상기 공통 라인 CL은 제 2 투명 전도성 패턴(112b)과 상기 연결 패턴(114c)으로 구성되고, 여기서 상기 제 2 투명 전도성 패턴(112b)은 상기 반도체층(118)을 패턴하는데 사용하는 것과 동일한 마스크를 사용하여 패턴된다. 그리고, 상기 연결 패턴(114c), 상기 스캔 라인(114a) 및 상기 게이트 전극(114b)은 동일한 마스크 공정을 통하여 형성된다. 그리하여, 종래의 기술과 비교하면, 상기 공통 라인 CL을 형성하기 위한 추가적인 마스크는 본 발명에 요구되지 않는다. 따 라서, 상기 제조 비용은 감소된다.
다음으로, 도 1D를 참조하면, 금속 물질(121)은 상기 게이트 절연막(116)의 일부, 상기 오믹 콘택층(119a) 및 상기 도핑된 반도체층(119b)을 덮기 위해 상기 기판(110) 전면에 형성된다. 그 후에, 도 1E와 도 2D를 참조하면, 금속 물질(121)의 일부가 제거되고, 상기 금속 물질(121)은 패턴된 제 2 금속층(120)을 형성하기 위하여 패턴되고, 더욱이 상기 스캔 라인(114a)을 가로지르는 복수개의 데이터 라인(120a) 및 채널층(118a) 양쪽에 소스(120S)/드레인(120D) 전극을 형성하기 위해 패턴된다. 더 나아가 상기 제 2 투명 반도체 패턴(112b) 상에 도핑된 반도체층(119b)은 또한 일부의 금속 물질(121)이 제거되는 동안 제거된다. 각 소스 전극(120S)은 상기 대응하는 데이터 라인(120a)에 연결된다. 상기 데이터 라인(120a)은 연결 패턴(114c)이 위치하는 상기 공통 라인 CL을 가로지른다.
본 발명의 또 다른 실시예에서, 도 1D의 앞서 전술한 단계는 도 1E에서 나타내는 구조를 형성하기 위해 배면 노광 공정에 의해 대체될 수 있다. 구체적으로, 도 1I를 참조하면, 포토레지스트층(R1)은 상기 오믹 콘택층(119a), 상기 도핑된 반도체층(119b), 상기 게이트 절연막(116)을 덮기 위해 형성되고, 여기서, 상기 포토레지스트층(R1)은 파지티브 타입의 포토레지스트로 만들어질 수 있다. 그리고 나서, 도 1J에서 나타낸 것과 같이, 배면 노광은 마스크로써 상기 게이트 전극(114b)를 사용함으로써, 상기 포토레지스트층(R1)에 수행된다. 상기 게이트 전극(114)이 불투명한 금속 물질로 이루어진다면, 상기 게이트 전극(114b) 상에 상기 포토레지스트층(R1)의 영역이 노출되지 않는다. 다음에, 도 1K를 참조하면, 상기 포토레지 스트층(R1)은 현상되고, 상기 포토레지스트층(R1)의 상기 노출되지 않은 영역은 남아 있다. 그 후에, 도 1L에서 나타낸 것과 같이, 상기 게이트 전극(114b) 상에 상기 남아 있는 포토레지스트층(R1)은 상기 제 2 투명 전도성 패턴(112b) 상에 도핑된 반도체층(119b)을 제거하기 위한 마스크로써 사용된다. 상기 도핑된 반도체층(119b)은 건식 식각 공정을 통해 제거될 수 있다. 예를 들면, 반응성 가스원으로 산소 또는 CFx계 가스가 사용되는데, 플라즈마를 형성하기 위해 반응성 가스원에 바이어스(bias)가 인가되며, 이방성의 식각이 상기 플라즈마와 함께 상기 도핑된 반도체층에 수행된다. 그리고 나서, 상기 남아 있는 포토레지스트층(R1)은 제거된다. 그 다음 도 1M을 참조하면, 금속 물질(121)은 상기 게이트 절연막(116)의 일부, 상기 오믹 콘택층(119a) 및 상기 반도체 패턴(118b)을 덮도록 상기 기판(110) 전면에 형성된다. 도 1E에서와 같이, 유사하게, 상기 금속 물질(121)은 패턴된 제 2 금속층(120), 상기 스캔 라인을 가로지르는 복수개의 데이터 라인(120a) 및 각 채널층(118a)의 양쪽에 소스(120S)/드레인 전극(120D)을 형성하기 위해 패턴된다.
도 1E의 단계 후, 패턴된 유전층(dielectric layer)(130)은 도 1F에서 나타내는 것과 같이, 상기 기판(110) 전면에 형성된다. 구체적으로, 상기 유전층(130)을 형성하기 위한 단계는 연속적으로 패시베이션층(132)과 평탄화층(134)을 형성하는 것을 포함할 수 있다. 상기 패시베이션층(132)의 물질은 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드일 수 있고, 상기 평탄화층(134)의 물질은 폴리이미드 또는 유기 물질일 수 있다. 도 1G를 참조하면, 콘택 개구부(H1) 는 상기 드레인 전극(120D)를 노출하기 위해, 상기 유전층(130) 내부에 형성된다.
다음으로, 도 1H와 도 2E를 참조하면, 화소 전극(140)은 상기 유전층(130) 상에 형성된다. 구체적으로, 먼저 투명 전극 물질은 상기 유전층(130) 상에 증착되고, 상기 투명 전극 물질은 상기 콘택 개구부(H1) 안에 채워진다. 상기 투명 전극 물질은 상기 투명 전도성층(112)의 물질과 동일 물질일 수 있다. 다음으로, 마스크 공정은 각 화소 사전 설정 영역 P에 화소 전극(140)을 정의하기 위해 상기 투명 전극 물질에 수행되고, 상기 화소 전극(140)은 상기 대응하는 콘택 개구부(H1)를 통하여 상기 대응하는 드레인 전극(120D)에 전기적으로 연결된다. 상기 제 2 투명 전도성 패턴(112b)과 상기 연결 패턴(114c)을 포함하는 상기 공통 라인 CL과 상기 공통 라인 CL 상에 있는 상기 화소 전극(140)은 스토리지 커패시터를 형성한다. 상기에서 설명한 바와 같이, 본 발명의 상기 TFT 어레이 기판(100)은 완성된다. 상기 TFT 어레이 기판(100)의 상기 공통 라인 CL은 낮은 저항을 가진다; 따라서, 본 발명의 상기 TFT 어레이 기판(100)은 전력 소비가 낮다.
앞에서 전술한 방법으로 제조된 상기 TFT 어레이 기판(100)은 도 1H와 도 2E로 구체화되어 설명된다. 이는 기판(110), 스캔 라인(114a), 데이터 라인(120a), 제 1 투명 전도성 패턴(112a), 제 2 투명 전도성 패턴(112b), 연결 패턴(114c), 게이트 전극(114b), 소스(120S)/드레인(120D) 전극, 게이트 절연막(116), 채널층(118a), 반도체 패턴(118b), 유전층(130) 및 화소 전극(140)을 포함한다. 상기 스캔 라인(114a)과 상기 데이터 라인(120a)은 상기 기판 상에 복수개의 화소 사전 설정 영역 P를 형성하기 위해 상기 기판(110) 상에 위치하고, 각 화소 사전 설정 영역 P는 액티브 디바이스 영역 A와 커패시터 영역 C를 포함한다.
상기 제 1 투명 전도성 패턴(112a)은 상기 대응하는 액티브 디바이스 영역 A에 위치한다. 상기 게이트 전극(114b)은 제 1 투명 전도성 패턴(112a) 상에 위치하고, 상기 대응하는 스캔 라인(114a)에 전기적으로 연결된다. 제 2 투명 전도성 패턴(112b)은 상기 대응하는 커패시터 영역 C에 위치한다. 상기 연결 패턴(114C) 중의 적어도 하나는 개별적으로 두 인접한 제 2 투명 전도성 패턴(112b) 사이에 위치한다. 상기 연결 패턴(114c)은 상기 스캔 라인(114a)에 평행한 상기 공통 라인 CL을 형성하기 위하여 인접한 화소 사전 설정 영역 P에 제 2 투명 전도성 패턴을 연결할 수 있다.
상기 게이트 절연막(116)은 상기 스캔 라인(114a), 제 1 투명 전도성 패턴(112a), 제 2 투명 전도성 패턴(112b), 상기 게이트 전극(114b) 및 상기 연결 패턴(114c)을 덮는다. 상기 채널층(118a)은 제 1 투명 전도성 패턴(112a)에 대응하고, 상기 게이트 전극(114b) 상에 상기 게이트 절연막(116) 상에 위치한다. 상기 반도체 패턴(118b)은 제 2 투명 전도성 패턴(112b)에 대응하고, 상기 제 2 투명 전도성 패턴(112b) 상에 상기 게이트 절연막(116) 상에 위치한다. 도 1H에서 나타내는 것과 같이, 상기 소스 전극(120S)과 상기 드레인 전극(120D)은 상기 채널층(118a)의 양쪽에 개별적으로 위치한다. 상기 유전층(130)은 패시베이션층(132)과 상기 패시베이션층(132) 상에 위치하는 평탄화층(134)을 포함할 수 있다. 상기 유전층(130)은 상기 채널층(118a), 상기 반도체 패턴(118b), 상기 오믹 콘택층(119a), 상기 데이터 라인(120a), 상기 소스(120S)/드레인(120D) 전극을 덮는다. 상기 화소 전극(140)은 상기 유전층(130) 상에 형성되고, 박막 트랜지스터를 완성하기 위해 상기 콘택 개구부(H1)를 통해, 상기 대응하는 드레인 전극(120D)에 전기적으로 연결된다. 더 나아가, 상기 화소 전극(140)과 상기 대응하는 공통 라인은 스토리지 커패시터를 형성한다.
제 2
실시예
도 3A 내지 3H는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 나타내는 단면도이다. 도 4A 내지 4F는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 나타내는 평면도이다. 도 3A와 도 4A를 참조하면, 먼저 기판(110)이 제공되고, 상기 기판(110)은 어레이로써 정렬된 복수개의 화소 사전 설정 영역 P를 가진다. (오직 두 화소 사전 설정 영역 P를 도 4A에서 확실하게 보여준다.) 상기 화소의 사전 설정 영역 P의 각각은 액티브 디바이스 영역 A와 커패시터 영역 C를 가진다. 그리고 나서, 패턴된 투명 전도성층(112)은 각 액티브 디바이스 영역 A에 제 1 투명 전도성층(112)과 각 커패시터 영역 C에 제 2 투명 전도성 패턴(112b)을 형성하기 위해 상기 기판(110) 상에 형성된다. 인접한 화소 사전 설정 영역 P에 있는 상기 제 2 투명 전도성 패턴(112b)은 상기 기판(110) 상에 상기 공통 라인을 형성하기 위해 서로 연결되어 있다. 다시 말하면, 둘 또는 그보다 많은 인접한 사전 설정 영역 P에서, 상기 제 2 투명 전도성 패턴(112b)은 연속적으로 위치하고, 상기 기판(110) 상에 한 부분 또는 하나의 단일층으로 형성된다.
구체적으로, 상기 투명 전도성층(112)은 CVD를 통해, 상기 기판 상에 투명 전도성 물질을 증착함으로써 형성된다. 마스크 공정은 그 후에 제 1 투명 전도성 패턴(112a)과 제 2 투명 전도성 패턴(112b)을 형성하기 위하여 상기 증착된 투명 전도성 물질에 수행됨으로써, 상기 공통 라인 CL이 형성된다. 상기 투명 전도성층(112)의 상기 물질은 ITO, IZO, AZO 또는 그들의 조합일 수 있다.
도 3B와 도 4B를 참조하면, 패턴된 제 1 금속층(114)은 복수개의 스캔 라인(114a)와 게이트 전극(114b)를 형성하기 위하여 상기 기판(110) 상에 형성된다. 각 화소 사전 설정 영역 P에 있는 상기 스캔 라인(114a)은 상기 대응하는 제 1 투명 전도성 패턴(112a) 상에 상기 게이트 전극(114b)을 연장하여 형성한다. 구체적으로, 상기 제 1 금속층(114)은 PVD법을 통해 상기 기판(110) 전면에 하나 이상의 물질을 증착함으로써 형성될 수 있고, 마스크 공정은 예를 들어, 상기 스캔 라인(114a)와 상기 게이트 전극(114b)을 형성하기 위해 금속 물질을 패턴하기 위해 수행된다. 그 다음, 게이트 절연막(116)은 상기 기판(110) 전면에 형성된다. 상기 게이트 절연막(116)의 상기 물질은 반응성 가스원으로써, TEOS와 함께 형성된 SiN 또는 SiO일 수 있다.
그 후에, 도 3C와 도 4C를 참조하면, 패턴된 반도체층(118)은 각 게이트 전극(114b) 상에 채널층(118a)과 각 제 2 투명 전도성 패턴(112b) 상에 반도체 패턴(118b)을 형성하기 위하여 상기 게이트 절연막(116) 상에 형성된다. 일반적으로 말해서, 상기 반도체층(118)은 CVD를 통하여 상기 기판(110) 상에 비정질 실리콘을 증착함으로써 형성될 수 있다. 그리고 난 후에, 상기 채널층(118a)과 상기 반도체 패턴(118b)을 형성하기 위하여, 마스크 공정은 상기 게이트 절연막(116) 상에 증착 된 상기 비정질 실리콘을 패턴하기 위해 수행된다.
상기 채널층(118a)과 박막 트랜지스터의 소스/드레인 전극으로 형성될 수 있는 상기 금속 물질 사이에 접촉 저항을 감소시키기 위하여, 실제로 이온 도핑 공정은 상기 반도체층(118)층을 형성하는 동안 또는 형성한 후, 상기 반도체층의 표면 상에 오믹 콘택층(119a)과 도핑된 반도체층(119b)을 형성하기 위해 수행될 수 있다.
상기 반도체층(118)은 제 1 투명 전도성 패턴(112a)과 제 2 투명 전도성 패턴(112b)를 포함하는 상기 투명 전도성층(112)를 패턴하는데 사용한 것과 동일한 마스크로 패턴될 수 있다. 그리하여, 종래의 기술과 비교할 때, 상기 공통 라인 CL을 형성하기 위한 추가적인 마스크는 본 발명에서 필요하지 않아, 제조 비용은 감소된다. 게다가, 본 발명의 상기 공통 라인 CL은 투명 전도성 물질로 제조되어, 상기 화소 사전 설정 영역 P의 개구율이 향상된다.
그 후에, 도 3D를 참조하면, 금속 물질(121)은 상기 게이트 절연막(116)의 일부, 상기 도핑된 반도체층(119b), 상기 오믹 콘택층(119a)을 덮기 위해 상기 기판(110) 전면에 형성된다. 다음으로, 도 3E와 도 4D를 참조하면, 상기 금속 물질(121)은 패턴된 제 2 금속층(120)을 형성하기 위해 패턴되고, 상기 스캔 라인(114a)을 가로지르는 복수개의 데이터 라인(120a) 및 각 채널층(118a)의 양쪽에 개별적으로 위치하는 소스(120S)/드레인 전극(120D)을 형성하기 위하여 더욱 패턴된다. 더 나아가, 상기 제 2 투명 전도성 패턴(112b) 상에 상기 도핑된 반도체층(119b)은 금속 물질(121)의 일부가 제거되는 동안 또한 제거될 수 있다. 각 소 스(120S) 전극은 상기 대응하는 데이터 라인(120a)에 연결된다.
본 발명의 또 다른 실시예로서, 도 3D의 전술한 단계는 도 3E에서 보여주는 구조를 형성하기 위해 배면 노광 공정에 의하여 대체될 수 있다. 구체적으로, 도 3I를 참조하면, 포토레지스트층(R2)는 상기 오믹 콘택층(119a), 상기 도핑된 반도체층(119b) 및 상기 게이트 절연막(116)을 덮기 위해 형성되고, 여기서, 상기 포토레지스트층(R2)은 파지티브 타입 포토레지스트로 제조될 수 있다. 그리고 나서, 도 3J를 참조하면, 배면 노광은 상기 게이트 전극(114b)을 마스크로써 사용함으로써, 상기 포토레지스트층(R2)에 행하여진다. 상기 게이트 전극(114)이 불투명한 금속 물질로 만들어진다면, 상기 게이트 전극(114b) 상에 상기 포토레지스트층(R2)의 영역은 노출되지 않는다. 그 다음으로, 도 3K를 참조하면, 상기 포토레지스트층(R2)의 일부가 현상되고, 상기 포토레지스트층(R2)의 노출되지 않은 부분이 남는다. 그 후에, 상기 게이트 전극(114b) 상에 남아 있는 포토레지스트층(R2)는 상기 반도체 패턴(118b)을 노출시키기 위해 상기 제 2 투명 전도성 패턴(112b) 상에 상기 도핑된 반도체층을 제거하기 위한 마스크로써 사용된다. 상기 도핑된 반도체층(119b)은 반응성 가스원으로써 예를 들어 산소 또는 CFx를 사용하여, 건식 식각 공정을 통해 제거될 수 있고, 플라즈마를 형성하기 위하여 상기 반응성 가스원에 바이어스(bias)가 인가되며, 이방성 식각 공정이 상기 플라즈마 공정과 함께 상기 도핑된 반도체층(119b)에 수행된다. 그리고 나서, 도 3L를 참조하면, 상기 남아있는 포토레지스트층(R2)은 제거된다. 다음으로, 도 3M을 참조하면, 금속 물질(121)은 상기 게이트 절연막(116)의 일부, 상기 오믹 콘택층(119a), 상기 반도체 패턴(118b)을 덮기 위하여, 상기 기판(110) 상에 형성된다. 그리고 나서, 도 3E를 참조하면, 유사하게 상기 금속 물질(121)은 패턴된 제 2 금속층(120)을 형성하기 위하여 패턴되고, 상기 스캔 라인(114a)을 가로지르는 복수개의 데이터 라인(120a), 상기 각 채널층(118a)의 양쪽에 개별적으로 위치하는 소스 전극(120S)과 드레인 전극(120D)을 형성하기 위하여 패턴된다.
도 3E의 단계 후, 도 3F를 참조하면, 유전층(130)은 상기 기판(110) 상에 형성된다. 구체적으로는, 상기 유전층(130)을 형성하는 단계는 연속적으로 패시베이션층(132)층과 평탄화층(134)을 형성하는 것을 포함할 수 있다. 상기 패시베이션층(132)의 물질은 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드일 수 있으며, 상기 평탄화층(134)의 물질은 폴리이미드 또는 유기물질일 수 있다. 다음으로, 도 3G와 도 4E를 참조하면, 콘택 개구부(H2)는 상기 드레인 전극(120D)를 노출시키기 위해 상기 유전층(130)에 형성된다. 더욱이, 플로팅 반도체 패턴(floating semicondoctor pattern)(118c)을 형성하기 위하여, 제 1 슬릿(H3)과 제 2 슬릿(H4)은 상기 유전층(130)에 형성되며, 각 반도체 패턴(118b)의 양 끝을 분리하기 위해 상기 반도체 패턴(118b)을 통과하여 형성된다.
그 후에, 도 3H와 도 4F를 참조하면, 화소 전극(140)은 상기 유전층(130) 상에 형성된다. 구체적으로, 투명 전극 물질은 먼저 상기 유전층(130) 상에 증착되고, 상기 투명 전극 물질은 전기적으로 상기 드레인 전극(120D)과 연결되기 위하여 상기 콘택 개구부(H2)를 채운다. 상기 투명 전극 물질은 상기 투명 전도성층(112) 의 것과 동일한 물질일 수 있다.
그 후에, 마스크 공정은 각 화소 사전 설정 영역 P에 화소 전극(140)을 형성하기 위해, 상기 투명 전극 물질에 수행되고, 상기 화소 전극(140)은 상기 대응하는 콘택 개구부(H2)를 통해 상기 대응하는 드레인 전극(120D)에 전기적으로 연결될 수 있다. 상기 제 1 슬릿(H3)과 상기 제 2 슬릿(H4) 안에 또는 상에 상기 투명 전극 물질은 다른 막과 상기 플로팅 반도체 패턴(118c)을 전기적으로 절연시키기 위하여, 상기 투명 전극 물질을 패턴하는 동안 함께 제거될 수 있다. 상기 화소 전극(140)은 상기 대응하는 공통 라인 CL과 함께 스토리지 커패시터를 형성하기 위해 상기 공통 라인 CL 상에 위치된다. 이상 설명한 바와 같이, 본 발명에서 상기 박막 트랜지스터 어레이 기판(200)은 완성된다.
상기 플로팅 반도체 패턴(118c)을 형성하는 것에 관하여, 또다른 예로서, 슬릿은 상기 유전층(130)이 그 위에 형성되기 전에 형성될 수 있다. 더 구체적으로, 상기 반도체 패턴(118b)을 형성한 후에, 슬릿은 상기 반도체 패턴(118b)에 형성될 수 있다. 그에 의하여, 상기 플로팅 반도체 패턴(118c)은 형성될 수 있다. 그리고나서, 상기 유전층(130)이 전체적으로 그 위에 형성된다.
전술한 방법으로 제조된 상기 박막 트랜지스터 어레이 기판(200)은 도 3H와 도 4E에 예시된다. 이는 기판(110), 스캔 라인(114a), 데이터 라인(120a), 제 1 투명 전도성 패턴(112a), 제 2 투명 전도성 패턴(112b), 게이트 전극(114b), 소스 전극(120S), 드레인 전극(120D), 게이트 절연막(116), 채널층(118a), 반도체 패턴(118b), 유전층(130) 및 화소 전극(140)을 포함한다. 상기 스캔 라인(114a)과 상 기 데이터 라인(120a)은 상기 기판(110) 상에 복수개의 화소 사전 설정 영역 P를 정의하기 위해 상기 기판(110) 상에 위치한다. 그리고, 각 상기 화소 사전 설정 영역 P는 액티브 디바이스 영역 A와 커패시터 영역 C를 가진다.
게다가, 상기 제 1 투명 전도성 패턴(112a)은 상기 대응하는 액티브 디바이스 영역 A 안에 위치한다. 상기 게이트 전극(114b)은 상기 제 1 투명 전도성 패턴(112a) 상에 배치되고, 상기 대응하는 스캔 라인(114a)에 전기적으로 연결된다. 상기 제 2 투명 전도성 패턴(112b)는 상기 대응하는 커패시터 영역 C 안에 위치하고, 인접한 화소 사전 설정 영역 P에 상기 제 2 투명 전도성 패턴(112b)은 상기 스캔 라인(114a)에 평행한 상기 공통 라인 CL을 형성하기 위하여 서로 연결된다.
본 발명에서, 상기 게이트 절연막(116)은 상기 스캔 라인(114a), 상기 제 1 투명 전도성 패턴(112a), 상기 제 2 투명 전도성 패턴(112b) 및 상기 게이트 전극(114b)를 덮는다. 상기 채널층(118a)은 상기 제 1 투명 전도성 패턴(112a)에 대응하고, 상기 게이트 전극(114b) 상에 상기 게이트 절연막(116) 상에 위치한다. 상기 반도체 패턴(118b)은 상기 제 2 투명 전도성 패턴(112b)에 대응하며, 상기 제 2 투명 전도성 패턴(112b) 상에 상기 게이트 절연막(116) 상에 위치한다. 도 3H를 참조하면, 상기 소스 전극(120S)과 상기 드레인 전극(120D)은 상기 채널층(118a)의 양쪽에 개별적으로 위치한다. 상기 유전층(130)은 패시베이션층(132)과 상기 패시베이션층(132) 상에 위치하는 평탄화층(134)을 포함할 수 있다. 상기 유전층(130)은 상기 채널층(118a), 상기 오믹 콘택층(119a), 상기 반도체 패턴(118b), 상기 데이터 라인(120a), 상기 소스 전극(120S)과 상기 드레인 전극(120D)을 덮을 수 있 다. 박막 트랜지스터를 완성하기 위하여, 상기 화소 전극(140)은 상기 유전층(130) 상에 형성되며, 대응하는 콘택 개구부(H2)를 통해 대응하는 드레인 전극(120D)에 전기적으로 연결된다. 더 나아가, 상기 화소 전극(140)과 상기 대응하는 공통 라인 CL은 스토리지 커패시터를 형성한다.
요약하면, 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법에 따르면, 상기 반도체층은 상기 투명 전도성층을 패턴하는 것과 동일한 마스크로 패턴된다. 그리하여, 상기 공통 라인을 형성하는데 추가적인 마스크가 요구되지 않는다. 종래의 기술과 비교하면, 본 발명의 박막 트랜지스터 어레이 기판을 제조하는 방법은 효율적으로 제조 비용을 감소시킬 수 있다. 더 나아가, 적어도 상기 공통 라인의 일부분은 투명 전도성 물질로 제조되기 때문에, 상기 화소 개구율은 향상될 수 있다. 그리고, 상기 박막 트랜지스터 어레이 기판의 상기 공통 라인은 또한 연결 금속 물질과 투명 전도성 물질에 의하여 형성될 수 있고, 상기 공통 라인은 낮은 저항을 갖기 때문에, 상기 박막 트랜지스터 어레이 기판은 낮은 전력 소비를 가지며, 신호 왜곡이 방지될 수 있다. 본 발명의 실시예를 따라, 액정 패널은 상기 박막 트랜지스터 어레이 기판을 사용할 수 있다. 본 발명의 실시예에 따라, 상기 박막 트랜지스터 어레이 기판을 구성하는 상기 액정 패널, 대향 기판과 상기 액정 패널과 상기 대향 기판 사이에 배치된 액정층이 제공된다. 상기 대향 기판은 컬러 필터 또는 다른 공통 전극을 포함하는 기판일 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명 의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
도면 1A 내지 1M은 본 발명의 일실시예를 따라 박막 트랜지스터 어레이 기판의 제조 공정을 설명하기 위한 단면도이다.
도면 2A 내지 2E는 본 발명의 제 1 실시예에 따라 박막 트랜지스터 어레이 기판의 제조 공정을 설명하기 위한 평면도이다.
도면 3A 내지 3M은 본 발명의 일실시예에 따라 다른 박막 트랜지스터 어레이 기판의 제조 공정을 설명하기 위한 단면도이다.
도면 4A 내지 4F는 본 발명의 제 2 실시예에 따라 박막 트랜지스터 어레이 기판의 제조 공정을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판 112 : 투명 전도성층
112a : 제 1 투명 전도성 패턴 112b : 제 2 투명 전도성 패턴
114a : 스캔 라인 114b : 게이트 전극
114c : 연결 패턴 116 : 게이트 절연막
118 : 반도체층 118a : 채널층
118b : 반도체 패턴 119a : 오믹 콘택층
119b : 도핑된 반도체층 120a : 데이터 라인
120S,120D : 소스/드레인 전극 121 : 금속 물질
130 : 유전층 132 : 패시베이션층
134 : 평탄화층 140 : 화소 전극
H1, H2 : 콘택 윈도우 개구부 H3 : 제 1 슬릿
H4 : 제 2 슬릿 R1, R2 : 포토레지스트층
Claims (20)
- 기판을 제공하고,상기 기판 상에 복수개의 제 1 투명 전도성 패턴과 복수개의 제 2 투명 전도성 패턴을 형성하고,복수개의 스캔 라인, 복수개의 게이트 전극 및 적어도 하나의 연결 패턴을 형성하고, 상기 스캔 라인의 하나는 상기 게이트 전극의 하나와 전기적으로 연결되고, 상기 각각의 게이트 전극은 하나의 제 1 투명 전도성 패턴 상에 위치하며, 상기 각각의 연결 패턴은 두 인접한 제 2 투명 전도성 패턴에 전기적으로 연결되고,상기 복수개의 스캔 라인, 상기 복수개의 게이트 전극 및 상기 적어도 하나의 연결 패턴 상에 게이트 절연막을 형성하고,상기 각 게이트 전극 상에 복수개의 채널층 및 각 제 2 투명 전도성 패턴 상에 복수개의 반도체패턴을 형성하고,각 게이트 절연막 상에 복수개의 데이터 라인 및 상기 채널층 상에 복수개의 소스/드레인 전극을 형성하고,상기 복수개의 데이터 라인과 상기 복수개의 소스/드레인 전극 상에 상기 복수개의 드레인 전극을 개별적으로 노출시키는 복수개의 콘택 개구부를 갖는 유전층을 형성하고,상기 대응하는 콘택 개구부를 통해 대응하는 드레인 전극에 전기적으로 연결되는 복수개의 화소 전극을 상기 유전층 상에 형성하는 것을 포함하는 박막 트랜지 스터 어레이 기판의 제조 방법.
- 제 1항에 있어서, 상기 각 게이트 전극 상에 복수개의 채널층 및 상기 각 제 2 투명 전도성 패턴 상에 복수개의 반도체층은 상기 제 1, 제 2 투명 전도성 패턴을 형성한 것과 동일한 마스크에 의하여 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 1항에 있어서, 상기 채널층의 표면 상에 대응하도록 복수개의 오믹 콘택층을 형성하기 위해 상기 채널층에 도핑 공정을 수행하는 것을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 1항에 있어서, 상기 유전층을 형성하는 단계는 연속적으로 패시베이션층과 평탄화층을 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 기판;상기 기판 상에 위치하는 복수개의 제 1 투명 전도성 패턴 및 복수개의 제 2 투명 전도성 패턴;상기 기판 상에 위치하는 복수개의 스캔 라인;상기 제 1 투명 전도성 패턴 상에 개별적으로 위치하며, 상기 대응하는 스캔 라인에 각각 연결되는 복수개의 게이트 전극;상기 기판 상에 위치하며, 각각 개별적으로 두 인접한 제 2 투명 전도성 패턴에 전기적으로 연결되는 복수개의 연결 패턴;상기 스캔 라인, 상기 제 1 투명 전도성 패턴, 상기 게이트 전극, 상기 제 2 투명 전도성 패턴 및 상기 연결 패턴을 덮는 게이트 절연막;상기 제 1 투명 전도성 패턴에 개별적으로 대응하며, 상기 게이트 전극 상의 상기 게이트 절연막 상에 위치하는 복수개의 채널층;상기 채널층의 양쪽에 개별적으로 위치하는 복수개의 소스/드레인 전극;상기 게이트 절연막 상에 위치하며, 상기 소스 전극에 전기적으로 연결되는 복수개의 데이터 라인;상기 채널층, 상기 데이터 라인, 상기 소스/드레인 전극 상에 위치하며, 상기 드레인 전극을 개별적으로 노출시키는 복수개의 콘택 개구부를 가지는 유전층; 및상기 유전층 상에 위치하고, 상기 대응하는 콘택 개구부를 통해 상기 대응하는 드레인 전극과 전기적으로 연결되는 복수개의 화소 전극을 포함하는 박막 트랜지스터 어레이 기판.
- 제 5항에 있어서, 제 2 투명 전도성 패턴과 개별적으로 대응하며, 제 2 투명 전도성 패턴 상의 상기 게이트 절연막 상에 위치하는 복수개의 반도체 패턴을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 5항에 있어서, 상기 채널층과 상기 반도체 패턴의 물질은 비정질 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 5항에 있어서, 상기 화소 전극의 물질은 ITO, IZO, AZO 또는 그들의 조합을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 5항에 있어서, 각 채널층과 상기 대응하는 소스/드레인 전극 사이에 위치하는 오믹 콘택층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 5항에 있어서, 상기 유전층은 패시베이션층과 상기 패시베이션층 상에 위치하는 평탄화층을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 기판을 제공하고,복수개의 투명 전도성 패턴과 복수개의 공통 라인을 형성하기 위하여, 상기기판 상에 패턴된 투명 전도성층을 형성하고;각각의 스캔 라인이 상기 투명 전도성 패턴 상에 게이트 전극이 연장된 복수개의 스캔 라인을 형성하기 위한 패턴된 제 1 금속층을 형성하고;상기 기판 전면에 게이트 절연막을 형성하고;상기 각각의 게이트 전극 상에 채널층 및 각각의 공통 라인 상에 반도체 패턴을 형성하기 위하여, 상기 게이트 절연막 상에 상기 패턴된 투명 전도성층을 형성하는 것과 동일한 마스크를 사용하여 패턴된 반도체층을 형성하고;복수개의 데이터 라인과 각 소스 전극이 상기 대응하는 데이터 라인에 연결되며, 각 채널층의 양쪽에 개별적으로 위치하는 복수개의 소스/드레인 전극을 형성하기 위하여 패턴된 제 2 금속층을 형성하고;상기 채널층, 상기 반도체 패턴, 상기 데이터 라인 및 상기 소스/드레인 전극 상에 플로팅 반도체 패턴을 형성하기 위하여 상기 드레인 전극을 개별적으로 노출시키며, 상기 반도체 패턴의 양끝을 분리시키는 복수개의 콘택 개구부를 포함하는 패턴된 유전층을 형성하고;상기 유전층 상에 상기 대응하는 콘택 개구부를 통해 각 화소 전극이 상기 대응하는 드레인 전극에 전기적으로 연결되는 복수개의 화소 전극을 형성하는 것을 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 11항에 있어서, 상기 투명 전도성층은 상기 화소 전극과 동일한 물질을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 11항에 있어서, 상기 반도체층의 표면 상에 오믹 콘택층을 형성하기 위하여 상기 반도체층에 이온 도핑 공정을 수행하는 것을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 11항에 있어서, 상기 유전층의 형성 단계는 연속적으로 패시베이션층과 평탄화층을 형성하는 것을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 기판;상기 기판 상에 위치하는 복수개의 투명 전도성 패턴;상기 기판 상에 위치하며, 개별적으로 그들의 대응하는 투명 전도성 패턴에 인접한 복수개의 스캔 라인;상기 기판 상에 위치하고, 상기 스캔 라인에 평행한 복수개의 공통 라인;상기 투명 전도성 패턴 상에 개별적으로 위치하고, 상기 대응하는 스캔 라인에 연결되는 복수개의 게이트 전극;상기 스캔 라인, 상기 투명 전도성 패턴, 상기 공통 라인 및 상기 게이트 전극을 덮는 게이트 절연막;상기 투명 전도성 패턴에 개별적으로 대응하며, 상기 게이트 전극 상의 상기 게이트 절연막 상에 위치하는 복수개의 채널층;상기 채널층의 양 쪽에 개별적으로 위치하는 복수개의 소스/드레인 전극;상기 게이트 전극 상에 위치하고, 상기 소스 전극에 전기적으로 연결되며, 상기 스캔 라인과 상기 공통 라인에 교차하지만, 전기적으로 연결되어 있지 않은 복수개의 데이터 라인;상기 채널층, 상기 데이터 라인, 상기 소스/드레인 전극 상에 위치하며, 상기 드레인 전극을 개별적으로 노출시키는 복수개의 콘택 개구부를 가지는 유전층; 및상기 유전층 상에 위치하고, 상기 대응하는 콘택 개구부를 통해 상기 대응하는 드레인 전극에 전기적으로 연결되는 복수개의 화소 전극을 포함하는 박막 트랜지스터 어레이 기판.
- 제 15항에 있어서, 상기 투명 전도성 패턴과 상기 공통 라인은 같은 층으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 15항에 있어서, 상기 공통 라인에 개별적으로 대응하며, 상기 공통 라인 상의 상기 게이트 절연막 상에 위치하는 복수개의 반도체층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 15항에 있어서, 상기 투명 전도성 패턴과 상기 공통 라인의 물질은 ITO, IZO, AZO 또는 이들의 조합을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 15항에 있어서, 상기 각 채널층과 상기 대응하는 소스/드레인 전극 사이에 위치하는 오믹 콘택층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 15항에 있어서, 상기 유전층은 패시베이션층과 상기 패시베이션층 상에 위치하는 평탄화층을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
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| US9698173B2 (en) * | 2014-08-24 | 2017-07-04 | Royole Corporation | Thin film transistor, display, and method for fabricating the same |
| CN104571700B (zh) * | 2014-12-30 | 2017-10-13 | 深圳市华星光电技术有限公司 | 触控面板 |
| CN108615735B (zh) | 2018-05-03 | 2021-01-22 | 京东方科技集团股份有限公司 | 一种阵列基板、显示装置及阵列基板的制作方法 |
| CN111638616B (zh) * | 2019-03-01 | 2022-04-15 | 京东方科技集团股份有限公司 | 显示基板及其制作方法、显示面板及其制作方法 |
| TWM606555U (zh) * | 2020-09-30 | 2021-01-11 | 凌巨科技股份有限公司 | 反射式顯示器的畫素結構 |
| CN113314546B (zh) * | 2021-05-21 | 2023-06-02 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及阵列基板测试方法、显示面板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010097215A (ko) * | 2000-04-20 | 2001-11-08 | 윤종용 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| JP3473514B2 (ja) | 1999-07-28 | 2003-12-08 | 日本電気株式会社 | 薄膜トランジスタアレイの製造方法、トランジスタの製造方法及び薄膜トランジスタの製造方法 |
| WO2005106960A1 (en) | 2004-04-28 | 2005-11-10 | Koninklijke Philips Electronics N.V. | Co-planar thin film transistor having additional source/drain insulation layer |
| KR20060084590A (ko) * | 2005-01-20 | 2006-07-25 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3020568B2 (ja) * | 1990-08-24 | 2000-03-15 | 株式会社日立製作所 | 液晶表示装置 |
| JPH05100249A (ja) * | 1991-10-07 | 1993-04-23 | Fuji Xerox Co Ltd | アクテイブマトリクスパネルおよびその製造方法 |
| JP2530990B2 (ja) * | 1992-10-15 | 1996-09-04 | 富士通株式会社 | 薄膜トランジスタ・マトリクスの製造方法 |
| JP2001051297A (ja) * | 1999-08-06 | 2001-02-23 | Toshiba Corp | アレイ基板及びその製造方法 |
| JP4570278B2 (ja) * | 2000-08-28 | 2010-10-27 | シャープ株式会社 | アクティブマトリクス基板 |
| KR100437825B1 (ko) * | 2001-07-06 | 2004-06-26 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 |
| US7336336B2 (en) * | 2003-10-14 | 2008-02-26 | Lg. Philips Co. Ltd. | Thin film transistor array substrate, method of fabricating the same, liquid crystal display panel having the same and fabricating method thereof |
| KR100731750B1 (ko) * | 2005-06-23 | 2007-06-22 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 이를 이용한 유기전계발광표시장치의제조방법 |
| TWI275182B (en) * | 2005-11-07 | 2007-03-01 | Wintek Corp | TFT array panel and method of manufacturing the same thereof |
| US8513677B2 (en) * | 2006-03-16 | 2013-08-20 | Samsung Display Co., Ltd. | Display device having an aluminum complex oxide on metal layer for improving corrosion resistance |
| KR101261605B1 (ko) * | 2006-07-12 | 2013-05-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
-
2006
- 2006-11-13 TW TW095141894A patent/TWI374544B/zh active
-
2007
- 2007-06-26 US US11/768,202 patent/US7799619B2/en active Active
- 2007-08-23 JP JP2007216704A patent/JP4691681B2/ja active Active
- 2007-09-07 KR KR1020070091137A patent/KR100913819B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3473514B2 (ja) | 1999-07-28 | 2003-12-08 | 日本電気株式会社 | 薄膜トランジスタアレイの製造方法、トランジスタの製造方法及び薄膜トランジスタの製造方法 |
| KR20010097215A (ko) * | 2000-04-20 | 2001-11-08 | 윤종용 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| WO2005106960A1 (en) | 2004-04-28 | 2005-11-10 | Koninklijke Philips Electronics N.V. | Co-planar thin film transistor having additional source/drain insulation layer |
| KR20060084590A (ko) * | 2005-01-20 | 2006-07-25 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
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