TWI426563B - 像素結構與其中之電晶體以及其製造方法 - Google Patents

Description

像素結構與其中之電晶體以及其製造方法

本發明係關於一種液晶顯示裝置面板中之像素結構及其製造方法；具體而言，本發明係關於一種像素結構中之電晶體結構及其製造方法。

顯示面板及使用顯示面板之面板顯示裝置已漸漸成為各類顯示裝置之主流。例如各式面板顯示屏、家用的平面電視、個人電腦及膝上型電腦之平板型監視器、行動電話及數位相機之顯示幕等，均為大量使用顯示面板之產品。尤其，薄膜電晶體液晶顯示面板(TFT LCD)為目前被廣泛使用之產品。

一般而言，提升開口率(aperture ratio)，係為薄膜電晶體液晶顯示面板之製程的改良研究中，所欲達成的重要目標之一。高開口率係指高透光比率，也就是能讓光源可以充分、更有效率地投射出來而減少光源消耗在薄膜電晶體液晶板上面的比例。依照目前的技術發展，我們得知，液晶面板中像素陣列之平坦化製程，可減少因不平坦之像素結構而產生之漏光，進而有效提升開口率；目前所應用之像素陣列平坦化製程，需要至少五道至六道之光罩以進行曝光與蝕刻來達成。然而，四道至六道光罩相當複雜，且所費之成本仍高。

由於市場競爭激烈，液晶顯示面板之製造業者針對液晶顯示面板的製程技術不斷更新研發的同時，亦期求更具效率且更節省成本之製程技術。因此，如何減少光罩次數以達成平坦化 製程，同時減低成本並降低製程之困難度，成為液晶顯示面板製程中值得探討之課題。

本發明之一目的係為提供一種液晶顯示裝置面板中之像素結構及其製造方法，可降低成本與製程困難度。

本發明之另一目的係為提供一種像素結構中之電晶體及其製造方法，可減少光罩次數。

本發明之像素結構與其中電晶體以及其製造方法，其方法至少包括提供一基板，並於基板上依序沉積第一導體層、絕緣層、第一半導體層、接觸層；接著，進行第一道光罩製程，使基板上之形成複數堆疊沉積層於電晶體區、掃瞄配線區、資料配線區、交錯區，以及像素電極區中。爾後，沉積保護層於電晶體區、掃瞄配線區、資料配線區、交錯區，以及像素電極區。進行第二道光罩製程，使掃瞄配線區中之一導體層至少部份暴露於外。沉積保護層並移除至少部份保護層。依序沉積透明導電層以及第二導體層於電晶體區、掃瞄配線區、資料配線區、交錯區，以及像素電極區之上，其中第二導體層位於透明導電層之上。接著，進行第三道光罩製程，使電晶體區形成電晶體之閘極、閘極絕緣層、通道層、歐姆接觸層以及源極/汲極，其中通道層係部分暴露於外。

本發明係提供一種液晶顯示裝置面板中之像素結構及其製造方法，以及像素結構中之薄膜電晶體結構以及其製造方法。 本發明中之薄膜電晶體可例如為非結晶矽薄膜電晶體(a-Si Thin-Film-Transistor, a-Si TFT)，或多矽薄膜電晶體(p-Si TFT)，或者，為其他類似之半導體電路元件。

圖1所示為本發明之實施例中製作像素結構100之流程示意圖。步驟1001中提供基板10，該基板10上具有電晶體區207、掃瞄配線區201、資料配線區203、交錯區205，以及像素電極區209(圖未示)。基板10較佳係為玻璃所形成之玻璃基板；然而在不同實施例中，基板10亦可採用由聚合物所形成之聚合物基板，例如塑膠基板。圖2a係為步驟1001完成後之示意圖。由圖2a可見，基板10上依序沉積第一導體層22、絕緣層24、第一半導體層26以及接觸層28以形成一堆疊沉積層20。舉例而言，第一導體層22之材質較佳為鉬(Mo)或鋁(Al)之合金或其他金屬合金，絕緣層24之材料可為氮矽(SiN)或其化合物，第一半導體層26之材質係較佳為非結晶矽(a-Si)。沉積之方式係可以物理氣相沈積(PVD)，例如濺鍍製程，以及/或，以化學氣相沉積(CVD)方式來完成。

接著，進行如圖1所示之步驟1003，進行第一道光罩製程。詳細言之，步驟1003中，塗佈光阻於堆疊沉積層20上並以第一道光罩進行曝光顯影之動作。顯影完畢後，進行蝕刻，最後，移除光阻，以完成第一道光罩之製程。圖2b為步驟1003完成後，於基板10上圖案化堆疊沉積層20後所形成之像素結構100(圖示僅以一個像素結構為代表)。如圖2b所示，此堆疊沉積層20分佈於基板10上的掃瞄配線區201、資料配線區203、 交錯區205，電晶體區207，以及像素電極區209以分別形成像素結構100之掃瞄配線、資料配線、電晶體以及像素電極。而交錯區205係由上述形成之掃瞄配線與資料配線交錯部份所構成。

圖2c所標示像素結構100之掃瞄配線區201之剖面A-X'資料配線區203之剖面B-B'，交錯區205之剖面C-C'，以及，電晶體區207與像素電極區209之剖面D-D'的剖面，係分別對應於圖2b中之掃瞄配線區201、資料配線區203、交錯區205，電晶體區207，以及像素電極區209之剖面側視圖。接下來之步驟1005(如圖1)係為全面沉積一保護層32。圖2c為步驟1005進行完成後之圖式，保護層32沉積於掃瞄配線區201、資料配線區203、交錯區205，電晶體區207，以及像素電極區209之上。保護層32之材質與一般之絕緣層具有相同或相似材質。而其沉積方式一般而言為化學氣相沉積(CVD)。提供保護層32之目的在於提供電性保護，避免該等導體受水氣或其他物質影響。

形成保護層32於該等區域之後，緊接之步驟1007進一步提供一平坦層34形成於掃瞄配線區201、資料配線區203、交錯區205，電晶體區207，以及像素電極區209之上，使得該等區域之間形成具有相同高度h之平坦表面，如圖2d所示。平坦層材料一般而言可為有機材料，例如PV。提供平坦層34之目的在於減低各區域之間之段差而造成之漏光。

接著，進行步驟1009，提供第二道光罩以對該等區域上之 保護層、平坦層及該等堆疊沉積層進行第二次圖案化。首先，在平坦層34之上塗佈光阻，並以第二道光罩對平坦層34曝光；曝光之後對其進行顯影以及蝕刻之程序以移除位於掃瞄配線區201上的部份之絕緣層24、第一半導體層26、接觸層28、保護層32以及平坦層34直到暴露出第一導體層22，最後，移除光阻。第二次圖案化完成之後，掃瞄配線區201上形成中間凹陷之通道狀蝕刻圖案，且位於掃瞄配線區201之第一導體層22部份暴露於外，如圖2e所示。圖2e為步驟1009完成後對應之結構圖式，如掃瞄配線區201之剖面A-A'所示。

步驟1011中，首先將完成第二道光罩製程之掃瞄配線區201、資料配線區203、交錯區205，電晶體區207，以及像素電極區209上所形成之部分保護層32以及部份平坦層34移除。普遍使用之移除方式係為乾式蝕刻，例如氧電漿灰化(O₂ plasma ashing)。氧電漿灰化可移除以有機材料所製成之平坦層。部份之保護層32與平坦層34被移除後，掃瞄配線區201、交錯區205以及電晶體區207之接觸層28暴露於外。接著進行步驟1013，依序沉積透明導電層36以及第二導體層38於掃瞄配線區201、資料配線區203、交錯區205，電晶體區207，以及像素電極區209上，如圖2f所示。一般而言，透明導電層36較佳地為氧化銦錫(Indium Tin Oxide, ITO)，其係為畫素電極區209之主要材料。透明導電層36以及第二導體層38沉積完畢之後，進行至下一步驟。

步驟1015提供第三道光罩製程。詳細言之，掃瞄配線區 201、資料配線區203、交錯區205，電晶體區207，以及像素電極區209上塗佈光阻，並以第三道光罩對以上區域曝光；之後對其進行顯影以及蝕刻之程序；最後，移除光阻。完成步驟1015之後，如圖2g所示，掃描配線區201中形成掃描配線，電晶體區207中部份之接觸層28以及第二導體層38被蝕刻而形成電晶體之結構。圖2g所示之電晶體結構具有閘極221，其係由第一導體層22所構成，位於最底部；絕緣層24形成閘極絕緣層241，位於閘極221之上；第一半導體層26形成通道層261，位於閘極絕緣層241上且部分暴露於外；接觸層28形成之歐姆接觸層281，第二導體層38所形成之源極381與汲極383結構，依序於電晶體區207之兩側形成高起之部分。此步驟中部份的透明導電層36、部分第二導體層38與部分接觸層28被移除，以使其下的部分被露出。此圖所示之實施例中，接觸層28包含第二半導體層282以及第三導體層284。然而，其它實施例中，接觸層28可能僅包含半導體材料層。此外，電晶體區207中尚有透明導電層36連續延伸至像素電極區209，電晶體區207與像素電極區209可藉由透明導電層36電性連接。

此實施例中，完成第三道光罩製程後，接著步驟1017進行第四道光罩製程。同樣地，於各區域上塗佈光阻，並以第四道光罩對各區域曝光；之後對其進行顯影以及蝕刻之程序以移除位於掃瞄配線區201、資料配線區203，以及像素電極區209上之第二導體層38；最後，移除光阻，如圖2h所示。進一步 來說，步驟1017完成後，源極381與汲極383結構之第二導體層之邊緣被進一步定義，且資料配線區203中之第二導體層38被移除而形成資料配線，像素電極區209中之透明導電層36暴露出來而形成像素電極。最後，步驟1019中在電晶體區207上以及在交錯區205上覆蓋一層保護層50，則本實施例之像素結構100以及其中之電晶體製作完成。上述實施例係為使用四道光罩之像素結構製程。值得注意的是，本發明之實施例中，僅利用一般的曝光方式，而無須利用半色調曝光(halftone exposure)方式而可以達成像素結構平坦化之目的。

圖3所示為本發明另一實施例製作像素結構之流程示意圖。圖4a至圖4d為對應圖3之製造流程之結構圖式。前述實施例中製作像素結構之步驟1001至步驟1013同樣地被應用於本實施例中，此處不再贅述。首先，本實施例中進行如同上述實施例之步驟1013，透明導電層36以及第二導體層38依序沉積於掃瞄配線區201、資料配線區203、交錯區205，電晶體區207，以及像素電極區209上。

隨後，本實施例之步驟1016提供第三道光罩製程。如圖4a所示，此步驟中，首先在各區域上塗佈光阻層52。所塗佈之光阻層52部分具有第一厚度d₁ ，部份具有第二厚度d₂ 。詳細而言，在掃瞄配線區201以及資料配線區203上所塗佈之光阻層52之厚度為第一厚度d₁ ；在交錯區205之部份區域之厚度為第一厚度d₁ ，部份區域為第二厚度d₂ ；電晶體區207之源極381與汲極383上塗佈之光阻層52之厚度為第二厚度d₂ ，而 電晶體區207之其餘部份之光阻層52厚度為第一厚度d₁ 。接著，以第三道光罩對已經塗佈光阻層52之區域曝光，之後對其進行顯影之程序以圖案化光阻層52。曝光顯影後，該等區域之第二導體層38部分暴露於外。接著以圖案化光阻層52當作罩幕進行蝕刻程序。圖4b所示為具有光阻層52之區域完成第一次蝕刻之示意。電晶體區207中部份之接觸層28以及第二導體層38被移除而形成電晶體結構。電晶體結構具有閘極221，其係由第一導體層22所構成，位於最底部；絕緣層24形成閘極絕緣層241，位於閘極221之上；第一半導體層26形成通道層261，位於閘極絕緣層241上且部分暴露於外；而接觸層28所形成之歐姆接觸層281，以及第二導體層38形成之源極381與汲極383結構依序於電晶體區207之兩側形成高起之部分。如圖4b所示，第一次蝕刻完成後，覆蓋電晶體區207之源極381與汲極383之光阻層52，以及覆蓋部份之交錯區205之光阻層52皆具有第二厚度d₂ ；覆蓋像素電極區、掃瞄配線區201、資料配線區203，以及部份之交錯區205之光阻層52皆具有第一厚度d₁ 。

接著，進行步驟1018第二次蝕刻，全面性蝕刻以移除部分光阻層52，此蝕刻之步驟不需再使用光罩。如前所述，光阻層52在不同區域上有不同厚度，步驟1018完成後，原具有第二厚度d₂ 之光阻層52的厚度減小，原具第一厚度d₁ 之光阻層52完全被移除。因此，掃瞄配線區201、資料配線區203、交錯區205，電晶體區207，以及像素電極區209上之部份仍保 留光阻層52，部份之第二導體層38暴露於外。換言之，即使並未使用光罩形成圖案，具有部分光阻層覆蓋其上之該等區域如同被光罩形成圖案於其上。因此，接下來即可對暴露於外之第二導體層38進行第二次蝕刻。詳細言之，如圖4c所示為第二次蝕刻完成後之結構圖式。原先在掃瞄配線區201、資料配線區203，以及像素電極區209中最上層之第二導體層38被移除。由圖4c可見，步驟1018完成後，源極381與汲極383結構之第二導體層之邊緣被進一步定義，且資料配線區203上之第二導體層38被移除使透明導電層36暴露出來而形成資料配線，像素電極區209中之透明導電層36暴露出來而一併形成像素電極。此外，第二次蝕刻完畢後，電晶體區207之第二導體層38被保留且其上仍覆蓋光阻層52。

接下來進行步驟1020，對光阻層52以化學方式或熱處理方式而形成一回流層54。請見圖4d，此實施例之步驟1020完成後，在步驟1018中該等區域中未被移除之光阻層52形成之回流層54覆蓋於交錯區205以及電晶體區207之上，以保護交錯區205之第二導體層38，保護電晶體區207所形成之電晶體2071之通道層261、源極381與汲極383。至此，本實施例使用三道光罩製程之像素結構以及其中之電晶體製程完成。

進一步而言，本發明以上實施例之步驟所完成之像素結構100與電晶體2071之架構詳述如下。請同時參考圖2b以及圖4d，本發明之實施例之像素結構100包括於掃瞄配線區201(圖2b)中所形成之掃瞄配線(圖4d中標示之側剖視圖A-A')；於資 料配線區203(圖2b)所形成之資料配線(圖4d中標示之側剖視圖B-B')，其中掃瞄配線與資料配線相垂直交叉；於電晶體區207(圖2b)所形成之電晶體2071(圖4d中標示之側剖視圖D-D')；於像素電極區209(圖2b)所形成之像素電極(圖4d中標示之側剖視圖D-D')，其位於掃瞄配線與資料配線交叉所圍成之區域間；以及，像素結構100亦包括覆蓋以上區域間之保護層32與平坦層34。

請繼續參考圖4d，本實施例中，掃瞄配線具有位於最底層之第一導體層22、以及順序沉積其上之絕緣層24、第一半導體層26以及接觸層28；並且，絕緣層24、第一半導體層26以及接觸層28位於第一導體層22上之兩側。以上所述可知，掃瞄配線具有中間凹陷兩側高起之結構，而透明導電層36覆蓋於最底部之第一導體層22以及最上層之接觸層28。資料配線主要由透明導電層36所構成。

本發明之電晶體2071包括閘極221、閘極絕緣層241、通道層261、歐姆接觸層281、源極381、汲極383以及透明導電層36。閘極221由第一導體層22所構成，位於電晶體2071最底層；絕緣層24所構成之閘極絕緣層241覆蓋於閘極221之上；通道層261由第一半導體層26所構成且部分暴露於外；歐姆接觸層281覆蓋於通道層261之兩側；在本實施例中，歐姆接觸層281可由如第二半導體層282與第三導體層284所組成，然而在其他實施例中，歐姆接觸層281可由第二半導體層282單獨組成。透明導電層36形成於歐姆接觸層281之上； 而第二導體層38所構成之源極381與汲極383覆蓋於透明導電層36上。由此可知，電晶體2071具有中間凹陷而兩側高起之結構，凹陷處之底部為暴露於外之通道層261。

保護層32包覆於掃瞄配線、資料配線、電晶體以及像素電極之周圍，以提供電性保護，避免該等導體受水氣或其他物質影響。此外，本發明本實施例之像素結構100因具有平坦層34，填充於掃瞄配線、電晶體、資料配線以及像素電極之間，使得掃瞄配線、電晶體、資料配線以及像素電極之各表面具有相同高度h之平坦表面。填充平坦層34之目的在於減少像素結構100中之不平坦的段差而造成之漏光。然而，其他實施例中，像素結構亦可沒有平坦層34。此外，像素電極由透明導體層36所構成，且透明導體層36延伸覆蓋於掃瞄配線與資料配線之上，以及電晶體之源極與汲極之下，以與像素電極部分電性連接。

此外，本發明之第一半導體層26之材質係較佳為非結晶矽(a-Si)；第二半導體層282之材質係較佳為摻雜磷之非結晶矽(n+a-Si)；第二導體層38之材質係較佳為鉬(Mo)或鋁(Al)之合金；而第三導體層284則可由鉬(Mo)或鉬之合金所構成。然而，其他材質也可能應用於本發明之實施例中。

本發明已由上述相關實施例加以描述，然而上述實施例僅為實施本發明之範例。必需指出的是，已揭露之實施例並未限制本發明之範圍。相反地，包含於申請專利範圍之精神及範圍之修改及均等設置均包含於本發明之範圍內。

10‧‧‧基板

100‧‧‧像素結構

20‧‧‧堆疊沉積層

201‧‧‧掃瞄配線區

203‧‧‧資料配線區

205‧‧‧交錯區

207‧‧‧電晶體區

209‧‧‧像素電極區

23‧‧‧第一導體層

221‧‧‧閘極

24‧‧‧絕緣層

241‧‧‧閘極絕緣層

26‧‧‧第一半導體層

261‧‧‧通道層

28‧‧‧接觸層

281‧‧‧歐姆接觸層

282‧‧‧第二半導體層

284‧‧‧第三導體層

32‧‧‧保護層

34‧‧‧平坦層

36‧‧‧透明導電層

38‧‧‧第二導體層

381‧‧‧源極

383‧‧‧汲極

50‧‧‧保護層

52‧‧‧光阻層

54‧‧‧回流層

A-A'‧‧‧掃瞄配線區側視剖面

B-B'‧‧‧資料配線區側視剖面

C-C'‧‧‧交錯區側視剖面

D-D'‧‧‧電晶體區與像素電極 區之側剖面

圖1為本發明一實施例製作像素結構方法之流程示意圖；圖2a為堆疊沉積層完成之圖式；圖2b為本發明實施例之像素結構之結構示意圖；圖2c至圖2h為圖1之實施例中對應各步驟之像素結構示意圖；圖3為本發明另一實施例製作像素結構之流程示意圖；以及圖4a至圖4d為圖3之實施例中對應部份步驟之像素結構示意圖。

10‧‧‧基板

100‧‧‧像素結構

22‧‧‧第一導體層

221‧‧‧閘極

24‧‧‧絕緣層

241‧‧‧閘極絕緣層

26‧‧‧第一半導體層

261‧‧‧通道層

28‧‧‧接觸層

281‧‧‧歐姆接觸層

282‧‧‧第二半導體層

284‧‧‧第三導體層

32‧‧‧保護層

34‧‧‧平坦層

36‧‧‧透明導電層

38‧‧‧第二導體層

381‧‧‧源極

383‧‧‧汲極

54‧‧‧回流層

A-A'‧‧‧掃瞄配線區之側視剖 面

B-B'‧‧‧資料配線區之側視剖 面

C-C'‧‧‧交錯區之側視剖面

D-D'‧‧‧電晶體區與畫素電極 區之側視剖面

Claims (21)

1. 一種像素結構之製作方法，包括：提供一基板，該基板具有一電晶體區、一掃瞄配線區、一資料配線區、一交錯區，以及一像素電極區；於該基板上依序沉積一第一導體層、一絕緣層、一第一半導體層以及一接觸層以構成一堆疊沉積層；進行第一道光罩製程，以圖案化該堆疊沉積層以形成複數個堆疊沉積層各別對應於該基板上的該電晶體區、該掃瞄配線區、該資料配線區、該交錯區，以及該像素電極區；沉積一保護層於該電晶體區、該掃瞄配線區、該資料配線區、該交錯區，以及該像素電極區；進行第二道光罩製程以圖案化該保護層及該等堆疊沉積層，使該掃瞄配線區中之該第一導體層部份暴露於外；移除部份該保護層；依序沉積一透明導電層以及一第二導體層於該電晶體區、該掃瞄配線區、該資料配線區、該交錯區，以及該像素電極區之上，其中該第二導體層位於該透明導電層之上；以及進行第三道光罩製程於該電晶體區形成一電晶體，其中該電晶體包括一閘極、一閘極絕緣層、一通道層、一歐姆接觸層以及一源極/汲極，其中該通道層係部分暴露於外。
2. 如申請專利範圍第1項所述之像素結構之製作方法，其中，於沉積一保護層之步驟後進一步包括：形成一平坦層，使該電晶體區、該掃瞄配線區、該資料配線區、該交錯區，以及該像素電極區之間形成具有相同高度之 一平坦表面。
3. 如申請專利範圍第2項所述之像素結構之製作方法，其中，移除部份該保護層之步驟進一步包括移除部份該平坦層以及該保護層。
4. 如申請專利範圍第1項所述之像素結構之製作方法，其中，第三道光罩製程進一步包括：移除部份該透明導電層、該第二導體層與該接觸層，以形成該電晶體之該通道層。
5. 如申請專利範圍第1項所述之像素結構之製作方法，進一步包括：進行第四道光罩製程，以移除部份之該第二導體層，使該透明導電層部份暴露於外而於該像素電極區形成一像素電極，於該資料配線區形成一資料配線。
6. 如申請專利範圍第4項所述之像素結構之製作方法，其中於該基板上沉積該該接觸層之步驟進一步包括：於該基板上沉積包含沉積一第二半導體層與一第三導體層。
7. 如申請專利範圍第1項所述之像素結構之製作方法，其中第三道光罩製程進一步包括：於形成該電晶體的同時，使該透明導電層部份暴露於外而於該像素電極區形成一像素電極，且於該資料配線區形成一資料配線。
8. 如申請專利範圍第7項所述之像素結構之製作方法，其中第 三道光罩製程進一步包括：塗佈一光阻層於該電晶體區、該掃瞄配線區、該資料配線區、該交錯區，以及該像素電極區，其中部份之該光阻層具有一第一厚度，部份之該光阻層具有一第二厚度；圖案化該光阻層使部份之該第二導體層暴露於外；以及對未被該光阻層覆蓋之該電晶體區、該掃瞄配線區、該資料配線區、該交錯區，以及該像素電極區進行第一次蝕刻，使該電晶體區之該通道層以及使該掃瞄配線區與該交錯區之該第一半導體層部分暴露於外。
9. 如申請專利範圍第8項所述之像素結構之製作方法，進一步包括：完全移除具有該第一厚度之該光阻層以留下具有該第二厚度的該光阻層；以及對未被該光阻層覆蓋之該電晶體區、該掃瞄配線區、該資料配線區、該交錯區，以及該像素電極區進行第二次蝕刻，以使該透明導電層部份暴露於外。
10. 如申請專利範圍第9項所述之像素結構之製作方法，進一步包括：形成一回流層於該電晶體區以及該交錯區。
11. 一種電晶體之製作方法，包括：提供一基板；於該基板上依序沉積一第一導體層、一絕緣層、一第一半導體層、一接觸層以構成一堆疊沉積層；進行第一道光罩製程，以圖案化該堆疊沉積層； 沉積一保護層於已圖案化後之該堆疊沉積層上；進行第二道光罩製程，以圖案化該該保護層；依序沉積一透明導電層以及一第二導體層於該基板上，其中該第二導體層位於該透明導電層之上；進行第三道光罩製程以形成一電晶體，其中該電晶體包括一閘極、一閘極絕緣層、一通道層、一歐姆接觸層以及一源極/汲極，其中該通道層係部分暴露於外。
12. 如申請專利範圍第11項所述之電晶體之製作方法，其中該接觸層至少包含一第二半導體層。 如申請專利範圍第11項所述之電晶體之製作方法，其中於該接觸層至少包含包括一第二半導體層與一第三導體層。
13. 如申請專利範圍第11項所述之電晶體之製作方法，其中該第三道光罩製程進一步包括：移除部份該透明導電層、該第二導體層與該接觸層，以形成該電晶體之該通道層。
14. 如申請專利範圍第13項所述之電晶體之製作方法，進一步包括形成一回流層於該電晶體。
15. 一種像素結構，包括：一掃瞄配線，設置於一基板上；一電晶體，包括：一閘極，設置於該基板上，連接於該掃瞄配線；一閘極絕緣層，覆蓋於該閘極；一通道層，覆蓋於該閘極絕緣層上，且該通道層至少部 份暴露於外；一歐姆接觸層，覆蓋至少部分該通道層；以及一源極/汲極，位於該電晶體之最上層；一資料配線，設置於該基板上，與該掃瞄配線部分交錯；一保護層，至少部份包圍該掃瞄配線以及該電晶體；一像素電極，覆蓋至少部份該掃瞄配線，以及該資料配線，其中該電晶體之該源極/汲極至少部份覆蓋於該像素電極；以及一平坦層，填充於該掃瞄配線、該電晶體、該資料配線以及該像素電極之間，以形成一平坦表面。
16. 如申請專利範圍第15項所述之像素結構，其中該電晶體之該閘極係為一第一導體層所組成，該通道層係為一第一半導體層所組成，該源極/汲極係為一第二導體層所組成，而該歐姆接觸層至少包含一第二半導體層。
17. 如申請專利範圍第16項所述之像素結構，其中該電晶體之該第一半導體層之材質包含非結晶矽(a-Si)。
18. 如申請專利範圍第16項所述之像素結構，其中該歐姆接觸層之該第二半導體層之材質包含摻雜磷之非結晶矽(n+a-Si)。
19. 如申請專利範圍第16項所述之像素結構，其中該第二導體層之材質包含鉬或鋁。
20. 如申請專利範圍第16項所述之像素結構，其中該歐姆接觸層進一步包含一第三導體層。
21. 如申請專利範圍第20項所述之像素結構，其中該歐姆接觸 層之該第三導體層之材質包含鉬。