JP2004163922A - 液晶表示装置の製造方法 - Google Patents

液晶表示装置の製造方法 Download PDF

Info

Publication number
JP2004163922A
JP2004163922A JP2003362206A JP2003362206A JP2004163922A JP 2004163922 A JP2004163922 A JP 2004163922A JP 2003362206 A JP2003362206 A JP 2003362206A JP 2003362206 A JP2003362206 A JP 2003362206A JP 2004163922 A JP2004163922 A JP 2004163922A
Authority
JP
Japan
Prior art keywords
insulating film
film
forming
switching element
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003362206A
Other languages
English (en)
Other versions
JP3880568B2 (ja
Inventor
Akiyoshi Maeda
明寿 前田
Takasuke Hayase
貴介 早瀬
Keiko Yamada
恵子 山田
Masami Yamashita
正美 山下
Shinichi Nakada
慎一 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Electric Kagoshima Ltd
NEC Kagoshima Ltd
Original Assignee
Nippon Electric Kagoshima Ltd
NEC Kagoshima Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Kagoshima Ltd, NEC Kagoshima Ltd filed Critical Nippon Electric Kagoshima Ltd
Priority to JP2003362206A priority Critical patent/JP3880568B2/ja
Priority to US10/692,736 priority patent/US7012657B2/en
Publication of JP2004163922A publication Critical patent/JP2004163922A/ja
Priority to US11/133,315 priority patent/US7110058B2/en
Priority to US11/133,363 priority patent/US7046314B2/en
Application granted granted Critical
Publication of JP3880568B2 publication Critical patent/JP3880568B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements

Abstract

【課題】少なくとも有機絶縁膜を有する層間絶縁膜上に透明導電膜をパターン形成する液晶表示装置の製造方法において、ＩＴＯ膜のパターニング不均一に起因する表示ムラを改善する。
【解決手段】層間絶縁膜３８の有機絶縁膜３３上に室温で非晶質のＩＴＯ膜を堆積し、非晶質のままＩＴＯ膜をパターニングして画素電極２１を形成し、配向膜形成後の熱処理によりＩＴＯ膜を多結晶化する。
【選択図】 図３

Description

本発明は、液晶表示装置の製造方法に関し、特に、有機絶縁膜を層間絶縁膜として用い、その有機絶縁膜上に透明導電膜をパターン形成する工程を有する液晶表示装置の製造方法に関する。
液晶表示装置は、その光源の種類に応じて、透過型液晶表示装置、反射型液晶表示装置及び半透過型液晶表示装置に分類される。
透過型液晶表示装置は、バックライト用の光源を備えており、このバックライトにより表示が行われる。反射型液晶表示装置は、内部に反射板を有しており、この反射板により外部からの入射光を反射させて光源としている。このため、透過型液晶表示装置とは異なり、光源としてのバックライトを備える必要がない。半透過型液晶表示装置は、表示領域の半分を透過型液晶表示装置として、残りの半分を反射型液晶表示装置として構成したものである。
上記の３つの種類の液晶表示装置のうち、透過型液晶表示装置においては、画素電極を駆動制御するスイッチング素子として、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）またはＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）が従来から広く用いられている。画素電極としては、高透過率及び低抵抗率を確保する観点から、インジウム錫酸化膜（ＩＴＯ）その他の透明導電膜が広く用いられている。
ＩＴＯを画素電極にパターニングするための方法として、これまでに、種々の技術が開示されている。
例えば、特開平６−８８９７３号公報（特許文献１）には、酸化珪素その他の無機層間絶縁膜上にＩＴＯを０℃乃至１００℃の温度でスパッタリングにより成膜し、パターニング後に水素雰囲気中で２００℃乃至４００℃（好ましくは２３０℃乃至３８０℃）の温度で熱処理する技術が開示されている。これにより、ＴＦＴの半導体層のダングリングボンドを減少させ、電気特性を向上させるための熱処理と、ＩＴＯの透過率を上げ、抵抗率を下げるための熱処理（アニール）とを１回の工程で行うことができることが述べられている。
一方、アクリル樹脂その他の有機絶縁膜上にＩＴＯをパターン形成する技術として、例えば、特開平９−２５８２４７号公報（特許文献２）には、アクリル樹脂からなる有機層間絶縁膜上にＩＴＯを２３０℃程度の温度でスパッタリングにより成膜し、成膜直後に１００℃以上成膜温度以下の温度で熱処理を行い、熱処理後にＩＴＯをパターニングする技術が開示されている。ＩＴＯ成膜後に熱処理を行うことにより、ＩＴＯパターニング時の線幅シフトを小さくすることができることが述べられている。
有機絶縁膜を層間絶縁膜として用いた場合は、上記特許文献１のように、２３０℃以上の温度で熱処理を行うと、一般に有機絶縁膜が分解し、透過率が低下する。このため、ＴＦＴの半導体層のダングリングボンドを減少させ、電気特性を向上させるための熱処理は、通常、有機絶縁膜形成前に行い、ＩＴＯ成膜後の熱処理とは独立に行なわれている。
さらに、アクリル樹脂その他の有機絶縁膜上と窒化珪素その他の無機絶縁膜上に、同時にＩＴＯをパターン形成する技術として、例えば、特開２００１−３４３９０１号公報（特許文献３）には、上記特許文献２と同様に、有機絶縁膜と無機絶縁膜上にＩＴＯを成膜し、成膜後１５０℃乃至２２０℃（好ましくは２００℃乃至２２０℃）の温度で熱処理を行い、熱処理後にＩＴＯをパターニングする技術が開示されている。
また、特開２００１−３４５０２３号公報（特許文献４）及び特開２００１−３４５０２４号公報（特許文献５）には、ＩＴＯ成膜前に酸素、Ａｒ、ＣＦ4によりプラズマ処理を行い、有機絶縁膜上のＩＴＯの結晶粒径を２０ｎｍ乃至５０ｎｍに制御する技術が開示されている。ＩＴＯ成膜後の熱処理や成膜前のプラズマ処理により、有機絶縁膜上のＩＴＯと無機絶縁膜上のＩＴＯのエッチングレートがほぼ同程度となり、ＩＴＯパターニング時の線幅シフトを小さくすることができることが述べられている。さらに、特許文献４には、ＩＴＯをパターニングした後に、さらに、１５０℃乃至２２０℃の温度における熱処理を追加してもよいことが述べられている。
また、ポリイミド樹脂、アクリル樹脂その他の有機絶縁膜上にＩＴＯをパターン形成する技術として、例えば、特開平１０−１６１１５８号公報（特許文献６）には、ＩＴＯ成膜前にスパッタエッチング、ドライエッチング、ＵＶ処理の方法で、有機絶縁膜を粗面化する技術が開示されている。これらの処理により、ＩＴＯと有機絶縁膜と間の接触面積が大きくなり、両者の密着性が向上するため、ＩＴＯを正確にパターニングすることができることが述べられている。また、これらの処理は、コンタクトホール開口後、開口前のどちらで行ってもよいことが述べられている。
特開平６−８８９７３号公報（第３頁） 特開平９−２５８２４７号公報（第４−５頁） 特開２００１−３４３９０１号公報（第６頁） 特開２００１−３４５０２３号公報（第１２−１４頁、図１２−１６） 特開２００１−３４５０２４号公報（第７−８頁、図７−９） 特開平１０−１６１１５８号公報（第１０−１１頁、図１３−１４）
アクリル樹脂その他の有機層間絶縁膜上のＩＴＯのパターン形成を考えた場合、前述した特許文献１の方法では、熱処理温度が一般に有機絶縁膜の耐熱温度より高いため、有機絶縁膜が分解して色づきが起こり、透過率が低下する。熱処理温度が２００℃乃至２３０℃程度の温度範囲では、有機絶縁膜の分解は一般に抑えられるが、ＴＦＴの半導体層のダングリングボンドを減少させるには、温度が低すぎ、不十分である。従って、ＴＦＴ基板の製造において、熱処理（アニール）工程を１回にすることは不可能である。
一方、前述した特許文献２の方法では、ＩＴＯの成膜時に有機絶縁膜から排出されるガスによりＩＴＯ膜が変質してしまい、パターニング時にエッチング残渣が生じる。エッチング残渣は、ＩＴＯの成膜温度を１００℃以下に下げれば、ある程度は抑制することはできるが、残渣の発生を完全に抑制することはできない。また、ＩＴＯ成膜後の熱処理を行うことにより、ＴＦＴ基板の製造時における熱処理（アニール）工程が２回必要になる。
また、前述した特許文献４及び特許文献５では、プラズマ処理をＩＴＯの成膜前に、即ち、有機層間絶縁膜にコンタクトホールを開口した後に行うため、プラズマ処理のガスの種類によっては、ＩＴＯと下層金属膜との間のコンタクト抵抗が増大してしまうことが、本発明者の実験で判明した。特に、ＣＦ4その他のフッ素系のガスやＨｅガスを用いた場合には、この現象が顕著である。
また、前述した特許文献６では、まず、有機絶縁膜にＵＶ処理を行うと、有機絶縁膜が分解し、色づきが起こってしまう。また、スパッタエッチングやドライエッチングをコンタクトホール開口前に行う場合、有機絶縁膜が非感光性であれば、有機絶縁膜を形成し、焼成後、スパッタエッチングやドライエッチングを行うことが可能である。これに対して、有機絶縁膜が感光性である場合には、有機絶縁膜を形成した状態でスパッタエッチングやドライエッチングを行う必要があり、このため、エッチング装置を汚染したり、生産性を著しく害するだけでなく、形成した有機絶縁膜の微小な凹凸が焼成時に平坦化され、所期の目的を達することができなくなってしまう。一方、スパッタエッチングやドライエッチングをコンタクトホール開口後に行う場合は、前述したコンタクト抵抗が増大するという課題がある。
このコンタクト抵抗の増大は、コモンストレージ方式のＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型や、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）型の液晶表示装置において、横クロストークや横筋ムラ等の現象を発生させることがある。つまり、コモンストレージ方式の場合、共通配線（コモン配線）に共通の電位を与えるため、共通配線を相互に結束する必要があるが、結束を層間絶縁膜上のＩＴＯ膜を介して行うようなＴＦＴ構造を採用した場合、有機絶縁膜を用いているためにコンタクト抵抗が高くなり、共通配線全体の抵抗が高くなることが避けられない。
近年、有機層間絶縁膜を介して、信号線上に透明導電膜からなる共通電極を形成し、共通電極に対向して、共通電極と同一透明導電膜からなる画素電極を形成するような高開口率のＩＰＳ型液晶表示装置が実現されている（例えば、ＷＯ９８／４７０４４号公報参照）。
このような液晶表示装置においては、有機絶縁膜上の透明導電膜のパターニングを精度良く、かつ、基板面内において均一に行うことが非常に重要である。透明導電膜形成工程のプロセス制御が十分でないと、表示ムラが発生するためである。これに加え、前述したように、コモンストレージ方式のＩＰＳ型液晶表示装置においては、有機層間絶縁膜を介した透明導電膜と下地金属膜とのコンタクト抵抗を低くすることが重要である。
このように、有機層間絶縁膜上の透明導電膜のパターン精度を向上し、かつ、有機層間絶縁膜上の透明導電膜と下地金属膜とのコンタクト抵抗を低く維持することのできる液晶表示装置の製造方法が求められている。
本発明は以上のような問題点に鑑みてなされたものであり、少なくとも有機層間絶縁膜を用いた液晶表示装置の製造方法において、無機層間絶縁膜及び有機層間絶縁膜へのコンタクトホールの形成、並びに、有機層間絶縁膜上の透明導電膜のパターン形成に際し、透明導電膜のエッチング残渣を生じさることなく、基板面内において均一に精度良くパターン形成でき、かつ、透明導電膜と下層金属膜との間のコンタクト抵抗の増大を防止することにより、表示不良を無くすことができる液晶表示装置の製造方法を提供することを目的とする。
上記目的を達成するため、本発明に係る液晶表示装置の製造方法は、基板上にスイッチング素子を形成する第一の工程と、前記スイッチング素子を層間絶縁膜で覆う第二の工程と、前記層間絶縁膜を介して前記スイッチング素子に接続される透明電極を前記層間絶縁膜上に形成する第三の工程と、を有する液晶表示装置の製造方法において、前記第三の工程は、前記層間絶縁膜上に非晶質の透明導電膜を堆積する工程と、前記非晶質の透明導電膜をパターニングして透明電極を形成する工程と、配向膜形成後の熱処理により前記透明電極を多結晶化する工程と、を含むことを特徴とする。
前記第二の工程は、例えば、前記スイッチング素子を無機絶縁膜で覆う工程と、前記無機絶縁膜上に有機絶縁膜を形成する工程と、を備えるものとすることができる。
また、前記無機絶縁膜上に有機絶縁膜を形成する工程において、前記有機絶縁膜は、少なくとも前記スイッチング素子のドレイン電極を含む信号線の全部または一部を覆ってパターン形成されることが好ましい。
前記第一の工程は、例えば、前記基板上にゲート電極を含む走査線及び共通電位を供給する共通配線を形成する工程と、前記走査線及び前記共通配線を覆って前記基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記スイッチング素子の活性層となる半導体層を形成する工程と、前記走査線と交差し、前記スイッチング素子のドレイン電極を含む信号線と、前記スイッチング素子のソース電極とを形成する工程と、を有するものとすることができ、前記第三の工程は、前記非晶質の透明導電膜をパターニングして前記層間絶縁膜上に前記スイッチング素子と接続する画素電極と、前記共通配線と接続する共通電極とを形成する工程からなるものとすることができる。
前記透明導電膜は、例えば、インジウム錫酸化膜（ＩＴＯ）から形成することが好ましい。
前記層間絶縁膜上への前記透明導電膜の形成は、例えば、室温で行うことが好ましい。
さらに、前記層間絶縁膜上への前記透明導電膜の形成は、少なくとも水または水素を含む雰囲気下で行うことがさらに好ましい。
前記熱処理は１８０℃乃至２４０℃の温度で行うことが好ましい。
以上のような製造方法を採用することにより、有機層間絶縁膜上に透明導電膜を、エッチング残渣を生じることなく、基板面内において均一に精度良くパターン形成することができ、また、表示不良を無くすことができる。さらに、ＴＦＴ基板の製造に際して、熱処理（アニール）工程を１回削減することができる。
さらに、本発明は、基板上にスイッチング素子を形成する第一の工程と、少なくとも有機絶縁膜からなる上層を有する層間絶縁膜で前記スイッチング素子を覆う第二の工程と、前記層間絶縁膜を介して前記スイッチング素子に接続される透明電極を前記層間絶縁膜上に形成する第三の工程と、を有する液晶表示装置の製造方法において、前記層間絶縁膜は無機絶縁膜上に前記有機絶縁膜を有する構成であり、前記第三の工程は、前記有機絶縁膜をパターン形成する工程と、前記有機絶縁膜を含む基板にプラズマ処理を施す工程と、前記無機絶縁膜にコンタクトホールを開口する工程と、前記層間絶縁膜上に透明導電膜を堆積する工程と、前記透明導電膜をパターニングして透明電極を形成する工程と、を含むことを特徴とする液晶表示装置の製造方法を提供する。
前記有機絶縁膜をパターン形成する工程において、前記有機絶縁膜は、少なくとも前記スイッチング素子のドレイン電極を含む信号線の全部または一部を覆ってパターン形成されることが好ましい。
前記第一の工程は、例えば、前記基板上に、ゲート電極を含む走査線及び共通電位を供給する共通配線を形成する工程と、前記走査線及び前記共通配線を覆って前記基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記スイッチング素子の活性層となる半導体層を形成する工程と、前記走査線と交差し、前記スイッチング素子のドレイン電極を含む信号線と、前記スイッチング素子のソース電極とを形成する工程と、を有するものとすることができ、前記透明導電膜をパターニングして透明電極を形成する工程は、前記透明導電膜をパターニングして前記層間絶縁膜上に前記スイッチング素子と接続する画素電極と、前記共通配線と接続する共通電極とを形成する工程からなるものとすることができる。
前記プラズマ処理はヘリウム（Ｈｅ）プラズマにより行われることが好ましい。
前記無機絶縁膜にコンタクトホールを開口する工程は、例えば、前記層間絶縁膜上にフォトレジストをパターン形成する工程と、前記フォトレジストをポストベークする工程と、前記フォトレジストをマスクとして前記無機絶縁膜にウェットエッチングまたはウェットエッチング及びドライエッチングの双方を施す工程と、を備えるものとすることができる。
さらに、本発明は、基板上にスイッチング素子を形成する第一の工程と、前記スイッチング素子を少なくとも上層に有機絶縁膜を有する層間絶縁膜で覆う第二の工程と、前記層間絶縁膜を介して前記スイッチング素子に接続される透明電極を前記層間絶縁膜上に形成する第三の工程と、を有する液晶表示装置の製造方法において、前記層間絶縁膜は無機絶縁膜上に前記有機絶縁膜を有する構成であり、前記第三の工程は、前記有機絶縁膜をパターン形成する工程と、前記無機絶縁膜にコンタクトホールを開口する工程と、前記層間絶縁膜上に透明導電膜を堆積する工程と、前記透明導電膜をパターニングして透明電極を形成する工程と、を含み、前記無機絶縁膜にコンタクトホールを開口する工程は、前記層間絶縁膜上にフォトレジストをパターン形成する工程と、前記フォトレジストをポストベークする工程を経ることなく、前記フォトレジストをマスクとして前記無機絶縁膜にドライエッチングを施す工程と、を備えることを特徴とする液晶表示装置の製造方法を提供する。
前記有機絶縁膜をパターン形成する工程において、前記有機絶縁膜は、少なくとも前記スイッチング素子のドレイン電極を含む信号線の全部または一部を覆ってパターン形成されることが好ましい。
前記第一の工程は、例えば、前記基板上にゲート電極を含む走査線及び共通電位を供給する共通配線を形成する工程と、前記走査線及び前記共通配線を覆って前記基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記スイッチング素子の活性層となる半導体層を形成する工程と、前記走査線と交差し、前記スイッチング素子のドレイン電極を含む信号線と、前記スイッチング素子のソース電極とを形成する工程と、を有するものとすることができ、前記透明導電膜をパターニングして透明電極を形成する工程は、前記透明導電膜をパターニングして前記層間絶縁膜上に前記スイッチング素子と接続する画素電極と、前記共通配線と接続する共通電極とを形成する工程からなるものであることが好ましい。
前記透明導電膜は、例えば、インジウム錫酸化膜（ＩＴＯ）またはインジウム亜鉛酸化膜（ＩＺＯ）から形成することが好ましい。
以上説明したように、本発明によれば、信号線上に少なくとも有機絶縁膜を含む層間絶縁膜を有し、層間絶縁膜上に透明導電膜をパターン形成する液晶表示装置の製造方法において、層間絶縁膜上に非晶質のＩＴＯ膜をパターン形成し、配向膜形成後の熱処理で多結晶化することにより、ＩＴＯ膜のパターニングを、エッチング残渣を生じさせず、精度良く、均一に行うことができる。特に、層間絶縁膜上にＩＴＯ膜からなる共通電極と画素電極を有するＩＰＳ型液晶表示装置において、ＩＴＯ膜のパターニング不均一に起因する表示ムラをなくし、製造歩留を向上することができる。また、熱処理（アニール）工程を１工程削減することができる。
また、本発明によれば、ＴＦＴ上に無機絶縁膜と有機絶縁膜からなる層間絶縁膜を有し、無機絶縁膜にコンタクトホールを開口する前に、有機絶縁膜を含む層間絶縁膜上にＨｅプラズマ処理を行うことにより、透明導電膜のパターニングを精度良く均一に行うことができ、同時に、透明導電膜と下地金属膜とのコンタクト抵抗の増大を防止することができる。特に、層間絶縁膜上に透明導電膜からなる共通電極と画素電極を有するＩＰＳ型液晶表示装置において、透明導電膜のパターニング不均一に起因する表示ムラやコンタクト抵抗増大に起因する表示ムラをなくし、製造歩留を向上することができる。
以下、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る液晶表示装置の製造方法により製造される液晶表示装置におけるＴＦＴ基板の構成を概念的に示す平面図である。本実施形態はＩＰＳ型液晶表示装置の場合の例である。
図１に示すように、ＴＦＴ基板１０の対向基板側の面には、複数の走査線１１と、走査線１１に直交する信号線１２と、隣接する走査線１１の間において走査線１１に平行に延びる共通配線１３とが設けられている。各走査線１１と各信号線１２の交差部分には、薄膜トランジスタ（ＴＦＴ）１４がマトリクス状に形成されている。
走査線１１の端部には走査線端子１５が設けられており、走査線端子１５を介して、外部駆動回路からの駆動信号が走査線１１に入力される。また、信号線１２の端部には信号線端子１６が設けられおり、信号線端子１６を介して、外部駆動回路からの駆動信号が信号線１２に入力される。
共通配線１３は、液晶を交流駆動するための基準となる共通の電位を与えるために相互に結線される。すなわち、ＴＦＴ基板１０の両側には信号線１２と平行に延びる共通配線結束線１７ａ、１７ｂがそれぞれ設けられており、共通配線結束線１７ａは各共通配線１３の一端（例えば、左側端部）を相互に接続し、共通配線結束線１７ｂは各共通配線１３の他端（例えば、右側端部）を相互に接続している。この共通配線１３と、ＴＦＴ１４のソース電極に接続された画素電極との間で容量が形成される。共通配線結束線１７ａの端部には共通配線端子１８ａが設けられ、共通配線結束線１７ｂの端部には共通配線端子１８ｂが設けられている。
図２は、図１に示したＴＦＴ基板の１画素部を拡大して示す平面図であり、図３（ａ）、（ｂ）、（ｃ）はそれぞれ、図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線に沿う断面図である。
図２に示すように、ＴＦＴ基板上に形成される、相互に隣接する一対の走査線１１と相互に隣接する一対の信号線１２とは交差し、それらによって囲まれる表示領域を各画素部に区画する。各画素部には、櫛歯状に形成された画素電極２１と共通電極２２が交互に対向して配置されており、画素電極２１と共通電極２２との間においてＴＦＴ基板１０に概ね平行な電界を発生させ、液晶分子の配列を制御している。
図３に示すように、ＴＦＴ基板は、透明絶縁性基板２０と、透明絶縁性基板２０上に形成された走査線１１及び共通配線１３と、走査線１１及び共通配線１３を覆うように透明絶縁性基板２０上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成された薄膜トランジスタ（ＴＦＴ）１４と、ＴＦＴ１４を覆うようにゲート絶縁膜３１上に形成されたパッシベーション膜３２と、パッシベーション膜３２上に形成された有機絶縁膜３３と、有機絶縁膜３３上に形成された画素電極２１及び共通電極２２とから構成されている。
パッシベーション膜３２と有機絶縁膜３３とが層間絶縁膜３８を構成しており、画素電極２１及び共通電極２２は、図３（ａ）及び（ｃ）に示すように、層間絶縁膜３８上に設けられている。
ＴＦＴ１４は、透明絶縁性基板２０上に形成されたゲート電極２３と、ゲート電極２３を覆うゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたソース電極２４及びドレイン電極２５と、ソース電極２４及びドレイン電極２５の間においてゲート絶縁膜３１上に形成された半導体層３４、から構成されている。
本実施形態においては、ＴＦＴ１４は逆スタガ型の薄膜トランジスタの例を示しており、図２に示すように、ＴＦＴ１４のゲート電極２３は走査線１１の一部として形成されている。また、ドレイン電極２５は、図２に示すように、信号線１２の一部として形成されている。
ＴＦＴ１４のソース電極２４には、図３（ａ）に示すように、層間絶縁膜３８に形成されたコンタクトホール２６を介して画素電極２１が接続されており、共通配線１３には、図３（ｃ）に示すように、層間絶縁膜３８及びゲート絶縁膜３１に形成されたコンタクトホール２７を介して共通電極２２がそれぞれ接続されている。
このＴＦＴ１４には、走査線１１及びゲート電極２３を通して走査信号が、信号線１２及びドレイン電極２５を通して表示信号が入力され、画素電極２１への電荷の書き込みが行われる。
また、図３（ａ）及び（ｃ）に示すように、共通配線１３と蓄積容量電極３５との間には蓄積容量が形成されている。
次に、第１の実施の形態におけるＴＦＴ基板の製造方法を説明する。
図４、図６、図８、図１０、図１２、図２は、１画素部の各製造工程を示す平面図、図５、図７、図９、図１１、図１３、図３は、それぞれ図４、図６、図８、図１０、図１２、図２の各Ａ−Ａ線（（ａ）図）、各Ｂ−Ｂ線（（ｂ）図）、各Ｃ−Ｃ線（（ｃ）図）に沿う断面図である。ここで、各Ａ−Ａ線に沿う断面部はＴＦＴ部、画素電極用のコンタクトホール部及び蓄積容量部を示し、各Ｂ−Ｂ線に沿う断面部は画素部を示し、各Ｃ−Ｃ線に沿う断面部は信号線部、共通電極用のコンタクトホール部及び蓄積容量部を示す。
先ず、図４及び図５に示すように、ガラス基板その他透明絶縁性基板２０の上に、スパッタリングにより、Ｃｒ、Ｍｏ、Ｃｒ／Ａｌ積層膜、Ｍｏ／Ａｌ積層膜等からなる導電層を約１００乃至３００ｎｍの膜厚で成膜し、フォトリソグラフィー工程により、ゲート電極２３を含む走査線１１、共通配線１３、走査線端子部（図示せず）及び共通配線端子部（図示せず）を形成する。
次に、図６及び図７に示すように、プラズマＣＶＤにより、走査線１１、共通配線１３、走査線端子部（図示せず）及び共通配線端子部（図示せず）を覆うように透明絶縁性基板２０上にシリコン窒化膜からなるゲート絶縁膜３１を約３００乃至５００ｎｍの膜厚で成膜する。
更に、アモルファスシリコン（ａ−Ｓｉ）を約１５０乃至３００ｎｍの膜厚で、リンがドープされたアモルファスシリコン（ｎ+型ａ−Ｓｉ）を約３０乃至５０ｎｍの膜厚でゲート絶縁膜３１上に順次成膜し、フォトリソグラフィー工程によりＴＦＴ１４の活性層となる半導体層３４をゲート絶縁膜３１上に形成する。走査線１１及び共通配線１３と信号線１２の交差部にも、両者の絶縁耐圧を高めるための耐圧向上用半導体層６４をゲート絶縁膜３１上に半導体層３４と同時に形成する。
次に、図８及び図９に示すように、スパッタリングにより、Ｃｒ、Ｍｏ、Ｃｒ／Ａｌ／Ｃｒ積層膜、Ｍｏ／Ａｌ／Ｍｏ積層膜等からなる導電層を約１００乃至４００ｎｍの膜厚でゲート絶縁膜３１上に成膜し、フォトリソグラフィー工程により、ソース電極２４、ドレイン電極２５、蓄積容量電極３５、信号線１２、信号線端子部（図示せず）をそれぞれ形成する。
続いて、ソース電極２４及びドレイン電極２５をマスクとして、半導体層３４上部のｎ+型ａ−Ｓｉをエッチング除去し、チャネルを形成する。
次に、図１０及び図１１に示すように、プラズマＣＶＤにより、ソース電極２４、ドレイン電極２５、半導体層３４、蓄積容量電極３５、信号線１２、信号線端子部（図示せず）を覆うようにしてゲート絶縁膜３１上にシリコン窒化膜その他の無機膜からなるパッシベーション膜３２を約１００乃至３００ｎｍの膜厚で成膜する。
この後、約２８０℃の温度の窒素雰囲気中で基板をアニールする。
続いて、ポジ型感光性ノボラック系レジストを用いて、膜厚が約１．５乃至３．５μｍの有機絶縁膜３３をパッシベーション膜３２上に成膜し、フォトリソグラフィー工程により、有機絶縁膜３３のコンタクトホール形成部分に開口６６、６７を形成した後、２３０℃程度の温度で有機絶縁膜３３を焼成する。
その後、図１２及び図１３に示すように、フォトリソグラフィー工程により、パッシベーション膜３２をエッチングして、開口６６に対応する箇所にソース電極２４を露出させる画素電極用のコンタクトホール２６（図１３（ａ）参照）と、信号線端子部の金属膜を露出させるコンタクトホール（図示せず）とを形成する。同時に、パッシベーション膜３２及びゲート絶縁膜３１をエッチングして、開口６７に対応する箇所に共通配線１３を露出させる共通電極用のコンタクトホール２７（図１３（ｃ）参照）と、走査線端子部の金属膜及び共通配線端子部の金属膜を露出させるコンタクトホール（図示せず）と、各共通配線１３の端部を露出させる共通配線結束線用のコンタクトホール（図示せず）とをそれぞれ形成する。
このエッチングはドライエッチングで行ってもよいし、または、ウェットエッチングで行ってもよい。あるいは、ウェットエッチングとドライエッチングとを併用して行ってもよい。
次に、図２及び図３に示すように、スパッタリングにより有機絶縁膜３３上にＩＴＯからなる透明導電膜を成膜し、フォトリソグラフィー工程により、画素電極２１、共通電極２２、走査線端子部の金属膜、信号線端子部の金属膜、共通配線端子部の金属膜上の接続電極（図示せず）及び共通配線結束線（図示せず）を形成する。
このとき、図３（ｂ）に示すように、信号線１２に対応して有機絶縁膜３３上に共通電極２２の一つ７２が位置し、また、蓄積容量電極３５に対応して有機絶縁膜３３上に画素電極２１の一つ７１が位置するように形成する。これにより、画素電極２１が、画素電極用のコンタクトホール２６を介して、ソース電極２４に接続し、共通電極２２が、共通電極用のコンタクトホール２７を介して、共通配線１３に接続し、また、接続電極が、走査線、信号線及び共通配線端子部用のコンタクトホールをそれぞれ介して、走査線端子部の金属膜、信号線端子部の金属膜及び共通配線端子部の金属膜に接続し、さらに、共通配線結束線が、共通配線結束線用のコンタクトホールを介して、各共通配線１３の端部に接続する（端子部の構造については、後述する）。
ここで、ＩＴＯの成膜はＡｒガスと酸素ガスの雰囲気中において、反応性スパッタリングにより行う。酸素ガスはＡｒガスに対して１乃至５原子（ａｔｏｍ）％程度混合する。さらに、Ａｒガスに対して１原子％程度の水や水素を加えてもよい。また、成膜時に基板加熱は行わず、成膜後のアニールも行わない。これにより、非晶質のＩＴＯ膜を成膜することができる。
非晶質ＩＴＯ膜のエッチングは、王水またはシュウ酸系のエッチング液を用いて、ウエットエッチングにより行う。成膜時に微量の水や水素を加えると、エッチング残渣のないエッチングが容易に可能となる。非晶質ＩＴＯ膜のエッチング時間は、膜のエッチングレートに応じて、適切な時間だけ行えばよく、フォトレジスト現像後のフォトレジストの線幅からエッチング後のＩＴＯ膜の線幅を引いた両側サイドエッチング量を有機絶縁膜上で１μｍ程度に制御することができる。
次に、第１の実施の形態におけるＴＦＴ基板の端子部の構造について説明する。
図１４は、基板周辺の端子部の平面図であり、図１５（ａ）は図１４の１５Ａ−１５Ａ線に沿う断面図であり、走査線端子及び共通配線端子を示しており、図１５（ｂ）は図１４の１５Ｂ−１５Ｂ線に沿う断面図であり、信号線端子を示している。
走査線端子及び共通配線端子は、図１５（ａ）に示すように、走査線１１と同一の金属膜で透明絶縁性基板２０上に形成される端子部金属膜４１上において、共通電極と同一の透明導電膜（ＩＴＯ膜）で形成される接続電極４２として形成される。
また、信号線端子は、図１５（ｂ）に示すように、信号線１２と同一の金属膜でゲート絶縁膜３１上に形成される端子部金属膜８１上において、共通電極と同一の透明導電膜（ＩＴＯ膜）で形成される接続電極８２として形成される。
ここで、接続電極４２は、ゲート絶縁膜３１及びパッシベーション膜３２に開口された端子部コンタクトホール４３を介して端子部金属膜４１に接続された構造になっており、接続電極８２はパッシベーション膜３２に開口された端子部コンタクトホール８３を介して端子部金属膜８１に接続された構造になっている。このように、各端子部には有機絶縁膜３３は形成されていない。
ここで、パッシベーション膜３２上のＩＴＯ膜のサイドエッチング量は、有機絶縁膜３３上のＩＴＯ膜のサイドエッチング量より小さくなる。従って、有機絶縁膜３３上のＩＴＯ膜のサイドエッチング量が両側で１μｍ程度に制御されているので、実際上問題となることはない。
なお、各共通配線１３は、共通配線結束線用のコンタクトホール４４（図１４参照）を介して共通配線結束線１７ａ、１７ｂに接続されている。コンタクトホール４４の断面構造は、図示していないが、図１５（ａ）に示した端子部コンタクトホール４３と同様な構造になっている。
ここでは、共通配線結束線１７ａ、１７ｂを透明導電膜で形成した例を示したが、共通配線結束線１７ａ、１７ｂを信号線１２と同一の金属膜で形成することもできる。
また、図示していないが、共通配線結束線１７ａ、１７ｂの一部を、パッシベーション膜３２に開口されたコンタクトホールを介して透明導電膜により有機絶縁膜３３上に引き出す。また、共通配線結束線１７ａ、１７ｂの端部を、ゲート絶縁膜３１及びパッシベーション膜３２に開口されたコンタクトホールを介して同じ透明導電膜により有機絶縁膜３３上に引き出す。このようにして、透明導電膜を介して共通配線結束線１７ａ、１７ｂと各共通配線１３とを接続するようにすることもできる。このような構造にすることにより、共通配線結束線１７ａ、１７ｂの抵抗を下げることができる。
次に、第１の実施の形態におけるＴＦＴ基板と対向基板との間に液晶を挟持した液晶パネルの製造方法について概略的に説明する。
図１６は、この液晶パネルの１画素部分の断面図である。図１６に示す液晶パネルは、前述のＴＦＴ基板１０と、ＴＦＴ基板１０に対向して配置されている対向基板５０と、ＴＦＴ基板１０と対向基板５０との間に挟持されている液晶層５５と、から構成されている。
対向基板５０は、ガラス基板その他の透明絶縁性基板３０と、透明絶縁性基板３０のＴＦＴ基板１０と対向する面上に形成されたブラックマトリクス５２と、ブラックマトリクス５２を覆うようにして、透明絶縁性基板３０上に形成された３色のカラーフィルタ５３Ｒ、５３Ｇ、５３Ｂと、カラーフィルタ５３Ｒ、５３Ｇ、５３Ｂ上に形成されたオーバーコート膜５４と、透明絶縁性基板３０のＴＦＴ基板１０とは反対側の面上に形成された透明導電層５６と、を備えている。
ＴＦＴ基板１０及び対向基板５０は以下のようにして形成される。
上述のようにＴＦＴ基板１０を形成した後、ＴＦＴ基板１０の有機絶縁膜３３上にポリイミド系の配向剤からなる膜厚が３０乃至６０ｎｍの配向膜５１を形成し、１８０℃乃至２４０℃の温度で焼成し、配向処理を行う。
その後、エポキシ系樹脂接着剤からなるシール材（図示せず）をＴＦＴ基板１０の周縁に沿って形成する。配向膜５１の形成後の焼成は、透明導電膜のアニールも兼ねている。即ち、配向膜５１の形成後の焼成により、非晶質ＩＴＯ膜を多結晶化し、ＩＴＯ膜の透過率を向上させ、抵抗値を低減することができる。
次いで、対向基板５０を構成する透明絶縁性基板３０のカラーフィルタ５３Ｒ、５３Ｇ、５３Ｂが形成される面とは反対側の面に、膜厚が約８０乃至１５０ｎｍのＩＴＯその他の透明導電層５６を成膜する。
次いで、透明絶縁性基板３０のＴＦＴ基板１０と対向する面上に、ネガ型感光性アクリル系顔料分散レジストまたはカーボン系レジストを用いて、膜厚が約１乃至３μｍ、光学濃度（ＯＤ値）が３以上、シート抵抗値が１×１０10Ω／□以上のブラックマトリクス５２を形成する。
次に、ネガ型感光性アクリル系顔料分散レジストを用いて、膜厚が約１．０乃至１．５μｍの赤色カラーフィルタ５３Ｒを形成する。同様に、青色カラーフィルタ５３Ｂ及び緑色カラーフィルタ５３Ｇの各色層を形成する。
次に、ノボラック系レジストを用いて、膜厚が約２．０乃至３．５μｍの有機絶縁膜からなるオーバーコート膜５４を形成する。
更に、この上にポリイミド系の配向剤からなる膜厚が３０乃至６０ｎｍの配向膜５１を形成し、焼成後、配向処理をして対向基板５０とする。
その後、シール材と面内スペーサ（図示せず）を介して、ＴＦＴ基板１０の上に対向基板５０を重ね合わせる。
続いて、フッ素系化合物からなる液晶５５を注入口（図示せず）を介して両基板の間に注入した後、ＵＶ硬化型アクリレート系樹脂からなる封口材（図示せず）により注入口を封止し、所定ギャップのパネルを得る。ギャップは、例えば、アクリル系樹脂からなる柱つきのカラーフィルタ（図示せず）を用いて制御してもよい。
最後に、ＴＦＴ基板１０の素子面とは反対側の面と対向基板５０のカラーフィルタとは反対側の面に、ヨウ素系偏光フィルムからなる偏光板５７をそれぞれ貼り付ける。
これにより、前述のＴＦＴ基板１０を用いた広視野角及び高開口率を有する液晶パネルが製造される。
以上のように、本実施形態によれば、有機絶縁膜上に非晶質のＩＴＯ膜をパターン形成し、配向膜形成後の焼成によりＩＴＯ膜を多結晶化することにより、ＩＴＯ膜のパターニングを精度良く、均一に行うことができる（後述する）。
また、ＴＦＴ基板製造工程において、熱処理（アニール）工程を１工程削減することができる。
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。第２の実施の形態においては、有機絶縁膜３３上にプラズマ処理が行われる。
図２、図３乃至図１０及び図１１の有機絶縁膜３３の形成工程までの製造方法は、第１の実施の形態と全く同じであるので、説明は省略する。
有機絶縁膜３３の形成後、基板全面にヘリウム（Ｈｅ）プラズマ処理を行う。このヘリウムプラズマ処理はドライエッチング装置において、Ｈｅガスを高周波放電させることにより行う。
その後、図１２及び図１３に示すように、フォトリソグラフィー工程により、パッシベーション膜３２をエッチングして、開口６６に対応する箇所にソース電極２４を露出させる画素電極用のコンタクトホール２６（図１３（ａ）参照）と、信号線端子部を露出させるコンタクトホール（図示せず）とを形成する。また同時に、パッシベーション膜３２及びゲート絶縁膜３１をエッチングして、開口６７に対応する箇所に共通配線１３を露出させる共通電極用のコンタクトホール２７（図１３（ｃ）参照）と、走査線端子部の金属膜、共通配線端子部の金属膜を露出させるコンタクトホール（図示せず）と、各共通配線１３の端部を露出させる共通配線結束線用のコンタクトホール（図示せず）とを、それぞれ形成する。
このエッチングはドライエッチングで行ってもよいし、あるいは、ウェットエッチング行ってもよい。あるいは、ウェットエッチングとドライエッチングとを併用して行ってもよい。
ただし、コンタクトホールをドライエッチングで開口する場合、フォトレジスト現像後のポストベークは行わない。また、コンタクトホールをウェットエッチングにより開口する場合、あるいは、ウェットエッチングの次にドライエッチングを行って開口する場合、フォトレジスト現像後のポストベークを１４０℃程度の温度で行う。
次に、図２、図３、図１４乃至図１６に示すように、スパッタリングにより有機絶縁膜３３上にＩＴＯからなる透明導電膜を成膜し、フォトリソグラフィー工程により、画素電極２１と、共通電極２２と、走査線端子部及び共通配線端子部の金属膜４１並びに信号線端子部の金属膜８１上の接続電極４２、８２と、共通配線結束線１７ａ、１７ｂとを形成する。
このとき、図３（ｂ）に示すように、信号線１２に対応して有機絶縁膜３３上に共通電極２２の一つ７２が位置し、また、蓄積容量電極３５に対応して有機絶縁膜３３上に画素電極２１の一つ７１が位置するように形成する。これにより、画素電極２１が、画素電極用のコンタクトホール２６を介して、ソース電極２４に接続し、共通電極２２が、共通電極用のコンタクトホール２７を介して、共通配線１３に接続し、また、接続電極４２、８２が、走査線、共通配線、信号線端子部用のコンタクトホール４３、８３をそれぞれ介して、走査線端子部、共通配線端子部金属膜４１、信号線端子部金属膜８１に接続し、さらに、共通配線結束線１７ａ、１７ｂが、共通配線結束線用のコンタクトホール４４を介して、各共通配線１３の端部に接続する。
ここで、ＩＴＯの成膜条件は、第１の実施の形態と同様である。
透明導電膜は、ＩＴＯに代えて、インジウム亜鉛酸化膜（ＩＺＯ）であってもよい。ＩＺＯの場合は、成膜条件によらず、非晶質の膜が形成される。
以下、第２の実施の形態におけるＴＦＴ基板１０と対向基板５０との間に液晶５５を挟持した液晶パネルの製造方法についても、第１の実施の形態と全く同様であるので、説明は省略する。
以上のように、無機絶縁膜にコンタクトホールを開口する前に、有機絶縁膜上にＨｅプラズマ処理を行うことにより、透明導電膜のパターニングを精度良く、均一に行うことができ、同時に、透明導電膜と下地金属膜とのコンタクト抵抗の増大を防止することができる（この点については後述する）。
表１はＩＴＯ膜の膜質とエッチングの出来栄え（線幅シフト、パターン欠け）の関係を示す表である。
Figure 2004163922
 ＩＴＯ成膜時に２００℃程度の温度に加熱したり、ＩＴＯ膜成膜後に２００℃程度の温度で熱処理を行った場合、ＩＴＯ膜の膜質は多結晶となる。この場合、ＩＴＯ膜のエッチングレートは遅くなり、残渣も発生しやすくなるため、エッチング時間は長く設定する必要がある。エッチングによる有機絶縁膜上のＩＴＯ膜のサイドエッチング量は１μｍ程度に制御することが可能であり、有機及び無機絶縁膜上のＩＴＯ膜の線幅シフトは問題ない（○印は問題なしを意味する）。
しかしながら、本発明者の実験によると、有機膜上のＩＴＯ膜にパターンに欠けを生ずることが判明した（×印は問題有りを意味する）。これは、多結晶ＩＴＯ膜の膜質が部分的に不均一になっているためと推定される。
一方、本発明のように、ＩＴＯ成膜時に加熱を行わず、あるいは、さらに、水や水素を１原子％程度含む雰囲気中で行うと、ＩＴＯ膜の膜質は非晶質となる。この場合、ＩＴＯ膜のエッチングレートは速くなり、残渣が発生することはない。エッチング時間はＩＴＯ膜のエッチングレートに応じて短く設定すればよく、エッチングによる有機絶縁膜上のＩＴＯ膜のサイドエッチング量は１μｍ程度に制御することが可能であり、有機及び無機絶縁膜上のＩＴＯ膜の線幅シフトは問題ない（○印）。さらに、ＩＴＯ膜のパターン欠けも防止することができた（○印）。
また、表２はコンタクトホール開口後に有機絶縁膜をプラズマ処理をした場合、そのプラズマ処理とＩＴＯ膜のエッチングの均一性及びＩＴＯ膜と下地金属膜間のコンタクト抵抗の関係を示す表である。
Figure 2004163922
 ＩＴＯ膜のエッチングの均一性は、第１及び第２の実施形態に示したＩＰＳ型液晶表示装置における共通電極と画素電極の出来栄えと、エッチング不均一に起因する表示ムラの有無とにより判定し、ＩＴＯ膜と下地金属膜間のコンタクト抵抗は、第１及び第２の実施形態に示したＩＰＳ型液晶表示装置におけるＩＴＯ膜と共通配線の金属膜、信号線の金属膜（ここでは何れもＣｒ）との間のコンタクト抵抗値と、このコンタクト抵抗に起因する表示ムラの有無とにより判定したものである。
本発明者の実験によると、Ａｒプラズマ処理によれば、ＩＴＯ膜のエッチングの均一性は非常に良好であり（○印）、コンタクト抵抗も、スパッタエッチングに近い条件を選択すれば、処理がない場合に比べ、低減した（○印）。
Ｈｅプラズマ処理によれば、ＩＴＯ膜のエッチングの均一性は非常に良好であった（○印）が、コンタクト抵抗は処理がない場合に比べ、増大した（×印）。これは、スパッタエッチングの効果が得られないためであると思われる。
Ｏ2プラズマ処理によれば、ＩＴＯ膜のエッチングの均一性は処理がない場合と同等であり、改善効果が見られなかった（−印）。コンタクト抵抗は処理がない場合に比べ、少し改善されるが、コンタクト抵抗に起因する表示ムラは改善できなかった（△印）。
ＣＦ4その他のフッ素系ガスのプラズマ処理によれば、ＩＴＯ膜のエッチングの均一性、コンタクト抵抗共に処理がない場合に比べ、悪化した（×印）。
従って、以上の結果から、Ｈｅプラズマ処理を行う場合は、コンタクトホール開口前に行う必要があることが判明した。
さらに、本発明者の実験によると、第１及び第２の実施形態に示したコンタクトホールの開口工程において、フォトレジスト現像後にポストベークを行うと、ＩＴＯ膜のエッチングの均一性が悪化することが判明した。この理由は明確でないが、ポストベークにより、有機絶縁膜とフォトレジストとの間の密着性が向上し、コンタクトホール開口後にフォトレジストを剥離除去する際、有機絶縁膜上の表面部分も一部除去してしまうため、有機絶縁膜の新しい表面が剥離液の影響を受けて、次に成膜するＩＴＯ膜との密着性を悪くするためであると推定される。
従って、コンタクトホールの開口をドライエッチングで行う場合は、ポストベークを行わないことが好ましい。
一方、コンタクトホールの開口をウェットエッチングで、若しくは、ウェットエッチングとドライエッチングを併用して行う場合は、ポストベークを行う必要があり、このため、コンタクトホール開口前にＨｅプラズマ処理を行う方が好ましいことがわかった。ただし、コンタクトホールの開口にウェットエッチングを用いる場合、Ｈｅプラズマ処理により、エッチング液のしみ込みが発生しやすくなるので、Ｈｅプラズマ処理やポストベーク条件を最適化する必要がある。
なお、前述の第１及び第２の実施の形態においては、層間絶縁膜３８が無機絶縁膜３２と有機絶縁膜３３との積層膜で形成される例を示したが、有機絶縁膜３３は信号線１２上または信号線１２と走査線１１上のみパターン形成される。すなわち、この領域のみ層間絶縁膜３８が無機絶縁膜３２と有機絶縁膜３３との積層膜で形成され、その他の領域は層間絶縁膜３８が無機絶縁膜３２単層で形成されていてもよい。
また、第１の実施形態においては、層間絶縁膜３８が無機絶縁膜３２と有機絶縁膜３３の積層膜で形成されているが、有機絶縁膜３３のみで形成されていてもよい。
また、第1及び第２の実施の形態においては、共通電極７２が走査線１１と信号線１２との交差部を除いて、信号線１２の一部を覆うように形成されている例を示したが、走査線１１と信号線１２との交差部も含めて、信号線１２全体を覆うように形成されていてもよいし、走査線１１と信号線１２の両方の全体を覆うように形成されていてもよい。
また、前述の実施の形態においては、本発明をＩＰＳ型の液晶表示装置に適用した例を述べたが、本発明は有機絶縁膜上に透明導電膜をパターン形成する液晶表示装置であればどのような液晶表示装置にも適用することができる。例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型やＶＡ型（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置に本発明を適用することも可能である。
また、前述の実施の形態においては、感光性ノボラック系レジストのような有機絶縁膜３３を用いた例を示したが、それに代えて、ポリイミド樹脂やアクリル樹脂を用いることもできる。
また、感光性有機絶縁膜に代えて、非感光性有機絶縁膜を用いることも可能である。この場合は、通常のフォトリソグラフィー工程と同様に、現像後にエッチング工程とレジスト剥離工程が必要になる。
また、有機絶縁膜の開口工程とパッシベーション膜の開口工程は、別々のフォトリソグラフィー工程である例を示したが、同一のフォトリソグラフィー工程で開口してもよい。
また、前述の実施の形態においては、逆スタガチャネルエッチ型ＴＦＴを有する液晶表示装置について述べたが、チャネル保護型や順スタガ型ＴＦＴでもよく、また、スタガード型ＴＦＴのみならず、コプレーナ型のＴＦＴについても適用できることは言うまでもない。
また、本発明は、非晶質（ａ−Ｓｉ）ＴＦＴのみならず、ポリシリコン（ｐ−Ｓｉ）ＴＦＴにも適用することができる。
さらに、スイッチング素子としては、ＴＦＴに代えて、ＭＩＭを用いることもできる。
本発明の第１の実施の形態に係る液晶表示装置の製造方法により製造される横方向電界型液晶表示装置におけるＴＦＴ基板の構成を概念的に示す平面図である。 図１のＴＦＴ基板の１画素部を拡大して示す平面図である。 図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線に沿う断面図である。 図１のＴＦＴ基板を用いた液晶パネルの製造方法の一例を説明する、１画素部の工程平面図（第１工程）である。 図４の５Ａ−５Ａ線、５Ｂ−５Ｂ線、５Ｃ−５Ｃ線に沿う工程断面図である。 図１のＴＦＴ基板を用いた液晶パネルの製造方法の一例を説明する、１画素部の工程平面図（第２工程）である。 図６の７Ａ−７Ａ線、７Ｂ−７Ｂ線、７Ｃ−７Ｃ線に沿う工程断面図である。 図１のＴＦＴ基板を用いた液晶パネルの製造方法の一例を説明する、１画素部の工程平面図（第３工程）である。 図８の９Ａ−９Ａ線、９Ｂ−９Ｂ線、９Ｃ−９Ｃ線に沿う工程断面図である。 図１のＴＦＴ基板を用いた液晶パネルの製造方法の一例を説明する、１画素部の工程平面図（第４工程）である。 図１０の１１Ａ−１１Ａ線、１１Ｂ−１１Ｂ線、１１Ｃ−１１Ｃ線に沿う工程断面図である。 図１のＴＦＴ基板を用いた液晶パネルの製造方法の一例を説明する、１画素部の工程平面図（第５工程）である。 図１２の１３Ａ−１３Ａ線、１３Ｂ−１３Ｂ線、１３Ｃ−１３Ｃ線に沿う工程断面図である。 図１のＴＦＴ基板周辺の端子部の平面図である。 図１５（ａ）は図１４の１５Ａ−１５Ａ線に沿う断面図であり、図１５（ｂ）は図１４の１５Ｂ−１５Ｂ線に沿う断面図である。 図１のＴＦＴ基板を用いた液晶パネルの１画素部分の断面図である。
符号の説明
１０ ＴＦＴ基板
２０、３０ 透明絶縁性基板
１１ 走査線
１２ 信号線
１３ 共通配線
１４ ＴＦＴ
１５ 走査線端子
１６ 信号線端子
１７ａ、１７ｂ 共通配線結束線
１８ａ、１８ｂ 共通配線端子
２１、７１ 画素電極
２２、７２ 共通電極
２３ ゲート電極
２４ ソース電極
２５ ドレイン電極
２６、２７、４４、９６、９７ コンタクトホール
３１ ゲート絶縁膜
３２ パッシベーション膜
３３ 有機絶縁膜
３４ 半導体層
３５ 蓄積容量電極
３８ 層間絶縁膜
４１、８１ 端子部金属膜
４２、８２ 接続電極
４３、８３ 端子部コンタクトホール
５０ 対向基板
５１ 配向膜
５２ ブラックマトリクス
５３Ｒ，５３Ｇ，５３Ｂ カラーフィルタ
５４ オーバーコート膜
５５ 液晶層
５６ 透明導電層
５７ 偏光板
６４ 耐圧向上用半導体層
６６、６７ 開口

Claims (17)

  1. 基板上にスイッチング素子を形成する第一の工程と、前記スイッチング素子を層間絶縁膜で覆う第二の工程と、前記層間絶縁膜を介して前記スイッチング素子に接続される透明電極を前記層間絶縁膜上に形成する第三の工程と、を有する液晶表示装置の製造方法において、
    前記第三の工程は、
    前記層間絶縁膜上に非晶質の透明導電膜を堆積する工程と、
    前記非晶質の透明導電膜をパターニングして透明電極を形成する工程と、
    配向膜形成後の熱処理により前記透明電極を多結晶化する工程と、
    を含むことを特徴とする液晶表示装置の製造方法。
  2. 前記第二の工程は、
    前記スイッチング素子を無機絶縁膜で覆う工程と、
    前記無機絶縁膜上に有機絶縁膜を形成する工程と、
    を備えることを特徴とする請求項１に記載の液晶表示装置の製造方法。
  3. 前記無機絶縁膜上に有機絶縁膜を形成する工程において、前記有機絶縁膜は、少なくとも前記スイッチング素子のドレイン電極を含む信号線の全部または一部を覆ってパターン形成されることを特徴とする請求項２に記載の液晶表示装置の製造方法。
  4. 前記第一の工程は、
    前記基板上にゲート電極を含む走査線及び共通電位を供給する共通配線を形成する工程と、
    前記走査線及び前記共通配線を覆って前記基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に前記スイッチング素子の活性層となる半導体層を形成する工程と、
    前記走査線と交差し、前記スイッチング素子のドレイン電極を含む信号線と、前記スイッチング素子のソース電極とを形成する工程と、を有し、
    前記第三の工程は、
    前記非晶質の透明導電膜をパターニングして前記層間絶縁膜上に前記スイッチング素子と接続する画素電極と、前記共通配線と接続する共通電極とを形成する工程からなるものであることを特徴とする請求項１乃至３のいずれか一項に記載の液晶表示装置の製造方法。
  5. 前記透明導電膜をインジウム錫酸化膜（ＩＴＯ）より形成することを特徴とする請求項１乃至４のいずれか一項に記載の液晶表示装置の製造方法。
  6. 前記層間絶縁膜上に前記透明導電膜を室温で成膜することを特徴とする請求項１乃至５のいずれか一項に記載の液晶表示装置の製造方法。
  7. 前記層間絶縁膜上に前記透明導電膜を少なくとも水または水素を含む雰囲気下で成膜することを特徴とする請求項１乃至６のいずれか一項に記載の液晶表示装置の製造方法。
  8. 前記熱処理を１８０℃乃至２４０℃の温度で行うことを特徴とする請求項１乃至７のいずれか一項に記載の液晶表示装置の製造方法。
  9. 基板上にスイッチング素子を形成する第一の工程と、少なくとも有機絶縁膜からなる上層を有する層間絶縁膜で前記スイッチング素子を覆う第二の工程と、前記層間絶縁膜を介して前記スイッチング素子に接続される透明電極を前記層間絶縁膜上に形成する第三の工程と、を有する液晶表示装置の製造方法において、
    前記層間絶縁膜は無機絶縁膜上に前記有機絶縁膜を有する構成であり、
    前記第三の工程は、
    前記有機絶縁膜をパターン形成する工程と、
    前記有機絶縁膜を含む基板にプラズマ処理を施す工程と、
    前記無機絶縁膜にコンタクトホールを開口する工程と、
    前記層間絶縁膜上に透明導電膜を堆積する工程と、
    前記透明導電膜をパターニングして透明電極を形成する工程と、
    を含むことを特徴とする液晶表示装置の製造方法。
  10. 前記有機絶縁膜をパターン形成する工程において、前記有機絶縁膜は、少なくとも前記スイッチング素子のドレイン電極を含む信号線の全部または一部を覆ってパターン形成されることを請求項９に記載の液晶表示装置の製造方法。
  11. 前記第一の工程は、
    前記基板上に、ゲート電極を含む走査線及び共通電位を供給する共通配線を形成する工程と、
    前記走査線及び前記共通配線を覆って前記基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に前記スイッチング素子の活性層となる半導体層を形成する工程と、
    前記走査線と交差し、前記スイッチング素子のドレイン電極を含む信号線と、前記スイッチング素子のソース電極とを形成する工程と、を有し、
    前記透明導電膜をパターニングして透明電極を形成する工程は、
    前記透明導電膜をパターニングして前記層間絶縁膜上に前記スイッチング素子と接続する画素電極と、前記共通配線と接続する共通電極とを形成する工程からなるものであることを特徴とする請求項９又は１０に記載の液晶表示装置の製造方法。
  12. 前記プラズマ処理がヘリウム（Ｈｅ）プラズマにより行われることを特徴とする請求項９乃至１１のいずれか一項に記載の液晶表示装置の製造方法。
  13. 前記無機絶縁膜にコンタクトホールを開口する工程は、
    前記層間絶縁膜上にフォトレジストをパターン形成する工程と、
    前記フォトレジストをポストベークする工程と、
    前記フォトレジストをマスクとして前記無機絶縁膜にウェットエッチングまたはウェットエッチング及びドライエッチングの双方を施す工程と、
    を備えることを特徴とする請求項９乃至１２のいずれか一項に記載の液晶表示装置の製造方法。
  14. 基板上にスイッチング素子を形成する第一の工程と、前記スイッチング素子を少なくとも上層に有機絶縁膜を有する層間絶縁膜で覆う第二の工程と、前記層間絶縁膜を介して前記スイッチング素子に接続される透明電極を前記層間絶縁膜上に形成する第三の工程と、を有する液晶表示装置の製造方法において、
    前記層間絶縁膜は無機絶縁膜上に前記有機絶縁膜を有する構成であり、
    前記第三の工程は、
    前記有機絶縁膜をパターン形成する工程と、
    前記無機絶縁膜にコンタクトホールを開口する工程と、
    前記層間絶縁膜上に透明導電膜を堆積する工程と、
    前記透明導電膜をパターニングして透明電極を形成する工程と、を含み、
    前記無機絶縁膜にコンタクトホールを開口する工程は、
    前記層間絶縁膜上にフォトレジストをパターン形成する工程と、
    前記フォトレジストをポストベークする工程を経ることなく、前記フォトレジストをマスクとして前記無機絶縁膜にドライエッチングを施す工程と、を備えることを特徴とする液晶表示装置の製造方法。
  15. 前記有機絶縁膜をパターン形成する工程において、前記有機絶縁膜は、少なくとも前記スイッチング素子のドレイン電極を含む信号線の全部または一部を覆ってパターン形成されることを請求項１４に記載の液晶表示装置の製造方法。
  16. 前記第一の工程は、
    前記基板上にゲート電極を含む走査線及び共通電位を供給する共通配線を形成する工程と、
    前記走査線及び前記共通配線を覆って前記基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に前記スイッチング素子の活性層となる半導体層を形成する工程と、
    前記走査線と交差し、前記スイッチング素子のドレイン電極を含む信号線と、前記スイッチング素子のソース電極とを形成する工程と、を有し、
    前記透明導電膜をパターニングして透明電極を形成する工程は、前記透明導電膜をパターニングして前記層間絶縁膜上に前記スイッチング素子と接続する画素電極と、前記共通配線と接続する共通電極とを形成する工程からなるものであることを特徴とする請求項１４又は１５に記載の液晶表示装置の製造方法。
  17. 前記透明導電膜をインジウム錫酸化膜（ＩＴＯ）またはインジウム亜鉛酸化膜（ＩＺＯ）により形成することを特徴とする請求項９乃至１６のいずれか一項に記載の液晶表示装置の製造方法。

JP2003362206A 2002-10-25 2003-10-22 液晶表示装置の製造方法 Expired - Fee Related JP3880568B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003362206A JP3880568B2 (ja) 2002-10-25 2003-10-22 液晶表示装置の製造方法
US10/692,736 US7012657B2 (en) 2002-10-25 2003-10-27 Method of fabricating liquid crystal display device
US11/133,315 US7110058B2 (en) 2002-10-25 2005-05-20 Method of fabricating liquid crystal display device
US11/133,363 US7046314B2 (en) 2002-10-25 2005-05-20 Method of fabricating liquid crystal display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002311526 2002-10-25
JP2003362206A JP3880568B2 (ja) 2002-10-25 2003-10-22 液晶表示装置の製造方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2006161141A Division JP2006317962A (ja) 2002-10-25 2006-06-09 液晶表示装置の製造方法
JP2006161142A Division JP4072561B2 (ja) 2002-10-25 2006-06-09 液晶表示装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004163922A true JP2004163922A (ja) 2004-06-10
JP3880568B2 JP3880568B2 (ja) 2007-02-14

Family

ID=32179104

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003362206A Expired - Fee Related JP3880568B2 (ja) 2002-10-25 2003-10-22 液晶表示装置の製造方法

Country Status (2)

Country Link
US (3) US7012657B2 (ja)
JP (1) JP3880568B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006126255A (ja) * 2004-10-26 2006-05-18 Mitsubishi Electric Corp 電気光学装置、液晶表示装置及びそれらの製造方法
JP2008077060A (ja) * 2006-08-21 2008-04-03 Epson Imaging Devices Corp 液晶装置および電子機器
JP2008191671A (ja) * 2007-02-07 2008-08-21 Samsung Electronics Co Ltd 液晶表示パネル及びその製造方法
US7674574B2 (en) 2005-12-01 2010-03-09 Chunghwa Picture Tubes, Ltd. Method of arranging mask patterns
JP2016195283A (ja) * 2016-08-08 2016-11-17 株式会社ジャパンディスプレイ 表示装置及びその製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7316784B2 (en) * 2003-02-10 2008-01-08 Lg.Philips Lcd Co., Ltd. Method of patterning transparent conductive film, thin film transistor substrate using the same and fabricating method thereof
JP2004325953A (ja) * 2003-04-25 2004-11-18 Nec Lcd Technologies Ltd 液晶表示装置
CN101006384A (zh) * 2004-08-23 2007-07-25 皇家飞利浦电子股份有限公司 有源矩阵装置
JP4905762B2 (ja) * 2005-08-23 2012-03-28 富士フイルム株式会社 光電変換素子、撮像素子、および該光電変換素子の製造方法
US7601567B2 (en) * 2005-12-13 2009-10-13 Samsung Mobile Display Co., Ltd. Method of preparing organic thin film transistor, organic thin film transistor, and organic light-emitting display device including the organic thin film transistor
US7630041B2 (en) * 2006-06-23 2009-12-08 Tsinghua University Liquid crystal cell assembly for liquid crystal display
US8749483B2 (en) * 2007-02-15 2014-06-10 Pixart Imaging Inc. Control device and control method for image display
US20080233291A1 (en) * 2007-03-23 2008-09-25 Chandrasekaran Casey K Method for depositing an inorganic layer to a thermal transfer layer
JP5408914B2 (ja) * 2008-07-03 2014-02-05 株式会社ジャパンディスプレイ 液晶表示パネル
KR101592012B1 (ko) 2008-12-01 2016-02-05 삼성디스플레이 주식회사 유기 발광표시 장치 및 그 제조 방법
KR101624232B1 (ko) * 2009-10-06 2016-05-26 삼성디스플레이 주식회사 표시 기판, 이의 제조 방법, 이 표시 기판을 갖는 표시 장치
KR101972176B1 (ko) * 2010-08-23 2019-04-24 베이징 시아오미 모바일 소프트웨어 컴퍼니 리미티드 불투명 도전성 영역의 자기-정렬 커버
US8603841B2 (en) * 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
KR20120065854A (ko) * 2010-12-13 2012-06-21 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
KR101921164B1 (ko) * 2011-07-27 2018-11-23 엘지디스플레이 주식회사 횡전계방식 액정표시장치용 어레이기판의 제조방법
CN103472646B (zh) * 2013-08-30 2016-08-31 京东方科技集团股份有限公司 一种阵列基板及其制备方法和显示装置
CN104103583B (zh) * 2014-06-24 2017-02-15 京东方科技集团股份有限公司 阵列基板及其制作方法和显示面板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61205925A (ja) * 1985-03-08 1986-09-12 Fujitsu Ltd 透明電極の処理方法
JPH10153796A (ja) * 1996-11-22 1998-06-09 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその作製方法
JP2002014364A (ja) * 2000-06-29 2002-01-18 Minolta Co Ltd 液晶表示素子及びその製造方法
JP2002038262A (ja) * 2000-07-24 2002-02-06 Toshiba Corp 透明導電性膜の形成方法、アレイ基板および液晶表示装置
JP2002184242A (ja) * 2000-07-19 2002-06-28 Matsushita Electric Ind Co Ltd 電極付き基板およびその製造方法
JP2002287163A (ja) * 2001-03-23 2002-10-03 Nec Corp 液晶表示装置及びその製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4982351A (en) * 1986-05-05 1991-01-01 Texas Instruments Incorporated Low cost high precision sensor
KR950001360B1 (ko) * 1990-11-26 1995-02-17 가부시키가이샤 한도오따이 에네루기 겐큐쇼 전기 광학장치와 그 구동방법
JP3202362B2 (ja) 1992-07-21 2001-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH09146108A (ja) * 1995-11-17 1997-06-06 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその駆動方法
JPH09246210A (ja) 1996-03-13 1997-09-19 Sony Corp 透明導電性膜およびそのパターン形成方法
JPH09258247A (ja) 1996-03-26 1997-10-03 Sharp Corp 液晶表示装置の製造方法および成膜装置
JP3297591B2 (ja) * 1996-04-17 2002-07-02 シャープ株式会社 アクティブマトリクス基板の製造方法並びに液晶表示装置
JPH09293875A (ja) 1996-04-26 1997-11-11 Canon Inc 半導体素子基板およびその製造法、該基板を用いた半導体装置
US6188452B1 (en) * 1996-07-09 2001-02-13 Lg Electronics, Inc Active matrix liquid crystal display and method of manufacturing same
KR100251091B1 (ko) 1996-11-29 2000-04-15 구본준 액정표시장치의 제조방법 및 그 제조방법으로 제조되는 액정표시장치
JPH10170951A (ja) * 1996-12-11 1998-06-26 Sharp Corp 液晶表示装置の製造方法
KR100255592B1 (ko) * 1997-03-19 2000-05-01 구본준 액정 표시 장치 구조 및 그 제조 방법
JPH1195239A (ja) 1997-09-25 1999-04-09 Toshiba Corp 液晶表示装置の製造方法
JP3592535B2 (ja) * 1998-07-16 2004-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100407413B1 (ko) * 1999-07-19 2003-11-28 마쯔시다덴기산교 가부시키가이샤 반사판 및 그 제조방법, 및 반사판을 구비한 반사형표시소자 및 그 제조방법
US6272927B1 (en) * 1999-10-20 2001-08-14 Texas Instruments Incorporated Hermetically sealed pressure sensing device
JP2001194676A (ja) * 2000-01-07 2001-07-19 Hitachi Ltd 液晶表示装置
US6453747B1 (en) * 2000-01-12 2002-09-24 Peter A. Weise Hermetic pressure transducer
JP3724787B2 (ja) 2000-03-31 2005-12-07 シャープ株式会社 電極基板およびその作製方法、ならびに、電極基板を備える液晶表示装置
JP3724710B2 (ja) 2000-03-31 2005-12-07 シャープ株式会社 電極基板の作製方法
JP4052804B2 (ja) 2000-03-31 2008-02-27 シャープ株式会社 電極基板および電極基板の作製方法
TWI256976B (en) * 2000-08-04 2006-06-21 Hannstar Display Corp Method of patterning an ITO layer
TW548689B (en) * 2001-01-25 2003-08-21 Fujitsu Display Tech Reflection type liquid crystal display device and manufacturing method thereof
JP2002296609A (ja) 2001-03-29 2002-10-09 Nec Corp 液晶表示装置及びその製造方法
US6781814B1 (en) * 2003-11-03 2004-08-24 Texas Instruments Incorporated Capacitive pressure transducer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61205925A (ja) * 1985-03-08 1986-09-12 Fujitsu Ltd 透明電極の処理方法
JPH10153796A (ja) * 1996-11-22 1998-06-09 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその作製方法
JP2002014364A (ja) * 2000-06-29 2002-01-18 Minolta Co Ltd 液晶表示素子及びその製造方法
JP2002184242A (ja) * 2000-07-19 2002-06-28 Matsushita Electric Ind Co Ltd 電極付き基板およびその製造方法
JP2002038262A (ja) * 2000-07-24 2002-02-06 Toshiba Corp 透明導電性膜の形成方法、アレイ基板および液晶表示装置
JP2002287163A (ja) * 2001-03-23 2002-10-03 Nec Corp 液晶表示装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006126255A (ja) * 2004-10-26 2006-05-18 Mitsubishi Electric Corp 電気光学装置、液晶表示装置及びそれらの製造方法
US7674574B2 (en) 2005-12-01 2010-03-09 Chunghwa Picture Tubes, Ltd. Method of arranging mask patterns
JP2008077060A (ja) * 2006-08-21 2008-04-03 Epson Imaging Devices Corp 液晶装置および電子機器
JP2008191671A (ja) * 2007-02-07 2008-08-21 Samsung Electronics Co Ltd 液晶表示パネル及びその製造方法
KR101385190B1 (ko) 2007-02-07 2014-04-15 삼성디스플레이 주식회사 액정 표시 패널 및 이의 제조 방법
JP2016195283A (ja) * 2016-08-08 2016-11-17 株式会社ジャパンディスプレイ 表示装置及びその製造方法

Also Published As

Publication number Publication date
US7046314B2 (en) 2006-05-16
US20050227399A1 (en) 2005-10-13
US20050250260A1 (en) 2005-11-10
US7012657B2 (en) 2006-03-14
JP3880568B2 (ja) 2007-02-14
US20040085489A1 (en) 2004-05-06
US7110058B2 (en) 2006-09-19

Similar Documents

Publication Publication Date Title
JP3880568B2 (ja) 液晶表示装置の製造方法
KR100935670B1 (ko) 액정표시장치, 박막 트랜지스터 표시판 및 그의 제조 방법
US7176535B2 (en) Thin film transistor array gate electrode for liquid crystal display device
KR100455744B1 (ko) 도포에 의해 형성된 층간절연막상에 투명도전막을 갖는 액정표시장치 및 그 제조방법
KR100859524B1 (ko) 박막 트랜지스터 기판
KR20130003399A (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
JP2004109248A (ja) 液晶表示装置及びその製造方法
JP2009128397A (ja) 液晶表示装置及びその製造方法
KR20080000751A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
JP2001244473A (ja) 薄膜トランジスタ、これを利用した液晶表示装置およびそれらの製造方法
KR100908849B1 (ko) 횡전계형 액정표시장치용 어레이 기판, 이의 제조방법 및 이를 포함하는 한 횡전계형 액정표시장치
KR101342500B1 (ko) 박막트랜지스터 기판, 그 제조 방법 및 이를 갖는 표시패널
US8304772B2 (en) Thin-film transistor array panel and method of fabricating the same
KR101294689B1 (ko) 프린지 필드 스위칭 모드 액정표시장치의 제조방법
KR20090043798A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
JP4072561B2 (ja) 液晶表示装置の製造方法
KR100852806B1 (ko) 액정 표시 장치의 제조 방법
KR101123452B1 (ko) 횡전계 방식 액정 표시 장치용 어레이 기판 및 그 제조 방법
JP2006317962A (ja) 液晶表示装置の製造方法
KR101389466B1 (ko) 씨오티 구조 액정표시장치용 어레이기판 및 그 제조방법
KR101211245B1 (ko) 횡전계 방식 액정 표시 장치용 어레이 기판 및 그 제조방법
KR101012786B1 (ko) 액정 표시 장치
KR20140128551A (ko) 횡전계형 액정표시장치용 어레이 기판 및 그 제조 방법
KR101006433B1 (ko) 액정 표시 장치 및 그에 사용되는 기판
JP2011203762A (ja) 液晶表示装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060413

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060719

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060904

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061012

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061107

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091117

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101117

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101117

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101117

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131117

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees