JP5408914B2 - 液晶表示パネル - Google Patents
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Description
この発明は、液晶表示パネルに関し、特に、横電界駆動モードの液晶表示パネルに関する。
近年、ＣＲＴディスプレイに代わる平面表示パネルが盛んに開発されており、中でも液晶表示パネルは、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（ｆｒｉｎｇｅ ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。（例えば、特許文献１参照。）
また、近年、多結晶シリコン（ポリシリコンともいう）や非結晶シリコン（アモルファスシリコンともいう）はＣＶＤ（Chemical Vapor Deposition）法などにより透明基板上に製膜が可能であることから、液晶表示パネルへの応用が盛んに行われている。
また、近年、多結晶シリコン（ポリシリコンともいう）や非結晶シリコン（アモルファスシリコンともいう）はＣＶＤ（Chemical Vapor Deposition）法などにより透明基板上に製膜が可能であることから、液晶表示パネルへの応用が盛んに行われている。
これらは、表示部である画素スイッチング素子への使用を始め、多結晶シリコン膜については更に上記画素スイッチング素子を動作させるための駆動回路（主にＣＭＯＳやＰＭＯＳトランジスタから構成される）への使用も研究されている。
ここで、多結晶シリコンをＴＦＴ（薄膜トランジスタ）の半導体層に使用したＰＭＯＳトランジスタの従来の製造方法をアレイ基板の製造方法と併せて説明する。
まず、無アルカリガラス基板上に非結晶シリコン膜をＣＶＤ法にて成膜する。その後、エキシマレーザを用いて非結晶シリコン膜を瞬時溶融させ、多結晶シリコンからなる半導体膜を形成する。半導体膜をＣＤＥ法（Chemical Dry Etching）によりパターニングすることによって、ｐ型ＴＦＴ用の半導体層を形成する。その後、半導体層を被覆するようにＣＶＤ法を用い、無アルカリガラス基板全面に、ゲート絶縁膜と、スパッタ法により金属膜とを成膜する。続いて、ＲＩＥ（Reactive Ion Etching）法により、金属膜をパターニングすることにより、ゲート電極を形成する。
まず、無アルカリガラス基板上に非結晶シリコン膜をＣＶＤ法にて成膜する。その後、エキシマレーザを用いて非結晶シリコン膜を瞬時溶融させ、多結晶シリコンからなる半導体膜を形成する。半導体膜をＣＤＥ法（Chemical Dry Etching）によりパターニングすることによって、ｐ型ＴＦＴ用の半導体層を形成する。その後、半導体層を被覆するようにＣＶＤ法を用い、無アルカリガラス基板全面に、ゲート絶縁膜と、スパッタ法により金属膜とを成膜する。続いて、ＲＩＥ（Reactive Ion Etching）法により、金属膜をパターニングすることにより、ゲート電極を形成する。
次に、ゲート電極又はゲート電極を形成したときに用いたレジストをマスクとして、半導体層に、イオン注入法などによりボロンを高濃度にドーピンする。これにより、半導体層にソース領域及びドレイン領域が形成される。次に、ゲート電極とゲート絶縁膜を被覆するように、無アルカリガラス基板上に層間絶縁膜を形成する。次に、層間絶縁膜上に、半導体層のソース領域に電気的に接続されたソース電極及び半導体層のドレイン領域に電気的に接続されたドレイン電極を形成する。
次いで、無アルカリガラス基板上に、ドレイン電極に重なったコンタクトホールを有した第１絶縁層を形成する。続いて、第１絶縁層上に共通電極を形成した後、第１絶縁層及び共通電極上に、ドレイン電極に重なった他のコンタクトホールを有した第２絶縁層を形成する。次に、第２絶縁層上に画素電極を形成する。画素電極は、コンタクトホール及び他のコンタクトホールを介してドレイン電極に電気的に接続されている。上記したように、アレイ基板は製造され、構成している。
特開２００６−３１７９６２号公報
上記アレイ基板の製造工程において、第１絶縁層は厚い。第２絶縁層の成膜時、上記コンタクトホールに塗布される第２絶縁層の膜厚は厚くなってしまう。このため、上記他のコンタクトホール形成時に、第２絶縁層の残渣が上記コンタクトホール及び他のコンタクトホール内部に入り込む恐れがある。上記コンタクトホール及び他のコンタクトホール内部に第２絶縁層の残渣が入り込んだ状態で画素電極を形成すると、画素電極及びＴＦＴ間に接続不良が生じ、画像不良を招く問題、すなわち、製品歩留まりの低下を招く問題がある。
この発明は以上の点に鑑みなされたもので、その目的は、表示品位に優れ、製品歩留まりの高い液晶表示パネルを提供することにある。
この発明は以上の点に鑑みなされたもので、その目的は、表示品位に優れ、製品歩留まりの高い液晶表示パネルを提供することにある。
上記課題を解決するため、本発明の態様に係る液晶表示パネルは、
第１基板と、
第２基板と、
前記第１基板及び第２基板間に保持された液晶層と、を備え、
前記第１基板は、
各画素の行方向に延在した走査線と、
各画素の列方向に延在した信号線と、
画素毎に配置された薄膜トランジスタと、
前記走査線、信号線及び薄膜トランジスタ上に形成され、前記薄膜トランジスタのドレイン電極に重なったコンタクトホールを有した第１絶縁層と、
前記第１絶縁層上に形成された共通電極と、
前記コンタクトホール内部のみに位置し、前記ドレイン電極上に形成され、前記ドレイン電極に電気的に接続された接続部と、
前記第１絶縁層、共通電極及び接続部上に形成され、前記接続部に重なった他のコンタクトホールを有した第２絶縁層と、
前記第２絶縁層上に形成され、前記共通電極と対向し、前記他のコンタクトホールを介して前記接続部に電気的に接続された画素電極と、を備えている。
第１基板と、
第２基板と、
前記第１基板及び第２基板間に保持された液晶層と、を備え、
前記第１基板は、
各画素の行方向に延在した走査線と、
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画素毎に配置された薄膜トランジスタと、
前記走査線、信号線及び薄膜トランジスタ上に形成され、前記薄膜トランジスタのドレイン電極に重なったコンタクトホールを有した第１絶縁層と、
前記第１絶縁層上に形成された共通電極と、
前記コンタクトホール内部のみに位置し、前記ドレイン電極上に形成され、前記ドレイン電極に電気的に接続された接続部と、
前記第１絶縁層、共通電極及び接続部上に形成され、前記接続部に重なった他のコンタクトホールを有した第２絶縁層と、
前記第２絶縁層上に形成され、前記共通電極と対向し、前記他のコンタクトホールを介して前記接続部に電気的に接続された画素電極と、を備えている。
この発明によれば、表示品位に優れ、製品歩留まりの高い液晶表示パネルを提供することができる。
以下、図面を参照しながらこの発明の実施の形態に係る液晶表示装置について詳細に説明する。ここでは、一方の基板に画素電極及び共通電極を備え、これらの間に形成される横電界を利用して液晶分子をスイッチングする液晶表示モードとして、ＦＦＳモードの液晶表示装置について説明する。
図１乃至図４に示すように、液晶表示装置は、アクティブマトリクスタイプの液晶表示装置であって、液晶表示パネルＬＰＮを備えている。この液晶表示パネルＬＰＮは、第１基板としてのアレイ基板ＡＲと、第２基板としての対向基板ＣＴと、液晶層ＬＱとを備えている。対向基板ＣＴは、アレイ基板ＡＲに所定の隙間を置いて対向配置されている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に保持されている。このような液晶表示装置は、画像を表示する表示領域ＤＳＰを備えている。この表示領域ＤＳＰには、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸが形成されている。
アレイ基板ＡＲは、ガラス板や石英板などの光透過性を有する絶縁基板２０を用いて形成されている。すなわち、このアレイ基板ＡＲは、表示領域ＤＳＰにおいて、画素毎に配置されたｍ×ｎ個の画素電極ＥＰ、各画素ＰＸの行方向Ｈにそれぞれ延在したｎ本の走査線Ｙ（Ｙ１〜Ｙｎ）、各画素ＰＸの列方向Ｖにそれぞれ延在したｍ本の信号線Ｘ（Ｘ１〜Ｘｍ）、各画素ＰＸにおいて走査線Ｙと信号線Ｘとの交差部を含む領域に配置されたｍ×ｎ個のスイッチング素子Ｗ、画素電極ＥＰと第２絶縁層１４を介して対向配置された共通電極ＥＴなどを備えている。
アレイ基板ＡＲは、さらに、表示領域ＤＳＰの周辺の駆動回路領域ＤＣＴにおいて、ｎ本の走査線Ｙに接続された走査線ドライバＹＤを構成する少なくとも一部や、ｍ本の信号線Ｘに接続された信号線ドライバＸＤを構成する少なくとも一部などを備えている。走査線ドライバＹＤは、コントローラＣＮＴによる制御に基づいてｎ本の走査線Ｙに順次走査信号（駆動信号）を供給する。
また、信号線ドライバＸＤは、コントローラＣＮＴによる制御に基づいて各行のスイッチング素子Ｗが走査信号によってオンするタイミングでｍ本の信号線Ｘに映像信号（駆動信号）を供給する。これにより、各行の画素電極ＥＰは、対応するスイッチング素子Ｗを介して供給される映像信号に応じた画素電位にそれぞれ設定される。
各スイッチング素子Ｗは、例えば、薄膜トランジスタによって構成されている。スイッチング素子Ｗの半導体層ＳＣは、例えば、ポリシリコンやアモルファスシリコンなどによって形成可能である。スイッチング素子Ｗのゲート電極ＷＧは、走査線Ｙと一体的に形成されている（あるいは走査線Ｙに接続されている）。スイッチング素子Ｗのソース電極ＷＳは、信号線Ｘと一体に形成されている（あるいは信号線Ｘに接続されている）とともに、半導体層ＳＣのソース領域ＲＳに接続されている。スイッチング素子Ｗのドレイン電極ＷＤは、半導体層ＳＣのドレイン領域ＲＤに接続されている。
共通電極ＥＴは、例えば各画素ＰＸにおいて島状に配置され、コモン電位のコモン配線ＣＯＭに電気的に接続されている。この共通電極ＥＴは、第２絶縁層１４によって覆われている。画素電極ＥＰは、第２絶縁層１４上において共通電極ＥＴと対向するように配置されている。この画素電極ＥＰには、共通電極ＥＴと対向する複数のスリットＳＬが設けられている。これらの画素電極ＥＰ及び共通電極ＥＴは、例えばインジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されている。アレイ基板ＡＲの液晶層ＬＱに接触する面には、配向膜２２が配置されている。
一方、対向基板ＣＴは、ガラス板や石英板などの光透過性を有する絶縁基板３０を用いて形成されている。特に、カラー表示タイプの液晶表示装置においては、対向基板ＣＴは、絶縁基板３０上に、各画素ＰＸを区画するブラックマトリクス３２、ブラックマトリクス３２によって囲まれた各画素に配置されたカラーフィルタ層３４などを備えている。また、対向基板ＣＴは、さらに、外部電界の影響を緩和するためのシールド電極や、カラーフィルタ層３４の表面の凹凸を平坦化するように比較的厚い膜厚で配置されたオーバコート層などを備えて構成してもよい。
ブラックマトリクス３２は、絶縁基板３０上において、アレイ基板ＡＲに設けられた走査線Ｙや信号線Ｘ、さらにはスイッチング素子Ｗなどの配線部に対向するように配置されている。カラーフィルタ層３４は、互いに異なる複数の色、例えば赤色、緑色、青色といった３原色にそれぞれ着色された着色樹脂によって形成されている。赤色着色樹脂、青色着色樹脂、及び緑色着色樹脂は、それぞれ赤色画素、青色画素、及び緑色画素に対応して配置されている。対向基板ＣＴの液晶層ＬＱに接触する面には、配向膜３６が配置されている。
このような対向基板ＣＴと上述したようなアレイ基板ＡＲとをそれぞれの配向膜２２及び配向膜３６が対向するように配置したとき、両者の間に配置された図示しないスペーサにより、所定のギャップが形成される。液晶層ＬＱは、これらのアレイ基板ＡＲの配向膜２２と対向基板ＣＴの配向膜３６との間に形成されたスペースに封入された液晶組成物によって構成されている。
また、この液晶表示装置は、液晶表示パネルＬＰＮの一方の外面（すなわちアレイ基板ＡＲの液晶層ＬＱと接する面とは反対の外面）に設けられた光学素子ＯＤ１を備え、また、液晶表示パネルＬＰＮの他方の外面（すなわち対向基板ＣＴの液晶層ＬＱと接する面とは反対の外面）に設けられた光学素子ＯＤ２を備えている。これらの光学素子ＯＤ１及びＯＤ２は、それぞれ偏光板を含み、例えば、液晶層ＬＱに電圧が印加されていない状態において液晶表示パネルＬＰＮの透過率が最低となる（つまり黒を表示する）ノーマリーブラックモードを実現している。
このような構成により、液晶表示パネルＬＰＮに対してアレイ基板ＡＲ側に配置されたバックライトユニットからのバックライト光を液晶表示パネルＬＰＮで選択的に透過し、画像を表示する。
特に、この実施の形態においては、画素電極ＥＰに形成されたスリットＳＬは、概ね行方向Ｈに沿って延在しており、しかも、行方向Ｈに対して鋭角に交差するように形成されている。また、複数のスリットＳＬは、列方向Ｖに互いに隙間を置いて並んでいる。また、この実施の形態では、色味の視野角特性改善のために、１画素内にスイッチング方向が異なる液晶分子を含むように構成されている。
具体的には、１つの画素電極ＥＰは、少なくとも２方向に延在するスリットを有しており、例えば、第１方向に長軸ＡＸ１を有する複数のスリットＳＬ１と、第１方向とは異なる第２方向に長軸ＡＸ２を有する複数のスリットＳＬ２とを有している。長軸ＡＸ１は、行方向Ｈに対して７度程度の角度θ１をなすように傾いている。また、長軸ＡＸ２は、行方向Ｈに対して７度程度の角度θ２をなすように傾いている。つまり、これらの長軸ＡＸ１及びＡＸ２は、行方向Ｈに対して略線対称となるように配置されている。複数のスリットＳＬ１は、互いに平行に配置されている。複数のスリットＳＬ２は、互いに平行に配置されている。なお、配向膜２２及び配向膜３６のラビング方向は、行方向Ｈと平行に設定されている。
このような構成において、画素電極ＥＰと共通電極ＥＴとの間に電界が形成されていない場合には、液晶層ＬＱに含まれる液晶分子は、配向膜２２及び配向膜３６による規制力によって、ラビング方向に平行に配向されている。この状態では、バックライト光は、液晶表示パネルＬＰＮを透過した後、光学素子ＯＤ２に含まれる偏光板に吸収される（つまり、黒表示となる）。
一方、画素電極ＥＰと共通電極ＥＴとの間に電位差が形成された場合、スリットＳＬを介して、スリットＳＬのエッジに対して直交する方向に電界Ｅが形成される。このような電界Ｅにより、液晶分子がスイッチングされる（つまり、液晶分子は電界Ｅと平行な方向に配向するように駆動される）。このとき、スリットＳＬ１付近においては左回り（反時計回り）に液晶分子が回転し、スリットＳＬ２付近においては右回り（時計回り）に液晶分子が回転する。この状態では、バックライト光は、液晶表示パネルＬＰＮを透過した際に液晶分子の複屈折の影響を受けて変調され、その少なくとも一部の成分が光学素子ＯＤ２に含まれる偏光板を透過する（つまり、白表示となる）。また、画素電極ＥＰが少なくとも２方向に延在するスリットＳＬ１及びＳＬ２を有していることにより、スリットＳＬ１の形状に応じた液晶分子の面内の回転方向（左回り）と、スリットＳＬ２の形状に応じた液晶分子の回転方向（右回り）とは、相反することになる。このため、液晶表示パネルＬＰＮの観察方向に依存した色付きを補償することが可能となり、広い視野角範囲において良好な表示品位を得ることが可能となる。
次に、上記アレイ基板の画素の構成について、製造方法と併せて説明する。
絶縁基板２０上に、アンダーコート絶縁膜１が成膜されている。アンダーコート絶縁膜１上には、ポリシリコンからなる半導体層ＳＣが形成され、アンダーコート絶縁膜及び半導体層上に、ゲート絶縁膜２が成膜されている。ゲート絶縁膜２上に、走査線Ｙ、ゲート電極ＷＧ及び第１電極３が配設されている。ゲート電極ＷＧは、走査線Ｙに電気的に接続され、ゲート絶縁膜２を介して半導体層ＳＣに対向している。
絶縁基板２０上に、アンダーコート絶縁膜１が成膜されている。アンダーコート絶縁膜１上には、ポリシリコンからなる半導体層ＳＣが形成され、アンダーコート絶縁膜及び半導体層上に、ゲート絶縁膜２が成膜されている。ゲート絶縁膜２上に、走査線Ｙ、ゲート電極ＷＧ及び第１電極３が配設されている。ゲート電極ＷＧは、走査線Ｙに電気的に接続され、ゲート絶縁膜２を介して半導体層ＳＣに対向している。
ゲート絶縁膜２、走査線Ｙ、ゲート電極ＷＧ及び第１電極３上に、層間絶縁膜６が形成されている。層間絶縁膜６は、パシベーション膜の機能を有する第１層間絶縁膜４及び第２層間絶縁膜５が積層して形成されている。第１層間絶縁膜４及び第２層間絶縁膜５は、ゲート絶縁膜２上に順に成膜されている。この実施の形態において、第１層間絶縁膜４はＳｉＮＸの材料で形成され、第２層間絶縁膜５はＳｉＯＸの材料で形成されている。
層間絶縁膜６上には、ＭＡＭ等の導電材料により信号線Ｘ、ソース電極ＷＳ、ドレイン電極ＷＤ及び第２電極７が形成されている。ここで、ＭＡＭはＭｏ（モリブデン）／Ａｌ・Ｎｄ（アルミニウム−ネオジウム系合金）／Ｍｏ（モリブデン）の略称で３層構造の金属膜である。
ソース電極ＷＳは、信号線Ｘに電気的に接続され、ゲート絶縁膜２及び層間絶縁膜６に形成されたコンタクトホールを介して半導体層ＳＣのソース領域ＲＳに電気的に接続されている。ドレイン電極ＷＤは、ゲート絶縁膜２及び層間絶縁膜６に形成されたコンタクトホールを介して半導体層ＳＣのドレイン領域ＲＤに電気的に接続されている。
第２電極７は、ゲート絶縁膜２及び層間絶縁膜６に形成されたコンタクトホールを介して第１電極３に電気的に接続されている。なお、第１電極３及び第２電極７は、上記コモン配線ＣＯＭを形成している。
層間絶縁膜６、スイッチング素子Ｗ、信号線Ｘ及び第２電極７上には、第１絶縁層１１が形成されている。第１絶縁層１１は、ドレイン電極ＷＤに重なったコンタクトホール１１ｈ及び第２電極７に重なったコンタクトホールを有している。
第１絶縁層１１上には、ＩＴＯ（インジウム・ティン・オキサイド）等の透明な導電材料により共通電極ＥＴ及び接続部１３が形成されている。共通電極ＥＴはマトリクス状に設けられている。共通電極ＥＴは、コンタクトホールを介して第２電極７に電気的に接続されている。接続部１３は、コンタクトホール１１ｈに共通電極ＥＴと同一の材料で形成され、ドレイン電極ＷＤに電気的に接続されている。ここでは、接続部１３は、コンタクトホール１１ｈ全体に重なって形成されている。すなわち、ドレイン電極ＷＤのコンタクトホール１１ｈによって露出した部分は、接続部１３で覆われている。
第１絶縁層１１、共通電極ＥＴ及び接続部１３上には、第２絶縁層１４が形成されている。第２絶縁層１４は、接続部１３に重なった他のコンタクトホール１４ｈを有している。
第２絶縁層１４上には、ＩＴＯ等の透明な導電材料により画素電極ＥＰが形成されている。画素電極ＥＰは、マトリクス状に設けられている。画素電極ＥＰは、共通電極ＥＴと対向し、コンタクトホール１４ｈを介して接続部１３に電気的に接続されている。第２絶縁層１４及び画素電極ＥＰ上には、配向膜２２が成膜されている。
続いて、上記アレイ基板の画素ＰＸの製造方法について説明する。
まず、絶縁基板２０を用意する。用意した絶縁基板２０上には、ＣＶＤ（Chemical Vapor Deposition）法により、アンダーコート絶縁膜１及びアモルファスシリコンからなる膜厚３０乃至１００ｎｍの半導体膜を順に成膜する。成膜された半導体膜は、エキシマレーザアニール（ＥＬＡ）により瞬時加熱が行われ、多結晶化され、さらに、ＰＥＰ（Photo Engraving Process）によりパターニングされる。これによりポリシリコンからなる半導体層ＳＣが形成される。
まず、絶縁基板２０を用意する。用意した絶縁基板２０上には、ＣＶＤ（Chemical Vapor Deposition）法により、アンダーコート絶縁膜１及びアモルファスシリコンからなる膜厚３０乃至１００ｎｍの半導体膜を順に成膜する。成膜された半導体膜は、エキシマレーザアニール（ＥＬＡ）により瞬時加熱が行われ、多結晶化され、さらに、ＰＥＰ（Photo Engraving Process）によりパターニングされる。これによりポリシリコンからなる半導体層ＳＣが形成される。
続いて、アンダーコート絶縁膜１及び半導体層ＳＣ上に、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたプラズマＣＶＤ法によりＳｉＯＸからなる膜厚１００ｎｍ程度のゲート絶縁膜２が成膜される。
ゲート絶縁膜２を成膜した後、ゲート絶縁膜上にＭｏＷからなる導電膜を成膜し、さらにＰＥＰによりパターニングして、ＭｏＷからなるゲート電極ＷＧ、走査線Ｙ及び第１電極３を形成する。次いで、ゲート電極ＷＧをマスクとしたイオンドーピング法により半導体層ＳＣに不純物を注入し、半導体層ＳＣにソース領域ＲＳ及びドレイン領域ＲＤを形成する。なお、不純物を注入する際、ボロンを例えば、１０１５乃至１０１６／ｃｍ２程度注入する。
続いて、ゲート絶縁膜２、ゲート電極ＷＧ、走査線Ｙ及び第１電極３上に、プラズマＣＶＤ法により、ＳｉＮＸからなる第１層間絶縁膜４を成膜する。その後、第１層間絶縁膜４上に、プラズマＣＶＤ法によりＳｉＯＸからなる第２層間絶縁膜５を成膜する。これにより、層間絶縁膜６が成膜される。
次いで、成膜およびＰＥＰを繰り返す等、通常の製造工程によりゲート絶縁膜２及び層間絶縁膜６の複数個所をエッチングし、半導体層ＳＣのソース領域ＲＳ及びドレイン領域ＲＤ並びに第１電極３上にそれぞれコンタクトホールを形成する。コンタクトホールを形成した後、ＭＡＭからなる信号線Ｘ、ソース電極ＷＳ、ドレイン電極ＷＤ及び第２電極７を形成する。
続いて、層間絶縁膜６、スイッチング素子Ｗ、信号線Ｘ及び第２電極７上に、コンタクトホールを有した第１絶縁層１１を形成する。
その後、コンタクトホールを含み第１絶縁層１１上に、例えばＩＴＯをスパッタリング法により堆積する。次いで、所定のマスクを用い、堆積されたＩＴＯ膜をＰＥＰによりパターン化する。これにより、第１絶縁層１１上に、共通電極ＥＴ及び接続部１３が同一材料で同時に形成される。そして、接続部１３は、コンタクトホール１１ｈを介してドレイン電極ＷＤに電気的に接続される。
続いて、第１絶縁層１１、共通電極ＥＴ及び接続部１３上に、コンタクトホール１４ｈを有した第２絶縁層１４を形成する。次いで、第２絶縁層１４上に、例えばＩＴＯをスパッタリング法により堆積する。次いで、所定のマスクを用い、堆積されたＩＴＯ膜をＰＥＰによりパターン化する。これにより、第２絶縁層１４上に、画素電極ＥＰが形成される。画素電極ＥＰは、コンタクトホール１４ｈを介して接続部１３に接続される。
その後、第２絶縁層１４及び画素電極ＥＰ上に、配向膜２２を形成する。これにより、アレイ基板ＡＲの画素ＰＸが完成する。
以上のように構成された液晶表示装置によれば、画素電極ＥＰをドレイン電極ＷＤに電気的に接続させる際、接続部１３を介して接続している。より詳しくは、コンタクトホール１１ｈに接続部１３を形成した後、コンタクトホール１４ｈを形成し、コンタクトホール１４ｈを介して画素電極ＥＰをドレイン電極ＷＤに電気的に接続させている。
上記コンタクトホール１１ｈ及びコンタクトホール１４ｈの内部への第２絶縁層１４の残渣の入り込み（ドレイン電極ＷＤ上への上記残渣の付着）を防止することができるため、画素電極ＥＰとドレイン電極ＷＤとの接続不良を防止することができる。
また、接続部１３がコンタクトホール１１ｈのドレイン電極ＷＤの露出部分に重ねられていることにより、コンタクトホール１４ｈを形成するエッチングの際に、接続部１３の金属によってドレイン電極ＷＤの表面を保護することができる。これにより画素電極ＥＰとドレイン電極ＷＤの接続不良を防止することが出来る。
更に、接続部１３を形成する際、共通電極ＥＴと同一の材料で同時に形成することができる。このため、製造工程及び製造コストの増大を防止することができる。
上記したことから、表示品位に優れ、製品歩留まりの高い液晶表示パネル及び液晶表示パネルを備えた液晶表示装置を得ることができる。
上記したことから、表示品位に優れ、製品歩留まりの高い液晶表示パネル及び液晶表示パネルを備えた液晶表示装置を得ることができる。
なお、この発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
例えば、図５に示すように、接続部１３はコンタクトホール１１ｈ全体に重なって形成されていなくとも良い。接続部１３は、コンタクトホール１１ｈ内部に位置し、ドレイン電極ＷＤ上に形成されていれば上述した効果を得ることができる。
液晶表示パネルがＣＯＡ（color filter ｏｎ array）構造を採用する場合、第１絶縁層１１をカラーフィルタ層で形成すれば良い。スイッチング素子Ｗは、Ｗゲート構造を採用していても良い。
この発明は、液晶表示パネル及び液晶表示パネルを備えた液晶表示装置に限定されるものではなく、第１導電部（ドレイン電極ＷＤ）と、第１絶縁層１１と、接続部１３と、第２絶縁層１４と、第２導電部（画素電極ＥＰ）とを備えた多層配線基板であれば適用することができる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］第１基板と、
第２基板と、
前記第１基板及び第２基板間に保持された液晶層と、を備え、
前記第１基板は、
各画素の行方向に延在した走査線と、
各画素の列方向に延在した信号線と、
画素毎に配置されたスイッチング素子と、
前記走査線、信号線及びスイッチング素子上に形成され、前記スイッチング素子に重なったコンタクトホールを有した第１絶縁層と、
前記第１絶縁層上に形成された共通電極と、
前記コンタクトホールに形成され、前記スイッチング素子に電気的に接続された接続部と、
前記第１絶縁層、共通電極及び接続部上に形成され、前記接続部に重なった他のコンタクトホールを有した第２絶縁層と、
前記第２絶縁層上に形成され、前記共通電極と対向し、前記他のコンタクトホールを介して前記接続部に電気的に接続された画素電極と、を備えている液晶表示パネル。
［２］前記接続部は、前記共通電極と同一の材料で形成されている［１］に記載の液晶表示パネル。
この発明は、液晶表示パネル及び液晶表示パネルを備えた液晶表示装置に限定されるものではなく、第１導電部（ドレイン電極ＷＤ）と、第１絶縁層１１と、接続部１３と、第２絶縁層１４と、第２導電部（画素電極ＥＰ）とを備えた多層配線基板であれば適用することができる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］第１基板と、
第２基板と、
前記第１基板及び第２基板間に保持された液晶層と、を備え、
前記第１基板は、
各画素の行方向に延在した走査線と、
各画素の列方向に延在した信号線と、
画素毎に配置されたスイッチング素子と、
前記走査線、信号線及びスイッチング素子上に形成され、前記スイッチング素子に重なったコンタクトホールを有した第１絶縁層と、
前記第１絶縁層上に形成された共通電極と、
前記コンタクトホールに形成され、前記スイッチング素子に電気的に接続された接続部と、
前記第１絶縁層、共通電極及び接続部上に形成され、前記接続部に重なった他のコンタクトホールを有した第２絶縁層と、
前記第２絶縁層上に形成され、前記共通電極と対向し、前記他のコンタクトホールを介して前記接続部に電気的に接続された画素電極と、を備えている液晶表示パネル。
［２］前記接続部は、前記共通電極と同一の材料で形成されている［１］に記載の液晶表示パネル。
１…アンダーコート絶縁膜、２…ゲート絶縁膜、４…第１層間絶縁膜、５…第２層間絶縁膜、６…層間絶縁膜、１１…第１絶縁層、１１ｈ…コンタクトホール、１３…接続部、１４…第２絶縁層、１４ｈ…コンタクトホール、２０…絶縁基板、２２…配向膜、３０…絶縁基板、３２…ブラックマトリクス、３４…カラーフィルタ層、３６…配向膜、ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、Ｙ…走査線、Ｘ…信号線、Ｗ…スイッチング素子、ＳＣ…半導体層、ＲＳ…ソース領域、ＲＤ…ドレイン領域、ＷＧ…ゲート電極、ＷＳ…ソース電極、ＷＤ…ドレイン電極、ＥＴ…共通電極、ＥＰ…画素電極。
Claims (2)
- 第１基板と、
第２基板と、
前記第１基板及び第２基板間に保持された液晶層と、を備え、
前記第１基板は、
各画素の行方向に延在した走査線と、
各画素の列方向に延在した信号線と、
画素毎に配置された薄膜トランジスタと、
前記走査線、信号線及び薄膜トランジスタ上に形成され、前記薄膜トランジスタのドレイン電極に重なったコンタクトホールを有した第１絶縁層と、
前記第１絶縁層上に形成された共通電極と、
前記コンタクトホール内部のみに位置し、前記ドレイン電極上に形成され、前記ドレイン電極に電気的に接続された接続部と、
前記第１絶縁層、共通電極及び接続部上に形成され、前記接続部に重なった他のコンタクトホールを有した第２絶縁層と、
前記第２絶縁層上に形成され、前記共通電極と対向し、前記他のコンタクトホールを介して前記接続部に電気的に接続された画素電極と、を備えている液晶表示パネル。 - 前記接続部は、前記共通電極と同一の材料で形成されている請求項１に記載の液晶表示パネル。
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