WO2015067069A1 - 阵列基板的制作方法及通孔的制作方法 - Google Patents

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Abstract

一种阵列基板的制作方法及通孔的制作方法，该阵列基板的制作方法包括：在基板（1'）上的绝缘层通孔区域涂布光刻胶（2）；在包括所述绝缘层通孔区域光刻胶（2）的基板（1'）上沉积绝缘层（3）；以及剥离所述绝缘层通孔区域的光刻胶（2），形成绝缘层通孔（20）。该制作方法简化了绝缘层通孔（20）的制作过程。

Description

阵列基板的制作方法及通孔的制作方法 技术领域
本发明至少一个实施例涉及一种阵列基板的制作方法及通孔的制作方 法。 背景技术
阵列基板包括不同的层结构， 在阵列基板中， 绝缘层中往往会制作一些 通孔以使被绝缘层隔开的导电部分相连通。
目前， 每层绝缘层中的通孔都需要使用单独的构图工艺进行制作， 并且 阵列基板上往往包括多个绝缘层。 发明内容
本发明至少一个实施例提供一种阵列基板的制作方法及通孔的制作方 法， 以简化绝缘层通孔的制作过程。
本发明至少一个实施例提供一种通孔的制作方法， 该方法包括： 在基板 上的绝缘层通孔区域涂布光刻胶； 在包括所述绝缘层通孔区域光刻胶的基板 上沉积绝缘层； 以及剥离所述绝缘层通孔区域的光刻胶， 形成绝缘层通孔。
本发明至少一个实施例提供一种阵列基板的制作方法， 该方法包括： 在 基板上的绝缘层通孔区域涂布光刻胶； 在包括所述绝缘层通孔区域光刻胶的 基板上沉积绝缘层； 以及剥离所述绝缘层通孔区域的光刻胶， 形成绝缘层通 孔。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍， 显而易见地， 下面描述中的附图仅仅是本发明的一些实施例， 而非对本发明的限制。
图 1为本发明实施例一中一种阵列基板的制作方法流程图；
图 2至图 7为本发明实施例一中一种阵列基板的剖面示意图； 图 8为本发明实施例二中一种阵列基板的制作方法流程图； 图 9为本发明实施例三中一种阵列基板的制作方法流程图；
图 10、 11、 13、 14、 15、 16、 18、 19、 20、 22、 23和 24为本发明实施 例三中一种阵列基板的剖面示意图；
图 12、 17、 21和 25为本发明实施例三中一种阵列基板的平面示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。 基于所描述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前 提下所获得的所有其他实施例， 都属于本发明保护的范围。
本申请的发明人注意到， 使用单独的构图工艺制作绝缘层中的通孔的过 程比较复杂， 因此提出了一种阵列基板的制作方法和通孔的制作方法， 以简 化绝缘层通孔的制作方法。
本发明至少一个实施例提供了一种通孔的制作方法， 该方法包括： 在基 板上的绝缘层通孔区域涂布光刻胶； 在包括所述绝缘层通孔区域光刻胶的基 板上沉积绝缘层； 以及剥离所述绝缘层通孔区域的光刻胶，形成绝缘层通孔。 本发明实施例的通孔的制作方法中， 在沉积绝缘层之后， 剥离通孔区域的光 刻胶， 此时通孔区域的绝缘层被同时剥离， 因此无需单独的构图工艺来制作 通孔， 这样简化了绝缘层通孔的制作过程， 避免了较多的曝光和干刻处理工 序对器件均匀性和稳定性的影响。
本发明至少一个实施例提供了一种阵列基板的制作方法。 如图 6和图 7 所示， 该方法包括： 在基板 1'上的绝缘层通孔区域涂布光刻胶 2; 在包括所 述绝缘层通孔区域光刻胶 2的基板 Γ上沉积绝缘层 3; 以及剥离所述绝缘层 通孔区域的光刻胶 2， 形成绝缘层通孔 20。 本发明实施例的阵列基板的制作 方法中， 在沉积绝缘层之后， 剥离通孔区域的光刻胶， 此时通孔区域的绝缘 层被同时剥离， 因此无需单独的构图工艺来制作通孔， 这样简化了绝缘层通 孔的制作过程， 避免了较多的曝光和干刻处理工序对器件均勾性和稳定性的 影响。 实施例一
如图 1所示，本实施例提供一种阵列基板的制作方法，其包括以下步骤： 步骤 101、 如图 2所示， 在基板 1'上沉积金属层 1。
步骤 102、 在包括上述金属层 1的基板 1'上涂布光刻胶 2。
步骤 103、 如图 3所示， 对金属层刻蚀区域的光刻胶 2进行完全曝光并 显影， 使上述金属层刻蚀区域的光刻胶 2被去除； 绝缘层通孔区域为不进行 曝光的区域， 即绝缘层通孔区域的光刻胶 2完全保留； 对上述绝缘层通孔区 域之外的光刻胶 2进行半曝光并显影， 使上述绝缘层通孔区域之外的光刻胶 2厚度变薄。
步骤 104、 如图 4所示， 通过光刻胶 2作为掩模板对上述金属层刻蚀区 域的金属层 1进行刻蚀， 得到金属层图案。
步骤 105、 如图 5所示， 对上述金属层刻蚀区域之外的光刻胶 2进行灰 化， 使上述金属层刻蚀区域和绝缘层通孔区域之外的光刻胶 2被去除， 使上 述绝缘层通孔区域的光刻胶 2厚度变薄， 由于在灰化之前绝缘层通孔区域的 光刻胶 2最厚， 因此通过灰化可以方便地去除绝缘层通孔区域之外的光刻胶 2, 而仅保留绝缘层通孔区域的光刻胶 2。
步骤 106、 如图 6所示， 在包括上述绝缘层通孔区域光刻胶 2的基板 1' 上沉积绝缘层 3。
步骤 107、如图 7所示， 剥离上述绝缘层通孔区域的光刻胶 2， 由于之前 绝缘层通孔区域的绝缘层 3覆盖在光刻胶 2上， 因此在剥离光刻胶 2的过程 中自然去除了绝缘层通孔区域的绝缘层 3， 从而自然形成绝缘层通孔 20。
需要说明的是， 在不同示例中， 上述的半曝光可以为半色调 （Halftone ) 曝光或灰度色调 （Graytone )曝光， 用于通过限制曝光时的透过率来控制显 影后光刻胶残留厚度。 另外， 在一个示例中， 上述灰化可以为 02等离子体灰 化。
本实施例中阵列基板的制作方法， 通过半曝光工艺使作为金属层掩模板 的光刻胶在通孔区域保留， 在沉积绝缘层之后， 剥离通孔区域的光刻胶， 此 时通孔区域的绝缘层被同时剥离， 因此无需单独的构图工艺来制作通孔， 这 样简化了绝缘层通孔的制作过程， 避免了较多的曝光和干刻处理工序对器件 均勾性和稳定性的影响。 实施例二
在实施例一的基础上，本实施例通过液晶显示器（ Liquid Crystal Display, LCD ) 阵列基板的制作方法为例具体说明钝化层通孔的制作。
上述金属层在本实施例中为源漏金属层， 上述绝缘层在本实施例中为钝 化层， 上述绝缘层通孔区域在本实施例中为钝化层通孔区域。
在一个示例中， 如图 8所示， 在上述步骤 101之前， 还可以包括： 步骤 100、 在基板上形成包括薄膜晶体管 （Thin Film Transistor, TFT ) 的图案。
上述步骤 101例如为步骤 1011、 在包括上述 TFT图案的基板上沉积源 漏金属层。
步骤 102、 在包括上述 TFT图案的基板上沉积源漏金属层。
步骤 103、 对源漏金属层刻蚀区域的光刻胶进行完全曝光并显影， 使上 述源漏金属层刻蚀区域的光刻胶被去除； 钝化层通孔区域为不进行曝光的区 域； 对上述钝化层通孔区域之外的光刻胶进行半曝光并显影， 使上述钝化层 通孔区域之外的光刻胶厚度变薄。
上述步骤 104、对所述金属层刻蚀区域的金属层进行刻蚀的过程例如为： 步骤 1041、 对上述源漏金属层刻蚀区域的源漏金属层进行刻蚀， 形成包括数 据线和 TFT源漏极的图案， 上述钝化层通孔区域位于该 TFT的漏极处。
步骤 105、 对上述源漏金属层刻蚀区域之外的光刻胶进行灰化， 使上述 源漏金属层刻蚀区域和钝化层通孔区域之外的光刻胶被去除， 使上述钝化层 通孔区域的光刻胶厚度变薄。
步骤 106、 在包括上述钝化层通孔区域光刻胶的基板上沉积绝缘层。 步骤 107、 剥离上述钝化层通孔区域的光刻胶， 形成钝化层通孔。
在上述步骤 107之后， 还可以包括： 步骤 108、 在包括上述钝化层通孔 的基板上形成透明电极，使上述透明电极通过上述钝化层通孔与该 TFT的漏 极连接。
需要说明的是， 本实施例中阵列基板的制作方法也可以用于其他类型的 显示器中钝化层通孔的制作， 例如用于有机发光二极管 （ Organic Light-Emitting Diode, OLED )显示器中钝化层通孔的制作， 区别仅在于形成 的图案或结构不同， 但是均包括需要刻蚀图案的源漏金属层和与其相邻的钝 化层。 本实施例中阵列基板的制作方法， 通过半曝光工艺使作为金属层掩模板 的光刻胶在通孔区域保留， 在沉积绝缘层之后， 剥离通孔区域的光刻胶， 此 时通孔区域的绝缘层被同时剥离， 因此无需单独的构图工艺来制作通孔， 这 样简化了绝缘层通孔的制作过程， 避免了较多的曝光和干刻处理工序对器件 均匀性和稳定性的影响。
实施例三
在实施例一的基础上， 本实施例通过 OLED显示器中阵列基板的制作方 法为例具体说明栅极绝缘层通孔和钝化层通孔的制作。
实施例一中所述金属层在本实施例中为栅极金属层， 所述绝缘层为栅极 绝缘层。
如图 9所示， 本实施例中阵列基板的制作方法包括以下步骤：
步骤 201、 如图 10所示， 在基板 Γ上沉积栅极金属层 4。
步骤 202、 在包括上述栅极金属层 4的基板 1'上涂布光刻胶 2。
步骤 203、 如图 11和图 12所示， 对栅极金属层刻蚀区域的光刻胶 2进 行完全曝光并显影， 使上述栅极金属层刻蚀区域的光刻胶 2被去除； 栅极绝 缘层通孔区域 51为不进行曝光的区域； 对上述栅极绝缘层通孔区域 51之外 的光刻胶 2进行半曝光并显影，使上述栅极绝缘层通孔区域 51之外的光刻胶 2厚度变薄。
步骤 204、 如图 13和图 12所示， 对上述栅极金属层刻蚀区域的栅极金 属层 4进行刻蚀， 形成包括栅线 6、开关 TFT栅极 71和驱动 TFT栅极 72的 图案， 栅极绝缘层通孔区域 51位于驱动 TFT的栅极 72处。
步骤 205、 如图 14和图 12所示， 对上述栅极金属层刻蚀区域之外的光 刻胶 2进行灰化，使上述栅极绝缘层通孔区域 51之外的光刻胶 2被去除， 即 仅保留栅极绝缘层通孔区域 51的光刻胶 2， 并使栅极绝缘层通孔区域 51的 光刻胶 2厚度变薄。
步骤 206、 如图 15所示， 在包括栅极绝缘层通孔区域光刻胶 2的基板 1' 上沉积栅极绝缘层 8。
步骤 207、 如图 16和图 17所示， 在包括上述栅极绝缘层 8的基板 1'上 形成有源层 9。 在一个示例中， 形成有源层 9的过程可以包括依次沉积有源 材料层和光刻胶 2， 对光刻胶 2进行曝光显影， 对有源材料层进行刻蚀， 最 终形成位于开关 TFT栅极和驱动 TFT栅极处的有源层 9，并且有源层 9上留 有光刻胶 2。
步骤 208、 如图 18和图 17所示， 剥离上述栅极绝缘层通孔区域 51的光 刻胶 2， 形成栅极绝缘层通孔 50， 同时剥离上述有源层 9上的光刻胶 2。
至此栅极绝缘层通孔的制作完成， 以下步骤为钝化层通孔的制作过程。 步骤 209、 如图 19所示， 在包括上述栅极绝缘层通孔 50的基板 1'上沉 积源漏金属层 10， 使上述开关 TFT的漏极通过上述栅极绝缘层通孔 50与上 述驱动 TFT的栅极 72连接。
步骤 210、 在包括源漏金属层 10的基板 Γ上涂布光刻胶 2。
步骤 211、 如图 20和 21所示， 对源漏金属层刻蚀区域的光刻胶 2进行 完全曝光并显影， 使上述源漏金属层刻蚀区域的光刻胶 2被去除， 钝化层通 孔区域 52为不进行曝光的区域， 对上述钝化层通孔区域 52之外的光刻胶 2 进行半曝光并显影， 使上述钝化层通孔区域 52之外的光刻胶 2厚度变薄。
步骤 212、 对上述源漏金属层刻蚀区域的源漏金属层 10进行刻蚀， 形成 包括数据线 11、 固定电压线 12 (即驱动 TFT的源极） 、 开关 TFT源极 13、 开关 TFT漏极 14和驱动 TFT漏极 15的图案， 钝化层通孔区域 52位于驱动 TFT的漏极 15处。
步骤 213、 如图 22所示， 对上述源漏金属层刻蚀区域之外的光刻胶 2进 孔区域 52的光刻胶 2厚度变薄。
步骤 214、 如图 23所示， 在包括钝化层通孔区域光刻胶 2的基板 1'上沉 积钝化层 16。
步骤 215、如图 24所示， 剥离上述钝化层通孔区域 52的光刻胶 2， 形成 钝化层通孔 50'。
步骤 216、 如图 24和 25所示， 在包括上述钝化层通孔 50'的基板 1'上形 成透明电极 17，透明电极 17通过上述钝化层通孔 50'与上述驱动 TFT的漏极 15连接。
需要说明的是， 本实施例仅通过一种典型的包括开关 TFT和驱动 TFT 的底栅型结构的 OLED阵列基板为例具体说明阵列基板的制作过程， 其他结 构的 OLED阵列基板也可以通过本发明实施例提供的阵列基板的制作方法进 行制作。
本实施例中阵列基板的制作方法， 通过半曝光工艺使作为金属层掩模板 的光刻胶在通孔区域保留， 在沉积绝缘层之后， 剥离通孔区域的光刻胶， 此 时通孔区域的绝缘层被同时剥离， 因此无需单独的构图工艺来制作通孔， 这 样简化了绝缘层通孔的制作过程， 避免了较多的曝光和干刻处理工序对器件 均匀性和稳定性的影响。
上述实施例二和实施例三仅以钝化层通孔和栅极绝缘层通孔的制作过程 来说明本发明实施例提供的阵列基板制作方法， 该方法同样适用于阵列基板 上其他类型的非金属层通孔制作。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。
本申请要求于 2013年 11月 5日递交的中国专利申请第 201310542331.3 号的优先权， 在此全文引用上述中国专利申请公开的内容以作为本申请的一 部分。

Claims

权利要求书
1、 一种通孔的制作方法， 包括：
在基板上的绝缘层通孔区域涂布光刻胶；
在包括所述绝缘层通孔区域光刻胶的基板上沉积绝缘层； 以及 剥离所述绝缘层通孔区域的光刻胶， 形成绝缘层通孔。
2、 一种阵列基板的制作方法， 包括：
在基板上的绝缘层通孔区域涂布光刻胶；
在包括所述绝缘层通孔区域光刻胶的基板上沉积绝缘层； 以及 剥离所述绝缘层通孔区域的光刻胶， 形成绝缘层通孔。
3、 如权利要求 2所述的阵列基板的制作方法， 包括：
在基板上沉积金属层；
在包括所述金属层的基板上涂布光刻胶；
对金属层刻蚀区域的光刻胶进行完全曝光并显影， 使所述金属层刻蚀区 域的光刻胶被去除， 绝缘层通孔区域为不进行曝光的区域， 对所述绝缘层通 孔区域之外的光刻胶进行半曝光并显影， 使所述绝缘层通孔区域之外的光刻 胶厚度变薄；
对所述金属层刻蚀区域的金属层进行刻蚀；
对所述金属层刻蚀区域之外的光刻胶进行灰化， 使所述金属层刻蚀区域 和绝缘层通孔区域之外的光刻胶被去除， 使所述绝缘层通孔区域的光刻胶厚 度变薄；
在包括所述绝缘层通孔区域光刻胶的基板上沉积绝缘层； 以及 剥离所述绝缘层通孔区域的光刻胶， 形成绝缘层通孔。
4、 根据权利要求 3所述的阵列基板的制作方法， 其中，
所述金属层包括源漏金属层， 所述绝缘层包括钝化层， 所述绝缘层通孔 区域包括钝化层通孔区域， 所述绝缘层通孔包括钝化层通孔；
所述对所述金属层刻蚀区域的金属层进行刻蚀的过程包括： 对所述源漏 金属层刻蚀区域的源漏金属层进行刻蚀，形成包括数据线和 TFT源漏极的图 案， 所述钝化层通孔区域位于所述 TFT的漏极处；
在所述形成钝化层通孔之后， 该方法还包括： 在包括所述钝化层通孔的 基板上形成透明电极，使所述透明电极通过所述钝化层通孔与所述 TFT的漏 极连接。
5、 根据权利要求 3所述的阵列基板的制作方法， 其中，
所述金属层包括栅极金属层， 所述绝缘层包括栅极绝缘层， 所述绝缘层 通孔区域包括栅极绝缘层通孔区域， 所述绝缘层通孔包括栅极绝缘层通孔； 所述对所述金属层刻蚀区域的金属层进行刻蚀的过程包括： 对所述栅极 金属层刻蚀区域的栅极金属层进行刻蚀， 形成包括栅线、 开关 TFT栅极和驱 动 TFT栅极的图案， 所述绝缘层通孔区域位于所述驱动 TFT的栅极处； 在所述剥离所述绝缘层通孔区域的光刻胶，形成绝缘层通孔的过程之前， 还包括： 在包括所述栅极绝缘层的基板上形成有源层；
在所述剥离所述绝缘层通孔区域的光刻胶，形成绝缘层通孔的过程之后， 还包括： 在包括所述栅极绝缘层通孔的基板上沉积源漏金属层， 使所述开关
TFT的漏极通过所述栅极绝缘层通孔与所述驱动 TFT的栅极连接。
6、根据权利要求 5所述的阵列基板的制作方法，在所述包括所述栅极绝 缘层通孔的基板上沉积源漏金属层的过程之后， 还包括：
在包括所述源漏金属层的基板上涂布光刻胶；
对源漏金属层刻蚀区域的光刻胶进行完全曝光并显影， 使所述源漏金属 层刻蚀区域的光刻胶被去除， 钝化层通孔区域为不进行曝光的区域， 对所述 钝化层通孔区域之外的光刻胶进行半曝光并显影， 使所述钝化层通孔区域之 外的光刻胶厚度变薄；
对所述源漏金属层刻蚀区域的源漏金属层进行刻蚀， 形成包括数据线、 开关 TFT源漏极和驱动 TFT源漏极的图案， 所述钝化层通孔区域位于所述 驱动 TFT的漏极处；
对所述源漏金属层刻蚀区域之外的光刻胶进行灰化， 使所述源漏金属层 刻蚀区域和钝化层通孔区域之外的光刻胶被去除， 使所述钝化层通孔区域的 光刻胶厚度变薄；
在包括所述钝化层通孔区域光刻胶的基板上沉积钝化层， 剥离所述钝化 层通孔区域的光刻胶， 形成钝化层通孔。
7、根据权利要求 6所述的阵列基板的制作方法，在所述形成钝化层通孔 之后， 还包括： 在包括所述钝化层通孔的基板上形成透明电极， 所述透明电极通过所述 钝化层通孔与所述驱动 TFT的漏极连接。
8、 根据权利要求 3至 7中任意一项所述的阵列基板的制作方法， 其中， 所述半曝光为半色调曝光或灰度色调曝光。
9、 根据权利要求 3至 8中任意一项所述的阵列基板的制作方法， 其中， 所述灰化为 02等离子体灰化。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103560088B (zh) * 2013-11-05 2016-01-06 京东方科技集团股份有限公司 阵列基板的制作方法
CN104112711B (zh) * 2014-07-22 2017-05-03 深圳市华星光电技术有限公司 共平面型氧化物半导体tft基板的制作方法
CN105068373B (zh) * 2015-09-11 2019-05-31 武汉华星光电技术有限公司 Tft基板结构的制作方法
CN105931995B (zh) * 2016-04-29 2018-11-23 京东方科技集团股份有限公司 阵列基板及其制作方法
KR102478473B1 (ko) * 2016-05-17 2022-12-19 삼성디스플레이 주식회사 증착용 마스크 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050059178A1 (en) * 2003-09-17 2005-03-17 Erchak Alexei A. Light emitting device processes
CN101211118A (zh) * 2006-12-25 2008-07-02 上海广电Nec液晶显示器有限公司 液晶显示装置制造方法以及在此方法中使用的掩模
CN101414085A (zh) * 2007-10-17 2009-04-22 乐金显示有限公司 液晶显示设备及其制造方法
US20100117071A1 (en) * 2007-04-05 2010-05-13 Kazuyoshi Inoue Field-effect transistor, and process for producing field-effect transistor
CN101847608A (zh) * 2009-03-27 2010-09-29 北京京东方光电科技有限公司 阵列基板及制造方法
CN102709327A (zh) * 2012-05-16 2012-10-03 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板和显示装置
CN103560088A (zh) * 2013-11-05 2014-02-05 京东方科技集团股份有限公司 阵列基板的制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6716737B2 (en) * 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
CN101387827B (zh) * 2007-09-14 2017-07-11 北京京东方光电科技有限公司 半色调掩模版及其制造方法
TWI360886B (en) * 2007-10-30 2012-03-21 Chunghwa Picture Tubes Ltd A method for manufacturing a flat panel display
CN102237305B (zh) * 2010-05-06 2013-10-16 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
CN102629586B (zh) * 2011-11-24 2013-12-25 北京京东方光电科技有限公司 一种阵列基板及其制作方法和显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050059178A1 (en) * 2003-09-17 2005-03-17 Erchak Alexei A. Light emitting device processes
CN101211118A (zh) * 2006-12-25 2008-07-02 上海广电Nec液晶显示器有限公司 液晶显示装置制造方法以及在此方法中使用的掩模
US20100117071A1 (en) * 2007-04-05 2010-05-13 Kazuyoshi Inoue Field-effect transistor, and process for producing field-effect transistor
CN101414085A (zh) * 2007-10-17 2009-04-22 乐金显示有限公司 液晶显示设备及其制造方法
CN101847608A (zh) * 2009-03-27 2010-09-29 北京京东方光电科技有限公司 阵列基板及制造方法
CN102709327A (zh) * 2012-05-16 2012-10-03 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板和显示装置
CN103560088A (zh) * 2013-11-05 2014-02-05 京东方科技集团股份有限公司 阵列基板的制作方法

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