WO2014005404A1 - 薄膜晶体管的制造方法及阵列基板的制造方法 - Google Patents

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film
drain metal
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于航
张方振
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    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps

Definitions

  • Embodiments of the present invention relate to a method of fabricating a thin film transistor and a method of fabricating an array substrate. Background technique
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • the source and drain of the thin film transistor are aligned by alignment marks at respective corners on the surface, and such alignment method has low alignment accuracy, which may result in There is a para-position offset between the gate and the source, and between the gate and the drain, resulting in uneven capacitance between the source/drain and the gate, which leads to uneven chromaticity of the liquid crystal display and affects product quality.
  • Embodiments of the present invention provide a method of fabricating a thin film transistor and a method of fabricating an array substrate for accurately aligning a source/drain and a gate, thereby improving product quality.
  • a method of fabricating a thin film transistor includes: forming a gate on a transparent substrate; forming a gate insulating layer; forming a transparent semiconductor film, and patterning the semiconductor film to form a semiconductor layer, and remaining in the semiconductor layer a photoresist over the semiconductor layer; exposing and developing the remaining photoresist from the side of the transparent substrate opposite to the side on which the gate is formed, using the gate as a mask a corresponding channel-level photoresist of the gate; forming a source-drain metal film, and stripping the channel-level photoresist and the source-drain metal film thereon; and patterning the remaining source-drain metal film to form a source and a drain pole.
  • the method further comprises: etching away the doped semiconductor layer corresponding to the gate electrode, thereby exposing the semiconductor layer and forming a doped semiconductor pattern.
  • the forming a doped semiconductor layer includes: coating a photoresist on the doped semiconductor film, and performing exposure and development to form a photoresist completely reserved region corresponding to a pattern region of the semiconductor layer, doped The semiconductor film completely removes the region through the exposed photoresist; the semiconductor film and the doped semiconductor film in the completely removed region of the photoresist are etched away to form a semiconductor layer and a doped semiconductor layer.
  • the source/drain metal film before the forming the source/drain metal film, further comprising forming a doped semiconductor film on the substrate on which the channel bit photoresist is formed; peeling off the channel bit photoresist and above thereof While draining the metal thin film, the doped semiconductor film between the channel bit photoresist and the source/drain metal film is also stripped; when the remaining source and drain metal films are patterned to form the source and the drain The doped semiconductor film is simultaneously patterned to form a doped semiconductor pattern, and the doped semiconductor pattern has the same shape as the source and drain.
  • a method of fabricating an array substrate includes: forming a gate metal layer on a transparent substrate, the gate metal layer including a gate line and a gate of a thin film transistor; forming a gate insulating layer; forming a transparent a semiconductor film, and patterning the semiconductor film to form a semiconductor layer, and retaining a photoresist over the semiconductor layer; from a side of the transparent substrate opposite to a side where the gate is formed, the gate is Masking the exposed photoresist to form a photoresist corresponding to the gate electrode; forming a source/drain metal film, and stripping the channel bit photoresist and the source and drain thereon a metal thin film; patterning a remaining source/drain metal film to form a source/drain metal layer, the source/drain metal layer including a data line and a source and a drain of the thin film transistor.
  • the forming the source/drain metal film further comprising forming a transparent conductive film on the substrate on which the channel bit photoresist is formed; and forming the source/drain metal film on the transparent conductive film Forming a source/drain metal film; while stripping the channel bit photoresist and the source/drain metal film thereon, and stripping between the channel bit photoresist and the source/drain metal film Transparent conductive film; When patterning the remaining source/drain metal film to form a source/drain metal layer, the transparent conductive film is simultaneously patterned to form a pixel electrode.
  • forming the pixel electrode includes: coating the photoresist on the substrate after the channel-level photoresist and the transparent conductive film and the source/drain metal film thereon are stripped, and performing exposure, Developing to form a photoresist completely reserved region, a photoresist semi-reserved region, and a photoresist completely removed region exposing the source/drain metal film, wherein the photoresist completely reserved region corresponds to the source/drain metal layer pattern region and the channel region, The photoresist semi-reserved area corresponds to the pixel electrode pattern region; the transparent conductive film and the source/drain metal film of the photoresist completely removed region are etched away to form a pixel electrode; and the photoresist semi-reserved region is removed by an ashing process Gluing, and etching away the source/drain metal film exposed in the semi-reserved region of the photoresist to form a source/drain metal layer; and stripping the photores
  • the method further includes etching the doped semiconductor layer corresponding to the gate to expose the semiconductor layer and form a doped semiconductor pattern.
  • the patterning the semiconductor layer and the doped semiconductor layer comprises: coating a photoresist on the doped semiconductor film, and performing exposure and development using a mask to form a photoresist completely. Retaining region, a photoresist completely removed region exposing the doped semiconductor film, wherein the photoresist completely remaining region corresponds to the semiconductor layer pattern region; and the semiconductor film and the doped semiconductor are etched away from the photoresist completely removed region a thin film to form a semiconductor layer and a doped semiconductor layer.
  • an exposure process is performed from a side opposite to a side on which a gate electrode is formed on a transparent substrate, and a gate electrode is used as a mask, and is formed after development.
  • Corresponding channel-level photoresist of the gate, and then removing the channel-level photoresist and the source-drain metal film thereon by a lift-off process, thereby forming a source and a drain with accurate gate alignment can improve product quality.
  • FIG. 1 to FIG. 6 are diagrams showing stages of a method for fabricating a thin film transistor according to an embodiment of the present invention. Schematic;
  • FIG. 7 to FIG. 10 are schematic structural diagrams of various stages in a method of fabricating another thin film transistor according to an embodiment of the present invention.
  • FIG. 13 are schematic structural diagrams of various stages in a method for fabricating an array substrate according to an embodiment of the present invention.
  • FIG. 14 to FIG. 18 are schematic structural diagrams of various stages in a method of fabricating an array substrate according to an embodiment of the present invention. detailed description
  • a method for manufacturing a thin film transistor according to an embodiment of the present invention includes the following steps:
  • a gate electrode 11 is formed on the transparent substrate 001.
  • a gate metal film may be deposited on the transparent substrate 001 with a magnetron sputtering device, and the gate electrode 11 may be formed using a patterning process.
  • the material of the gate metal film may be molybdenum, aluminum or copper Or a metal such as tungsten, or the gate metal film may be a composite film of a metal such as molybdenum, aluminum, copper or tungsten.
  • a gate insulating layer 002 is formed on the substrate 001 on which the gate electrode 11 is formed.
  • a gate insulating layer 002 having a thickness of 2500 4000 A may be deposited by a plasma enhanced chemical vapor deposition apparatus, and the material of the gate insulating layer may be SiNx, SiOx, and a corresponding reactive gas in the plasma enhanced chemical vapor deposition apparatus. It may be a mixed gas of Si3 ⁇ 4, N3 ⁇ 4, N 2 or a mixed gas of Si3 ⁇ 4Cl 2 , Li 3 , N 2 .
  • a transparent semiconductor film is formed on the gate insulating layer 002, and a semiconductor layer 003 is formed by a patterning process, and the photoresist 20a located above the semiconductor layer 003 is retained, as shown in FIG.
  • the semiconductor film refers to a film layer of a semiconductor material covering the entire substrate; the semiconductor layer refers to a pattern formed by a semiconductor film after a patterning process, and the semiconductor layer is also referred to as an active layer.
  • Step S13 may specifically be: forming a transparent semiconductor film on the gate insulating layer 002, coating a photoresist on the semiconductor film, exposing and developing the photoresist 20a corresponding to the pattern region of the semiconductor layer by using a mask.
  • the semiconductor film not covered by the photoresist is etched away to form the semiconductor layer 003; however, it should be noted that it is not necessary to peel off the photoresist 20a corresponding to the pattern region of the semiconductor layer in this step.
  • the semiconductor layer pattern region is generally larger than the gate pattern region, and it can be said that the gate pattern region is covered by the semiconductor layer pattern region.
  • the exposed photoresist 20a is exposed and developed from the other side of the transparent substrate 001 opposite to the side on which the gate electrode 11 is formed, and the gate electrode 11 is used as a mask.
  • the corresponding channel bit photoresist 20b of the pole 11 is as shown in FIG.
  • Exposure is performed from the other side of the transparent substrate 001 opposite to the side on which the gate electrode 11 is formed, and the light incident direction should be bottom-up in the drawing; thus the gate electrode 11 can be used as a mask without using Additional mask.
  • the channel bit photoresist 20b conforming to the outline shape of the gate electrode 11 can be formed.
  • a source/drain metal film 101 having a thickness of 2000 to 3000 A is deposited on the substrate with the channel bit photoresist 20b.
  • the material of the source/drain metal film 101 may be A metal such as molybdenum, aluminum, copper or tungsten, or the source/drain metal film 101 is a composite film layer of at least two kinds of metals. As shown in FIG.
  • the doped semiconductor pattern profile in the first thin film transistor is such that the pattern outline of the semiconductor layer removes the remaining pattern outline of the pattern outline of the channel; the doped semiconductor pattern in the second thin film transistor is consistent with the source and drain patterns .
  • a doped semiconductor film refers to a film layer of a doped semiconductor material covering the entire substrate; a doped semiconductor layer refers to a semiconductor pattern formed by a doping semiconductor film through a patterning process. A pattern of a region; a doped semiconductor pattern refers to a pattern finally formed by a doped semiconductor film in a thin film transistor or an array substrate.
  • the manufacturing method of the first thin film transistor including a doped semiconductor pattern is different from the above manufacturing method in that:
  • step S13 includes:
  • a semiconductor film having a thickness of 800 to 1500 A is deposited by a plasma enhanced chemical vapor deposition apparatus, wherein a reaction gas of the plasma enhanced chemical vapor deposition apparatus is a mixture of Si3 ⁇ 4, 3 ⁇ 4, and 3 when the semiconductor thin film is deposited.
  • a reaction gas of the plasma enhanced chemical vapor deposition apparatus is a mixture of Si3 ⁇ 4, 3 ⁇ 4, and 3 when the semiconductor thin film is deposited.
  • a doped semiconductor film having a thickness of 500 to 1000 A is deposited on a semiconductor film by a plasma enhanced chemical vapor deposition apparatus, wherein a reactive gas of the plasma enhanced chemical vapor deposition apparatus is deposited when the doped semiconductor thin film is deposited A mixed gas of Si3 ⁇ 4, P3 ⁇ 4, 3 ⁇ 4 or a mixture of Si3 ⁇ 4Cl 2 , P3 ⁇ 4, 3 ⁇ 4.
  • the semiconductor layer 003 and the doped semiconductor layer 004a having the same shape are formed by one patterning process, and the photoresist 20a located over the semiconductor layer and the doped semiconductor layer is retained.
  • the method further includes: A doped semiconductor layer corresponding to the gate electrode 11 is etched away to expose the semiconductor layer.
  • step S15 includes:
  • the source/drain metal film remaining is formed by the patterning process to form the source 12 and the drain 13 to obtain the structure shown in FIG.
  • the second method of manufacturing a thin film transistor including a doped semiconductor pattern is different from the above manufacturing method in that:
  • the method further includes: forming a doped semiconductor film on the substrate with the channel bit photoresist 20b; Forming a source/drain metal film on the substrate of the gate photoresist 20b actually forms a source/drain metal film on the doped semiconductor film; in addition, peeling off the channel bit photoresist 20b and above
  • the source-drain metal film is also stripped of the doped semiconductor film between the channel-level photoresist 20b and the source-drain metal film; when the source and the drain are formed by a patterning process, doping is also formed.
  • a semiconductor pattern; the doped semiconductor pattern and the source and drain have the same shape.
  • step S15 may include:
  • the method for fabricating any of the thin film transistors provided above may further include: forming a passivation layer covering the source, the channel, and the drain to protect the structure of the thin film transistor after the preparation of the source and the drain is completed.
  • a gate corresponding to the gate is formed.
  • Channel-level photoresist and then removes the channel-level photoresist and the source-drain metal film thereon by a lift-off process, thereby forming a source and a drain aligned with the gate, thereby improving product quality .
  • the embodiment of the present invention provides a method for fabricating an array substrate. Since the array substrate includes a thin film transistor, reference may be made to FIG. 1 to FIG. 6. Further, the material, thickness, and preparation environment of each film layer may refer to the above embodiment. The description in the description is not repeated here.
  • the manufacturing method of the array substrate includes:
  • a gate metal layer is formed on the transparent substrate 001.
  • the gate metal layer includes: a gate line (not shown) and a gate 11 of the thin film transistor.
  • a gate metal film is deposited on the transparent substrate 001, and a gate metal layer is formed by a patterning process.
  • a gate insulating layer 002 is formed on the substrate on which the gate metal layer is formed.
  • a transparent semiconductor film is formed on the gate insulating layer 002, and a semiconductor layer 003 is formed by a patterning process, and the photoresist 20a located above the semiconductor layer 003 is left.
  • 524 as shown in FIG. 3, after the exposed photoresist 20a is exposed and developed from the other side of the transparent substrate 001 opposite to the side on which the gate electrode 11 is formed, using the gate electrode 11 as a mask. Forming at least a channel bit photoresist 20b corresponding to the gate electrode 11;
  • this step is a gate pattern as a mask pattern, and for the manufacturing method of the array substrate provided in the embodiment, a gate metal layer is used.
  • the graphic is used as a mask graphic.
  • the semiconductor layer pattern region is generally larger than the gate pattern region, so that after the photoresist 20a located in the semiconductor layer pattern region is back-exposed, at least the channel bit photoresist 20b corresponding to the gate electrode is formed. Since the gate line is further formed on the array substrate, if the pattern region of the semiconductor layer is so large that it overlaps with the gate pattern region, the formed channel-bit photoresist 20b not only corresponds to the gate but also the semiconductor of the overlap portion Layer graphics correspond.
  • a source/drain metal film 101 is formed on the substrate with the channel bit photoresist 20b, and with reference to FIG. 5, the channel bit photoresist 20b and the source above it are stripped. A metal thin film is leaked, and a source/drain metal layer is formed by a patterning process with reference to FIG. 6.
  • the source/drain metal layer includes: a data line (not shown) and a source 12 and a drain 13 of the thin film transistor.
  • the passivation layer and the pixel electrode may be further formed by using common technical means.
  • embodiments of the present invention provide a method of forming a source and drain metal layer and a pixel electrode by one patterning process.
  • the method further includes: forming a transparent conductive film on the substrate with the channel bit photoresist 20b; Forming a source-drain metal film on the substrate of the channel-position photoresist may be forming a source-drain metal film on the transparent conductive film; in addition, stripping the channel-position photoresist 20b and the source and drain thereon
  • the transparent conductive film between the channel-position photoresist 20b and the source/drain metal film is also peeled off.
  • the pixel electrode is also formed.
  • the above S25 may include:
  • a transparent conductive film 102 is formed on the substrate with the channel photoresist 20b, and a source/drain metal film 101 is formed on the transparent conductive film 102;
  • a transparent conductive film 102 having a thickness of 500-1500 A may be deposited by sputtering or thermal evaporation, and the material of the transparent conductive film 102 may be indium oxide. Tin, indium oxide or aluminum oxide, may also be other transparent conductive materials; then depositing a layer of 3000 3000A of source and drain metal film 101 on the transparent conductive film 102, the material of the source and drain metal film may be molybdenum A metal such as aluminum, copper or tungsten, or a composite film of several metals.
  • the pixel electrode 14 and the source/drain metal layer are formed by a patterning process for the remaining transparent conductive film and the source/drain metal film, and the structure shown in FIG. 13 is obtained.
  • the source/drain metal layer includes: a data line (illustration Not shown), source 12 and drain 13.
  • step S253 may specifically include:
  • a photoresist completely reserved region B a photoresist semi-reserved region C, and a photoresist completely removed region A are formed.
  • the source/drain metal film is completely removed by the photoresist A, and the photoresist completely preserved region B corresponds to the source/drain metal layer pattern region and the channel region, and the photoresist half-retained region C corresponds to the pixel electrode pattern region;
  • etching away the photoresist completely removes the transparent conductive film of the region A and the source/drain metal film to obtain the pixel electrode 14;
  • the manufacturing method of the array substrate including the doped semiconductor pattern is different from the method of manufacturing the above array substrate in that:
  • the above S23 includes:
  • a photoresist is coated on the doped semiconductor film, and exposed and developed by a mask to form a photoresist completely remaining region B and a photoresist completely removed region.
  • the doped semiconductor film is exposed in the photoresist completely removed region A, and the photoresist completely retains the region B corresponding to the semiconductor layer pattern region;
  • the uniformly shaped semiconductor layer 003 and the doped semiconductor layer 004a are formed by one patterning process, and the photoresist 20a over the semiconductor layer 003 and the doped semiconductor layer 004a is left.
  • the method further comprises: etching away the doped semiconductor layer corresponding to the gate to expose the semiconductor layer at the channel position to form a doped semiconductor pattern.
  • the above S25 includes:
  • a transparent conductive film 102 and a source/drain metal film 101 are sequentially formed on the substrate with the channel bit photoresist 20b;
  • the doped semiconductor layer 004a corresponding to the gate electrode 11 is etched away by an etching process to expose the semiconductor layer and form a doped semiconductor pattern 004b, refer to FIG.
  • the remaining transparent conductive film and the source/drain metal film are patterned to form a source/drain metal layer including the source electrode 12, the drain electrode 13, and the data line, and the pixel electrode 14, as shown in FIG.
  • a passivation layer may be formed after completing step S25.
  • the embodiment of the invention provides a method for fabricating an array substrate.
  • the channel of the thin film transistor on the array substrate is obtained by a back exposure process using a gate as a mask, so that the gate electrode and the source/drain electrodes can be aligned.
  • Accurate which in turn improves product quality and is formed by a patterning process
  • the source/drain electrodes and the pixel electrodes reduce manufacturing costs.

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Abstract

本发明实施例提供一种薄膜晶体管的制造方法及阵列基板的制造方法。所述薄膜晶体管的制造方法包括：在透明基板上形成栅极；形成栅绝缘层；形成透明的半导体薄膜，并构图该半导体薄膜以形成半导体层，且保留位于所述半导体层上方的光刻胶；从所述透明基板的与形成栅极的一侧相反的一侧，以所述栅极为掩膜对保留的光刻胶进行曝光、显影而形成与所述栅极相应的沟道位光刻胶；形成源漏金属薄膜，并剥离所述沟道位光刻胶及其上方的源漏金属薄膜；以及构图剩余的源漏金属薄膜以形成源极和漏极。本发明实施例用于制造包含有薄膜晶体管的产品或器件。

Description

薄膜晶体管的制造方法及阵列基板的制造方法
技术领域
本发明的实施例涉及薄膜晶体管的制造方法及阵列基板的制造方法。 背景技术
薄膜晶体管液晶显示器 ( Thin Film Transistor Liquid Crystal Display, 简 称 TFT-LCD ) ， 具有体积小、 功耗低、 无辐射等优点， 在当前的平板显示器 市场中占据了主导地位。
现有技术的制造 TFT-LCD的方法中， 薄膜晶体管的源极和漏极是用表 面上的各个拐角处的对位标记来对准的， 这样的对位方法对位精度不高， 会 造成栅极与源极、栅极与漏极之间有对位偏移， 从而造成源 /漏极与栅极之间 的电容不均， 进而导致液晶显示器色度不均， 影响产品质量。 发明内容
本发明的实施例提供一种薄膜晶体管的制造方法及阵列基板的制造方 法， 用以使源 /漏极和栅极之间对位精确， 从而提高产品质量。
为达到上述目的， 本发明的实施例釆用如下技术方案。
根据本发明实施例的一方面， 一种薄膜晶体管的制造方法包括： 在透明 基板上形成栅极； 形成栅绝缘层； 形成透明的半导体薄膜， 并构图该半导体 薄膜以形成半导体层， 且保留位于所述半导体层上方的光刻胶； 从所述透明 基板的与形成栅极的一侧相反的一侧， 以所述栅极为掩膜对保留的光刻胶进 行曝光、 显影而形成与所述栅极相应的沟道位光刻胶； 形成源漏金属薄膜， 并剥离所述沟道位光刻胶及其上方的源漏金属薄膜； 以及构图剩余的源漏金 属薄膜以形成源极和漏极。
在一示例中， 在所述形成透明的半导体薄膜之后且在所述构图该半导体 薄膜之前， 还包括在所述半导体薄膜上形成掺杂半导体薄膜； 在所述构图该 半导体薄膜时， 该掺杂半导体薄膜被同时构图而形成掺杂半导体层， 其中所 述半导体层和所述掺杂半导体层的形状一致； 在所述剥离所述沟道位光刻胶 及其上方的源漏金属薄膜之后且在所述构图剩余的源漏金属薄膜之前还包 括： 刻蚀掉与所述栅极相应的掺杂半导体层， 从而露出半导体层并形成掺杂 半导体图形。
在一示例中， 所述形成掺杂半导体层包括： 在所述掺杂半导体薄膜上涂 覆光刻胶， 并进行曝光、 显影而形成对应半导体层图形区域的光刻胶完全保 留区域、 掺杂半导体薄膜通过其露出的光刻胶完全去除区域； 刻蚀掉所述光 刻胶完全去除区域的半导体薄膜和掺杂半导体薄膜， 以形成半导体层和掺杂 半导体层。
在一示例中， 在所述形成源漏金属薄膜之前还包括在形成有所述沟道位 光刻胶的基板上形成掺杂半导体薄膜； 在剥离所述沟道位光刻胶及其上方的 源漏金属薄膜的同时， 还剥离了位于所述沟道位光刻胶和源漏金属薄膜之间 的掺杂半导体薄膜； 在所述构图剩余的源漏金属薄膜以形成源极和漏极时， 掺杂半导体薄膜被同时构图而形成掺杂半导体图形， 所述掺杂半导体图形和 所述源极、 漏极的形状一致。
根据本发明实施例的另一方面， 一种阵列基板的制造方法包括： 在透明 基板上形成栅金属层， 所述栅金属层包括栅线和薄膜晶体管的栅极； 形成栅 绝缘层； 形成透明的半导体薄膜， 并构图该半导体薄膜以形成半导体层， 且 保留位于所述半导体层上方的光刻胶； 从所述透明基板的与形成栅极的一侧 相反的一侧， 以所述栅极为掩膜对保留的光刻胶进行曝光、 显影而形成与所 述栅极相应的沟道位光刻胶； 形成源漏金属薄膜， 并剥离所述沟道位光刻胶 及其上方的源漏金属薄膜； 构图剩余的源漏金属薄膜以形成源漏金属层， 所 述源漏金属层包括数据线和薄膜晶体管的源极、 漏极。
在一示例中， 在所述形成源漏金属薄膜之前还包括在形成有所述沟道位 光刻胶的基板上形成透明导电薄膜； 所述形成源漏金属薄膜是在所述透明导 电薄膜上形成源漏金属薄膜； 在所述剥离所述沟道位光刻胶及其上方的源漏 金属薄膜的同时， 还剥离了位于所述沟道位光刻胶和所述源漏金属薄膜之间 的透明导电薄膜； 在构图剩余的源漏金属薄膜以形成源漏金属层时， 透明导 电薄膜被同时构图而形成像素电极。
在一示例中， 形成像素电极包括： 在剥离了所述沟道位光刻胶及其上方 的透明导电薄膜、 源漏金属薄膜之后的基板上， 涂覆光刻胶， 并进行曝光、 显影而形成光刻胶完全保留区域、 光刻胶半保留区域和露出源漏金属薄膜的 光刻胶完全去除区域， 其中， 光刻胶完全保留区域对应源漏金属层图形区域 和沟道区域， 光刻胶半保留区域对应像素电极图形区域； 刻蚀掉光刻胶完全 去除区域的透明导电薄膜和源漏金属薄膜， 以形成像素电极； 通过灰化工艺 去除掉光刻胶半保留区域的光刻胶， 并刻蚀掉该光刻胶半保留区域露出的源 漏金属薄膜， 以形成源漏金属层； 以及剥离所述光刻胶完全保留区域的光刻 胶。
在一示例中， 在所述形成透明的半导体薄膜之后， 且在所述构图该半导 体薄膜以形成半导体层之前， 还包括在所述半导体薄膜上形成掺杂半导体薄 膜； 在形成所述半导体层时， 该掺杂半导体薄膜被同时构图而形成掺杂半导 体层， 所述半导体层和所述掺杂半导体层的形状一致； 在所述剥离所述沟道 位光刻胶及其上方的透明导电薄膜和源漏金属薄膜之后且在构图剩余的源漏 金属薄膜之前还包括刻蚀掉与所述栅极相应的掺杂半导体层， 以露出半导体 层且形成掺杂半导体图形。
在一示例中， 所述构图所述半导体层和所述掺杂半导体层包括： 在所述 掺杂半导体薄膜上涂覆光刻胶， 并利用掩膜板进行曝光、 显影后形成光刻胶 完全保留区域、 露出掺杂半导体薄膜的光刻胶完全去除区域， 其中所述光刻 胶完全保留区域对应半导体层图形区域； 以及刻蚀掉所述光刻胶完全去除区 域的半导体薄膜和掺杂半导体薄膜， 以形成半导体层和掺杂半导体层。
本发明实施例提供的薄膜晶体管的制造方法和阵列基板的制造方法中， 从透明基板的与形成栅极的一侧相反的一侧以栅极作为掩膜板进行曝光处 理， 在显影后形成与所述栅极相应的沟道位光刻胶， 并在之后通过剥离工艺 去除掉沟道位光刻胶及其上方的源漏金属薄膜， 从而形成与栅极对位精准的 源极、 漏极， 进而可以提高产品质量。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1〜图 6为本发明实施例提供的一种薄膜晶体管的制造方法中各阶段的 结构示意图；
图 7〜图 10为本发明实施例提供的另一种薄膜晶体管的制造方法中各阶 段的结构示意图；
图 11〜图 13为本发明实施例提供的一种阵列基板的制造方法中各阶段的 结构示意图；
图 14〜图 18为本发明实施例提供的另一种阵列基板的制造方法中各阶段 的结构示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
除非另作定义， 此处使用的技术术语或者科学术语应当为本发明所属领 域内具有一般技能的人士所理解的通常意义。 本发明专利申请说明书以及权 利要求书中使用的 "第一" 、 "第二" 以及类似的词语并不表示任何顺序、 数量或者重要性，而只是用来区分不同的组成部分。同样， "一个 "或者 "一" 等类似词语也不表示数量限制， 而是表示存在至少一个。 "包括" 或者 "包 含" 等类似的词语意指出现在 "包括" 或者 "包含" 前面的元件或者物件涵 盖出现在 "包括" 或者 "包含" 后面列举的元件或者物件及其等同， 并不排 除其他元件或者物件。 "连接" 或者 "相连" 等类似的词语并非限定于物理 的或者机械的连接， 而是可以包括电性的连接， 不管是直接的还是间接的。 "上" 、 "下" 、 "左" 、 "右" 等仅用于表示相对位置关系， 当被描述对 象的绝对位置改变后， 则该相对位置关系也可能相应地改变。
参考图 1-图 6, 本发明实施例提供的薄膜晶体管的制造方法包括以下步 骤：
S11 , 如图 1所示， 在透明基板 001上形成栅极 11。
示例性地， 可以在透明基板 001上釆用磁控溅射设备沉积栅金属薄膜， 并利用构图工艺形成栅极 11。 其中， 该栅金属薄膜的材料可以是钼、 铝、 铜 或者钨等金属， 或者该栅金属薄膜可以是钼、 铝、 铜或者钨等金属的复合膜 层。
512,如图 2所示，在形成有所述栅极 11的基板 001上形成栅绝缘层 002。 示例性地， 可以用等离子体增强化学气相沉积设备沉积厚度为 2500 4000 A的栅绝缘层 002, 该栅绝缘层的材料可以是 SiNx、 SiOx, 该等 离子体增强化学气相沉积设备中对应的反应气体可以为 Si¾、 N¾、 N2的混 合气体或 Si¾Cl2、 丽 3、 N2的混合气体。
513 , 在所述栅绝缘层 002上制作透明的半导体薄膜， 并通过构图工艺 形成半导体层 003 , 且保留位于所述半导体层 003上方的光刻胶 20a, 如图 2 所示。
其中 , 在本发明所有实施例中半导体薄膜是指覆盖整个基板的半导体材 料的膜层； 半导体层是指半导体薄膜经构图工艺后所形成的图形， 半导体层 也称为有源层。
步骤 S13具体可以为： 在栅绝缘层 002上制作透明的半导体薄膜， 在该 半导体薄膜上涂覆光刻胶， 利用掩膜板曝光、 显影后留下对应于半导体层图 形区域的光刻胶 20a, 刻蚀掉未被光刻胶覆盖的半导体薄膜， 形成半导体层 003;但需要注意的是，在此步骤中无需剥离对应于半导体层图形区域的光刻 胶 20a。
需要说明的是，如图 2所示，半导体层图形区域通常大于栅极图形区域， 也可以说， 栅极图形区域被半导体层图形区域覆盖。
514, 从所述透明基板 001的与形成栅极 11的一侧相反的另一侧， 以所 述栅极 11为掩膜对保留的光刻胶 20a进行曝光、 显影后， 形成与所述栅极 11相应的沟道位光刻胶 20b , 如图 3所示。
从透明基板 001的与形成栅极 11的一侧相反的另一侧进行曝光，光入射 方向在图示中应为自下而上； 这样栅极 11可以用作掩膜板，而不需要使用额 外的掩膜板。在进行显影处理后，可以形成与栅极 11轮廓形状一致的沟道位 光刻胶 20b。
515 , 在带有所述沟道位光刻胶 20b 的基板上形成源漏金属薄膜， 并剥 离所述沟道位光刻胶 20b及其上方的源漏金属薄膜， 再通过构图工艺形成源 极和漏极。 示例性地， 如图 4所示， 在带有所述沟道位光刻胶 20b的基板上沉积一 层厚度为 2000~3000A的源漏金属薄膜 101 , 该源漏金属薄膜 101的材料可 以为钼、 铝、 铜或者钨等金属， 或者该源漏金属薄膜 101是上述至少两种金 属的复合膜层。 如图 5所示， 在剥离沟道位光刻胶 20b时， 由于该部分是突 出于其他表面的， 所以本领域技术人员可以通过光刻胶剥离技术很容易地将 所述沟道位光刻胶 20b剥离， 并且在剥离沟道位光刻胶的同时， 附着在所述 沟道位光刻胶上的部分源漏金属薄膜也会被同时去除， 这样， 显然可以得到 与栅极 11正对准的沟道。如图 6所示， 留下的源漏金属薄膜部分通过构图工 艺形成源极 12、 漏极 13。
下面， 提供两种包含有掺杂半导体图形的薄膜晶体管的制造方法， 且该 制造方法基于上述制造方法的步骤， 下面只是针对与上述方法的不同之处进 行介绍。 第一种薄膜晶体管中的掺杂半导体图形轮廓为半导体层的图形轮廓 除去沟道的图形轮廓剩下的图形轮廓； 第二种薄膜晶体管中的掺杂半导体图 形与源极、 漏极的图形一致。
首先说明的是， 在本发明所有实施例中掺杂半导体薄膜是指覆盖整个基 板的掺杂半导体材料的膜层； 掺杂半导体层是指将掺杂半导体薄膜通过构图 工艺所形成的位于半导体图形区域的图形； 掺杂半导体图形是指在薄膜晶体 管或阵列基板中由掺杂半导体薄膜所最终形成的图形。
参考图 7至图 10,第一种包含有掺杂半导体图形的薄膜晶体管的制造方 法与上述制造方法的不同之处在于：
( 1 )在进行上述步骤 S13 的过程中， 在形成透明的半导体薄膜之后， 且在通过构图工艺形成半导体层之前， 还包括： 在所述半导体薄膜上形成掺 杂半导体薄膜； 并且， 在通过构图工艺形成所述半导体层时， 还形成了掺杂 半导体层， 所述半导体层和所述掺杂半导体层的形状一致。
也就是说， 在此实施例中， 步骤 S13包括：
S131 , 在所述栅绝缘层 002上形成透明的半导体薄膜， 并在所述半导体 薄膜上形成掺杂半导体薄膜；
示例性地， 用等离子体增强化学气相沉积设备沉积厚度为 800 -1500 A 的半导体薄膜， 其中， 在沉积半导体薄膜时， 等离子体增强化学气相沉积设 备的反应气体为 Si¾、 ¾、 丽 3的混合气体或者 Si¾Cl2、 丽 3、 ¾的混合气 体。
示例性地， 在半导体薄膜上用等离子体增强化学气相沉积设备沉积厚度 为 500~1000 A的掺杂半导体薄膜， 其中， 在沉积掺杂半导体薄膜时， 等离 子体增强化学气相沉积设备的反应气体为 Si¾、 P¾、 ¾的混合气体或者 Si¾Cl2、 P¾、 ¾的混合气体。
S132, 在所述掺杂半导体薄膜上涂覆光刻胶， 并利用掩膜板进行曝光、 显影后形成光刻胶完全保留区域 B和光刻胶完全去除区域 A; 其中， 所述光 刻胶完全保留区域 B对应半导体层图形区域， 以及部分掺杂半导体薄膜通过 光刻胶完全去除区域 A暴露；
S133 ,刻蚀掉所述光刻胶完全去除区域 A的半导体薄膜和掺杂半导体薄 膜， 以形成半导体层 003和掺杂半导体层 004a, 得到图 7所示的结构。
这样， 就通过一次构图工艺形成形状一致的半导体层 003和掺杂半导体 层 004a, 且保留位于半导体层和掺杂半导体层上方的光刻胶 20a。
( 2 )在进行步骤 S15的过程中， 在剥离所述沟道位光刻胶 20b及其上 方的源漏金属薄膜之后， 且在对留下的源漏金属薄膜进行构图工艺之前， 还 包括： 刻蚀掉与所述栅极 11相应的掺杂半导体层， 以露出半导体层。
也就是说， 步骤 S15包括：
S151 , 在带有沟道位光刻胶 20b的基板上形成源漏金属薄膜， 并剥离所 述沟道位光刻胶 20b及其上方的源漏金属薄膜， 得到图 8所示的结构；
S152, 通过刻蚀工艺， 刻蚀掉与所述栅极 11相应的掺杂半导体层 004a, 以露出沟道位置处的半导体层 003 , 形成掺杂半导体图形 004b, 得到图 9所 示的结构；
S153 , 再将留下的源漏金属薄膜通过构图工艺形成源极 12和漏极 13 , 得到图 10所示的结构。
第二种包含有掺杂半导体图形的薄膜晶体管的制造方法与上述制造方法 的不同之处在于：
在进行上述步骤 S15的过程中， 在形成源漏金属薄膜之前， 还包括： 在 带有所述沟道位光刻胶 20b的基板上形成掺杂半导体薄膜； 此时， 在带有所 述沟道位光刻胶 20b的基板上形成源漏金属薄膜实际上是在所述掺杂半导体 薄膜上形成源漏金属薄膜； 另外， 在剥离所述沟道位光刻胶 20b及其上方的 源漏金属薄膜的同时， 还剥离了位于所述沟道位光刻胶 20b和源漏金属薄膜 之间的掺杂半导体薄膜； 在通过构图工艺形成源极和漏极时， 还形成了掺杂 半导体图形； 所述掺杂半导体图形和所述源极、 漏极的形状一致。
也就是说， 步骤 S15可以包括：
S151' ， 在带有所述沟道位光刻胶 20b的基板上形成掺杂半导体薄膜， 并在所述掺杂半导体薄膜上形成源漏金属薄膜；
S152' ， 剥离所述沟道位光刻胶 20b及其上方的掺杂半导体薄膜和源漏 金属薄膜；
S153' , 通过一次构图工艺形成掺杂半导体图形和源极、 漏极， 其中， 掺杂半导体图形和源极、 漏极的形状一致。
上述提供的任一种薄膜晶体管的制造方法， 还可以在完成源极、 漏极的 制备之后， 进一步包括： 形成覆盖源极、 沟道以及漏极的钝化层， 以保护薄 膜晶体管的结构。
本发明实施例提供的薄膜晶体管的制造方法中， 从透明基板的与形成栅 极的一侧相反的另一侧以栅极作为掩膜板进行曝光、 显影后， 形成与所述栅 极相应的沟道位光刻胶， 并在之后通过剥离工艺去除掉沟道位光刻胶及其上 方的源漏金属薄膜， 从而形成与栅极对位精准的源极、 漏极， 进而可以提高 产品质量。
本发明的实施例提供一种阵列基板的制造方法， 由于阵列基板包含有薄 膜晶体管， 故仍可以参考图 1至图 6, 另外， 各个膜层的材料、 厚度以及制 备环境都可以参照上述实施例中的描述， 在此不加赘述。 该阵列基板的制造 方法包括：
521 , 如图 1所示， 在透明基板 001上形成栅金属层； 所述栅金属层包 括： 栅线（图中未示出 )和薄膜晶体管的栅极 11。
具体地， 在透明基板 001上沉积栅金属薄膜， 并通过构图工艺形成栅金 属层。
522, 如图 2所示， 在形成有所述栅金属层的基板上形成栅绝缘层 002。
523 , 如图 2所示， 在所述栅绝缘层 002上形成透明的半导体薄膜， 并 通过构图工艺形成半导体层 003 , 且保留位于所述半导体层 003上方的光刻 胶 20a。 524, 如图 3所示， 从所述透明基板 001的与形成栅极 11的一侧相反的 另一侧， 以所述栅极 11为掩膜对保留的光刻胶 20a进行曝光、显影后， 形成 至少与所述栅极 11相应的沟道位光刻胶 20b;
与上述薄膜晶体管的制造方法不同的是， 对于薄膜晶体管的制造方法中 此步骤是以栅极图形作为掩膜图形， 而对于本实施例提供的阵列基板的制造 方法而言， 是以栅金属层的图形作为掩膜图形。
在本发明实施例中， 通常半导体层图形区域大于栅极图形区域， 使得位 于半导体层图形区域的光刻胶 20a经背面曝光之后， 形成至少与所述栅极相 应的沟道位光刻胶 20b; 由于阵列基板上还形成有栅线， 若半导体层图形区 域大到与栅线图形区域存在重合部分， 则形成的沟道位光刻胶 20b不仅与栅 极对应， 还与该重合部分的半导体层图形对应。
525 , 如图 4所示， 在带有所述沟道位光刻胶 20b的基板上形成源漏金 属薄膜 101 ,并参考图 5,剥离所述沟道位光刻胶 20b及其上方的源漏金属薄 膜， 再参考图 6通过构图工艺形成源漏金属层； 所述源漏金属层包括： 数据 线（图中未示出 )和薄膜晶体管的源极 12、 漏极 13。
可选地， 在上述步骤 S25之后， 还可以进一步利用常用的技术手段形成 钝化层以及像素电极。
优选地， 为减少构图工艺， 本发明实施例提供通过一次构图工艺形成源 漏金属层和像素电极的方法。 具体为， 在进行步骤 S25的过程中， 在形成源 漏金属薄膜之前， 还包括： 在带有所述沟道位光刻胶 20b的基板上形成透明 导电薄膜； 此时， 所述在带有所述沟道位光刻胶的基板上制作源漏金属薄膜 可以为在所述透明导电薄膜上形成源漏金属薄膜； 另外， 在剥离所述沟道位 光刻胶 20b及其上方的源漏金属薄膜的同时， 还剥离了位于所述沟道位光刻 胶 20b和所述源漏金属薄膜之间的透明导电薄膜。 于是， 在通过构图工艺形 成源漏金属层时， 还形成像素电极。
也就是说， 参考图 11-图 13 , 上述 S25可以包括：
S251 , 如图 11所示， 在带有沟道位光刻胶 20b的基板上形成透明导电 薄膜 102, 并在所述透明导电薄膜 102上形成源漏金属薄膜 101 ;
示例性地， 可以通过溅射或者热蒸镀的方法先沉积一层厚度为 500-1500A的透明导电薄膜 102, 该透明导电薄膜 102的材料可以是氧化铟 锡、 氧化铟辞或者氧化铝辞， 还可以是其他透明导电材料； 接着在该透明导 电薄膜 102上沉积一层厚度为 2000 3000A的源漏金属薄膜 101 , 该源漏金 属薄膜的材料可以为钼、铝、铜或者钨等金属， 或者是几种金属的复合膜层。
5252, 如图 12所示， 剥离所述沟道位光刻胶 20b及其上方的透明导电 薄膜和源漏金属薄膜；
5253 , 针对留下的透明导电薄膜和源漏金属薄膜， 通过一次构图工艺， 形成像素电极 14和源漏金属层，得到图 13所示的结构，该源漏金属层包括： 数据线（图示中未示出） 、 源极 12和漏极 13。
其中， 对于光刻胶三个区域的划分可以参照图 12, 步骤 S253具体可以 包括：
52531 , 在剥离了所述沟道位光刻胶 20b及其上方的透明导电薄膜、 源 漏金属薄膜之后的基板上， 涂覆光刻胶， 并利用灰度掩膜板或半透掩膜板进 行曝光、 显影后形成光刻胶完全保留区域 B、 光刻胶半保留区域 C、 光刻胶 完全去除区域 A。 源漏金属薄膜通过光刻胶完全去除区域 A暴露， 光刻胶完 全保留区域 B对应源漏金属层图形区域和沟道区域，光刻胶半保留区域 C对 应像素电极图形区域；
52532,刻蚀掉光刻胶完全去除区域 A的透明导电薄膜和源漏金属薄膜， 以得到像素电极 14;
52533 , 通过灰化工艺去除掉光刻胶半保留区域 C的光刻胶， 并刻蚀掉 该光刻胶半保留区域 C露出的源漏金属薄膜， 以得到包含数据线、 源极 12 和漏极 13的源漏金属层；
52534, 剥离所述光刻胶完全保留区域 B的光刻胶。
下面， 提供一种包含有掺杂半导体图形的阵列基板的制造方法， 且该制 造方法基于上述阵列基板的制造方法， 下面针对与上述方法的不同之处进行 介绍。
该包含有掺杂半导体图形的阵列基板的制造方法与上述阵列基板的制造 方法的不同之处在于：
( 1 )在进行上述步骤 S23 的过程中， 在形成透明的半导体薄膜之后， 且在通过构图工艺形成半导体层之前， 还包括： 在所述半导体薄膜上形成掺 杂半导体薄膜； 并且， 在通过构图工艺形成所述半导体层的同时形成掺杂半 导体层， 所述半导体层和所述掺杂半导体层的形状一致。
也就是说， 上述 S23包括：
S231 , 在所述栅绝缘层上形成透明的半导体薄膜， 并在所述半导体薄膜 上形成掺杂半导体薄膜；
S232, 参考图 7, 在所述掺杂半导体薄膜上涂覆光刻胶， 并利用掩膜板 进行曝光、 显影后形成光刻胶完全保留区域 B和光刻胶完全去除区域 。 其 中掺杂半导体薄膜在光刻胶完全去除区域 A露出，所述光刻胶完全保留区域 B对应半导体层图形区域；
S233 ,刻蚀掉所述光刻胶完全去除区域 A的半导体薄膜和掺杂半导体薄 膜， 以形成半导体层 003和掺杂半导体层 004a。
这样， 就通过一次构图工艺形成形状一致的半导体层 003和掺杂半导体 层 004a, 且保留位于半导体层 003和掺杂半导体层 004a上方的光刻胶 20a。
( 2 )在进行步骤 S25 的过程中， 在剥离所述沟道位光刻胶及其上方的 透明导电薄膜和源漏金属薄膜之后， 且在对留下的透明导电薄膜和源漏金属 薄膜进行构图工艺之前， 还包括： 刻蚀掉与所述栅极相应的掺杂半导体层， 以露出沟道位置处的半导体层， 形成掺杂半导体图形。
也就是说， 上述 S25包括：
S251' , 如图 14所示， 在带有所述沟道位光刻胶 20b的基板上依次形 成透明导电薄膜 102和源漏金属薄膜 101 ;
S252' , 如图 15所示， 剥离所述沟道位光刻胶 20b及其上方的透明导 电薄膜和源漏金属薄膜；
S253' ,通过刻蚀工艺 ,刻蚀掉与所述栅极 11相应的掺杂半导体层 004a, 以露出半导体层且形成掺杂半导体图形 004b, 参考图 16;
S254' , 再将留下的透明导电薄膜和源漏金属薄膜通过构图工艺形成包 含源极 12、 漏极 13、 数据线的源漏金属层和像素电极 14, 如图 17所示。
更进一步地， 如图 18所示， 还可以在完成步骤 S25之后， 形成钝化层
005。
本发明实施例提供阵列基板的制造方法， 该阵列基板上的薄膜晶体管的 沟道处是以栅极为掩膜板通过背部曝光工艺得到的，从而可以使栅电极与源 / 漏电极之间对位精确， 进而可以提高产品质量， 并且通过一次构图工艺形成 了源 /漏电极及像素电极， 降低了制造成本。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种薄膜晶体管的制造方法， 包括：
在透明基板上形成栅极；
形成栅绝缘层；
形成透明的半导体薄膜， 并构图该半导体薄膜以形成半导体层， 且保留 位于所述半导体层上方的光刻胶；
从所述透明基板的与形成栅极的一侧相反的一侧， 以所述栅极为掩膜对 保留的光刻胶进行曝光、 显影而形成与所述栅极相应的沟道位光刻胶；
形成源漏金属薄膜，并剥离所述沟道位光刻胶及其上方的源漏金属薄膜； 构图剩余的源漏金属薄膜以形成源极和漏极。
2、根据权利要求 1所述的制造方法， 其中， 在所述形成透明的半导体薄 膜之后且在所述构图该半导体薄膜之前， 还包括在所述半导体薄膜上形成掺 杂半导体薄膜；
在所述构图该半导体薄膜时， 该掺杂半导体薄膜被同时构图而形成掺杂 半导体层， 其中所述半导体层和所述掺杂半导体层的形状一致；
在所述剥离所述沟道位光刻胶及其上方的源漏金属薄膜之后且在所述构 图剩余的源漏金属薄膜之前， 还包括： 刻蚀掉与所述栅极相应的掺杂半导体 层， 从而露出半导体层并形成掺杂半导体图形。
3、根据权利要求 2所述的制造方法，其中，所述形成掺杂半导体层包括： 在所述掺杂半导体薄膜上涂覆光刻胶， 并进行曝光、 显影而形成对应半 导体层图形区域的光刻胶完全保留区域、 掺杂半导体薄膜通过其露出的光刻 胶完全去除区域；
刻蚀掉所述光刻胶完全去除区域的半导体薄膜和掺杂半导体薄膜， 以形 成半导体层和掺杂半导体层。
4、根据权利要求 1所述的制造方法， 其中， 在所述形成源漏金属薄膜之 前还包括在形成有所述沟道位光刻胶的基板上形成掺杂半导体薄膜；
在剥离所述沟道位光刻胶及其上方的源漏金属薄膜的同时， 还剥离了位 于所述沟道位光刻胶和源漏金属薄膜之间的掺杂半导体薄膜；
在所述构图剩余的源漏金属薄膜以形成源极和漏极时， 掺杂半导体薄膜 被同时构图而形成掺杂半导体图形， 所述掺杂半导体图形和所述源极、 漏极 的形状一致。
5、 一种阵列基板的制造方法， 包括：
在透明基板上形成栅金属层， 所述栅金属层包括栅线和薄膜晶体管的栅 极；
形成栅绝缘层；
形成透明的半导体薄膜， 并构图该半导体薄膜以形成半导体层， 且保留 位于所述半导体层上方的光刻胶；
从所述透明基板的与形成栅极的一侧相反的一侧， 以所述栅极为掩膜对 保留的光刻胶进行曝光、 显影而形成与所述栅极相应的沟道位光刻胶；
形成源漏金属薄膜，并剥离所述沟道位光刻胶及其上方的源漏金属薄膜； 构图剩余的源漏金属薄膜以形成源漏金属层， 所述源漏金属层包括数据 线和薄膜晶体管的源极、 漏极。
6、根据权利要求 5所述的制造方法， 其中， 在所述形成源漏金属薄膜之 前还包括在形成有所述沟道位光刻胶的基板上形成透明导电薄膜；
所述形成源漏金属薄膜是在所述透明导电薄膜上形成源漏金属薄膜； 在所述剥离所述沟道位光刻胶及其上方的源漏金属薄膜的同时， 还剥离 了位于所述沟道位光刻胶和所述源漏金属薄膜之间的透明导电薄膜；
在构图剩余的源漏金属薄膜以形成源漏金属层时， 透明导电薄膜被同时 构图而形成像素电极。
7、 根据权利要求 6所述的制造方法， 其中形成像素电极包括： 在剥离了所述沟道位光刻胶及其上方的透明导电薄膜、 源漏金属薄膜之 后的基板上， 涂覆光刻胶， 并进行曝光、 显影而形成光刻胶完全保留区域、 光刻胶半保留区域和光刻胶完全去除区域， 其中， 光刻胶完全保留区域对应 源漏金属层图形区域和沟道区域，光刻胶半保留区域对应像素电极图形区域， 光刻胶完全去除区域露出源漏金属薄膜；
刻蚀掉光刻胶完全去除区域的透明导电薄膜和源漏金属薄膜， 以形成像 素电极；
通过灰化工艺去除掉光刻胶半保留区域的光刻胶， 并刻蚀掉该光刻胶半 保留区域露出的源漏金属薄膜， 以形成源漏金属层； 以及 剥离所述光刻胶完全保留区域的光刻胶。
8、根据权利要求 7所述的制造方法， 其中， 在所述形成透明的半导体薄 膜之后， 且在所述构图该半导体薄膜之前， 还包括： 在所述半导体薄膜上形 成掺杂半导体薄膜；
在形成所述半导体层时， 该掺杂半导体薄膜被同时构图而形成掺杂半导 体层， 所述半导体层和所述掺杂半导体层的形状一致；
在所述剥离所述沟道位光刻胶及其上方的透明导电薄膜和源漏金属薄膜 之后， 且在构图剩余的源漏金属薄膜之前， 还包括： 刻蚀掉与所述栅极相应 的掺杂半导体层， 以露出半导体层且形成掺杂半导体图形。
9、根据权利要求 8所述的制造方法， 其中， 所述构图所述半导体层和所 述掺杂半导体层包括：
在所述掺杂半导体薄膜上涂覆光刻胶， 并利用掩膜板进行曝光、 显影后 形成光刻胶完全保留区域、 露出掺杂半导体薄膜的光刻胶完全去除区域， 其 中所述光刻胶完全保留区域对应半导体层图形区域；
刻蚀掉所述光刻胶完全去除区域的半导体薄膜和掺杂半导体薄膜， 以形 成半导体层和掺杂半导体层。
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