CN111192885B - 阵列基板及其制造方法、显示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 55
- 230000004888 barrier function Effects 0.000 claims abstract description 35
- 239000000463 material Substances 0.000 claims description 83
- 229920002120 photoresistant polymer Polymers 0.000 claims description 49
- 238000002161 passivation Methods 0.000 claims description 32
- 238000004380 ashing Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 11
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 10
- 230000000903 blocking effect Effects 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 8
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims description 5
- 239000007772 electrode material Substances 0.000 claims description 5
- 229910052733 gallium Inorganic materials 0.000 claims description 5
- 229910052738 indium Inorganic materials 0.000 claims description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 5
- 239000011787 zinc oxide Substances 0.000 claims description 5
- 238000011161 development Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 239000010409 thin film Substances 0.000 abstract description 30
- 230000005611 electricity Effects 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 15
- 238000000137 annealing Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000011265 semifinished product Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
- 238000010023 transfer printing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
本公开提供一种阵列基板，所述阵列基板包括多个薄膜晶体管和多条数据线，所述数据线与所述源极异层设置，且所述数据线与相应的源极电连接，所述刻蚀阻挡层设置在所述有源层上，且所述刻蚀阻挡层在所述有源层上的正投影不超过所述有源层的范围，所述源极的至少一部分设置在所述有源层超出所述刻蚀阻挡层的部分上，所述漏极的至少一部分设置在所述有源层超出所述刻蚀阻挡层的另一部分上。本公开还提供一种显示装置和一种阵列基板的制造方法。所述阵列基板的制造方法步骤简单、需要用到的掩膜板数量少，从而简化了制造工艺，降低了所述阵列基板的制造成本。
Description
技术领域
本公开涉及显示设备领域，具体地，涉及一种阵列基板、一种阵列基板的制造方法和一种显示装置。
背景技术
氧化物薄膜晶体管由于电子迁移率高、禁带宽度大等特点，被越来越广泛地应用于各种电子设备中。
根据有源层材料的不同，薄膜晶体管又可以分为多晶硅薄膜晶体管和氧化物薄膜晶体管。
顾名思义，氧化物薄膜晶体管的有源层是由氧化物制成的。为了避免制备过程中对有源层造成损伤，通常，氧化物薄膜晶体管的有源层上设置有刻蚀阻挡层。由于增设了刻蚀阻挡层，制造包括所述薄膜晶体管的阵列基板的工艺复杂程度增加，从而增加了制造成本。
发明内容
本公开的目的在于提供一种阵列基板的制造方法、由该制造方法制得的阵列基板、一种包括该阵列基板的显示面板。所述阵列基板中，薄膜晶体管的有源层既能够得到很好的保护，所述阵列基板的制造方法又相对简单，可以降低所述阵列基板的制造成本。
为了实现上述目的，作为本公开的一个方面，提供一种阵列基板，所述阵列基板包括衬底基板多个薄膜晶体管和多条数据线，所述薄膜晶体管包括栅极、有源层、刻蚀阻挡层、源极、漏极，所述栅极、所述有源层、所述刻蚀阻挡层、所述源极依次设置在所述衬底基板上，所述数据线与所述源极异层设置，且所述数据线与相应的源极电连接，所述刻蚀阻挡层设置在所述有源层上，且所述刻蚀阻挡层在所述有源层上的正投影不超过所述有源层的范围，所述源极的至少一部分设置在所述有源层超出所述刻蚀阻挡层的部分上，所述漏极的至少一部分设置在所述有源层超出所述刻蚀阻挡层的另一部分上。
可选地，所述阵列基板还包括钝化层，所述钝化层上形成有数据线过孔，所述数据线过孔沿厚度方向贯穿所述钝化层，所述数据线通过所述数据线过孔与相应的源极电连接。
可选地，所述源极与所述漏极同层设置，所述阵列基板还包括像素电极，所述钝化层上形成有像素电极过孔，所述像素电极过孔沿厚度方向贯穿所述钝化层，所述像素电极通过所述像素电极过孔与相应的漏极电连接。
可选地，所述数据线和所述像素电极同层设置，且均由透明电极材料制成。
可选地，所述阵列基板还包括设置在所述有源层和所述栅极之间的栅绝缘层，所述源极的一部分搭接在所述有源层上，所述源极的另一部分搭接在所述栅绝缘层上，和/或所述漏极的一部分搭接在所述有源层上，所述漏极的另一部分搭接在所述栅绝缘层上。
可选地，所述有源层的材料为铟镓锌氧化物。
作为本公开的第二个方面，提供一种显示装置，其中，所述显示装置包括本公开所提供的上述阵列基板。
作为本公开的第三个方面，提供一种阵列基板的制造方法，其中，所述制造方法包括：
在衬底基板上形成包括栅极的图形；
利用灰色调掩模板形成包括组合结构的图形，所述组合结构与所述栅极绝缘间隔，所述组合结构包括沿远离所述栅极的方向依次层叠的有源层、刻蚀阻挡层和第一掩膜图形，所述刻蚀阻挡层在所述有源层上的正投影不超过所述有源层的范围；
形成第二掩膜图形，所述第二掩膜图形与所述第一掩膜图形以及所述刻蚀阻挡层共同限定源极通孔和漏极通孔，所述源极通过和所述漏极通孔的底部为所述有源层超出所述刻蚀阻挡层的部分；
在所述源极通孔形成源极，在所述漏极通孔中形成漏极；
形成包括数据线的图形，所述数据线与源极电连接，且所述数据线与所述源极异层设置。
可选地，形成包括组合结构的图形的步骤包括：
形成组合材料层，所述组合材料层包括半导体材料层和刻蚀阻挡材料层，所述刻蚀阻挡材料层位于所述半导体材料层远离所述栅极的一侧；
形成由所述第一光刻胶材料制成的第一光刻胶层；
利用所述灰色调掩膜板对所述第一光刻胶层进行曝光，获得第一初始掩膜图形，所述第一初始掩膜图形包括刻蚀阻挡部和位于所述刻蚀阻挡部的两侧的灰化部，所述刻蚀阻挡部的厚度大于所述灰化部的厚度；
对所述组合材料层进行刻蚀，以获得初始组合图形，所述初始组合图形的边缘与所述灰化部的边缘对齐；
执行灰化步骤，以去除所述灰化部，以及所述初始组合图形中与所述灰化部对应的部分，并获得所述第一掩膜图形和所述组合结构。
可选地，形成第二掩膜图形的步骤包括：
形成由所述第二光刻胶材料制成的第二光刻胶层；
对所述第二光刻胶层进行曝光显影，以获得所述第二掩膜图形。
可选地，所述第一光刻胶材料为正性光刻胶，所述第二光刻胶材料为负性光刻胶，所述刻蚀阻挡层沿预定方向的尺寸与所述有源层的沟道部沿所述预定方向的尺寸相同，以将所述有源层分源极部、漏极部、以及位于所述源极部和所述漏极部之间的沟道部，所述刻蚀阻挡层覆盖所述沟道部；
利用所述第二光刻胶层进行曝光显影，以获得第二掩膜图形包括：
利用光从衬底基板背离包括所述栅极的图形的一侧进行照射，以利用包括所述栅极的图形为掩膜对所述第二光刻胶材料层进行曝光；
对曝光后的第二光刻胶材料层进行显影，以获得所述第二掩膜图形，其中，所述源极过孔的底部为所述源极部，所述漏极过孔的底部为所述漏极部。
可选地，所述制造方法还包括在所述在所述源极通孔形成源极、在所述漏极通孔中形成漏极的步骤以及所述形成包括数据线的图形的步骤之间进行的：
剥离所述第一掩膜图形和所述第二掩膜图形；
形成钝化材料层；
对所述钝化材料层进行图形化，以获得数据线过孔和像素电极过孔，所述数据线过孔沿厚度方向贯穿所述钝化材料层，并到达所述源极，所述像素电极过孔沿厚度方向贯穿所述钝化材料层，并到达所述漏极；
所述制造方法还包括在对所述钝化材料层进行图形化的步骤之后进行的：
形成包括像素电极的图形；其中，所述数据线通过所述数据线过孔与所述源极电连接，所述像素电极通过所述像素电极过孔与所述漏极电连接。
可选地，形成包括数据线的图形的步骤与形成包括像素电极的图形的步骤同步进行，且所述数据线与所述像素电极均由透明电极材料制成。
可选地，所述有源层由铟镓锌氧化物制成。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是相关技术中阵列基板中，具有刻蚀阻挡层的薄膜晶体管的示意图；
图2是本公开所提供的阵列基板的一种实施方式的一部分的示意图；
图3是本公开所提供的制造方法的一种实施方式的流程图；
图4是步骤S120的一种实施方式的流程图；
图5是步骤S132的一种实施方式的流程图；
图6是步骤S132的一种实施方式的流程图；
图7是步骤S140和步骤S150之间的步骤的示意图；
图8是展示步骤S110后获得的结构的示意图；
图9是展示执行步骤S123时，掩膜板和组合材料层的位置关系的示意图；
图10是展示步骤S124后获得的结构的示意图；
图11是展示步骤S125后获得的结构的示意图；
图12是展示执行步骤S132a时，光照方向和衬底基板的位置关系的示意图；
图13是展示步骤S132b后获得的结构的示意图；
图14是展示步骤S140后获得的结构的示意图；
图15是展示步骤S141后获得的结构的示意图；
图16是展示步骤S143后获得的结构的示意图；
图17是展示刻蚀阻挡层与有源层之间相对位置关系的主视示意图；
图18是展示刻蚀阻挡层与有源层之间相对位置关系的俯视示意图。
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
图1中所示的是相关技术中的阵列基板中薄膜晶体管的示意图。图1中所示的阵列基板中的薄膜晶体管处的示意图，其中，该薄膜晶体管的有源层210为氧化物(例如，IGZO)。如图所示，所述薄膜晶体管为底栅型薄膜晶体管，且在有源层210远离栅极的一侧设置有刻蚀阻挡层220。刻蚀阻挡层220可以在形成薄膜晶体管的源极310和漏极320的过程中保护所述薄膜晶体管的有源层210。
在相关技术中，制造包括图1中所示的薄膜晶体管的阵列基板制造方法包括以下步骤：
通过第一次光刻工艺形成包括栅极110的图形；
通过第二次光刻工艺形成包括有源层210的图形；
通过第三次光刻工艺形成包括刻蚀阻挡层220的图形，所述刻蚀阻挡层的宽度限定所述薄膜晶体管的沟道宽度；
通过第四次光刻工艺形成包括源极310和漏极320的图形；
通过第五次光刻工艺形成过孔；
通过第六次光刻工艺形成像素电极。
由此可知，上述制造方法至少需要六个掩膜板，生产成本较高。
有鉴于此，作为本公开的第一个方面，提供阵列基板，所述阵列基板包括衬底基板120、多个薄膜晶体管和多条数据线410，其中，如图2所示，所述薄膜晶体管包括栅极110、有源层210、刻蚀阻挡层220、源极310、漏极320。栅极110、有源层210、刻蚀阻挡层220、源极310依次设置在衬底基板120上。数据线410与源极310异层设置，且数据线410与相应的源极310电连接。刻蚀阻挡层220设置在有源层210上，且刻蚀阻挡层220在有源层210上的正投影不超过有源层210的范围。源极310的至少一部分设置在有源层210超出刻蚀阻挡层220的部分上，漏极320的至少一部分设置在有源层210超出刻蚀阻挡层220的另一部分上。以图2中所示的方位为例，刻蚀阻挡层220设置在有源层210的中部，有源层上被刻蚀阻挡层220所覆盖的区域为沟道区，有源层210上位于沟道区左侧的部分(即，上文中所述的“有源层超出刻蚀阻挡层的部分”)用于与源极310相连，有源层210上位于沟道区右侧的部分(即，上文中所述的“有源层超出刻蚀阻挡层的另一部分”)用于与漏极320相连。
需要指出的是，源极310与漏极320同层设置。
在本公开中，由于数据线410和源极310异层设置，因此，在形成阵列基板时，可以先形成源极310所在的图形层、后形成数据线410所在的图形层。
具体地，在制造所述阵列基板时，形成了包括栅极110的图形之后，可以利用灰色调掩膜板形成包括组合结构的图形，所述组合结构与所述栅极绝缘间隔，所述组合结构包括沿远离所述栅极的方向依次层叠的有源层、刻蚀阻挡层和第一掩膜图形，所述刻蚀阻挡层在所述有源层上的正投影不超过所述有源层的范围。
随后，可以形成第二掩膜图形，所述第二掩膜图形与所述第一掩膜图形以及所述刻蚀阻挡层共同限定源极通孔和漏极通孔，所述源极通过和所述漏极通孔的底部为所述有源层超出所述刻蚀阻挡层的部分。
最后，在所述源极通孔形成源极，在所述漏极通孔中形成漏极。
在本公开中，第一掩膜图形和第二掩膜图形均由光刻胶材料制成。先形成第一掩膜图形、后形成第二掩膜图形后，直接沉积导电材料(例如，金属材料)，由于源极过孔的底面与第二掩膜图形的表面、以及第一掩膜图形的表面之间均存在段差、且漏极过孔的底面与第二掩膜图形的表面、以及第一掩膜图形的表面之间均存在断差，因此，沉积导电材料层后，该导电材料层会发生断裂，部分导电材料附着在第一掩膜图形的顶面、部分导电材料附着在第二掩膜图形的顶面，还有部分导电材料落入源极通孔和漏极通孔中，分别形成源极和漏极。这样，仅通过剥离第一掩膜图形和第二掩膜图形，即可获得包括源极和漏极的薄膜晶体管。
制造所述阵列基板时所用到的掩膜板数量较少，因此，所述阵列基板的制造成本较低。
为了将数据线410与源极310异层设置，可选地，所述阵列基板还包括钝化层600，该钝化层600上形成有数据线过孔，该数据线过孔沿厚度方向贯穿钝化层600，数据线410通过所述数据线过孔与相应的源极310电连接。
在本公开中，对钝化层600的具体材料不做特殊限定，例如，可以利用硅的氧化物和/或硅的氮化物制成钝化层600。
在本公开中，源极310和漏极320同层设置，漏极320与像素电极420电连接，因此，钝化层600上还形成有像素电极过孔，所述像素电极过孔沿厚度方向贯穿钝化层600，像素电极420通过所述像素电极过孔与相应的漏极320电连接。
在本公开中，对像素电极420的具体结构不做特殊限定，在图2在所示的具体实施方式中，像素电极420为包括多个像素电极条的狭缝电极。
为了进一步简化制造所述阵列基板的制造工艺。可选地，数据线410和像素电极均420由透明电极材料制成，且二者同层设置，这样就可以在同一部构图工艺中形成数据线410和像素电极420。
可选地，本公开所提供的阵列基板还包括设置在有源层210和栅极110之间的栅绝缘层500，源极310的一部分搭接在有源层210上，另一部分搭接在栅绝缘层500上。相应地，漏极320的一部分搭接在有源层210上，另一部分搭接在栅绝缘层500上。
设置栅绝缘层可以将有源层210和栅极110绝缘间隔开，将源极310分别搭接在有源层210和栅绝缘层500上，增加了源极310的面积，并且在源极310与有源层210之间形成可靠的连接，同样地，将漏极320分别搭接在有源层210和栅绝缘层500上，增加了漏极320的面积，并且在漏极320与有源层210之间形成可靠的连接。
作为一种可选实施方式，如图17和图18所示，有源层210包括源极部212、漏极部213、以及位于源极部212和漏极部213之间的沟道部211，刻蚀阻挡层220覆盖沟道部211，且刻蚀阻挡层220沿预定方向(图18中的竖直方向)的尺寸与有源层210沿所述预定方向的尺寸相同。
在本公开中，对有源层210的具体材料不做特殊的限定。作为一种可选实施方式，有源层的材料为氧化物。进一步地，有源层210的材料可以为铟镓锌氧化物(即，IGZO)。铟镓锌氧化物具有禁带宽度大(>3.0eV)、电子迁移率高(>70cm2/Vs)、关态漏电流小、工艺温度低、稳定性好等优点，同时其非晶态α-IGZO的电子迁移率也相对较高(>l0cm2/Vs)，为非晶态的α-Si:H的10倍左右。鉴于上述优点，本公开所提供的阵列基板尤其适用于大尺寸高分辨率显示领域。
需要指出的是，栅极110可以直接形成在衬底基板120上，也可以在衬底基板120上形成缓冲层后，再设置栅极110。
作为本公开的第二个方面，提供一种显示装置，所述显示装置包括本公开所提供的上述阵列基板。
所述显示装置既可以是液晶显示装置，又可以是有机发光二极管显示装置。
当所述显示装置为液晶显示装置时，所述显示装置还包括与所述阵列基板对盒设置的对盒基板。
当所述显示装置为有机发光二极管显示装置时，所述阵列基板为显示基板，所述显示装置还可以包括用于封装显示基板的封装盖板。
作为本公开的第三个方面，提供一种阵列基板的制造方法，如图3所示，所述制造方法包括：
在步骤S110中，在衬底基板上形成包括栅极的图形；
在步骤S120中，利用灰色调掩模板形成包括组合结构的图形，所述组合结构与所述栅极绝缘间隔，所述组合结构包括沿远离所述栅极的方向依次层叠的有源层、刻蚀阻挡层和第一掩膜图形，所述刻蚀阻挡层在所述有源层上的正投影不超过所述有源层的范围；
在步骤S130中，形成第二掩膜图形，所述第二掩膜图形与所述第一掩膜图形以及所述刻蚀阻挡层共同限定有源极通孔和漏极通孔，所述源极通过和所述漏极通孔的底部为所述有源层超出所述刻蚀阻挡层的部分；
在步骤S140中，在所述源极通孔形成源极，在所述漏极通孔中形成漏极；
在步骤S150中，形成包括数据线的图形，所述数据线与源极电连接，且所述数据线与所述源极异层设置。
在本公开所提供的制造方法中，仅需要使用一个灰色调掩模板即可形成尺寸不同的刻蚀阻挡层和有源层，从而减少了制造阵列基板所需的掩膜板数量，并简化了制造方法的步骤，降低了生产成本。
需要指出的是，在本公开中，第一掩膜图形和第二掩膜图形均由光刻胶材料制成。先形成第一掩膜图形、后形成第二掩膜图形后，直接沉积导电材料(例如，金属材料)，由于源极过孔的底面与第二掩膜图形的表面、以及第一掩膜图形的表面之间均存在段差、且漏极过孔的底面与第二掩膜图形的表面、以及第一掩膜图形的表面之间均存在断差，因此，沉积导电材料层后，该导电材料层会发生断裂，部分导电材料附着在第一掩膜图形的顶面、部分导电材料附着在第二掩膜图形的顶面，还有部分导电材料落入源极通孔和漏极通孔中，分别形成源极和漏极。这样，仅通过剥离第一掩膜图形和第二掩膜图形，即可获得包括源极和漏极的薄膜晶体管。
具体地，如图14所示，沉积导电材料后，部分导电材料沉积在第二掩膜图形810的表面，形成第一导电材料层330，部分导电材料落入源极过孔中，形成为源极310，部分导电材料落入漏极过孔中，形成漏极320，部分导电材料沉积在第一掩膜图形713上，形成第二导电材料层340。
在本公开中，刻蚀阻挡层覆盖有源层的一部分，从而限定了薄膜晶体管的沟道尺寸，设置刻蚀阻挡层可以对有源层进行保护，避免后续加工工艺对薄膜晶体管的有源层造成损伤。
如上文中所述，在本公开中，对有源层的具体材料不做特殊的限定。作为一种可选实施方式，有源层的材料为氧化物。进一步地，有源层的材料可以为铟镓锌氧化物(即，IGZO)。
在执行步骤S110时，可以直接如图8所示，将包括栅极110的图形沉积在衬底基板120上，也可以先在衬底基板上形成缓冲层、遮光层等结构，然后在形成包括栅极110的图形。
在本公开中，对如何通过灰色调掩模板形成包括组合结构的图形并不做特殊的限定。作为一种可选实施方式，如图4所示，步骤S120可以包括：
在步骤S121中，形成组合材料层，所述组合材料层包括半导体材料层和刻蚀阻挡材料层，所述刻蚀阻挡材料层位于所述半导体材料层远离所述栅极的一侧；
在步骤S122中，形成由所述第一光刻胶材料制成的第一光刻胶层；
在步骤S123中，利用所述灰色调掩膜板对所述第一光刻胶层进行曝光，获得第一初始掩膜图形，所述第一掩膜图形包括刻蚀阻挡部和位于所述刻蚀阻挡部两侧的灰化部，所述刻蚀阻挡部的厚度大于所述灰化部的厚度；
在步骤S124中，对所述组合材料层进行刻蚀，以获得初始组合图形，所述初始组合图形的边缘与所述灰化部的边缘对齐；
在步骤S125中，执行灰化步骤，以去除所述灰化部，以及所述初始组合图形中与所述灰化部对应的部分，并获得所述第一掩膜图形和所述组合结构。
具体地，如图9所示，所述组合材料层包括半导体材料层211和刻蚀阻挡材料层212。
所述半导体材料层为氧化物半导体(例如，IGZO材料)。因此，可以通过气相沉积的方式形成所述半导体材料层。
在本公开中，对刻蚀阻挡材料层212的具体材料也不做特殊的限定。例如，可以利用硅的氧化物(SiOx)或者硅的氮化物(SiNx)制成刻蚀阻挡材料层212，当然，也可以利用硅的氧化物和硅的氮化物的混合物制成刻蚀阻挡材料层212。
同样地，也可以通过气相沉积的方式形成刻蚀阻挡材料层212。
在本公开中，对灰色调掩膜板的具体结构也不做特殊的限定。具体地，可以根据第一光刻胶的具体类型、以及有源层、刻蚀阻挡层的具体形状来确定灰色调掩膜板的具体形状。
例如，当第一光刻胶为正性光刻胶时，如图9所示，灰色调掩膜板800包括透光部810、半透部820以及遮光部830。遮光部830的位置以及形状与阵列基板的薄膜晶体管中刻蚀阻挡层的位置相对应，半透光部820的位置与阵列基板的薄膜晶体管中有源层的位置相对应，灰色调掩膜板800上，除了半透光部820以及遮光部830之外的部分为透光部810。
图9中所示的是灰色调掩膜板800上用于形成一个薄膜晶体管的部分的示意图。如图所示，遮光部830两侧分别设置有半透光部820。
在灰色调掩膜板800远离第一光刻胶层700的一侧进行光照，可以对第一光刻胶层700进行曝光。经显影液的显影处理后，可以获得第一初始掩膜图形710。如图10中所示，第一初始掩膜图形710包括刻蚀阻挡部711和位于可还是阻挡部711两侧的灰化部712。
形成第一初始掩膜图形710之后，对半导体材料层211和刻蚀阻挡材料层212形成的组合材料层进行刻蚀，可以获得初始组合图形。如图9中所示，所述初始组合图形包括有源层210和初始刻蚀阻挡层212。
执行灰化步骤时，形成有图10中所示结构的基板设置在工艺腔内，向所述工艺腔内通入刻蚀用等离子体，在所述刻蚀用等离子体的轰击作用下，通过控制灰化步骤的持续时间，以去除所述第一初始掩膜图形的灰化部，以及所述初始组合图形中与所述灰化部对应的部分，并获得图11中所示的第一掩膜图形713和所述组合结构(所述组合结构包括有源层210和刻蚀阻挡层220)。
在本公开中，对如何形成所述第二掩膜图形并不做特殊的限定。可以采用光刻构图工艺形成所述第二掩膜图形。
具体地，如图5中所示，步骤S130可以包括：
在步骤S131中，形成由所述第二光刻胶材料制成的第二光刻胶层；
在步骤S132中，利用所述第二光刻胶层进行曝光显影，以获得所述第二掩膜图形。
除此之外，还可以采用转印、或者喷墨打印等其他方式形成所述第二掩膜图形。
为了减少所述制造方法用到的掩膜板的数量，优选地，可以利用栅极为掩膜，形成所述第二掩膜图形。具体地，所述第一光刻胶材料为正性光刻胶，所述第二光刻胶材料为负性光刻胶。所述刻蚀阻挡层沿预定方向的长度与所述有源层沿所述预定方向的长度相同，以将所述有源层分源极部、漏极部、以及位于所述源极部和所述漏极部之间的沟道部，所述刻蚀阻挡层覆盖所述沟道部。具体地，如图6所示，步骤S132可以包括：
在步骤S132a中，利用光从衬底基板背离包括所述栅极的图形的一侧进行照射，以利用包括所述栅极的图形为掩膜对所述第二光刻胶材料层进行曝光；
在步骤S132b中，对曝光后的第二光刻胶材料层进行显影，以获得所述第二掩膜图形，其中，所述源极过孔的底部为所述源极部，所述漏极过孔的底部为所述漏极部。
具体地，如图12所示，从衬底基板120背离栅极110的一侧进行照射，由于栅极110由不透光的金属材料制成，因此，不会有光照射在栅极上方的第二光刻胶材料上。
在进行显影时，未被照射改性的第二光刻胶材料被去除，从而可以获得第二掩膜图形810。如图13中所示，第二掩膜图形810上被光照射的部分全被去除，与第一掩膜图形731形成了源极过孔821和漏极过孔822。
只需要剥离第一掩膜图形和第二掩膜图形，即可获得形成有源极和漏极的薄膜晶体管。相应地，如图7所示，所述制造方法还包括在步骤S140和步骤S150之间进行的：
在步骤S141中，剥离所述第一掩膜图形和所述第二掩膜图形；
在步骤S142中，形成钝化材料层；
在步骤S143中，对所述钝化材料层进行图形化，以获得数据线过孔和像素电极过孔，所述数据线过孔沿厚度方向贯穿所述钝化材料层，并到达所述源极，所述像素电极过孔沿厚度方向贯穿所述钝化材料层，并到达所述漏极。
去除所述第一掩膜图形和所述第二掩膜图形后可以获得如图15中所示的结构。在图15中，可以看到一个完整的薄膜晶体管。在图16中所示的是对钝化材料层图形化后获得的结构，如图所示，钝化材料层图形化后获得具有数据线过孔411和像素电极过孔421的钝化层600。
所述制造方法还包括在步骤S143之后进行的：
形成包括像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏极电连接。
其中，在步骤S150中形成的所述数据线通过所述数据线过孔与所述源极电连接，所述像素电极通过所述像素电极过孔与所述漏极电连接。
在本公开中，对所述钝化层的具体材料并步骤特殊的限定。可选地，利用与硅的氧化物和/或硅的氮化物制成所述钝化层。
在本公开中，对形成数据线的步骤和形成像素电极的步骤之间的先后顺序并不做特殊的限定。为了进一步地简化制造工艺，可选地，形成包括数据线的图形的步骤与形成包括像素电极的图形的步骤同步进行，且所述数据线与所述像素电极均由透明电极材料制成。
例如，可以利用ITO材料制成透明的数据线和透明像素电极。
第一掩膜图形和第二掩膜图形均由光刻胶制成，相应地，在步骤S141中，可以利用丙酮对所述第一掩膜图形和所述第二掩膜图形进行溶解。
为了在源极与有源层之间、以及漏极与有源层之间形成欧姆接触，可选地，所述制造方法还包括在剥离所述第一掩膜图形和所述第二掩膜图形的步骤和形成钝化材料层的步骤之间进行的以下步骤：
执行退火工艺。
在进行退货工艺时，可以将剥离了第一掩膜图形和第二掩膜图形后的阵列基板半成品防止在退火炉中，退火工艺条件可以为：
退火温度可以是950℃-1050℃之间，退火时间在1分钟-5分钟之间。
为了实现有源层和栅极之间的绝缘间隔，可选地，所述制造方法还包括在步骤S110和步骤S120之间进行的以下步骤：
形成栅极绝缘层。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。
Claims (6)
1.一种阵列基板的制造方法，其特征在于，所述制造方法包括：
在衬底基板上形成包括栅极的图形；
利用灰色调掩模板形成包括组合结构的图形，所述组合结构与所述栅极绝缘间隔，所述组合结构包括沿远离所述栅极的方向依次层叠的有源层、刻蚀阻挡层和第一掩膜图形，所述刻蚀阻挡层在所述有源层上的正投影不超过所述有源层的范围；
以利用包括所述栅极的图形为掩膜对所述第二光刻胶材料层进行曝光，形成第二掩膜图形，所述第二掩膜图形与所述第一掩膜图形以及所述刻蚀阻挡层共同限定源极通孔和漏极通孔，所述源极通孔和所述漏极通孔的底部为所述有源层超出所述刻蚀阻挡层的部分；
在所述源极通孔形成源极，在所述漏极通孔中形成漏极；
形成包括数据线的图形，所述数据线与源极电连接，且所述数据线与所述源极异层设置；
所述制造方法还包括在所述源极通孔形成源极、在所述漏极通孔中形成漏极的步骤以及所述形成包括数据线的图形的步骤之间进行的：
剥离所述第一掩膜图形和所述第二掩膜图形；
形成钝化材料层；
对所述钝化材料层进行图形化，以获得数据线过孔和像素电极过孔，所述数据线过孔沿厚度方向贯穿所述钝化材料层，并到达所述源极，所述像素电极过孔沿厚度方向贯穿所述钝化材料层，并到达所述漏极；
所述制造方法还包括在对所述钝化材料层进行图形化的步骤之后进行的：
形成包括像素电极的图形；其中，所述数据线通过所述数据线过孔与所述源极电连接，所述像素电极通过所述像素电极过孔与所述漏极电连接；
形成包括数据线的图形的步骤与形成包括像素电极的图形的步骤同步进行，且所述数据线与所述像素电极均由透明电极材料制成。
2.根据权利要求1所述的制造方法，其特征在于，所述制造方法还包括：
在所述有源层和所述栅极之间形成栅绝缘层，所述源极的一部分搭接在所述有源层上，所述源极的另一部分搭接在所述栅绝缘层上，和/或所述漏极的一部分搭接在所述有源层上，所述漏极的另一部分搭接在所述栅绝缘层上。
3.根据权利要求2所述的制造方法，其特征在于，形成包括组合结构的图形的步骤包括：
形成组合材料层，所述组合材料层包括半导体材料层和刻蚀阻挡材料层，所述刻蚀阻挡材料层位于所述半导体材料层远离所述栅极的一侧；
形成由所述第一光刻胶材料制成的第一光刻胶层；
利用所述灰色调掩膜板对所述第一光刻胶层进行曝光，获得第一初始掩膜图形，所述第一初始掩膜图形包括刻蚀阻挡部和位于所述刻蚀阻挡层两侧的灰化部，所述刻蚀阻挡部的厚度大于所述灰化部的厚度；
对所述组合材料层进行刻蚀，以获得初始组合图形，所述初始组合图形的边缘与所述灰化部的边缘对齐；
执行灰化步骤，以去除所述灰化部，以及所述初始组合图形中与所述灰化部对应的部分，并获得所述第一掩膜图形和所述组合结构。
4.根据权利要求3所述的制造方法，其特征在于，形成第二掩膜图形的步骤包括：
形成由所述第二光刻胶材料制成的第二光刻胶层；
对所述第二光刻胶层进行曝光显影，以获得所述第二掩膜图形。
5.根据权利要求4所述的制造方法，其特征在于，所述第一光刻胶材料为正性光刻胶，所述第二光刻胶材料为负性光刻胶，所述刻蚀阻挡层沿预定方向的尺寸与所述有源层的沟道部沿所述预定方向的尺寸相同，以将所述有源层分源极部、漏极部、以及位于所述源极部和所述漏极部之间的沟道部，所述刻蚀阻挡层对应所述沟道部；
利用所述第二光刻胶层进行曝光显影，以获得第二掩膜图形包括：
利用光从衬底基板背离包括所述栅极的图形的一侧进行照射，以利用包括所述栅极的图形为掩膜对所述第二光刻胶材料层进行曝光；
对曝光后的第二光刻胶材料层进行显影，以获得所述第二掩膜图形，其中，所述源极过孔的底部为所述源极部，所述漏极过孔的底部为所述漏极部。
6.根据权利要求1至5中任意一项所述的制造方法，其特征在于，所述有源层由铟镓锌氧化物制成。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010143079.9A CN111192885B (zh) | 2020-03-04 | 2020-03-04 | 阵列基板及其制造方法、显示装置 |
| PCT/CN2021/078453 WO2021175189A1 (zh) | 2020-03-04 | 2021-03-01 | 阵列基板及其制造方法、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010143079.9A CN111192885B (zh) | 2020-03-04 | 2020-03-04 | 阵列基板及其制造方法、显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111192885A CN111192885A (zh) | 2020-05-22 |
| CN111192885B true CN111192885B (zh) | 2023-12-19 |
Family
ID=70710195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010143079.9A Active CN111192885B (zh) | 2020-03-04 | 2020-03-04 | 阵列基板及其制造方法、显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN111192885B (zh) |
| WO (1) | WO2021175189A1 (zh) |
Families Citing this family (2)
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-
2020
- 2020-03-04 CN CN202010143079.9A patent/CN111192885B/zh active Active
-
2021
- 2021-03-01 WO PCT/CN2021/078453 patent/WO2021175189A1/zh active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2021175189A1 (zh) | 2021-09-10 |
| CN111192885A (zh) | 2020-05-22 |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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