WO2015100776A1 - 一种液晶显示器的阵列基板的制造方法 - Google Patents

一种液晶显示器的阵列基板的制造方法 Download PDF

Info

Publication number
WO2015100776A1
WO2015100776A1 PCT/CN2014/070385 CN2014070385W WO2015100776A1 WO 2015100776 A1 WO2015100776 A1 WO 2015100776A1 CN 2014070385 W CN2014070385 W CN 2014070385W WO 2015100776 A1 WO2015100776 A1 WO 2015100776A1
Authority
WO
WIPO (PCT)
Prior art keywords
thickness
photoresist
transmittance
gate
pattern
Prior art date
Application number
PCT/CN2014/070385
Other languages
English (en)
French (fr)
Inventor
徐向阳
张伟闵
曾勉
Original Assignee
深圳市华星光电技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深圳市华星光电技术有限公司 filed Critical 深圳市华星光电技术有限公司
Priority to US14/346,433 priority Critical patent/US20150187825A1/en
Publication of WO2015100776A1 publication Critical patent/WO2015100776A1/zh

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process

Definitions

  • the present invention relates to a manufacturing technology of a thin film transistor liquid crystal display (TFT-LCD), and more particularly to a method of fabricating an array substrate of a liquid crystal display.
  • TFT-LCD thin film transistor liquid crystal display
  • a liquid crystal panel of a conventional thin film transistor liquid crystal display includes an array substrate and a color filter substrate.
  • a typical structure of the array substrate includes a substrate; a data line and a gate line intersecting in a horizontal direction and a longitudinal direction are formed on the substrate; the data lines and the gate lines are arranged to form pixel units arranged in a matrix form; each pixel unit includes a TFT switch And a pixel electrode; the TFT switch includes a gate electrode, a source electrode, a drain electrode, and an active layer; the gate electrode is connected to the gate line, the source electrode is connected to the data line, the drain electrode is connected to the pixel electrode, and the active layer is formed on the source electrode and the drain electrode and the gate Between the electrodes.
  • a common electrode line is also formed on the base substrate for inputting a common voltage to the common electrode.
  • the technical problem to be solved by the present invention is to provide a method for fabricating an array substrate of a liquid crystal display, which can reduce the cost and improve the performance of the array substrate.
  • an aspect of an embodiment of the present invention provides a method of fabricating an array substrate, including:
  • a gate insulating layer film, an active layer film and a source/drain metal film are continuously deposited on the base substrate on which the above pattern is formed, a photoresist is coated on the source/drain metal film, and a gray scale mask is used for the photoresist Performing exposure development, and using a photoresist ashing process and etching to form via holes of the source electrode, the drain electrode, the channel, and the common electrode lead connection region and the gate lead connection region, wherein the gray scale mask has three corresponding Above light transmittance;
  • a pixel electrode is formed by a photolithography process on the underlying substrate on which the above pattern is formed.
  • a gate insulating layer film, an active layer film, and a source/drain metal film are continuously deposited on the base substrate on which the pattern is formed, a photoresist is coated on the source/drain metal film, and a gray scale mask is used to align the light
  • the step of exposing and developing the adhesive, and forming a source electrode, a drain electrode, a channel, and a via hole of the common electrode lead connection region and the gate lead connection region by using a photoresist ashing process and etching specifically: forming a gate insulating layer film, an active layer film, and a source/drain metal film are continuously deposited on the substrate of the above pattern, a photoresist is coated on the source/drain metal film, and the photoresist is exposed by a gray scale mask.
  • a fourth thickness region is formed above the 1-line connection region, and a photoresist pattern of the fourth thickness region is formed in other regions;
  • Etching is performed to etch the source/drain metal film at the second thickness region to form a channel, and the remaining photoresist is stripped to form a source electrode and a drain electrode.
  • the grayscale mask has a first transmittance for the light corresponding to the first thickness region, a second transmittance for the light corresponding to the second thickness region, and a third transmission for the light corresponding to the third thickness region.
  • the rate corresponding to the fourth thickness region has a fourth transmittance for the light.
  • the first thickness is greater than the second thickness, the second thickness is greater than the third thickness, and the third thickness is greater than the fourth thickness; the first transmittance is less than the second transmittance, and the second transmittance is less than the third transmittance, The third transmittance is less than the fourth transmittance.
  • the fourth thickness is zero; the first transmittance is 0/3, the second transmittance is 1/3, the third transmittance is 2/3, and the fourth transmittance is 3/3.
  • the step of forming a gate metal film on the base substrate comprises:
  • a gate metal film having a thickness of 1000 A to 6000 A is deposited on the substrate by sputtering or thermal evaporation.
  • the step of continuously depositing the gate insulating layer film, the active layer film, and the source/drain metal film on the substrate on which the pattern is formed includes:
  • a film of a gate insulating layer having a thickness of 2000 A to 500 ⁇ ⁇ and a film of a semiconductor layer having a thickness of 1000 A to 3000 A are sequentially deposited on the substrate by a chemical vapor deposition method, and then deposited by magnetron sputtering or thermal evaporation. 1000 to 6,000 A source-drain metal film.
  • the step of forming a passivation layer by a photolithography process on the substrate substrate on which the pattern is formed includes, and includes:
  • the step of forming a pixel electrode by a photolithography process on the substrate substrate on which the pattern is formed includes:
  • a transparent electrode layer having a thickness of 10 ⁇ 100 ⁇ on the substrate formed with the above pattern depositing a transparent electrode layer having a thickness of 10 ⁇ 100 ⁇ on the substrate formed with the above pattern, coating a photoresist on the transparent electrode layer, and performing exposure and development on the photoresist by using a third monotone mask, at least in the pixel a photoresist pattern above the electrode region, above the gate line connection region, and above the data line lead connection region;
  • Etching is performed by a wet etching process, and the engraving is peeled off to form a pattern of pixel electrodes.
  • the step of forming a pattern including a gate scan line and a gate electrode on the base substrate is a wet etching process.
  • a method for manufacturing an array substrate comprising:
  • a gate insulating layer film, an active layer film and a source/drain metal film are continuously deposited on the base substrate on which the above pattern is formed, a photoresist is coated on the source/drain metal film, and a gray scale mask is used for the photoresist Performing exposure development, forming a first thickness region through at least a source electrode region and a drain electrode region through a gray scale mask, forming a second thickness region over the channel region, and connecting the common electrode lead connection region and the gate electrode
  • a fourth thickness region is formed above the 1-line connection region, and a photoresist pattern of the fourth thickness region is formed in other regions;
  • a pixel electrode is formed by a photolithography process on the underlying substrate on which the above pattern is formed.
  • the grayscale mask has a first transmittance for the light corresponding to the first thickness region, a second transmittance for the light corresponding to the second thickness region, and a third transmission for the light corresponding to the third thickness region.
  • the rate corresponding to the fourth thickness region has a fourth transmittance for the light.
  • first thickness is greater than the second thickness, the second thickness is greater than the third thickness, and the third thickness is greater than the fourth thickness; the first transmittance is less than the second transmittance, and the second transmittance is less than the third transmittance, The third transmittance is less than the fourth transmittance.
  • the fourth thickness is zero; the first transmittance is 0/3, the second transmittance is 1/3, the third transmittance is 2/3, and the fourth transmittance is 3/3.
  • the step of forming a gate metal film on the base substrate includes: A gate metal film having a thickness of 1000 A to 6000 A is deposited on the substrate by sputtering or thermal evaporation.
  • the step of continuously depositing the gate insulating layer film, the active layer film, and the source/drain metal film on the substrate on which the pattern is formed includes:
  • a film of a gate insulating layer having a thickness of 2000 A to 500 ⁇ ⁇ and a film of a semiconductor layer having a thickness of 1000 A to 3000 A are sequentially deposited on the substrate by a chemical vapor deposition method, and then deposited by magnetron sputtering or thermal evaporation. 1000 to 6,000 A source-drain metal film.
  • the step of forming a passivation layer by a photolithography process on the substrate substrate on which the pattern is formed includes, and includes:
  • the step of forming a pixel electrode by a photolithography process on the substrate substrate on which the pattern is formed includes:
  • a transparent electrode layer having a thickness of 10 ⁇ 100 ⁇ on the substrate formed with the above pattern depositing a transparent electrode layer having a thickness of 10 ⁇ 100 ⁇ on the substrate formed with the above pattern, coating a photoresist on the transparent electrode layer, and performing exposure and development on the photoresist by using a third monotone mask, at least in the pixel a photoresist pattern above the electrode region, above the gate line connection region, and above the data line lead connection region;
  • Etching is performed by a wet etching process, and the engraving is peeled off to form a pattern of pixel electrodes.
  • a wet etching process is employed in the step of forming a pattern including a gate scanning line and a gate electrode on a base substrate.
  • a photoresist layer having a plurality of light transmittances is used on a substrate substrate on which a gate insulating film, an active layer film, and a source/drain metal film are deposited. Exposure development and etching, reducing the cost of fabricating the array substrate by reducing the number of masks; by etching the gate vias, the source and drain vias, and the trenches separately, an excellent thin film transistor can be obtained. Source and drain layer channel performance.
  • FIG. 1 is a schematic diagram showing the main flow of an embodiment of a method for fabricating an array substrate of a liquid crystal display according to the present invention
  • FIG. 2 is a schematic view of a gate electrode formed on a substrate in a method of fabricating an array substrate of a liquid crystal display according to the present invention
  • Figure 3 is a schematic view showing the deposition of the gate insulating layer of Figure 2;
  • FIG. 4 is a schematic view showing the deposition of a gate insulating layer, an active layer film, and a source/drain metal film in FIG. 2, and forming a photoresist pattern using a gray-scale mask;
  • Figure 5 is a schematic view of the photoresist pattern in Figure 4.
  • Figure 6 is a schematic view showing the etching in the third thickness region of Figure 5;
  • Figure 7 is a schematic view showing the first ashing of Figure 6;
  • Figure 8 is a schematic view showing etching of the second thickness region of Figure 7;
  • Figure 9 is a schematic view showing the second ashing of Figure 8.
  • Figure 10 is a schematic view showing etching of the first thickness region in Figure 9;
  • Figure 11 is a schematic view showing the peeling of the remaining photoresist in Figure 10;
  • Figure 12 is a schematic view showing the formation of a passivation layer by the photolithography process of Figure 11.
  • FIG. 1 a schematic diagram of a main flow in an embodiment of a method for fabricating an array substrate of a liquid crystal display according to the present invention is shown.
  • the method for fabricating an array substrate of the liquid crystal display includes the following steps. :
  • Step S10 forming a gate metal film on the base substrate 10, coating a photoresist on the gate metal film, and performing exposure and development and etching on the photoresist by using the first single-tone mask to form a gate including the gate.
  • the pattern of the scan line and the gate electrode 11 is removed, and the corresponding photoresist is removed by ashing; specifically, in one embodiment, deposition on the base substrate 10 of the glass may be performed by sputtering or thermal evaporation.
  • the etching can be performed by a wet etching process.
  • a pattern including the gate electrode 11 is formed on the base substrate 10, and a gate lead connection region 111 (pad region) communicating with the gate electrode 11 is formed, as shown in FIG.
  • Step S11 continuously depositing a gate insulating layer film 12, an active layer film 13 and a source/drain metal film 14 on the substrate substrate 10 on which the above pattern is formed, and coating a photoresist 3 on the source/drain metal film, and adopting a
  • the gray scale mask 2 exposes and develops the photoresist, and uses a photoresist ashing process and etching to form via holes of the source electrode, the drain electrode, the channel, and the common electrode lead connection region and the gate lead connection region.
  • a gate insulating film 12 for example, a SiNx layer
  • a semiconductor layer film 13 having a thickness of 1000 A to 3000 A are sequentially deposited on the base substrate 10 by a chemical vapor deposition method (for example, a-Si layer), then depositing a source/drain metal film 14 having a thickness of 1000 A to 6000 A by magnetron sputtering or thermal evaporation; and coating a photoresist 3 on the source/drain metal film 14;
  • the photoresist 3 is then exposed and developed using a gray scale mask 2 to form a photoresist pattern.
  • the gray-scale mask 2 includes at least three regions of transmittance to form patterns of different thicknesses on the photo-resist 3 under ultraviolet (UV) illumination.
  • a first thickness region (a region) is formed in the source electrode region 141, the drain electrode region 140, and the data line region, and a second thickness region (b region) is formed over the channel region by the gray scale mask 2,
  • a fourth thickness region (d region) is formed above the common electrode lead connection region 112 and the gate lead connection region 111, and other regions are formed as a third thickness region (c region), wherein the first thickness is greater than the second thickness, The thickness is greater than the third thickness, and the third thickness is greater than the fourth thickness.
  • the thickness of the fourth thickness region may be close to or equal to zero; correspondingly, on the grayscale mask 2, corresponding to the first thickness
  • the area of the region has a first transmittance 20 for the light, a second transmittance 21 for the light where it corresponds to the second thickness region, and a third transmittance for the light where it corresponds to the third thickness region.
  • the fourth transmittance 23 for the light corresponding to the fourth thickness region, wherein the first transmittance is less than the second transmittance, the second transmittance is less than the third transmittance, and the third transmittance is Less than the rate
  • the fourth transmittance for example, in one embodiment, the first transmittance is 0/3, the second transmittance is 1/3, and the third transmittance For 2/3, the fourth transmittance is 3/3. Please refer to Figure 4 and Figure 5 for the specific pattern.
  • etching is performed to etch away the source/drain metal film, the semiconductor layer film and the gate insulating film corresponding to the third thickness region, and the via 1120 and the gate lead connection region 111 of the common electrode lead connection region 112 are formed. a hole 1110, and ashing to remove the corresponding photoresist in the third thickness region, exposing a portion of the source and drain metal film in the third thickness region, as shown in FIG. 6 and FIG. 7;
  • Step S12 forming a passivation layer on the base substrate on which the pattern is formed by a photolithography process; specifically, including:
  • An insulating protective film 16 (such as a SiNx layer) having a thickness of 1000 A to 300 ⁇ is deposited on the substrate by a chemical vapor deposition method; a photoresist is coated on the insulating protective film 16, and a second single tone mask is used. The film is exposed, developed, and etched to form a passivation layer pattern and via holes.
  • Step S13 forming a pixel electrode by a photolithography process on the substrate formed on the pattern, specifically, including:
  • a transparent electrode layer such as an ITO or IZO layer having a thickness of 10 ⁇ 100 ⁇ on the substrate on which the above pattern is formed, applying a photoresist on the transparent electrode layer, and using a third monotone mask to the photoresist Performing exposure development to form at least a photoresist pattern over the pixel electrode region, above the gate wire connection region, and over the data line bow connection region;
  • Etching is performed by a wet etching process, and the photoresist is stripped to form a pattern of pixel electrodes.
  • the implementation of the present invention has the following beneficial effects:
  • a photoresist layer having a plurality of light transmittances is used on a substrate substrate on which a gate insulating film, an active layer film, and a source/drain metal film are deposited.
  • Exposure development and etching reducing the cost of fabricating the array substrate by reducing the number of masks; by etching the gate vias, the source and drain vias, and the trenches separately, excellent results can be obtained.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种阵列基板的制造方法，包括步骤：在衬底基板（10）上形成栅金属薄膜，并采用第一单色调掩膜板，形成包括有栅极扫描线及栅电极（11）的图案；在形成图案的衬底基板（10）上连续沉积栅绝缘层薄膜（12）、有源层薄膜（13）和源漏金属薄膜（14），在源漏金属薄膜（14）上涂覆光刻胶（3），并采用一灰阶掩膜板（2）对光刻胶（3）进行曝光显影，并利用光刻胶（3）灰化工艺及刻蚀，形成源电极（141）、漏电极（140）、沟道以及公共电极引线连接区（112）及栅极引线连接区（111）的过孔（1120、1110），其中，灰阶掩膜板（2）对应有三种以上的光线透过率；在形成图案的衬底基板（10）上通过光刻工艺形成钝化层；在形成图案的衬底基板（10）上通过光刻工艺形成像素电极。可以降低制造阵列基板的成本，以及提高阵列基板的性能。

Description

一种液晶显示器的阵列基板的制造方法
本申请要求于 2013 年 12 月 31 日提交中国专利局、 申请号为 201310747724.8、 发明名称为 "一种液晶显示器的阵列基板的制造方法" 的 中国专利申请的优先权， 上述专利的全部内容通过引用结合在本申请中。 技术领域
本发明涉及薄膜晶体管液晶显示器（Thin Film Transistor liquid crystal display, TFT-LCD )的制造技术， 特别涉及一种液晶显示器的阵列基板的制 造方法。
背景技术
薄膜晶体管液晶显示器是目前主流的液晶显示器。现有的薄膜晶体管液 晶显示器的液晶面板包括有阵列基板和彩膜基板。 阵列基板的典型结构是包 括衬底基板； 衬底基板上形成有横向及纵向交叉的数据线和栅线； 数据线和 栅线围设形成矩阵形式排列的像素单元；每个像素单元包括 TFT开关和像素 电极； TFT开关包括栅电极、 源电极、 漏电极和有源层； 栅电极连接栅线， 源电极连接数据线， 漏电极连接像素电极， 有源层形成在源电极和漏电极与 栅电极之间。 衬底基板上一般还形成有公共电极线， 用于向公共电极输入公 共电压。
为了提高 TFT-LCD阵列基板的制造良率， 通常会在形成源电极、 漏电 极之后增加一道栅极引线连接区 （pad区） 的过孔掩模工艺， 这无疑会增加 基板的制造成本，另外，会增加由于均匀性不良而导致的源 /漏层短路的几率。 发明内容
本发明所要解决的技术问题在于，提供一种液晶显示器的阵列基板的制 造方法， 可以降低成本， 并能改善阵列基板的性能。
为了解决上述技术问题，本发明的实施例的一方面提供了一种阵列基板 的制造方法， 包括：
在衬底基板上形成栅金属薄膜， 在栅金属薄膜上涂覆光刻胶， 并采用第 一单色调掩膜板， 形成包括有栅极扫描线及栅电极的图案， 并通过灰化去除 相应光刻胶；
在形成上述图案的衬底基板上连续沉积栅绝缘层薄膜、有源层薄膜和源 漏金属薄膜， 在源漏金属薄膜上涂覆光刻胶， 并采用一灰阶掩膜板对光刻胶 进行曝光显影， 并利用光刻胶灰化工艺及刻蚀， 形成源电极、 漏电极、 沟道 以及公共电极引线连接区及栅极引线连接区的过孔， 其中， 灰阶掩膜板对应 有三种以上的光线透过率；
在形成上述图案的衬底基板上通过光刻工艺形成钝化层；
在形成上述图案的衬底基板上通过光刻工艺形成像素电极。
其中， 在形成上述图案的衬底基板上连续沉积栅绝缘层薄膜、 有源层薄 膜和源漏金属薄膜， 在源漏金属薄膜上涂覆光刻胶， 并采用一灰阶掩膜板对 光刻胶进行曝光显影，并利用光刻胶灰化工艺及刻蚀，形成源电极、漏电极、 沟道以及公共电极引线连接区及栅极引线连接区的过孔的步骤， 具体为： 在形成上述图案的衬底基板上连续沉积栅绝缘层薄膜、有源层薄膜和源 漏金属薄膜， 在源漏金属薄膜上涂覆光刻胶， 并采用一灰阶掩膜板对光刻胶 进行曝光显影， 通过灰阶掩膜板至少在源电极区域、 漏电极区域形成第一厚 度区域， 在沟道区域上方形成第二厚度区域， 在公共电极引线连接区及栅极
？ 1线连接区的上方形成第四厚度区域，在其他区域形成第四厚度区域的光刻 胶图案；
进行刻蚀， 刻蚀掉第四厚度区域处的源漏金属薄膜、 半导体层薄膜和栅 绝缘层薄膜， 形成及公共电极引线连接区及栅极引线连接区的过孔， 并通过 灰化去除第三厚度区域的光刻胶；
进行刻蚀， 刻蚀掉第三厚度区域处的源漏金属薄膜和半导体层薄膜， 并 通过灰化去除第二厚度区域的光刻胶；
进行刻蚀， 刻蚀第二厚度区域处的源漏金属薄膜， 以形成沟道， 并将剩 余光刻胶剥离， 以形成源电极、 漏电极。
其中， 灰阶掩膜板对应于第一厚度区域对光线具有第一透过率， 对应于 第二厚度区域对光线具有第二透过率，对应于第三厚度区域对光线具有第三 透过率， 对应于第四厚度区域对光线具有第四透过率。 其中， 第一厚度大于第二厚度， 第二厚度大于第三厚度， 第三厚度大于 第四厚度； 第一透过率小于第二透过率， 第二透过率小于第三透过率， 第三 透过率小于第四透过率。
其中， 第四厚度为零； 第一透过率为 0/3 , 第二透过率为 1/3 , 第三透过 率为 2/3 , 第四透过率为 3/3。
其中， 其中， 在衬底基板上形成栅金属薄膜的步骤包括：
采用溅射或热蒸发的方法在衬底基板上沉积厚度为 1000 A〜6000A的栅 金属薄膜。
其中， 在形成上述图案的衬底基板上连续沉积栅绝缘层薄膜、 有源层薄 膜和源漏金属薄膜的步骤包括：
采用化学气相沉积方法， 在衬底基板上依次沉积厚度为 2000 A〜500θΑ 的栅绝缘层薄膜、 厚度为 1000 A〜3000A的半导体层薄膜， 然后采用磁控溅 射或热蒸发方法， 沉积厚度为 1000 A〜6000A的源漏金属薄膜。
其中，在形成上述图案的衬底基板上通过光刻工艺形成钝化层的步骤包 括， 包括：
采用化学气相沉积方法，在衬底基板上沉积厚度为 1000 A〜300θΑ的绝 缘保护层薄膜；
在绝缘保护层薄膜上涂覆光刻胶， 并采用第二单色调掩膜板对光刻胶进 行曝光显影、 刻蚀， 形成钝化层图形及过孔；
并剥离相应光刻胶。
其中， 在形成上述图案衬底基板上通过光刻工艺形成像素电极的步骤， 包括：
在形成上述图案的衬底基板上沉积 10θΑ〜100θΑ厚度的透明电极层，在 透明电极层上涂覆光刻胶， 采用第三单色调掩膜板对光刻胶进行曝光显影， 至少形成位于像素电极区域上方、栅线引线连接区域上方以及数据线引线连 接区域上方的光刻胶图案；
采用湿法刻蚀工艺进行刻蚀， 并剥离刻胶， 形成像素电极的图案。 其中，在衬底基板上形成包括有栅极扫描线及栅电极的图案的步骤中采 用的为湿法刻蚀工艺。 相应地， 本发明实施例的另一方面， 还提供一种阵列基板的制造方法， 其中， 包括步骤：
在衬底基板上形成栅金属薄膜， 在栅金属薄膜上涂覆光刻胶， 并采用第 一单色调掩膜板对光刻胶进行曝光显影、 刻蚀， 形成包括有栅极扫描线及栅 电极的图案， 并通过灰化去除相应光刻胶；
在形成上述图案的衬底基板上连续沉积栅绝缘层薄膜、有源层薄膜和源 漏金属薄膜， 在源漏金属薄膜上涂覆光刻胶， 并采用一灰阶掩膜板对光刻胶 进行曝光显影， 通过灰阶掩膜板至少在源电极区域、 漏电极区域形成第一厚 度区域， 在沟道区域上方形成第二厚度区域， 在公共电极引线连接区及栅极
？ 1线连接区的上方形成第四厚度区域，在其他区域形成第四厚度区域的光刻 胶图案；
进行刻蚀， 刻蚀掉第四厚度区域处的源漏金属薄膜、 半导体层薄膜和栅 绝缘层薄膜， 形成及公共电极引线连接区及栅极引线连接区的过孔， 并通过 灰化去除第三厚度区域的光刻胶；
进行刻蚀， 刻蚀掉第三厚度区域处的源漏金属薄膜和半导体层薄膜， 并 通过灰化去除第二厚度区域的光刻胶；
进行刻蚀， 刻蚀第二厚度区域处的源漏金属薄膜， 以形成沟道， 并将剩 余光刻胶剥离， 以形成源电极、 漏电极；
在形成上述图案的衬底基板上通过光刻工艺形成钝化层；
在形成上述图案的衬底基板上通过光刻工艺形成像素电极。
其中， 灰阶掩膜板对应于第一厚度区域对光线具有第一透过率， 对应于 第二厚度区域对光线具有第二透过率，对应于第三厚度区域对光线具有第三 透过率， 对应于第四厚度区域对光线具有第四透过率。
其中， 第一厚度大于第二厚度， 第二厚度大于第三厚度， 第三厚度大于 第四厚度； 第一透过率小于第二透过率， 第二透过率小于第三透过率， 第三 透过率小于第四透过率。
其中， 第四厚度为零； 第一透过率为 0/3 , 第二透过率为 1/3 , 第三透过 率为 2/3 , 第四透过率为 3/3。
其中， 在衬底基板上形成栅金属薄膜的步骤， 包括： 采用溅射或热蒸发的方法在衬底基板上沉积厚度为 1000 A〜6000A的栅 金属薄膜。
其中， 在形成上述图案的衬底基板上连续沉积栅绝缘层薄膜、 有源层薄 膜和源漏金属薄膜的步骤包括：
采用化学气相沉积方法， 在衬底基板上依次沉积厚度为 2000 A〜500θΑ 的栅绝缘层薄膜、 厚度为 1000 A〜3000A的半导体层薄膜， 然后采用磁控溅 射或热蒸发方法， 沉积厚度为 1000 A〜6000A的源漏金属薄膜。
其中，在形成上述图案的衬底基板上通过光刻工艺形成钝化层的步骤包 括， 包括：
采用化学气相沉积方法，在衬底基板上沉积厚度为 1000 A〜300θΑ的绝 缘保护层薄膜；
在绝缘保护层薄膜上涂覆光刻胶， 并采用第二单色调掩膜板对光刻胶进 行曝光显影、 刻蚀， 形成钝化层图形及过孔；
并剥离相应光刻胶。
其中， 在形成上述图案衬底基板上通过光刻工艺形成像素电极的步骤， 包括：
在形成上述图案的衬底基板上沉积 10θΑ〜100θΑ厚度的透明电极层，在 透明电极层上涂覆光刻胶， 采用第三单色调掩膜板对光刻胶进行曝光显影， 至少形成位于像素电极区域上方、栅线引线连接区域上方以及数据线引线连 接区域上方的光刻胶图案；
采用湿法刻蚀工艺进行刻蚀， 并剥离刻胶， 形成像素电极的图案。 其中，在衬底基板上形成包括有栅极扫描线及栅电极的图案的步骤中采 用的为湿法刻蚀工艺。
实施本发明的实施例， 具有如下的有益效果：
本发明的实施例中， 通过在沉积有栅绝缘层薄膜、 有源层薄膜和源漏金 属薄膜的衬底基板上 ,采用一个具有多种光线透过率的灰阶掩膜板对光刻胶 进行曝光显影以及刻蚀， 通过减少掩膜板的数量， 从而降低了制造阵列基板 的成本； 通过对栅极过孔、 源漏层过孔以及沟道分别进行刻蚀， 可以获得优 良的薄膜晶体管源漏层沟道的性能。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其它的附图。
图 1是本发明提供的一种液晶显示器的阵列基板制造方法的一个实施例 的主流程示意图；
图 2是本发明提供的一种液晶显示器的阵列基板制造方法中在衬底基板 上形成的栅电极的示意图；
图 3是对图 2沉积栅绝缘层的示意图；
图 4是对图 2沉积栅绝缘层、、 有源层薄膜和源漏金属薄膜， 并采用灰 阶掩膜板形成光刻胶图案的示意图；
图 5是图 4中的形成光刻胶图案后的示意图；
图 6是对图 5中在第三厚度区域进行刻蚀的示意图；
图 7是对图 6进行第一次灰化的示意图；
图 8是对图 7中第二厚度区域进行刻蚀的示意图；
图 9是对图 8进行第二次灰化的示意图；
图 10是对图 9中第一厚度区域进行刻蚀的示意图；
图 11是对图 10中剩余的光刻胶进行剥离的示意图；
图 12是对图 11通过光刻工艺形成钝化层的示意图。
具体实施方式
下面参考附图对本发明的优选实施例进行描述。
如图 1所示， 示出了本发明提供的液晶显示器的阵列基板的制造方法的 一个实施例中的主流程示意图； 在该实施例中， 该液晶显示器的阵列基板制 造方方法包括如下的步骤：
步骤 S10, 在衬底基板 10上形成栅金属薄膜， 在栅金属薄膜上涂覆光 刻胶， 并采用第一单色调掩膜板对光刻胶进行曝光显影、 刻蚀， 形成包括有 栅极扫描线及栅电极 11 的图案， 并通过灰化去除相应光刻胶； 具体地， 在 一个实施例中， 可以采用溅射或热蒸发的方法在玻璃的衬底基板 10上沉积 厚度为 1000 A〜6000A的栅金属薄膜， 其中， 该栅金属薄膜可以为 Cr、 Mo、 Al、 Cu、 Ti、 Ta的单层膜， 或 Cr、 Mo、 Al、 Ti、 Ta和 Cu任意组合所构成 的复合膜。 其中刻蚀可以采用湿法刻蚀工艺。 最后在衬底基板 10形成包含 有栅电极 11的图案， 以及形成与栅电极 11连通的栅极引线连接区 111 ( pad 区）， 具体可参见图 1所示。
步骤 S11 , 在形成上述图案的衬底基 10上连续沉积栅绝缘层薄膜 12、 有源层薄膜 13和源漏金属薄膜 14, 并在源漏金属薄膜上涂覆光刻胶 3 , 并 采用一灰阶掩膜板 2对光刻胶进行曝光显影，并利用光刻胶灰化工艺及刻蚀， 形成源电极、 漏电极、 沟道以及公共电极引线连接区及栅极引线连接区的过 孔。
具体地， 首先， 采用化学气相沉积方法， 在衬底基板 10上依次沉积厚 度为 2000 A 〜500θΑ的栅绝缘层薄膜 12 (例如 SiNx层）、 厚度为 1000 A 〜3000A的半导体层薄膜 13 (例如 a-Si层）， 然后采用磁控溅射或热蒸发方 法， 沉积厚度为 1000 A 〜6000A的源漏金属薄膜 14; 并在源漏金属薄膜 14 上涂覆光刻胶 3 ;
然后采用一灰阶掩膜板 2对光刻胶 3进行曝光显影，以形成光刻胶图案。 其中，该灰阶掩膜板 2包含至少三种以上透过率的区域，以使在紫外线（UV ) 的照射下使光光刻胶 3上形成不同厚度的图案。 具体地， 通过该灰阶掩膜板 2在源电极区域 141、 漏电极区域 140、 数据线区域形成第一厚度区域 ( a区 域）、 在沟道区域上方形成第二厚度区域（b区域）、 在公共电极引线连接区 112及栅极引线连接区 111的上方形成第 4厚度区域（d区域）， 其他区域形 成为第三厚度区域（c区域）， 其中， 第一厚度大于第二厚度， 第二厚度大于 第三厚度， 第三厚度大于第四厚度， 在一个实施例中， 该第四厚度区域的厚 度可以接近或等于零； 相应地， 在灰阶掩膜板 2上， 对应于第一厚度的区域 的地方对光线具有第一透过率 20,在对应于第二厚度区域的地方对光线具有 第二透过率 21 , 在对应于第三厚度区域的地方对光线具有第三透过率 22, 在对应于第四厚度区域的地方对光线具有第四透过率 23 ,其中，第一透过率 小于第二透过率，第二透过率小于第三透过率，第三透过率小于第四透过率， 例如， 在一个实施例中， 第一透过率为 0/3 , 第二透过率为 1/3 , 第三透过率 为 2/3 , 第四透过率为 3/3。 具体图案请详见图 4及图 5。
接着， 进行刻蚀， 刻蚀掉第三厚度区域对应的源漏金属薄膜、 半导体层 薄膜和栅绝缘层薄膜， 形成及公共电极引线连接区 112的过孔 1120及栅极 引线连接区 111的过孔 1110, 并灰化去除第三厚度区域的相应光刻胶， 露出 部份第三厚度区域的源漏金属薄膜， 请参见图 6及图 7所示；
进行刻蚀 , 刻蚀掉第三厚度区域对应的源漏金属薄膜和半导体层薄膜 , 并按照进行灰化去除第二厚度区域的相应光刻胶， 露出第二厚度区域的源漏 金属薄膜， 请参见图 8及图 9;
进行刻蚀， 刻蚀掉第二厚度区域对应的源漏金属薄膜， 以形成沟道 15 , 并将剩余的光刻胶剥离， 以形成源电极 141、 漏电极 140以及数据数据线区 域 130, 请参见图 10及图 11。
步骤 S12, 在形成上述图案的衬底基板上通过光刻工艺形成钝化层； 具 体地， 包括：
采用化学气相沉积方法，在衬底基板上沉积厚度为 1000 A〜300θΑ的绝 缘保护层薄膜 16 (如 SiNx层）； 在绝缘保护层薄膜 16上涂覆光刻胶， 并采 用第二单色调掩膜板对光刻胶进行曝光显影、 刻蚀， 形成钝化层图形及过孔
160, 请参见图 12。
步骤 S13 , 在形成上述图案的衬底基板上通过光刻工艺形成像素电极， 具体地， 包括：
在形成上述图案的衬底基板上沉积 10θΑ〜100θΑ厚度的透明电极层（如 ITO或 IZO层）， 在该透明电极层上涂覆光刻胶， 采用第三单色调掩膜板对 光刻胶进行曝光显影， 至少形成位于像素电极区域上方、 栅线引线连接区域 上方以及数据线弓 ]线连接区域上方的光刻胶图案；
采用湿法刻蚀工艺进行刻蚀， 并剥离光刻胶， 形成像素电极的图案。 实施本发明， 具有如下的有益效果：
本发明的实施例中， 通过在沉积有栅绝缘层薄膜、 有源层薄膜和源漏金 属薄膜的衬底基板上 ,采用一个具有多种光线透过率的灰阶掩膜板对光刻胶 进行曝光显影以及刻蚀， 通过减少掩膜板的数量， 从而降低了制造阵列基板 的成本； 通过对栅极过孔、 源漏层过孔以及沟道分别进行刻蚀， 可以获得优 良的薄膜晶体管源漏层沟道的性能。
以上所揭露的仅为本发明较佳实施例而已， 当然不能以此来限定本发明 之权利范围， 因此等同变化， 仍属本发明所涵盖的范围。

Claims

权 利 要 求
1、 一种阵列基板的制造方法， 其中， 包括：
在衬底基板上形成栅金属薄膜， 在所述栅金属薄膜上涂覆光刻胶， 并采 用第一单色调掩膜板对光刻胶进行曝光显影、 刻蚀， 形成包括有栅极扫描线 及栅电极的图案， 并通过灰化去除相应光刻胶；
在形成上述图案的衬底基板上连续沉积栅绝缘层薄膜、有源层薄膜和源 漏金属薄膜， 在所述源漏金属薄膜上涂覆光刻胶， 并采用一灰阶掩膜板对光 刻胶进行曝光显影， 并利用光刻胶灰化工艺及刻蚀， 形成源电极、 漏电极、 沟道以及公共电极引线连接区及栅极引线连接区的过孔， 其中， 所述灰阶掩 膜板对应有三种以上的光线透过率；
在形成上述图案的衬底基板上通过光刻工艺形成钝化层；
在形成上述图案的衬底基板上通过光刻工艺形成像素电极。
2、 根据权利要求 1 所述的阵列基板的制造方法， 其中， 在形成上述图 案的衬底基板上连续沉积栅绝缘层薄膜、 有源层薄膜和源漏金属薄膜， 在所 述源漏金属薄膜上涂覆光刻胶， 并采用一灰阶掩膜板对光刻胶进行曝光显 影， 并利用光刻胶灰化工艺及刻蚀， 形成源电极、 漏电极、 沟道以及公共电 极引线连接区及栅极弓 1线连接区的过孔的步骤， 具体为：
在形成上述图案的衬底基板上连续沉积栅绝缘层薄膜、有源层薄膜和源 漏金属薄膜， 在所述源漏金属薄膜上涂覆光刻胶， 并采用一灰阶掩膜板对光 刻胶进行曝光显影， 通过所述灰阶掩膜板至少在源电极区域、 漏电极区域形 成第一厚度区域， 在沟道区域上方形成第二厚度区域， 在公共电极引线连接 区及栅极引线连接区的上方形成第四厚度区域，在其他区域形成第四厚度区 域的光刻胶图案；
进行刻蚀， 刻蚀掉所述第四厚度区域处的源漏金属薄膜、 半导体层薄膜 和栅绝缘层薄膜， 形成及公共电极引线连接区及栅极引线连接区的过孔， 并 通过灰化去除所述第三厚度区域的光刻胶；
进行刻蚀， 刻蚀掉所述第三厚度区域处的源漏金属薄膜和半导体层薄 膜， 并通过灰化去除所述第二厚度区域的光刻胶；
进行刻蚀， 刻蚀所述第二厚度区域处的源漏金属薄膜， 以形成沟道， 并 将剩余光刻胶剥离， 以形成源电极、 漏电极。
3、 根据权利要求 2所述的阵列基板的制造方法， 其中， 所述灰阶掩膜 板对应于所述第一厚度区域对光线具有第一透过率，对应于所述第二厚度区 域对光线具有第二透过率， 对应于所述第三厚度区域对光线具有第三透过 率， 对应于所述第四厚度区域对光线具有第四透过率。
4、 根据权利要求 3所述的阵列基板的制造方法， 其中， 所述第一厚度 大于所述第二厚度， 所述第二厚度大于所述第三厚度， 所述第三厚度大于所 述第四厚度； 所述第一透过率小于所述第二透过率， 所述第二透过率小于所 述第三透过率， 所述第三透过率小于所述第四透过率。
5、 根据权利要求 3所述的阵列基板的制造方法， 其中， 所述第四厚度 为零； 所述第一透过率为 0/3 , 所述第二透过率为 1/3 , 所述第三透过率为 2/3 , 所述第四透过率为 3/3。
6、 根据权利要求 5所述的阵列基板的制造方法， 其中， 所述在衬底基 板上形成栅金属薄膜的步骤， 包括：
采用溅射或热蒸发的方法在所述衬底基板上沉积厚度为 1000 A〜6000A 的栅金属薄膜。
7、 根据权利要求 6所述的阵列基板的制造方法， 其中， 所述在形成上 述图案的衬底基板上连续沉积栅绝缘层薄膜、有源层薄膜和源漏金属薄膜的 步骤包括：
采用化学气相沉积方法， 在所述衬底基板上依次沉积厚度为 2000 A 〜5000A的栅绝缘层薄膜、 厚度为 1000 A〜3000A的半导体层薄膜， 然后采 用磁控溅射或热蒸发方法， 沉积厚度为 1000 A〜6000A的源漏金属薄膜。
8、 根据权利要求 7所述的阵列基板的制造方法， 其中， 在形成上述图 案的衬底基板上通过光刻工艺形成钝化层的步骤包括， 包括：
采用化学气相沉积方法， 在所述衬底基板上沉积厚度为 100θ Α〜300θΑ 的绝缘保护层薄膜；
在所述绝缘保护层薄膜上涂覆光刻胶， 并采用第二单色调掩膜板对光刻 胶进行曝光显影、 刻蚀， 形成钝化层图形及过孔；
并剥离相应光刻胶。
9、 根据权利要求 8所述的阵列基板的制造方法， 其中， 所述在形成上 述图案衬底基板上通过光刻工艺形成像素电极的步骤， 包括：
在形成上述图案的衬底基板上沉积 10θΑ〜100θΑ厚度的透明电极层，在 所述透明电极层上涂覆光刻胶，采用第三单色调掩膜板对光刻胶进行曝光显 影， 至少形成位于像素电极区域上方、 栅线引线连接区域上方以及数据线引 线连接区域上方的光刻胶图案；
采用湿法刻蚀工艺进行刻蚀， 并剥离刻胶， 形成像素电极的图案。
10、 根据权利要求 9所述的阵列基板的制造方法， 其中， 在所述衬底基 板上形成包括有栅极扫描线及栅电极的图案的步骤中采用的为湿法刻蚀工 艺
11、 一种阵列基板的制造方法， 其中， 包括：
在衬底基板上形成栅金属薄膜， 在所述栅金属薄膜上涂覆光刻胶， 并采 用第一单色调掩膜板对光刻胶进行曝光显影、 刻蚀， 形成包括有栅极扫描线 及栅电极的图案， 并通过灰化去除相应光刻胶；
在形成上述图案的衬底基板上连续沉积栅绝缘层薄膜、有源层薄膜和源 漏金属薄膜， 在所述源漏金属薄膜上涂覆光刻胶， 并采用一灰阶掩膜板对光 刻胶进行曝光显影， 通过所述灰阶掩膜板至少在源电极区域、 漏电极区域形 成第一厚度区域， 在沟道区域上方形成第二厚度区域， 在公共电极引线连接 区及栅极引线连接区的上方形成第四厚度区域，在其他区域形成第四厚度区 域的光刻胶图案；
进行刻蚀， 刻蚀掉所述第四厚度区域处的源漏金属薄膜、 半导体层薄膜 和栅绝缘层薄膜， 形成及公共电极引线连接区及栅极引线连接区的过孔， 并 通过灰化去除所述第三厚度区域的光刻胶；
进行刻蚀， 刻蚀掉所述第三厚度区域处的源漏金属薄膜和半导体层薄 膜， 并通过灰化去除所述第二厚度区域的光刻胶；
进行刻蚀， 刻蚀所述第二厚度区域处的源漏金属薄膜， 以形成沟道， 并 将剩余光刻胶剥离， 以形成源电极、 漏电极； 在形成上述图案的衬底基板上通过光刻工艺形成钝化层； 在形成上述图案的衬底基板上通过光刻工艺形成像素电极。
12、 根据权利要求 11 所述的阵列基板的制造方法， 其中， 所述灰阶掩 膜板对应于所述第一厚度区域对光线具有第一透过率，对应于所述第二厚度 区域对光线具有第二透过率，对应于所述第三厚度区域对光线具有第三透过 率， 对应于所述第四厚度区域对光线具有第四透过率。
13、 根据权利要求 12所述的阵列基板的制造方法， 其中， 所述第一厚 度大于所述第二厚度， 所述第二厚度大于所述第三厚度， 所述第三厚度大于 所述第四厚度； 所述第一透过率小于所述第二透过率， 所述第二透过率小于 所述第三透过率， 所述第三透过率小于所述第四透过率。
14、 根据权利要求 13所述的阵列基板的制造方法， 其中， 所述第四厚 度为零； 所述第一透过率为 0/3 , 所述第二透过率为 1/3 , 所述第三透过率为 2/3 , 所述第四透过率为 3/3。
15、 根据权利要求 14所述的阵列基板的制造方法， 其中， 所述在衬底 基板上形成栅金属薄膜的步骤， 包括：
采用溅射或热蒸发的方法在所述衬底基板上沉积厚度为 1000 A〜6000A 的栅金属薄膜。
16、 根据权利要求 15所述的阵列基板的制造方法， 其中， 所述在形成 上述图案的衬底基板上连续沉积栅绝缘层薄膜、有源层薄膜和源漏金属薄膜 的步骤包括：
采用化学气相沉积方法， 在所述衬底基板上依次沉积厚度为 2000 A 〜5000A的栅绝缘层薄膜、 厚度为 1000 A〜3000A的半导体层薄膜， 然后采 用磁控溅射或热蒸发方法， 沉积厚度为 1000 A〜6000A的源漏金属薄膜。
17、 根据权利要求 16所述的阵列基板的制造方法， 其中， 在形成上述 图案的衬底基板上通过光刻工艺形成钝化层的步骤包括， 包括：
采用化学气相沉积方法， 在所述衬底基板上沉积厚度为 100θ Α〜300θΑ 的绝缘保护层薄膜；
在所述绝缘保护层薄膜上涂覆光刻胶， 并采用第二单色调掩膜板对光刻 胶进行曝光显影、 刻蚀， 形成钝化层图形及过孔； 并剥离相应光刻胶。
18、 根据权利要求 17所述的阵列基板的制造方法， 其中， 所述在形成 上述图案衬底基板上通过光刻工艺形成像素电极的步骤， 包括：
在形成上述图案的衬底基板上沉积 10θΑ〜100θΑ厚度的透明电极层，在 所述透明电极层上涂覆光刻胶，采用第三单色调掩膜板对光刻胶进行曝光显 影， 至少形成位于像素电极区域上方、 栅线引线连接区域上方以及数据线引 线连接区域上方的光刻胶图案；
采用湿法刻蚀工艺进行刻蚀， 并剥离刻胶， 形成像素电极的图案。
19、 根据权利要求 18所述的阵列基板的制造方法， 其中， 在所述衬底 基板上形成包括有栅极扫描线及栅电极的图案的步骤中采用的为湿法刻蚀 工艺。
PCT/CN2014/070385 2013-12-31 2014-01-09 一种液晶显示器的阵列基板的制造方法 WO2015100776A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/346,433 US20150187825A1 (en) 2013-12-31 2014-01-09 Method of Manufacturing Array Substrate of LCD

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310747724.8A CN103762199B (zh) 2013-12-31 2013-12-31 一种液晶显示器的阵列基板的制造方法
CN201310747724.8 2013-12-31

Publications (1)

Publication Number Publication Date
WO2015100776A1 true WO2015100776A1 (zh) 2015-07-09

Family

ID=50529412

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2014/070385 WO2015100776A1 (zh) 2013-12-31 2014-01-09 一种液晶显示器的阵列基板的制造方法

Country Status (2)

Country Link
CN (1) CN103762199B (zh)
WO (1) WO2015100776A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104635416B (zh) 2015-02-06 2018-12-25 合肥京东方光电科技有限公司 一种掩膜板及阵列基板的制造方法
CN105810688A (zh) * 2016-03-14 2016-07-27 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板、灰度掩膜板和显示装置
CN110235050B (zh) * 2016-09-09 2021-06-04 株式会社Ntt都科摩 一种衍射光学元件的制造方法
CN107153324B (zh) * 2017-06-22 2019-09-13 深圳市华星光电半导体显示技术有限公司 光罩结构及阵列基板制造方法
KR102085160B1 (ko) * 2019-02-18 2020-04-24 이엘케이 주식회사 디스플레이 패널 및 그 제조방법
CN109856908A (zh) * 2019-03-05 2019-06-07 京东方科技集团股份有限公司 一种掩膜版、显示基板及其制备方法和显示装置
CN110400832A (zh) * 2019-06-12 2019-11-01 北海惠科光电技术有限公司 阵列基板的制备方法及阵列基板
CN111048525A (zh) * 2019-11-27 2020-04-21 Tcl华星光电技术有限公司 阵列基板的制备方法及阵列基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050219435A1 (en) * 2004-04-06 2005-10-06 Lg.Philips Lcd Co., Ltd. Liquid crystal display device including driving circuit and method of fabricating the same
CN101093844A (zh) * 2006-06-23 2007-12-26 北京京东方光电科技有限公司 一种薄膜晶体管器件阵列基板结构及其制造方法
CN101582430A (zh) * 2008-05-16 2009-11-18 上海广电Nec液晶显示器有限公司 阵列基板及其制造方法
US8450850B2 (en) * 2010-11-04 2013-05-28 Samsung Display Co., Ltd. Thin-film transistor substrate and method of manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100578761C (zh) * 2008-09-05 2010-01-06 上海广电光电子有限公司 薄膜晶体管阵列基板制造方法
KR20120036186A (ko) * 2010-10-07 2012-04-17 삼성전자주식회사 배선, 배선 형성 방법, 상기 배선을 이용한 표시 장치, 및 상기 표시 장치의 제조 방법
CN103123910B (zh) * 2012-10-31 2016-03-23 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN103178021B (zh) * 2013-02-28 2015-02-11 京东方科技集团股份有限公司 一种氧化物薄膜晶体管阵列基板及制作方法、显示面板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050219435A1 (en) * 2004-04-06 2005-10-06 Lg.Philips Lcd Co., Ltd. Liquid crystal display device including driving circuit and method of fabricating the same
CN101093844A (zh) * 2006-06-23 2007-12-26 北京京东方光电科技有限公司 一种薄膜晶体管器件阵列基板结构及其制造方法
CN101582430A (zh) * 2008-05-16 2009-11-18 上海广电Nec液晶显示器有限公司 阵列基板及其制造方法
US8450850B2 (en) * 2010-11-04 2013-05-28 Samsung Display Co., Ltd. Thin-film transistor substrate and method of manufacturing the same

Also Published As

Publication number Publication date
CN103762199A (zh) 2014-04-30
CN103762199B (zh) 2016-05-18

Similar Documents

Publication Publication Date Title
US8692258B2 (en) Array substrate of TFT-LCD including a black matrix and method for manufacturing the same
WO2015100776A1 (zh) 一种液晶显示器的阵列基板的制造方法
US9523895B2 (en) TFT-LCD array substrate and manufacturing method thereof
JP5079392B2 (ja) Ｔｆｔ−ｌｃｄアレイ基板構造及びその製造方法
US8563980B2 (en) Array substrate and manufacturing method
WO2015055054A1 (zh) 阵列基板及其制作方法和显示装置
JP5741992B2 (ja) Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法
WO2013189160A1 (zh) 阵列基板及其制作方法、显示装置
JP2008040502A (ja) 薄膜トランジスタｌｃｄ画素ユニットおよびその製造方法
KR20010091119A (ko) 사진 식각용 장치 및 방법, 그리고 이를 이용한 액정 표시장치용 박막 트랜지스터 기판의 제조 방법
WO2013181909A1 (zh) 薄膜晶体管和阵列基板及其制造方法
WO2014205998A1 (zh) Coa基板及其制造方法、显示装置
WO2014005404A1 (zh) 薄膜晶体管的制造方法及阵列基板的制造方法
US20190043898A1 (en) Array substrate motherboard, method for manufacturing the same, and display device
JP2010211206A5 (zh)
KR20120049834A (ko) 어레이 기판과 액정 디스플레이
TWI333279B (en) Method for manufacturing an array substrate
KR101467710B1 (ko) Ｔｆｔ 어레이 기판, 그 제조방법 및 디스플레이 장치
WO2015143745A1 (zh) 一种阵列基板的制造方法
WO2015096312A1 (zh) 阵列基板及其制作方法和显示装置
WO2014015628A1 (zh) 阵列基板及其制作方法、显示装置
WO2015043023A1 (zh) Tft-lcd阵列基板的制造方法、液晶面板及液晶显示器
WO2013189144A1 (zh) 阵列基板及其制造方法、以及显示装置
WO2013071838A1 (zh) 彩膜基板、tft阵列基板及其制造方法和液晶显示面板
WO2017118004A1 (zh) 阵列基板及其制作方法以及显示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 14346433

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14877084

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14877084

Country of ref document: EP

Kind code of ref document: A1