CN113690256B - 显示基板及其制备方法、显示装置 - Google Patents

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Abstract

本公开提供一种显示基板及其制备方法、显示装置，属于显示技术领域。本公开提供的显示基板，包括衬底基板，设置在衬底基板上的多条栅线和多条数据线；栅线和数据线交叉区域内包括像素单元；其中像素单元至少包括开关器件和像素电极；在像素电极所在层和数据线所在层之间设置有第一层间介质层；开关器件包括半导体有源层，半导体有源层在衬底基板上的正投影，位于数据线在衬底基板上的正投影内；半导体有源层划分为第一连接区、第二连接区，以及位于第一连接区和第二连接区之间的沟道区；对于任一像素单元，其中的半导体有源层的第一连接区与限定出该像素单元的所述数据线电连接，半导体有源层的第二连接区与限定出该像素单元中的像素电极电连接。

Description

显示基板及其制备方法、显示装置
技术领域
本公开属于显示技术领域，具体涉及一种显示基板及其制备方法、显示装置。
背景技术
随着人们对于显示画面要求的提高，以虚拟现实(Virtual Reality，VR)设备为代表的高分辨率(pixels per inch，PPI)显示装置受到人们的日益关注。为使高PPI显示设备达到预设的显示效果，对显示设备中的像素单元提出了更高的要求。现有的显示设备中，像素单元的开口率是影响显示设备的设计以及亮度的重要因素。
发明人发现现有技术中存在：随着像素单元中的薄膜晶体管沟道宽度的增加，像素单元的开口率不断减小的问题。故提出一种新型的薄膜晶体管是亟需解决的问题。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种显示基板及其制备方法、显示装置。
第一方面本公开提供一种显示基板，其中，包括衬底基板，设置在所述衬底基板上的多条栅线和多条数据线；所述栅线和所述数据线交叉设置限定出多个像素单元；其中，所述像素单元至少包括位于所述衬底基板上的开关器件和像素电极；在所述像素电极所在层和所述数据线所在层之间设置有第一层间介质层；所述开关器件包括半导体有源层，所述半导体有源层在所述衬底基板上的正投影，位于所述数据线在所述衬底基板上的正投影内；所述半导体有源层划分为第一连接区、第二连接区，以及位于所述第一连接区和所述第二连接区之间的沟道区；对于任一所述像素单元，其中的所述半导体有源层的第一连接区与限定出该像素单元的所述数据线电连接，所述半导体有源层的第二连接区与限定出该像素单元中的像素电极电连接。
其中，所述第一层间介质层具有多个开槽，一个所述半导体有源层通过一个开槽将所述数据线与所述像素电极电连接；所述栅线和所述半导体有源层的沟道区在所述开槽侧壁上的正投影存在交叠；显示基板，还包括位于栅线和半导体有源层所在层之间的第二层间介质层；栅线和半导体有源层的沟道区在开槽侧壁上的正投影存在交叠。
其中，所述栅线在所述衬底基板上的正投影覆盖所述半导体有源层的第一连接区和第二连接区。
其中，所述像素单元中的所述半导体有源层和所述像素电极为一体成型结构。
其中，所述数据线、所述第一层间绝缘层、所述像素电极沿背离所述衬底基板方向依次设置，所述半导体有源层的第一连接区位于所述数据线背离衬底基板的一侧，所述半导体有源层的第二连接区位于所述像素电极背离所述衬底基板的一侧。
其中，在所述栅线背离所述衬底基板的一侧依次设置有第三层间介质层和各所述像素单元中的公共电极。
第二方面，本公开提供一种显示基板的制备方法，其中，提供一衬底基板，在所述衬底基板上形成多条栅线和多条数据线，以及位于所述栅线和所述数据线交叉处的多个像素单元；形成所述多个像素单元中的每个像素单元的步骤包括在所述衬底基板上形成开关器件和像素电极；在所述像素电极所在层和所述数据线所在层之间形成第一层间介质层；
形成所述开关器件的步骤包括：在所述数据线背离所述衬底基板的一侧通过构图工艺形成包括所述半导体有源层的图形；其中，所述半导体有源层在所述衬底基板上的正投影，位于所述数据线在所述衬底基板上的正投影内；
形成所述半导体有源层的步骤包括形成第一连接区、第二连接区和形成位于所述第一连接区和所述第二连接区之间的沟道区；其中，所述半导体有源层的第一连接区与限定出该所述像素单元的所述数据线的图形电连接，所述半导体有源层的第二连接区与限定出该所述像素单元中的所述像素电极的图形电连接。
其中，在所述第一层间介质层上形成多个开槽；其中，一个所述开槽将一个所述半导体有源层与所述数据线和所述像素电极电连接；所述栅线和所述半导体有源层的沟道区在所述开槽侧壁上的正投影存在交叠；在所述栅线和所述半导体有源层所在层之间的形成第二层间介质层。
其中，形成所述半导体有源层的第一连接区和所述第二连接区的步骤包括：所述有源半导体层与所述像素电极连接的部分为第一连接区，所述有源半导体层与所述数据线连接的部分为第二连接区；其中，所述栅线在所述衬底基板上的正投影覆盖所述第一连接区和所述第二连接区在所述衬底基板上的正投影；所述半导体有源层和所述像素电极通过一次构图工艺形成，且二者为一体结构。
其中，形成所述第一层间绝缘层的步骤在形成所述数据线的步骤之后；形成所述像素电极的步骤在形成所述第一层间绝缘层的步骤之后。
其中，在形成所述栅线的步骤之后还包括：
在所述栅线和所述第二层间介质层背离所述衬底基板的一侧形成所述第三层间介质层；在所述第三层间介质层背离所述衬底基板的一侧，通过构图工艺形成包括公共电极的图形。
第三方面，本公开还提供一种显示装置，包括其上所述的显示基板。
附图说明
图1为示例性的显示基板的示意图；
图2为示例性的显示基板的一种截面图；
图3为示例性的显示基板的一种等效电路图；
图4为示例性的显示基板的一种俯视图；
图5为本公开的显示基板的一种俯视图；
图6为本公开的显示基板的一种截面图；
图7为本公开的显示基板的另一种截面图；
图8为本公开的制备方法的步骤S10的示意图；
图9为本公开的制备方法的步骤S11的示意图；
图10为本公开的制备方法的步骤S12的示意图；
图11为本公开的制备方法的步骤S13的示意图；
图12为本公开的制备方法的步骤S14的示意图；
图13为本公开的制备方法的步骤S15的示意图；
图14为本公开的制备方法的步骤S130的示意图。
具体实施方式
为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。
如图1所示的一种示例性的显示基板，该显示基板包括沿第一方向和第二方向呈阵列排布的多个像素单元；其中，第一方向和第二方向相交，其中一者可以为行方向，另一者为列方向，在本公开实施例中以第一方向为行方向，第二方向为列方向进行描述。其中，在本公开实施例中多个像素单元可以包括但不限于包括红色像素单元、绿色像素单元、蓝色像素单元等。
如图1所示，该显示基板具有显示区Q1和环绕显示区Q1的周边区Q2，其中，显示基板可以为阵列基板。当然，显示基板还可以是COA基板(Color On Array)。在公开实施例中以显示基板为阵列基板为例进行说明。
图2为图1的显示基板的一种截面图；参照图2，对显示基板的结构进行具体说明；如图2所示，显示基板包括衬底基板1，和设置在衬底基板1上的多个像素单元，每个像素单元结构包括：依次在衬底基板1上的第一金属层2、第一层间绝缘层3、有源半导体层4、第二金属层5、第二层间绝缘层6、以及第一透明导电层7。其中，第一金属层2设置于衬底基板1的一侧，该第一金属层2包括位于显示区Q1的各薄膜晶体管TFT的控制极，以及存储电容Cst的第二极板；第一层间绝缘层3设置于第一金属层2背离衬底基板1的一侧；有源半导体层4设置于第一层间绝缘层3背离衬底基板1的一侧，有源半导体层4包括显示区Q1的各薄膜晶体管TFT的沟道区；第二金属层5设置于有源半导体层4和第一层间绝缘层3，背离衬底基板1的一侧，该第二金属层5包括位于显示区Q1的各薄膜晶体管TFT的第一极和第二极；第二层间绝缘层6和第一透明导电层7分别依次设置于第二金属层5背离衬底基板1的一侧，第一透明导电层7包括显示区Q1的各个像素单元的像素电极13，像素电极13通过贯穿第二层间绝缘层6的第三连接过孔与薄膜晶体管TFT的漏极相连。
图3为上述显示基板中一个像素单元中的等效电路示意图；如图3所示，该等效电路包括薄膜晶体管TFT和存储电容Cst；该薄膜晶体管TFT的第一极连接数据线12，该薄膜晶体管TFT第二极连接存储电容Cst的第一极板，该薄膜晶体管TFT的控制极连接栅线11；存储电容Cst的第二极板连接公共电极19线。当栅线11被写入工作电平信号时，薄膜晶体管TFT被选通，数据线12上的电压信号被写入像素电极13。
另外，在示例性的实施例和本公开的实施例中采用的晶体管可以为薄膜晶体管TFT或场效应晶体管或其他特性相同的开关器件，薄膜晶体管TFT可以包括氧化物半导体薄膜晶体管TFT、非晶硅薄膜晶体管TFT或多晶硅薄膜晶体管TFT等。对于每个晶体管其均包括第一极、第二极和控制极；其中，控制极作为晶体管的栅极，第一极和第二极中的一者作为晶体管的源极，另一者作为晶体管的漏极；而晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中第一极为源极，第二极为漏极，所以本公开的实施例中全部或部分晶体管的源极和漏极根据需要是可以互换的。
此外按照晶体管的特性区分可以将晶体管分为N型和P型，示范性的实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，晶体管开启，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开实施例的保护范围内的。
图4为示例性的显示基板的一种俯视图示意图。图4所示，发明人发现，薄膜晶体管的沟道尺寸大小直接影响了像素单元开口率的大小，经过计算发现，薄膜晶体管的沟道宽度每增加1μm，像素单元的而开口率将下降3％，严重影响了显示基板的显示效果。
针对上述现有技术存在的问题，发明人对现有技术进行了改进。
第一方面，如图5-图14所示，本公开提供了一种显示基板，包括:衬底基板1，设置在衬底基板1上的多条栅线11和多条数据线12；栅线11和数据线12交叉设置限定出多个像素单元；其中，像素单元至少包括位于衬底基板1上的开关器件和像素电极13；在像素电极13所在层和数据线12所在层之间设置有第一层间介质层14；开关器件包括半导体有源层15，半导体有源层15在衬底基板1上的正投影，位于数据线12在衬底基板1上的正投影内；半导体有源层15划分为第一连接区、第二连接区，以及位于第一连接区和第二连接区之间的沟道区；对于任一像素单元，其中的半导体有源层15的第一连接区与限定出该像素单元的数据线12电连接，半导体有源层15的第二连接区与限定出该像素单元中的像素电极13电连接。
在该种实施例中，栅线11用于提供控制信号，数据线12用于提供数据信号；在实际工作时，向栅线11输入控制信号，栅线11上的控制信号将与其相连的处于同一行或同一列的像素单元打开，将数据线12上的控制信号写入像素单元。像素单元由于设置于栅线11和数据线12的交叉区域内，因此像素单元在衬底基板1上呈阵列排布。像素电极13至少包括位于衬底基板1上的开关器件和像素电极13；开关器件与栅线11、数据线12以及像素电极13电连接，用于在栅线11上的控制信号的控制下，开关器件打开将数据线12上的数据信号经由开关器件写入像素电极13中。
第一层间介质层14设置在像素电极13所在层和数据线12所在层之间，用作显示基板的层间绝缘层。开关器件中的半导体有源层15用作形成开关器件的导电沟道，且由于半导体有源层15在衬底基板1上的正投影位于数据线12在衬底基板1上的正投影内，数据线12位于衬底基板1和半导体有源层15所在层之间，因此半导体有源层15数据线12数据线12可以用作为有源半导体层4遮光，以使得不需要额外设置遮光层为半导体有源层15遮光。半导体有源层15的第一连接区与数据线12电连接，用于接收数据线12上的数据信号；半导体有源层15的沟道区用于在沟道两侧具有一定电场时，形成使半导体有源层15的第一连接区和第二连接区导通的导电沟道；半导体有源层15的第二连接区用于与像素电极13电连接，用于将半导体有源层15第一连接区接收的数据信号写入像素电极13。
其中，由于所述像素电极13所在层和所述数据线12所在层之间设置有第一层间介质层14，半导体有源层15的第一连接区和数据线12电连接，半导体有源层15的第二连接区与像素电极13电连接，因此位于半导体有源层15的第一连接区和第二连接区的沟道区为直立或侧立设置。因此可以在不对有源半导体层4的沟道区尺寸做太多改变的基础上增大像素单元的开口率，且可以如图5所示，将有源半导体层4设置在像素单元的边缘区域，以到达像素单元的开口率最大化的效果。
在一些实施例中，如图5-图8所示，第一层间介质层14具有多个开槽，一个半导体有源层15通过一个开槽将数据线12与像素电极13电连接；栅线11和半导体有源层15的沟道区在开槽侧壁上的正投影存在交叠半导体有源层15；显示基板，还包括位于栅线11和半导体有源层15所在层之间的第二层间介质层17；栅线11和半导体有源层15的沟道区在连接侧面上的正投影存在交叠。
在该种实施例中，开槽用于形成半导体有源层15的沟道区，半导体有源层15的第一连接区通过开槽与数据线12电连接；半导体有源层15的沟道区位于开槽侧壁；半导体有源层15的第二连接区与像素电极13电连接。由于第二层间介质层17位于栅线11和半导体有源层15所在层之间，且栅线11和半导体有源层15的沟道区在开槽侧壁上的正投影存在交叠，因此第二层间介质层17的功能可以和金属氧化物薄膜晶体管中的栅极绝缘层类似，且栅线11和半导体有源层15的沟道区在连接侧面上的正投影交叠的部分与金属氧化物薄膜晶体管中栅极的功能类似，即控制半导体有源层15的沟道区形成导电沟道，以使得与半导体有源层15的第一连接区相连的数据线12和与半导体有源层15的第二连接区相连的像素电极13电连接。
同时，由于半导体有源层15的第一连接区和数据线12所连接的部分与金属氧化物薄膜晶体管中源极的功能类似；半导体有源层15的第二连接区和像素电极13所连接的部分与金属氧化物薄膜晶体管中漏极的功能类似；栅线11和半导体有源层15的沟道区在连接侧面上的正投影交叠的部分与金属氧化物薄膜晶体管中栅极的功能类似。因此，与金属氧化物薄膜晶体管的功能存在类似的部分共同组成了一个类似垂直金属氧化物薄膜晶体管的结构，在该种实施例中，开关器件还包括上述的类似垂直金属氧化物薄膜晶体管的结构。
在一些实施例中，如图6所示，栅线11在衬底基板1上的正投影覆盖半导体有源层15的第一连接区和第二连接区。在该种实施例中，栅线11在连接侧面上的正投影与覆盖半导体有源层15的沟道区在连接侧面上的正投影，以使得在半导体有源层15背离衬底基板1的一侧不需要额外设置遮光层，降低了衬底基板1的工艺难度，提高了产品的良品率，降低了成本。
在一些实施例中，如图7所示，像素单元中的半导体有源层15和像素电极13为一体成型结构。由于半导体有源层15可以选用透明导电材料，例如IGZO(铟镓锌氧化物，indiumgallium zinc oxide)，也可以为像素电极13所采用的材料，因此在本实施例中，将半导体有源层15和像素电极13设置为一体成型结构，省略了单独制备像素电极13的步骤，将像素单元的结构简化，以使其更容易制备。同时由于减少了制备像素电极13中的工艺步骤，降低了制备成本，提高了良品率。
在一些实施例中，如图6-图7所示，数据线12、第一层间绝缘层3、像素电极13沿背离衬底基板1方向依次设置，半导体有源层15的第一连接区位于数据线12背离衬底基板1的一侧，所述半导体有源层15的第二连接区位于所述像素电极13背离衬底基板1的一侧。具体的，通过该种方式限定了数据线12、第一层间绝缘层3、像素电极13、半导体有源层15的第一连接区以及半导体有源层15的第二连接区的位置。数据线12位于衬底基板1上，第一层间绝缘层3位于数据线12上，像素电极13位于第一绝缘层的第二表面上。通过该种设置方式，使得数据线12、第一层间绝缘层3、像素电极13可以使用现有的较成熟的制备工艺制备，降低了生产成本。半导体有源层15的第一连接区设置在数据线12上，半导体有源层15的第二连接区设置在像素电极13上，通过该种方式，以使得半导体有源层15具有较大的尺寸，使得开关器件的电学性能较好。
在一些实施例中，如图6-图7所示，在栅线11背离衬底基板1的一侧依次设置有第三层间介质层18和各像素单元中的公共电极19。其中，第三层间绝缘层设置于栅线11和第二层架介质层上，第三绝缘层间介质层用作层间绝缘层，可以对栅线11和第二层间介质层17绝缘起到绝缘隔离保护的作用，同时可以用作平坦化层，以使得在第三绝缘层上形成其他膜层时更加便捷。公共电极19用于传输公共电压，在一些实施例中，本公开中的衬底基板1上可以设置有液晶层和彩膜基板，彩膜基板上设置有公共电极19，衬底基板1上的公共电极19可以将公共电压传输到彩膜基板上的公共电极19中，彩膜基板上的公共电极19与衬底基板1上像素电极13之间形成电场，该电场控制液晶层的液晶分子定向转动形成图像。
第二方面，如图6-图14所示，本公开实施例提供了一种显示基板的制备方法，该方法包括：提供一衬底基板1，在衬底基板1上形成包括多条栅线11和多条数据线12的图形，栅线11的图形和数据线12的图形交叉形成多个像素单元；形成多个像素单元中的每个像素单元的步骤包括在所述衬底基板1上形成开关器件和像素电极13；在像素电极13所在层和数据线12所在层之间形成第一层间介质层14；形成开关器件的步骤包括在数据线12背离衬底基板1的一侧通过构图工艺形成包括半导体有源层15的图形。其中，半导体有源层15在衬底基板1上的正投影，位于数据线12在衬底基板1上的正投影内。形成半导体有源层15的步骤包括形成第一连接区、第二连接区和形成位于第一连接区和第二连接区之间的沟道区。其中，半导体有源层15的第一连接区与限定出该像素单元的数据线12的图形电连接，半导体有源层15的第二连接区与限定出该像素单元中的像素电极13的图形电连接。
具体的，在衬底基板1的一侧沉积第一金属膜，通过构图工艺对第一金属膜进行处理形成多条数据线12；在数据线12和衬底基板1朝向数据线12一侧沉积第一层间介质层14；在第一层间介质层14上沉积第一透明导电膜，通过构图工艺对第一透明导电膜进行处理形成多个像素电极13；在栅线11和第一层间介质层14上沉积金属氧化物膜，通过构图工艺形成半导体有源层15，半导体有源层15包括设置在数据线12上的第一连接区和设置在像素电极13上的第二连接区，以及位于第一连接区和第二连接区之间的沟道区；在半导体有源层15上背离衬底基板1的一侧形成第二金属膜，通过构图工艺对第二金属膜进行处理形成多条栅线11。
为了清楚本公开实施例中的制备方法，以下结合附图和具体实施例对本公开实施例中的显示基板的制备方法进行说明。该制备方法的具体步骤如下:
S10、提供一衬底基板1，在衬底基板1的一侧沉积缓冲层16。
具体的，通过化学气相沉积(Chemical Vapor Deposition，CVD)沉积缓冲层16。缓冲层16的厚度为100-500nm，缓冲层16的材料为硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，也可以是氧化铪(HfOx)、氧化铝(AlOx)和氧化钽(TaOx)中的任意一种或更多种，可以是上述材料组成的多层或复合层。
S11、在缓冲层16上通过构图工艺形成数据线12。
具体的，通过采用磁控溅射的方式沉积第一金属膜，然后进行涂胶、曝光、显影，随后进行湿法刻蚀，刻蚀完后strip去胶，形成多条数据线12。
S12、在缓冲层16上形成第一层间介质层14和多个开槽。
具体的，在数据线12和衬底基板1朝向数据线12一侧通过化学气相沉积第一层间介质层14，在第一层间介质层14上涂胶、曝光、显影，随后进行干法刻蚀，刻蚀完后strip去胶，在第一层间介质层14上形成多个开槽。第一层间介质层14的厚度为100-1000nm，第一层间介质层14的材料可以与缓冲层16相同，在此不再赘述。
S13、在第一层间介质层14上形成像素电极13。
具体的，在第一层间介质层14上背离衬底基板1的一侧通过化学气相沉积的方式形成第一透明导电膜，在第一透明导电膜上涂胶、曝光、显影，随后进行干法刻蚀，刻蚀完后strip除胶，形成多个像素电极13。第一透明导电膜的厚度为30-120nm，第一透明导电膜材料像素电极13的厚度为30-120nm，所选用的材料为铟镓锌氧化物(IGZO)、氧化铟锡(ITO)、氧化铟锌(IZO)或者是其他透明材料形成的堆栈结构中的一种或多种。
S14、在数据线12背离衬底基板1的一侧形成半导体有源层15。
具体的，在像素电极13和数据线12上通过化学气相沉积的方式形成金属氧化物膜，在金属氧化物膜上涂胶、曝光、显影，随后进行刻蚀，刻蚀完strip除胶，形成多个半导体有源层15。半导体有源层15与数据线12相连的部分的第一连接区，半导体有源层15与像素电极13相连的部分为第二连接区，第一连接区和第二连接区之间的区域为沟道区。半导体有源层15的厚度为20-200nm，所选用的材料为铟镓锌氧化物(IGZO)等半导体氧化物。
S15、形成第二层间介质层17。
具体的，在数据线12、半导体有源层15和像素电极13上通过化学气相沉积形成第二层间介质层17。第二才能间接支持的厚度为100-300nm，所选用的材料可以与第一层间介质层14相同，在此不再赘述。
S16、形成多条栅线11。
具体的，在第二层间介质层17上通过采用磁控溅射的方式沉积第二金属膜，然后进行涂胶、曝光、显影，随后进行湿法刻蚀，刻蚀完后strip去胶，形成多条栅线11。形成的栅线11与报道提有源层的沟道区在开槽侧壁上的正投影存在交叠。第二金属膜的厚度为100-600nm，第二金属膜的材料可以和第一金属膜相同，在此不再赘述。
S17、形成第三层间介质层18和公共电极19。
具体的，在栅线11和第二层间介质层17上通过化学气相沉积的方式形成第三层间介质层18，第三层间介质层18的材料可以和第一层间介质层14和第二层间介质层17相同，在此不再赘述。在第三层间介质层18上通过化学气相沉积的方式形成第二透明导电膜，然后进行涂胶、曝光、显影，随后进行湿法刻蚀，刻蚀完后strip去胶，形成个公共电极19。
至此完成显示基板的制备。通过该种制备方法，本公开实施例制备的显示面板中像素单元的开口率高，制备工艺较为简单，易于轻薄化设计，且没有增加太多掩膜版，可以同较低的成本实现量产。
在一些实施例中，S13和S14的步骤中的像素电极13和半导体有源层15通过一次构图工艺形成，且二者为一体结构，因此S13和S14的步骤可以替换为：
S130、在数据线12和第一层间介质层14上形成像素电极13和半导体有源层15构成的一体结构。
具体的，在第一层间介质层14上背离衬底基板1的一侧通过化学气相沉积的方式形成第一透明导电膜，在第一透明导电膜上涂胶、曝光、显影，随后进行干法刻蚀，刻蚀完后strip除胶，形成像素电极13和半导体有源层15构成的一体结构。第一透明导电膜的材料为铟镓锌氧化物(IGZO)、氧化铟锡(ITO)、氧化铟锌(IZO)或者是其他透明材料形成的堆栈结构中的一种或多种。
通过该种制备方法，本公开实施例制备的显示面板将步骤S13和步骤S14合并为步骤S130，减少了制备工艺中所需要的流程，节约了制备成本，提高了良品率。
第三方面，本公开实施例还提供了一种显示装置，包括本公开实施例提供的上述任一种有显示面板。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (11)

1.一种显示基板，其特征在于，包括衬底基板，设置在所述衬底基板上的多条栅线和多条数据线；所述栅线和所述数据线交叉设置限定出多个像素单元；其中，所述像素单元至少包括位于所述衬底基板上的开关器件和像素电极；在所述像素电极所在层和所述数据线所在层之间设置有第一层间介质层；
所述开关器件包括半导体有源层，所述半导体有源层在所述衬底基板上的正投影，位于所述数据线在所述衬底基板上的正投影内；
所述半导体有源层划分为第一连接区、第二连接区，以及位于所述第一连接区和所述第二连接区之间的沟道区；
对于任一所述像素单元，其中的所述半导体有源层的第一连接区与限定出该像素单元的所述数据线电连接，所述半导体有源层的第二连接区与限定出该像素单元中的像素电极电连接；
所述第一层间介质层具有多个开槽，一个所述半导体有源层通过一个开槽将所述数据线与所述像素电极电连接；所述栅线和所述半导体有源层的沟道区在所述开槽侧壁上的正投影存在交叠；显示基板，还包括位于栅线和半导体有源层所在层之间的第二层间介质层；栅线和半导体有源层的沟道区在开槽侧壁上的正投影存在交叠。
2.根据权利要求1所述的显示基板，其特征在于，所述栅线在所述衬底基板上的正投影覆盖所述半导体有源层的第一连接区和第二连接区。
3.根据权利要求1或2中所述的显示基板，其特征在于，所述像素单元中的所述半导体有源层和所述像素电极为一体成型结构。
4.根据权利要求1或2中所述的显示基板，其特征在于，所述数据线、所述第一层间绝缘层、所述像素电极沿背离所述衬底基板方向依次设置，所述半导体有源层的第一连接区位于所述数据线背离衬底基板的一侧，所述半导体有源层的第二连接区位于所述像素电极背离所述衬底基板的一侧。
5.根据权利要求1或2中所述的显示基板，其特征在于，在所述栅线背离所述衬底基板的一侧依次设置有第三层间介质层和各所述像素单元中的公共电极。
6.一种如权利要求1-5中任一项所述的显示基板的制备方法，其特征在于，提供一衬底基板，在所述衬底基板上形成多条栅线和多条数据线，以及位于所述栅线和所述数据线交叉处的多个像素单元；形成所述多个像素单元中的每个像素单元的步骤包括在所述衬底基板上形成开关器件和像素电极；在所述像素电极所在层和所述数据线所在层之间形成第一层间介质层；
形成所述开关器件的步骤包括：在所述数据线背离所述衬底基板的一侧通过构图工艺形成包括所述半导体有源层的图形；其中，所述半导体有源层在所述衬底基板上的正投影，位于所述数据线在所述衬底基板上的正投影内；
形成所述半导体有源层的步骤包括形成第一连接区、第二连接区和形成位于所述第一连接区和所述第二连接区之间的沟道区；其中，所述半导体有源层的第一连接区与限定出该所述像素单元的所述数据线的图形电连接，所述半导体有源层的第二连接区与限定出该所述像素单元中的所述像素电极的图形电连接。
7.根据权利要求6所述的制备方法，其特征在于，在所述第一层间介质层上形成多个开槽；其中，一个所述开槽将一个所述半导体有源层与所述数据线和所述像素电极电连接；所述栅线和所述半导体有源层的沟道区在所述开槽侧壁上的正投影存在交叠；在所述栅线和所述半导体有源层所在层之间的形成第二层间介质层。
8.根据权利要求7所述的制备方法，其特征在于，形成所述半导体有源层的第一连接区和所述第二连接区的步骤包括：所述有源半导体层与所述像素电极连接的部分为第一连接区，所述有源半导体层与所述数据线连接的部分为第二连接区；其中，所述栅线在所述衬底基板上的正投影覆盖所述第一连接区和所述第二连接区在所述衬底基板上的正投影；
所述半导体有源层和所述像素电极通过一次构图工艺形成，且二者为一体结构。
9.根据权利要求8所述的制备方法，其特征在于，形成所述第一层间绝缘层的步骤在形成所述数据线的步骤之后；形成所述像素电极的步骤在形成所述第一层间绝缘层的步骤之后。
10.根据权利要求9所述的制备方法，其特征在于，在形成所述栅线的步骤之后还包括：
在所述栅线和所述第二层间介质层背离所述衬底基板的一侧形成所述第三层间介质层；
在所述第三层间介质层背离所述衬底基板的一侧，通过构图工艺形成包括公共电极的图形。
11.一种显示装置，包括权利要求1-5中任一项所述的显示基板。
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