CN107180876A - 一种薄膜晶体管及其制备方法、阵列基板 - Google Patents
一种薄膜晶体管及其制备方法、阵列基板 Download PDFInfo
- Publication number
- CN107180876A CN107180876A CN201710538292.8A CN201710538292A CN107180876A CN 107180876 A CN107180876 A CN 107180876A CN 201710538292 A CN201710538292 A CN 201710538292A CN 107180876 A CN107180876 A CN 107180876A
- Authority
- CN
- China
- Prior art keywords
- electrode
- sub
- active layer
- tft
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 89
- 238000002360 preparation method Methods 0.000 title claims abstract description 14
- 238000009413 insulation Methods 0.000 claims abstract description 42
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 11
- 238000005516 engineering process Methods 0.000 abstract description 6
- 239000000463 material Substances 0.000 description 19
- 239000010408 film Substances 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000004020 conductor Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000012212 insulator Substances 0.000 description 7
- 239000010949 copper Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 239000004411 aluminium Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
本发明实施例提供一种薄膜晶体管及其制备方法、阵列基板，涉及显示技术领域，可提高薄膜晶体管的W/L，提高像素开口率。该薄膜晶体管包括依次层叠设置的栅极、栅绝缘层、第一电极、有源层和第二电极；所述第一电极和所述第二电极均与所述有源层接触；其中，所述有源层中部分与所述栅绝缘层接触，且所述栅绝缘层中与所述有源层接触部分还与所述栅极接触。用于薄膜晶体管中。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板。
背景技术
目前，随着显示技术的快速发展，显示屏幕的分辨率(Pixels Per Inch，简称PPI)越来越高，像素的间距(Pitch)越来越小，导致像素开口率(Aperture Ratio，简称AR)降低，因而提高高PPI显示产品的像素开口率是目前显示产品发展的方向之一。
图1(a)和图1(b)为现有技术提供的TFT(Thin Film Transistor，薄膜晶体管)的结构示意图，图1(a)和图1(b)以底栅型薄膜晶体管为例，现有技术中TFT的漏极(Drain)50和源极60设置在同一层，由于TFT行业中曝光设备精度普遍较低，因而源极60和漏极50之间的距离很难减小，从而使得TFT的沟道长度L无法进一步减小，因而TFT的像素开口率无法进一步提升。此外，随着显示产品的分辨率越来越高，每一行像素的充电时间越来越少，为了满足产品的充电率需求，需要提高TFT的W/L，由于TFT沟道长度L无法进一步减小，因而只能增加TFT的宽度W，这样又会严重影响像素开口率。
发明内容
本发明的实施例提供一种薄膜晶体管及其制备方法、阵列基板，可提高薄膜晶体管的W/L，提高像素开口率。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种薄膜晶体管，包括依次层叠设置的栅极、栅绝缘层、第一电极、有源层和第二电极；所述第一电极和所述第二电极均与所述有源层接触；其中，所述有源层中部分与所述栅绝缘层接触，且所述栅绝缘层中与所述有源层接触部分还与所述栅极接触。
优选的，所述栅极包括多个子栅极，所述第一电极包括至少一个第一子电极；所述第一子电极设置在相邻所述子栅极之间。
优选的，所述有源层包括至少一个子有源层；所述子有源层设置在所述第一子电极上，且位于相邻所述子栅极之间。
优选的，所述有源层包括多个所述子有源层，所述子有源层之间相互电连接。
进一步优选的，相邻所述子有源层绕过所述子栅极上方电连接；所述第一电极包括多个所述第一子电极，所述第一子电极绕过所述子栅极上方电连接。
优选的，所述有源层包括非晶硅层和设置在非晶硅层两侧的N型掺杂层，所述N型掺杂层分别与所述第一电极和所述第二电极接触。
第二方面，提供一种阵列基板，包括上述的薄膜晶体管、像素电极和数据线；所述薄膜晶体管的第一电极与像素电极电连接，第二电极与所述数据线电连接；或者，所述第一电极与所述数据线电连接，所述第二电极与所述像素电极电连接。
优选的，沿所述薄膜晶体管的层叠方向，所述数据线与所述薄膜晶体管具有重叠区域。
第三方面，提供一种薄膜晶体管的制备方法，包括：在衬底基板上形成栅极；在所述栅极上形成栅绝缘层；在所述栅绝缘层上形成第一电极；在所述第一电极上形成有源层，其中，所述有源层中部分与所述栅绝缘层接触，且所述栅绝缘层中与所述有源层接触部分还与所述栅极接触；在所述有源层上形成第二电极。
优选的，形成栅极，具体包括：利用纳米压印法形成多个子栅极，多个所述子栅极构成栅极；所述第一电极包括至少一个第一子电极，在所述栅绝缘层上形成第一电极，具体包括：在相邻所述子栅极之间形成第一子电极；所述有源层包括至少一个子有源层，在所述第一电极上形成有源层，具体包括：在所述第一子电极上形成所述子有源层。
本发明实施例提供一种薄膜晶体管及其制备方法、阵列基板，相对于现有技术中第一电极和第二电极同层设置，本发明实施例薄膜晶体管的第一电极、有源层和第二电极层叠设置，由于薄膜晶体管的沟道长度L为第一电极和第二电极之间的距离，因而本发明实施例薄膜晶体管的沟道长度L即为有源层的厚度，而有源层的厚度很容易制作的比较薄，从而沟道长度L易于减小，这样便可以减小薄膜晶体管的面积，提升像素开口率。此外，沟道长度L减小，W/L便会增大，因而薄膜晶体管的开态电流Ion增大，充电率提高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1(a)为现有技术提供的一种薄膜晶体管的结构示意图；
图1(b)为现有技术提供的一种薄膜晶体管的俯视结构示意图；
图2为本发明实施例提供的一种薄膜晶体管的结构示意图一；
图3为本发明实施例提供的一种薄膜晶体管的结构示意图二；
图4为本发明实施例提供的一种薄膜晶体管的结构示意图三；
图5(a)为本发明实施例提供的一种薄膜晶体管的结构示意图四；
图5(b)为本发明实施例提供的一种薄膜晶体管的俯视结构示意图；
图6为本发明实施例提供的一种薄膜晶体管的结构示意图五；
图7为本发明实施例提供的一种薄膜晶体管的结构示意图六；
图8为本发明实施例提供的一种薄膜晶体管的结构示意图七；
图9为本发明实施例提供的一种阵列基板的结构示意图；
图10为本发明实施例提供的一种薄膜晶体管的制备方法的流程示意图；
图11为本发明实施例提供的一种在衬底基板上形成栅极的结构示意图；
图12为本发明实施例提供的一种在栅极上形成栅绝缘层的结构示意图；
图13为本发明实施例提供的一种在栅绝缘层上形成第一电极的结构示意图；
图14为本发明实施例提供的一种在第一电极上形成有源层的结构示意图；
图15(a)为本发明实施例提供的一种在导电薄膜上形成光刻胶的结构示意图；
图15(b)为本发明实施例提供的一种模板与光刻胶压合的结构示意图；
图15(c)为本发明实施例提供的一种模板上图案转印到光刻胶上的结构示意图；
图15(d)为本发明实施例提供的一种形成多个子栅极的结构示意图；
图16为本发明实施例提供的一种在相邻子栅极之间形成第一子电极的结构示意图。
附图标记：
10-衬底基板；20-栅极；201-子栅极；30-栅绝缘层；40-有源层；401-子有源层；402-非晶硅层；403-N型掺杂层；50-第一电极(漏极)；501-第一子电极；60-第二电极(源极)；70-像素电极；80-数据线；90-栅线；100-导电薄膜；110-光刻胶；120-模板。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种薄膜晶体管，如图2-图6所示，包括依次层叠设置的栅极20、栅绝缘层30、第一电极50、有源层(Active)40和第二电极60；第一电极50和第二电极60均与有源层40接触；其中，有源层40中部分与栅绝缘层30接触，且栅绝缘层30中与有源层40接触部分还与栅极20接触。
需要说明的是，第一，对于第一电极50和第二电极60不进行限定，可以是第一电极50为源极，第二电极60为漏极，此时第一电极50与数据线连接，第二电极60与像素电极连接；也可以是第一电极50为漏极，第二电极60为源极，此时第一电极50与像素电极连接，第二电极60与数据线连接。
第二，本领域技术人员应该明白，第一电极50和第二电极60不直接接触，由于第一电极50和第二电极60均与有源层40接触，因而当有源层40由绝缘体变为导体时，第一电极50和第二电极60导通。
由于栅绝缘层30中与有源层40接触部分还与栅极20接触，因而栅极20可以控制有源层40导通与否。当栅极20施加电压时，有源层40由绝缘体变为导体，此时有源层40导通第一电极50和第二电极60。
此外，本发明实施例的栅极20可以与栅线同时形成。在此基础上，本发明实施例的栅极20相对于现有技术的栅极高度增加。
第三，有源层40的材料可以选自非晶硅(a-Si)、多晶硅(p-Si)或氧化半导体等半导体材料。
第四，对于薄膜晶体管的类型不进行限定，可以在衬底基板10上依次形成栅极20、栅绝缘层30、第一电极50、有源层40和第二电极60，以形成底栅型薄膜晶体管；也可以在衬底基板10上依次形成第二电极60、有源层40、第一电极50、栅绝缘层30和栅极20，以形成顶栅型薄膜晶体管。本发明实施例以薄膜晶体管为底栅型薄膜晶体管为例进行示意。
第五，栅极20、第一电极50和第二电极60的材料可以为钼(Mo)、钛(Ti)、铝(Al)、铜(Cu)中至少一种。第二电极60的材料可以和第一电极50的材料可以相同，也可以不相同。
栅绝缘层30的材料可以为氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiOxNy)中的至少一种。
第六，对于有源层40的厚度不进行限定，由于薄膜晶体管的沟道长度L为第一电极50和第二电极60之间的距离，当第一电极50、有源层40和第二电极60层叠设置时，沟道长度L即为有源层40的厚度，因而为了减小沟道长度L，本发明实施例在不影响薄膜晶体管性能的情况下，有源层40的厚度应尽可能小。优选的，有源层40的厚度不大于200nm。
本发明实施例提供一种薄膜晶体管，相对于现有技术中第一电极50和第二电极60同层设置，本发明实施例薄膜晶体管的第一电极50、有源层40和第二电极60层叠设置，由于薄膜晶体管的沟道长度L为第一电极50和第二电极60之间的距离，因而本发明实施例薄膜晶体管的沟道长度L即为有源层40的厚度，而有源层40的厚度很容易制作的比较薄，从而沟道长度L易于减小，这样便可以减小薄膜晶体管的面积，提升像素开口率。此外，沟道长度L减小，W/L便会增大，因而薄膜晶体管的开态电流Ion增大，充电率提高。
优选的，图3-图6所示，栅极20包括多个子栅极201，第一电极50包括至少一个第一子电极501；第一子电极501设置在相邻子栅极201之间。
其中，栅极20可以如图3所示包括两个子栅极201，也可以如图4、图5(a)、图5(b)以及图6所示包括三个或三个以上多个子栅极201，对此不进行限定。
此处，由于栅极20包括多个子栅极201，第一子电极501设置在相邻子栅极201之间，因而当在第一子电极501上设置有源层40时，可以是如图3所示，有源层40也设置在相邻子栅极201之间，也可以是有源层40一部分设置在相邻子栅极201之间，一部分设置在子栅极201上(本发明实施例附图未示意出)。
此外，当第一电极50包括多个第一子电极501时，相邻第一子电极501可以电连接，也可以不连接。
本发明实施例，由于栅极20包括多个子栅极201，因而可以形成纵向层叠的多栅结构，相对于纵向层叠的单栅结构，纵向层叠的多栅结构中有源层40与栅绝缘层30接触的面积增加，而栅绝缘层30中与有源层40接触的部分还与栅极20接触，因而更加有利于形成载流子沟道，因此当栅极20施加电压时，有源层40可以快速导通，进一步提升开态电流。
优选的，如图3-图6所示，有源层40包括至少一个子有源层401；子有源层401设置在第一子电极501上，且位于相邻子栅极201之间。
其中，当有源层40包括两个或两个以上子有源层401时，可以是如图4所示，子有源层401之间相互不连接；也可以是如图5(a)、图5(b)和图6所示，子有源层401之间相互相连。
本发明实施例，当有源层40包括至少一个子有源层401，且子有源层401位于相邻子栅极201之间时，则子有源层401的两侧都可以和栅绝缘层30接触，因而有源层40与栅绝缘层30接触的面积增加，因而更有利于载流子沟道的形成，因此当栅极20施加电压时，有源层40可以快速由绝缘体变为导体。
优选的，如图5(a)、图5(b)和图6所示，有源层40包括多个子有源层401，子有源层401之间相互电连接。
此处，当子有源层401之间相互电连接时，可以是如图5(a)和图6所示，子有源层401绕过子栅极201上方电连接，也可以是如图5(b)所示，子有源层401绕过子栅极201的侧面电连接。
需要说明的是，当子有源层401绕过子栅极201上方电连接时，为了使绕过子栅极201上方的有源层40也可以形成沟道，因而优选的，如图5(a)所示，第一子电极501之间相互不连接。
本发明实施例，有源层40包括多个子有源层401，子有源层401之间相互电连接时，由于子有源层401之间连接的部分也可以形成沟道，因而形成的沟道的面积增加，因此当栅极20施加电压时，有源层40可以快速由绝缘体变为导体，从而可以进一步提高开态电流。
进一步优选的，如图6所示，相邻子有源层401绕过子栅极201上方电连接；第一电极50包括多个第一子电极501，相邻第一子电极501绕过子栅极201上方电连接。
本发明实施例，由于相邻子有源层401绕过子栅极201上方电连接，相邻第一子电极501绕过子栅极201上方电连接，因而当子栅极201施加电压，有源层40由绝缘体变为导体时，沿薄膜晶体管的层叠方向，相当于第一电极50和第二电极60均接触，从而可以使电流快速地从第一电极50流向第二电极60，或者由第二电极60流向第一电极50。
优选的，如图7所示，有源层40包括非晶硅层402和设置在非晶硅层402两侧的N型掺杂层403，N型掺杂层403分别与第一电极50和第二电极60接触。
此处，非晶硅层402可以通过化学气相沉积法(Deposition)形成。
其中，N型掺杂层403可以为具有高传导率的材料，例如可以为磷、氮、砷或锑等。
本发明实施例，由于非晶硅层402制备过程简单、成本低、易于形成厚度较薄的膜层，因而本发明实施例优选，有源层40包括非晶硅层402。而非晶硅材料与金属接触时会产生较大的势能差，非晶硅材料与金属难以形成欧姆接触，为了获得金属与非晶硅之间的欧姆接触，因而在非晶硅层402两侧进行N+掺杂，以降低第一电极50和第二电极60与非晶硅层402之间的接触阻抗，提高电流效率，增大开态电流。
本发明实施例还提供一种阵列基板(Array)，如图8和图9所示，包括上述的薄膜晶体管、像素电极70和数据线(Date)80；薄膜晶体管的第一电极50与像素电极70电连接，第二电极60与数据线80电连接；或者，第一电极50与数据线80电连接，第二电极60与像素电极70电连接。
其中，像素电极70为透明电极，像素电极70的材料可以是例如可以为ITO(IndiumTin Oxide，氧化铟锡)和IZO(Indium Zinc Oxide，氧化铟锌)中的至少一种。
此处，当第一电极50与像素电极70电连接，第二电极60与数据线80电连接时，对于第一电极50，可以如图9所示第一电极50与像素电极70同层，第一电极50沿平行于衬底基板10的方向延伸与像素电极70电连接，此时第一电极50与像素电极70搭接，无需过孔连接，从而可以节省Mask(掩膜板)数量，降低工艺难度和成本；对于第二电极60，可以是第二电极60与数据线80同层，第二电极60沿平行于衬底基板10的方向延伸与数据线80电连接，或者，如图8所示，数据线80覆盖薄膜晶体管的有源层40，数据线80的一部分作为第二电极60。
当第一电极50与数据线80电连接，第二电极60与像素电极70电连接时，对于第一电极50，可以是在栅绝缘层30上形成数据线80，数据线80的一部分作为第一电极50，也可以是第一电极50与数据线80同层，第一电极50沿平行于衬底基板10的方向延伸与数据线80电连接；对于第二电极60，可以是第二电极60沿平行于衬底基板10的方向延伸与像素电极70电连接，此时第二电极60与像素电极70搭接，无需过孔连接，从而可以节省Mask数量，降低工艺难度和成本。
在此基础上，如图8和图9所示，栅极20可以和栅线90同时形成。
本发明实施例提高一种阵列基板，阵列基板包括薄膜晶体管，相对于现有技术中第一电极50和第二电极60同层设置，本发明实施例薄膜晶体管的第一电极50、有源层40和第二电极60层叠设置，由于薄膜晶体管的沟道长度L为第一电极50和第二电极60之间的距离，因而本发明实施例薄膜晶体管的沟道长度L即为有源层40的厚度，而有源层40的厚度很容易制作的比较薄，从而沟道长度L易于减小，这样便可以减小薄膜晶体管的面积，提升像素开口率。此外，沟道长度L减小，W/L便会增大，因而薄膜晶体管的开态电流Ion增大，充电率提高。
优选的，如图8和图9所示，沿薄膜晶体管的层叠方向，数据线80与薄膜晶体管具有重叠区域。
需要说明的是，数据线80与源极电连接，由于数据线80与薄膜晶体管具有重叠区域，因而数据线80与源极层叠设置。
此处，数据线80与薄膜晶体管具有重叠区域，可以是如图9所示，数据线80从薄膜晶体管上经过，数据线80的线宽与薄膜晶体管的沟道宽度W相等；也可以是数据线80部分从薄膜晶体管经过，沿数据线80的宽度方向数据线80部分与薄膜晶体管重叠。
在此基础上，由于数据线80与薄膜晶体管具有重叠区域，因此数据线80与薄膜晶体管重叠的部分可以作为薄膜晶体管的一部分。
本发明实施例，沿薄膜晶体管的层叠方向，数据线80与薄膜晶体管具有重叠区域，相对于数据线80与薄膜晶体管并列设置，因而可以减小像素界定区的面积，显著提高像素开口率，进而提高亮度。
进一步优选的，沿薄膜晶体管的层叠方向，数据线80与薄膜晶体管具有重叠区域，且薄膜晶体管沟道宽度W的边界与数据线80线宽的边界重叠，这样薄膜晶体管的沟道宽度W等于数据线80的线宽，数据线80的线宽一般为几微米，因而可以进一步减小像素界定区的面积，提高像素开口率。
本发明实施例还提供一种薄膜晶体管的制备方法，如图10所示，包括：
S100、如图11所示，在衬底基板10上形成栅极20。
其中，对于栅极20的材料不进行限定，栅极20的材料例如可以为钼、钛、铝、铜至少一种。衬底基板10例如可以为玻璃基板。
需要说明的是，本发明实施例的栅极20相对于现有技术的栅极高度增加。此外，栅极20可以与栅线90同时形成(附图11中未示意出栅线90)。
S101、如图12所示，在栅极20上形成栅绝缘层30。
其中，栅绝缘层30的材料可以为氧化硅、氮化硅或氮氧化硅中的至少一种。
此处，可以利用化学气相沉积法形成栅绝缘层30。
S102、如图13所示，在栅绝缘层30上形成第一电极50。
其中，对于第一电极50的材料不进行限定，第一电极50的材料例如可以为钼、钛、铝、铜至少一种。
此处，对于第一电极50的形成过程，具体可以是：先在栅绝缘层30上形成导电薄膜，再对导电薄膜进行掩膜、曝光、显影以及刻蚀以形成第一电极50。
S103、如图14所示，在第一电极50上形成有源层40，其中，有源层40中部分与栅绝缘层30接触，且栅绝缘层30中与有源层40接触部分还与栅极20接触。
其中，对于有源层40的形成过程，具体可以是：先在第一电极50上形成有源层薄膜，再对有源层薄膜进行掩膜、曝光、显影以及刻蚀以形成有源层40。当有源层40包括非晶硅层时，可以先形成N型掺杂层，然后在沉积一定厚度的非晶硅层，再进行N+掺杂，最后再利用构图工艺形成有源层40。
此处，由于栅绝缘层30中与有源层40接触部分还与栅极20接触，因此当栅极20施加电压时，有源层40可以由绝缘体变为导体。
此外，对于有源层40的材料不进行限定，有源层40的材料可以选自非晶硅、多晶硅或氧化半导体等半导体材料。
S104、如图2所示，在有源层40上形成第二电极60。
其中，对于第二电极60的材料不进行限定，第二电极60的材料例如可以为钼、钛、铝、铜至少一种。第二电极60的材料可以和第一电极50的材料可以相同，也可以不相同。
此处，对于第二电极60的形成过程，具体可以是：先在有源层40上形成导电薄膜，再对导电薄膜进行掩膜、曝光、显影以及刻蚀以形成第二电极60。
需要说明的是，薄膜晶体管的沟道长度L为第一电极50和第二电极60之间的距离，由于本发明实施例薄膜晶体管的第一电极50、有源层40和第二电极60层叠设置，因此薄膜晶体管的沟道长度L即为有源层40的厚度。
本发明实施例提供一种薄膜晶体管的制备方法，相对于现有技术中第一电极50和第二电极60同层设置，本发明实施例薄膜晶体管的第一电极50、有源层40和第二电极60层叠设置，由于薄膜晶体管的沟道长度L为第一电极50和第二电极60之间的距离，因而本发明实施例薄膜晶体管的沟道长度L即为有源层40的厚度，而有源层40的厚度很容易制作的比较薄，从而沟道长度L易于减小，这样便可以减小薄膜晶体管的面积，提升像素开口率。此外，沟道长度L减小，W/L便会增大，因而薄膜晶体管的开态电流Ion增大，充电率提高。
优选的，步骤S100具体包括：
利用纳米压印法形成多个子栅极201，多个子栅极201构成栅极20。
其中，可以如图3所示，形成两个子栅极201，也可以如图4、图5(a)、图5(b)以及图6所示，形成三个或三个以上多个子栅极201。
此处，利用纳米压印法形成多个子栅极201，具体包括：
S200、如图15(a)所示，在衬底基板10上形成导电薄膜100，在导电薄膜100上涂布光刻胶(Photoresist，简称PR胶)110，提供一模板120，所述模板120包括多个凸条。
S201、如图15(b)所示，将模板120压在光刻胶110上，以将模板120上的纳米图案复制在光刻胶110上。
S202、如图15(c)所示，将模板120和涂布有光刻胶110的衬底基板10分离，并对光刻胶110进行固化。
S203、如图15(d)所示，对导电薄膜100进行刻蚀以形成多个子栅极201。
需要说明的是，附图15(d)以栅线90和栅极20同时形成为例进行示意。
在此基础上，第一电极50包括至少一个第一子电极501，步骤S102，具体包括：如图16所示，在相邻子栅极201之间形成第一子电极501。
此处，可以在栅极20上形成导电薄膜，并通过曝光、显影以及刻蚀工艺形成第一子电极501。
其中，第一电极50可以如图3所示，包括一个第一子电极501，也可以如图4、图5(a)和图6所示，包括多个第一子电极501。当第一电极50包括多个第一子电极501时，多个第一子电极501可以如图16所示不连接，也可以如图6所示，相邻第一子电极501相互电连接。
有源层40包括至少一个子有源层401，步骤S103，具体包括：在第一子电极501上形成子有源层401。
其中，有源层40可以如图3所示包括一个子有源层401，也可以如图4、图5(a)和图6所示包括多个子有源层401。当有源层40包括多个子有源层401时，多个子有源层401可以如图4所示不连接，也可以如图5(a)和图6所示，相邻子有源层401相互电连接。此外，需要说明的是，当相邻子有源层401相互不连接时，为了避免第一电极50和第二电极60接触，相邻第一子电极501相互不连接。
此处，在第一子电极501上形成子有源层401，可以是子有源层401位于相邻子栅极201之间，也可以是子有源层401部分位于相邻子栅极201之间，部分位于子栅极201上方。
本发明实施例，由于栅极20包括多个子栅极201，因而可以形成纵向层叠的多栅结构，相对于纵向层叠的单栅结构，纵向层叠的多栅结构中有源层40与栅绝缘层30接触的面积增加，而栅绝缘层30中与有源层30接触的部分还与栅极20接触，因而更加有利于形成载流子沟道，因此当栅极20施加电压时，有源层40可以快速由绝缘体变为导体，进一步提升开态电流。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种薄膜晶体管，其特征在于，包括依次层叠设置的栅极、栅绝缘层、第一电极、有源层和第二电极；所述第一电极和所述第二电极均与所述有源层接触；
其中，所述有源层中部分与所述栅绝缘层接触，且所述栅绝缘层中与所述有源层接触部分还与所述栅极接触。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述栅极包括多个子栅极，所述第一电极包括至少一个第一子电极；
所述第一子电极设置在相邻所述子栅极之间。
3.根据权利要求2所述的薄膜晶体管，其特征在于，所述有源层包括至少一个子有源层；所述子有源层设置在所述第一子电极上，且位于相邻所述子栅极之间。
4.根据权利要求3所述的薄膜晶体管，其特征在于，所述有源层包括多个所述子有源层，所述子有源层之间相互电连接。
5.根据权利要求4所述的薄膜晶体管，其特征在于，相邻所述子有源层绕过所述子栅极上方电连接；
所述第一电极包括多个所述第一子电极，所述第一子电极绕过所述子栅极上方电连接。
6.根据权利要求1所述的薄膜晶体管，其特征在于，所述有源层包括非晶硅层和设置在非晶硅层两侧的N型掺杂层，所述N型掺杂层分别与所述第一电极和所述第二电极接触。
7.一种阵列基板，其特征在于，包括权利要求1-6任一项所述的薄膜晶体管、像素电极和数据线；
所述薄膜晶体管的第一电极与像素电极电连接，第二电极与所述数据线电连接；或者，所述第一电极与所述数据线电连接，所述第二电极与所述像素电极电连接。
8.根据权利要求7所述的阵列基板，其特征在于，沿所述薄膜晶体管的层叠方向，所述数据线与所述薄膜晶体管具有重叠区域。
9.一种薄膜晶体管的制备方法，其特征在于，包括：
在衬底基板上形成栅极；
在所述栅极上形成栅绝缘层；
在所述栅绝缘层上形成第一电极；
在所述第一电极上形成有源层，其中，所述有源层中部分与所述栅绝缘层接触，且所述栅绝缘层中与所述有源层接触部分还与所述栅极接触；
在所述有源层上形成第二电极。
10.根据权利要求9所述的制备方法，其特征在于，形成栅极，具体包括：
利用纳米压印法形成多个子栅极，多个所述子栅极构成栅极；
所述第一电极包括至少一个第一子电极，在所述栅绝缘层上形成第一电极，具体包括：
在相邻所述子栅极之间形成第一子电极；
所述有源层包括至少一个子有源层，在所述第一电极上形成有源层，具体包括：
在所述第一子电极上形成所述子有源层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710538292.8A CN107180876A (zh) | 2017-07-04 | 2017-07-04 | 一种薄膜晶体管及其制备方法、阵列基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710538292.8A CN107180876A (zh) | 2017-07-04 | 2017-07-04 | 一种薄膜晶体管及其制备方法、阵列基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107180876A true CN107180876A (zh) | 2017-09-19 |
Family
ID=59845595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710538292.8A Pending CN107180876A (zh) | 2017-07-04 | 2017-07-04 | 一种薄膜晶体管及其制备方法、阵列基板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107180876A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113299761A (zh) * | 2021-05-12 | 2021-08-24 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制备方法、显示面板 |
| CN113345967A (zh) * | 2021-05-21 | 2021-09-03 | Tcl华星光电技术有限公司 | 薄膜晶体管及led背板 |
| CN113690256A (zh) * | 2021-08-23 | 2021-11-23 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167164A (ja) * | 2003-12-05 | 2005-06-23 | Mitsui Chemicals Inc | トランジスタ及びその作製方法 |
| CN103730508A (zh) * | 2012-10-16 | 2014-04-16 | 瀚宇彩晶股份有限公司 | 显示面板的垂直式薄膜晶体管结构及其制作方法 |
| US20160163864A1 (en) * | 2014-12-03 | 2016-06-09 | Hon Hai Precision Industry Co., Ltd. | Thin film transistor and method of manufacturing same |
-
2017
- 2017-07-04 CN CN201710538292.8A patent/CN107180876A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167164A (ja) * | 2003-12-05 | 2005-06-23 | Mitsui Chemicals Inc | トランジスタ及びその作製方法 |
| CN103730508A (zh) * | 2012-10-16 | 2014-04-16 | 瀚宇彩晶股份有限公司 | 显示面板的垂直式薄膜晶体管结构及其制作方法 |
| US20160163864A1 (en) * | 2014-12-03 | 2016-06-09 | Hon Hai Precision Industry Co., Ltd. | Thin film transistor and method of manufacturing same |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113299761A (zh) * | 2021-05-12 | 2021-08-24 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制备方法、显示面板 |
| CN113345967A (zh) * | 2021-05-21 | 2021-09-03 | Tcl华星光电技术有限公司 | 薄膜晶体管及led背板 |
| CN113345967B (zh) * | 2021-05-21 | 2022-09-09 | Tcl华星光电技术有限公司 | 薄膜晶体管及led背板 |
| CN113690256A (zh) * | 2021-08-23 | 2021-11-23 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
| CN113690256B (zh) * | 2021-08-23 | 2024-05-07 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW519763B (en) | Active matrix LCD panel | |
| CN102856389B (zh) | 薄膜晶体管及其制造方法 | |
| CN103413812B (zh) | 阵列基板及其制备方法、显示装置 | |
| CN103299429B (zh) | 有源矩阵基板及其制造方法以及显示面板 | |
| TWI357590B (en) | Thin film transistor array panel and liquid crysta | |
| CN103219389B (zh) | 一种薄膜晶体管及其制作方法、阵列基板和显示装置 | |
| CN103439840B (zh) | 一种阵列基板、显示装置及阵列基板的制造方法 | |
| CN103354218B (zh) | 阵列基板及其制作方法和显示装置 | |
| CN102751240B (zh) | 薄膜晶体管阵列基板及其制造方法、显示面板、显示装置 | |
| CN104900654B (zh) | 双栅极氧化物半导体tft基板的制作方法及其结构 | |
| CN106847744A (zh) | 阵列基板的制备方法、阵列基板及显示装置 | |
| CN106409845A (zh) | 开关元件及其制备方法、阵列基板以及显示装置 | |
| CN106876327A (zh) | 一种阵列基板及其制备方法、显示装置 | |
| KR20100063493A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| CN207265054U (zh) | 一种阵列基板、显示面板及显示装置 | |
| TWI406419B (zh) | 垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法 | |
| CN107093583A (zh) | 一种阵列基板及其制备方法、显示装置 | |
| CN105304643A (zh) | 一种tft阵列基板及其制作方法 | |
| CN107180876A (zh) | 一种薄膜晶体管及其制备方法、阵列基板 | |
| CN109524419A (zh) | Tft阵列基板的制作方法 | |
| CN102569185A (zh) | 阵列基板及其制造方法和液晶显示器 | |
| CN108062915A (zh) | 阵列基板及其制造方法、触控显示面板、触控显示装置 | |
| CN103560114B (zh) | 一种tft阵列基板及其制造方法、显示装置 | |
| CN106298815A (zh) | 薄膜晶体管及其制作方法、阵列基板和显示装置 | |
| KR20030016051A (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170919 |
|
| RJ01 | Rejection of invention patent application after publication |