KR20170054844A - 인셀형 터치 패널을 갖는 백플레인 기판 및 이를 이용한 액정 표시 장치 및 이의 제조 방법 - Google Patents

인셀형 터치 패널을 갖는 백플레인 기판 및 이를 이용한 액정 표시 장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 마스크 수 절감 및 공정 수 절감에 유리한 인셀형 터치 패널(In-Cell Type Touch Panel)을 갖는 백플레인 기판 및 이를 이용한 액정 표시 장치 및 이의 제조 방법에 관한 것으로, 본 발명의 인셀형 터치 패널을 갖는 액정 표시 장치는, 센싱 라인과 공통 전극을 형성 후, 박막 트랜지스터의 드레인 전극 상부의 층간 절연막을 일괄 패터닝한 것을 특징으로 한다.

Description

인셀형 터치 패널을 갖는 백플레인 기판 및 이를 이용한 액정 표시 장치 및 이의 제조 방법 {Backplane Substrate Having In-cell Type Touch Panel, and Liquid Crystal Display Device Using the Same and Method for Manufacturing the Same}
본 발명은 표시 장치에 관한 것으로, 특히 마스크 수 절감 및 공정 수 절감에 유리한 인셀형 터치 패널(In-Cell Type Touch Panel)을 갖는 백플레인 기판 및 이를 이용한 액정 표시 장치 및 이의 제조 방법에 관한 것이다.
최근 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러가지 다양한 평판 표시 장치 (Flat Display Device)가 개발되어 기존의 브라운관(CRT: Cathode Ray Tube)을 빠르게 대체하고 있다.
이 같은 평판 표시 장치의 구체적인 예로는 액정 표시 장치(Liquid Crystal Display: LCD), 플라즈마 표시 장치(Plasma Display Panel Device: PDP), 전계방출 표시 장치(Field Emission Display Device: FED), 전기발광 표시 장치 (Electro Luminescence Display Device: ELD) 등을 들 수 있는데, 이들은 공통적으로 화상을 구현하는 평판 표시 패널을 필수적인 구성요소로 하는 바, 평판 표시패널은 고유의 발광 또는 광학 이방성을 갖는 물질층을 사이에 두고 한 쌍의 투명 절연기판을 대면 합착시킨 구성을 갖는다.
이와 같이 형성된 표시장치에 최근 사람의 손이나 별도의 입력 수단을 통해 터치 부위를 인식하고 이에 대응하여 별도의 정보를 전달할 수 있는 터치 패널을 부가하는 요구가 늘고 있다. 현재 이러한 터치 패널은 표시 장치의 외부 표면에 부착하는 형태로 적용되고 있다.
그리고, 터치 감지 방식에 따라, 저항 방식, 정전 용량 방식, 적외선 감지 방식 등으로 나뉘며, 제조 방식의 편이성 및 센싱력 등을 감안하여 최근 정전 용량 방식이 주목받고 있다.
최근 기판의 추가 및 합착 공정의 생략의 이점에 주목하여, 터치 패널을 표시 패널에 구현하는 인셀형 터치 패널로 구현하고자 하는 노력이 제기되고 있다.
그러나, 터치 패널을 표시 패널 내부에 구비하는 경우, 터치 동작을 위해 요구되는 터치 전극의 구비가 필요하며, 이를 박막 트랜지스터 구동에 영향이 없게 하도록 터치 전극 상하의 연결 관계를 주의하여야 한다. 이 때문에, 백플레인 기판 제조에, 마스크 수 절감이 어려우며, 이로 인해 공정 수 증가의 문제도 항상 뒤따른다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 마스크 수 절감 및 공정 수 절감에 유리한 인셀형 터치 패널(In-Cell Type Touch Panel)을 갖는 백플레인 기판 및 이를 이용한 액정 표시 장치 및 이의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 인셀형 터치 패널을 갖는 백플레인 기판은, 박막 트랜지스터의 드레인 전극 상부의 층간 절연막을 일괄 패터닝한 것으로, 마스크를 절감과 공정 수 절감의 이점이 있다.
이를 위한 본 발명의 인셀 터치 패널을 갖는 백플레인 기판은, 복수개의 화소를 매트릭스 상으로 구비한 기판과, 상기 기판의 각 화소에 위치한 박막 트랜지스터와, 상기 박막 트랜지스터를 덮는 제 1 층간 절연막과, 상기 제 1 층간 절연막 상에 위치하는 센싱 라인과, 상기 센싱 라인을 덮으며, 상기 제 1 층간 절연막 상에 위치한 제 2 층간 절연막과, 상기 복수개의 화소 중 일부 화소들을 블록으로 하여, 복수 블록들에 각각 구비되며, 상기 센싱 라인과 중첩되는 공통 전극과, 상기 공통 전극을 덮는 제 3 층간 절연막과, 상기 제 3 층간 절연막, 제 2 층간 절연막 및 제 1 층간 절연막을 연속적으로 관통한 제 1 층간 콘택홀을 통해, 화소마다 상기 박막 트랜지스터와 각각 접속한 화소 전극 및 상기 센싱 라인과 공통 전극의 중첩 부위에 인접한 상기 공통 전극의 측벽에 대응되어 상기 제 3 층간 절연막, 제 2 층간 절연막을 관통하여, 상기 센싱 라인을 노출하는 제 2 층간 콘택 홀을 통해, 상기 센싱 라인과 접속한 접속 패턴을 포함한다.
여기서, 상기 접속 패턴은 상기 공통 전극과 측면 접속 및 상기 공통 전극의 상부면 일부와의 접속을 가질 수 있다.
또한, 상기 공통 전극은 상기 제 2 층간 콘택 홀과 같은 개구 홀을 갖거나, 혹은 상기 제 2 층간 콘택 홀보다 큰 개구 홀을 가지며, 상기 공통 전극의 개구홀의 일부는 상기 접속 패턴과 측면 접속할 수 있다.
그리고, 상기 제 1 층간 절연막은, 상기 박막 트랜지스터와 접한 제 1 무기 절연막과, 상기 제 1 무기 절연막 상에, 상기 제 2 층간 절연막 및 센싱 라인 하측에 접한 제 2 무기 절연막을 포함할 수 있다. 상기 제 1, 제 2 무기 절연막 사이에 유기 절연막이 더 개재되며, 상기 유기 절연막은, 상기 제 1 층간 콘택 홀보다 큰 개구부를 가질 수 있다.
또한, 상기 박막 트랜지스터는, 상기 화소 영역 각각의 소정 부위에 위치한 반도체층과, 상기 반도체층과 중첩하며 상부에, 게이트 절연막을 사이에 개재하여 구비된 게이트 전극과, 상기 반도체층 양단과 접속한 소오스 전극 및 드레인 전극을 포함하며, 상기 드레인 전극의 일부에 상기 제 1 층간 콘택 홀이 위치할 수 있다. 여기서, 상기 게이트 전극과 중첩하며, 상기 반도체층 하부에 차광 패턴을 더 구비할 수 있다.
또한, 동일한 목적을 달성하기 위한 본 발명의 포함한 인셀형 터치 패널을 갖는 액정 표시 장치는 복수개의 화소를 매트릭스 상으로 구비한 기판과, 상기 기판의 각 화소에 위치한 박막 트랜지스터와, 상기 박막 트랜지스터를 덮는 제 1 층간 절연막과, 상기 제 1 층간 절연막 상에 위치하는 센싱 라인과, 상기 센싱 라인을 덮으며, 상기 제 1 층간 절연막 상에 위치한 제 2 층간 절연막과, 상기 복수개의 화소 중 일부 화소들을 블록으로 하여, 복수 블록들에 각각 구비되며, 상기 센싱 라인과 중첩되는 공통 전극과, 상기 공통 전극을 덮는 제 3 층간 절연막과, 상기 제 3 층간 절연막, 제 2 층간 절연막 및 제 1 층간 절연막을 연속적으로 관통한 제 1 층간 콘택홀을 통해, 화소마다 상기 박막 트랜지스터와 각각 접속한 화소 전극과, 상기 센싱 라인과 공통 전극의 중첩 부위에 인접한 상기 공통 전극의 측벽에 대응되어 상기 제 3 층간 절연막, 제 2 층간 절연막을 관통하여, 상기 센싱 라인을 노출하는 제 2 층간 콘택 홀을 통해, 상기 센싱 라인과 접속한 접속 패턴과, 상기 기판과 대향되는 대향 기판 및 상기 기판과 대향 기판 사이의 액정층을 포함하여 이루어진다.
여기서, 상기 기판 또는 대향 기판 상에 컬러 필터층을 더 포함할 수 있다.
또한, 동일한 목적을 달성하기 위한 본 발명의 인셀형 터치 패널을 갖는 백플레인 기판의 제조 방법은, 복수개의 화소를 매트릭스 상으로 갖는 기판을 준비하는 단계와, 상기 기판의 각 화소에 박막 트랜지스터를 구비하는 단계와, 상기 박막 트랜지스터를 덮는 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 층간 절연막 상에 센싱 라인을 형성하는 단계와, 상기 센싱 라인을 덮으며, 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계와, 상기 복수개의 화소 중 일부 화소들을 블록으로 하여, 복수 블록들에 각각 구비되며, 상기 센싱 라인과 중첩되는 공통 전극을 형성하는 단계와, 상기 공통 전극을 덮는 제 3 층간 절연막을 형성하는 단계와, 상기 제 3 층간 절연막, 제 2 층간 절연막 및 제 1 층간 절연막을 연속적으로 관통하여, 화소마다 상기 박막 트랜지스터의 일부를 노출하는 제 1 층간 콘택 홀과, 상기 센싱 라인과의 중첩 부위에 인접한 상기 공통 전극의 측벽에 대응되어 상기 제 3 층간 절연막, 제 2 층간 절연막을 관통하여, 상기 센싱 라인을 노출하는 제 2 층간 콘택 홀을 형성하는 단계 및 상기 제 1 층간 콘택 홀을 통해 상기 박막 트랜지스터와 접속하는 화소 전극과, 상기 제 2 층간 콘택 홀을 통해 상기 센싱 라인과 접속하는 접속 패턴을 형성하는 단계를 포함한다.
여기서, 상기 공통 전극을 형성하는 단계에서, 상기 공통 전극 내에, 상기 화소 전극과 이격하는 제 1 개구홀과, 상기 제 2 층간 콘택홀에 대응되거나 상기 제 2 층간 콘택홀보다 큰 제 2 개구홀을 갖도록 형성할 수 있다.
또한, 상기 제 1 개구홀은 상기 화소 전극과 박막 트랜지스터와의 접속 영역보다 크며, 상기 제 2 개구홀은 가장자리가 상기 접속 패턴과 만날 수 있다.
본 발명의 인셀형 터치 패널을 갖는 백플레인 기판과, 이를 이용한 액정 표시 장치와 이의 제조 방법은 다음과 같은 효과가 있다.
첫째, 터치 감지를 위해, 복수개의 화소를 블록화하여 하나의 공통 전극을 구비하고, 각 화소 내에 화소 전극을 구비하는 구조에 있어서, 공통 전극 상부에, 화소 전극을 위치시킬 때, 박막 트랜지스터와 상기 화소 전극 사이의 접속을 위해, 그 사이에 구비되는 복수개의 층간 절연막에 일회로 층간 콘택 홀을 구비하여, 마스크 수를 절감할 수 있다.
둘째, 상기 층간 콘택 홀 구비시 동일 공정에서, 각 공통 전극에 독립적으로 신호를 인가하는 센싱 라인의 노출을 위한 다른 두께의 층간 콘택 홀도 동시에 형성하여, 마스크 수 절감과 공정 절감을 동시에 꾀한다.
셋째, 서로 다른 두께의 층간 콘택 홀을 형성한 후, 각각에 들어오는 화소 전극과 접속 패턴을 형성하여, 각 화소에서 박막 트랜지스터와의 접속과, 센싱 라인과 공통 전극간의 접속을 동시에 할 수 있다. 따라서, 마스크 수 절감과 공정 절감이 가능하며, 이로써, 제작비 절감이 가능하다.
도 1은 본 발명의 제 1 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판을 나타낸 단면도.
도 2는 본 발명의 인셀형 터치 패널을 갖는 백플레인 기판을 나타낸 평면도.
도 3은 본 발명의 인셀형 터치 패널을 갖는 백플레인 기판의 공정 순서도.
도 4a 내지 도 4j는 본 발명의 제 1 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판의 제조 방법을 나타낸 공정 단면도.
도 5a 및 도 5b는 본 발명의 인셀형 터치 패널을 갖는 백플레인 기판에 있어서, 공통 전극과 화소 전극간의 관계를 나타낸 평면도.
도 6은 본 발명의 제 1 실시예의 따른 인셀형 터치 패널을 갖는 액정 표시 장치를 나타낸 단면도.
도 7은 본 발명의 제 2 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판을 나타낸 단면도.
도 8a 내지 도 8c는 본 발명의 제 2 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판의 제조 방법을 나타낸 공정 단면도.
이하, 첨부된 도면들을 참조하여, 본 발명의 바람직한 실시예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과 상이할 수 있다.
이하에서, 설명하는 본 발명의 인셀형 터치 패널은, 전체 (m x n) (여기서, m, n은 모두 2 이상의 자연수)개의 화소 중 일부 (j x k) (여기서, j, k는 모두 m, n보다 작은 자연수)의 화소들를 일 블록으로 하여, 이러한 블록을 전체 화소에 규칙적으로 배치시키고, 상기 블록 내에 공통 전극을 구비하여, 공통 전극을 터치 센싱을 위한 전극을 이용한 것이다. 이를 위해, 상기 공통 전극에는 순차적 신호 인가를 위해, 각 공통 전극에 대해 서로 다른 센싱 라인에 연결되며, 투명 전극으로 이루어진 공통 전극과 도전성이 좋은 금속으로 이루어진 센싱 라인간 콘택 홀을 구비한다.
도 1은 본 발명의 제 1 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판을 나타낸 단면도이며, 도 2는 본 발명의 인셀형 터치 패널을 갖는 백플레인 기판을 나타낸 평면도이다. 여기서, 도 1은 도 2의 원형 표시부에 대응된 도면이다.
도 1과 같이, 본 발명의 제 1 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판은, 복수개의 화소를 매트릭스 상(도 2 참조)으로 구비한 기판(100)과, 상기 기판의 각 화소에 위치한 박막 트랜지스터(TFT)와, 상기 박막 트랜지스터(TFT)를 덮는 제 1 층간 절연막(1650)과, 상기 제 1 층간 절연막(1650) 상에 위치하는 센싱 라인(185)과, 상기 센싱 라인(185)을 덮으며, 상기 제 1 층간 절연막(1650) 상에 위치한 제 2 층간 절연막(190)과, 상기 복수개의 화소 중 일부 화소들을 블록으로 하여, 복수 블록들에 각각 구비되며, 상기 센싱 라인과 중첩되는 공통 전극(195)과, 상기 공통 전극(195)을 덮는 제 3 층간 절연막(200) 및 상기 제 3 층간 절연막(200), 제 2 층간 절연막(190) 및 제 1 층간 절연막(1650)을 연속적으로 관통한 제 1 층간 콘택홀(203a)을 통해, 화소마다 상기 박막 트랜지스터(TFT)와 각각 접속한 화소 전극(210)을 포함한다.
그리고, 상기 화소 전극(210)과 동일층에, 상기 센싱 라인(185)과 공통 전극(195)의 중첩 부위에 인접한 상기 공통 전극(195)의 측벽에 대응되어 상기 제 3 층간 절연막(200), 제 2 층간 절연막(190)을 관통하여, 상기 센싱 라인(185)을 노출하는 제 2 층간 콘택 홀(203b)을 통해, 상기 센싱 라인(185)과 접속한 접속 패턴(205)을 더 포함한다.
여기서, 상기 접속 패턴(205)은 상기 공통 전극(195)과 측면 접속 및 상기 공통 전극의 상부면 일부와의 접속을 갖는데, 이러한 측면 접속시, 상기 공통 전극(195)은 도 1 및 후술하는 도 4h에 도시된 바와 같이, 상기 제 2 층간 콘택 홀(203b)보다 큰 제 2 개구 홀(200b)을 가질 수 있다. 혹은 도 7과 같은 제 2층간 콘택홀(203b)과 같은 직경으로, 상기 공통 전극(195)에는 제 2 개구홀(200b)을 가질 수 있다. 어느 경우나, 상기 공통 전극(195)의 일부는 상기 접속 패턴(205)과 측면 접속하며, 동시에 상기 접속 패턴(205)은 상기 제 2 층간 콘택홀(203b)을 통해 하측의 센싱 라인(185)과 접속되어, 센싱 라인(185)으로부터 각 블록의 공통 전극(195)에 전기적 신호가 인가된다.
본 발명의 인셀 터치 패널을 갖는 백플레인 기판은, 상기 박막 트랜지스터와 화소 전극간의 접속과, 접속 패턴을 이용한 상기 센싱 라인, 공통 전극의 접속을 동일 공정에서 진행하여, 각각의 접속을 별개로 진행한 종래 방식 대비 마스크 수 절감 및 구조 최적화에서 특징이 있다.
또한, 예를 들어, 도 1 및 도 2와 같이, 공통 전극(195)은 3개 내지 100개의 화소에 대해 하나 구비되며, 박막 트랜지스터(TFT) 및 화소 전극(210)은 각 화소별로 구비되는데, 상기 공통 전극(195)이 상기 화소 전극(210)보다 하측에 위치하며, 면적이 더 넓은 공통 전극(195)이 화소 전극(210)에 쇼트됨을 방지하기 위해, 상기 공통 전극(195)은, 상기 박막 트랜지스터(TFT)와 접속되는 화소 전극(210)과의 접속 영역과는 평면적으로 이격하여, 배치시킨다. 즉, 상기 공통 전극(195)이, 상기 제 1 층간 콘택홀(203a)과 접하지 않도록, 충분한 이격 공간을 갖도록 제 1 개구 홀(200a)을 구비하고, 또한, 공통 전극(195)과의 상기 접속 패턴(205)간의 측면 접속을 위해, 상기 제 2 층간 콘택홀(203b)와 같거나 큰 제 2 개구 홀(200b)을 구비한다. 이 경우, 제 2 개구 홀(200b)이 제 2 층간 콘택홀(203b)보다 크더라도, 상기 제 2 개구 홀(200b)에 대응된 상기 공통 전극(195)의 측벽의 일부는 상기 제 2 층간 콘택홀(203a)과 일치하도록 한다.
여기서, 상기 제 1, 제 2 개구 홀(200a, 200b)과 같은 공통 전극(195)의 부재 영역을 제외하여서는, 상기 화소 전극(210)은 공통 전극(195)과 중첩 영역을 가질 수 있다. 이 경우, 상기 화소 전극(210)과 공통 전극(195)은 서로 다른 층에 위치한 것으로, 전기적 분리를 위해, 그 사이에는 제 3 층간 절연막(200)이 위치한다. 한편, 상기 제 3 층간 절연막(200)은 상기 공통 전극(295)과 이후 형성될 화소 전극 사이의 중첩 부분에서, 스토리지 캐패시터를 형성할 수 있도록 기능하기도 한다.
한편, 상기 화소 전극(210)과 동일 층에 접속 패턴(205)이 형성됨을 앞서 설명하였는데, 이들은 서로 평면적으로 이격하여, 전기적 분리를 이룬다. 이 경우, 화소 전극(210)은 각 화소의 영상을 표시하기 위함이며, 상기 접속 패턴(205)은 상기 센싱 라인(185)과 공통 전극(195)의 전기적 접속을 통한 터치 센싱에 관여하기 위한 것으로, 서로 독립적인 신호 인가와 검출을 위한 것이다.
한편, 상기 제 1 층간 절연막(1650)은, 제 1 무기 절연막(165)과, 제 2 무기 절연막(180)을 포함한다. 여기서, 상기 제 1 무기 절연막(165)은 상기 박막 트랜지스터의 상부에서, 상기 제 1 무기 절연막(165)과 접하며, 상기 제 2 무기 절연막(180)은 상기 제 1 무기 절연막(165) 상에, 상기 제 2 층간 절연막(190) 및 센싱 라인(185) 하측에 접하여 위치한다.
도시된 바와 같이, 상기 제 1, 제 2 무기 절연막(165, 180) 사이에 유기 절연막(170)이 더 개재될 수 있고, 여기서, 상기 유기 절연막(170)은, 상기 제 2 층간 콘택 홀(203b)보다 큰 개구부를 갖는 것으로, 별도의 마스크를 이용한 패터닝 공정으로 형성할 수 있다. 경우에 따라, 상기 유기 절연막(170)의 형성을 위하여 별도의 마스크를 이용하지 않는 경우, 상기 유기 절연막(170)은 이후 제 1 층간 절연막(1650), 제 2 층간 절연막(190) 및 제 3 층간 절연막(200)과 함께 일괄 드라이 에치하는 것도 가능하다.
또한, 상기 박막 트랜지스터(TFT)는, 상기 화소 영역 각각의 소정 부위에 위치한 반도체층(130)과, 상기 반도체층(130)과 중첩하며 상부에, 게이트 절연막(135)을 사이에 개재하여 구비된 게이트 전극(140)과, 상기 반도체층 양단과 접속한 소오스 전극(161) 및 드레인 전극(162)을 포함하며, 상기 드레인 전극(162)의 상부 일부에 상기 제 1 층간 콘택 홀(203a)이 위치할 수 있다.
상기 반도체층(130)은 폴리 실리콘층일 수 있으며, 그 양단은 상기 소오스 전극(161) 및 드레인 전극(162)과의 접속을 위해 불순물을 주입하여 소오스/드레인 영역(130b)을 정의한다. 이 경우, 불순물이 주입되지 않은 반도체층(130)의 영역은 채널(130a)로 정의된다.
경우에 따라, 반도체층(130)을 비정질 실리콘층이나, 산화물 반도체층으로 하는 것도 가능하나, 저저항을 위한 불순물 층을 더 구비하거나 구조적 변경이 있을 수 있다. 폴리 실리콘을 이용하여 반도체층(130) 형성시 박막 트랜지스터(TFT)의 이동도가 빠른 장점이 있으며, 백플레인 기판의 기재로서 기판(100) 상에 구비되는 게이트 라인과 데이터 라인을 구동하는 구동부 중 적어도 하나를 박막 트랜지스터(TFT)를 형성하는 단계에서, 상기 기판(100)에 내장형으로 형성하는 것이 가능하다.
또한, 상기 게이트 전극(140)과 중첩하며, 상기 반도체층(130) 하부에 차광 패턴(110)을 더 구비하여, 하측의 백라이트 유닛(미도시)에서 들어오는 광이 상기 반도체층(130)의 채널 부분에 영향을 미치지 않게 한다.
여기서, 상기 차광 패턴(110)은 금속 등의 재료로 형성할 수 있으며, 상기 반도체층(130)에 전기적 영향을 주지 않도록 하기 위해, 상기 반도체층(130)과의 사이에 버퍼층(120)을 더 구비한다.
또한, 상기 게이트 전극(140)과 상기 소오스 전극(161)/드레인 전극(162)의 층간에는 제 4 층간 절연막(150)이 구비되어, 두 전극층의 전기적 절연을 유지하게 한다.
한편, 도면 상에는 설명하지 않은 600은, 기판(100) 상의 액티브 영역 내에 같은 열에 위치하는 블록들의 공통 전극들에 순차적 신호를 인가하기 위한 MUX 부이며, 상기 MUX부(600)는 터치 구동부(500)에 연결되어, 각 공통 전극(195)에 인가되는 신호를 인가받는다. 여기서, 각 공통 전극(195)은 상기 MUX부(600)와 각각 센싱 라인(185)에 의해 연결된다.
본 발명의 인셀형 터치 패널을 갖는 백플레인 기판은, 화소 전극이 공통 전극 상부에 위치하는 구조에 있어서, 화소 전극과 박막 트랜지스터의 접속과, 공통 전극과 센싱 라인의 연결을 동일 공정에서 꾀한 것이다. 공정 수를 줄인 점에 특징이 있다. 특히, 공통 전극과 센싱 라인은 직접적인 연결보다, 화소 전극과 동일층에 형성되는 접속 패턴을 통해 상기 접속 패턴이 공통 전극과 센싱 라인을 함께 연결하도록 함으로써, 각 접속 부위를 다른 마스크를 이용하여 형성한 종래 구조 대비 마스크를 절감하고, 공정 수를 줄인 점에서 효과가 있다.
이하, 도면을 참조하여, 본 발명의 인셀형 터치 패널을 갖는 백플레인 기판의 제조 방법을 설명한다.
또한, 도 3은 본 발명의 인셀형 터치 패널을 갖는 백플레인 기판의 공정 순서도이며, 도 4a 내지 도 4j는 본 발명의 제 1 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판의 제조 방법을 나타낸 공정 단면도이며, 도 5a 및 도 5b는 본 발명의 인셀형 터치 패널을 갖는 백플레인 기판에 있어서, 공통 전극과 화소 전극간의 관계를 나타낸 평면도이다.
도 3 및 도 4a와 같이, 먼저, 복수개의 화소를 매트릭스 상으로 갖는 기판(100)을 준비한다. 이어, 기판(100) 상에 금속을 증착하고, 제 1 마스크(미도시)를 통해 이를 선택적으로 제거하여, 상기 각 화소에 대응하여, 차광 패턴(110)을 형성한다(100S).
이어, 도 4b와 같이, 상기 차광 패턴(110)을 포함한 기판(100) 상에, 버퍼층(120)을 형성하고, 상기 버퍼층(120) 상에, 비정질 실리콘층을 증착하고, 이를 결정화한 후, 제 2 마스크(미도시)를 이용하여, 결정화된 반도체층을 선택적으로 제거하여, 상기 상기 차광 패턴(110)을 충분히 중첩하도록 반도체층(액티브층)(130)을 형성한다(110S).
이어, 도 4c와 같이, 상기 반도체층(130)을 덮으며, 상기 버퍼층(120) 상에, 게이트 절연막(135)을 형성한다.
이어, 상기 게이트 절연막(135) 상에, 금속을 증착하여, 제 3 마스크(미도시)를 통해, 이를 선택적으로 제거하여, 상기 차광 패턴(110) 상부에 위치하는 상기 반도체층(130) 일부에 게이트 전극(140)을 형성한다(120S). 상기 게이트 전극(140)은 기판(100)의 화소 전극을 정의하도록 한 방향으로 길게 형성되는 게이트 라인(미도시)의 내부 선폭에 있거나 혹은 돌출되는 형상으로, 일체형의 게이트 라인과 동일 신호를 인가받는다.
또한, 상기 게이트 전극(140)을 마스크로 하여, 노출된 반도체층(130)에 불순물 주입 공정을 적용하여 상기 반도체층(130) 양단에 불순물 영역(130b)을 형성할 수 있다. 이러한 과정에서, 진성 영역의 상기 게이트 전극(140)과 중첩되는 반도체층(130)의 영역은 채널 영역(130a)으로 정의된다.
또한, 상기 게이트 전극(140)은 상술한 과정에서, 이중 게이트나 삼중 게이트와 같이, 복수개로 분할하여 형성할 수 있는 것으로, 이는 오프 전류를 안정화시키기 위함이다. 상기 게이트 전극(140)의 형상에 따라, 반도체층(130)의 채널 영역이 정의되며, 이는 온 상태의 이동도 및 오프 상태의 오프 전류 특성의 요구치에 따라 선택할 수 있다.
이어, 도 4d와 같이, 상기 게이트 전극(140)을 덮으며, 상기 게이트 절연막(135) 상부에 제 4 층간 절연막(150)을 형성하고, 제 4 마스크(미도시)를 이용하여, 상기 제 4 층간 절연막(150) 및 게이트 절연막(135)을 선택적으로 제거하여, 상기 반도체층(130)의 양단의 불순물 영역(130b)을 노출하는 제 1, 제 2 콘택홀(155a, 155b)을 형성한다(130S).
이어, 도 4e와 같이, 상기 제 1, 제 2 콘택홀(155a, 155b)을 포함한 상기 제 4 층간 절연막 상부에 금속을 증착하고, 제 5 마스크(미도시)를 통해, 이를 선택적으로 제거하여, 상기 제 상기 제 1, 제 2 콘택홀(155a, 155b)을 통해 각각 반도체층(130)의 양단의 불순물 영역(130b)과 접속하는 소오스 전극(161) 및 드레인 전극(162)을 형성한다(140S).
상기 소오스 전극(161)은, 앞서 설명한 게이트 라인과 함께 화소를 구분하도록 상기 게이트 라인과 교차하는 데이터 라인(미도시)의 선폭 내에 있거나 돌출되어 형성되며, 상기 드레인 전극(162)은 상기 소오스 전극(161)과 이격하며 상기 반도체층(130)의 다른 불순물 영역과 접속한다. 한편, 상기 데이터 라인은 상기 게이트 라인과 교차하여 화소 영역을 정의한다.
이어, 도 4f와 같이, 상기 소오스 전극(161) 및 드레인 전극(162)을 덮는, 제 1 무기 절연막(165)을 전면 증착한다.
이어, 포토 아크릴 등의 유기 절연물질을 도포한 후, 이를 제 6 마스크(미도시)를 통해 선택적으로 제거하여, 상기 드레인 전극(162)에 대응된 폭을 노출시키는 일정의 개구 홀(170a)을 갖는 유기 절연막(170)을 형성한다(150S).
이어, 도 4g와 같이, 상기 유기 절연막(170)을 덮으며, 제 2 무기 절연막(180)을 형성한다.
이어, 상기 제 2 무기 절연막(180) 상에, 금속을 증착하고, 이를 제 7 마스크(미도시)를 통해 선택적으로 제거하여, 센싱 라인(185)을 형성한다(160S).
이 때, 상기 센싱 라인(185)은 상기 유기 절연막(170)의 개구 홀(170a)과는 다른 영역에 위치하며, 이후 형성될 공통 전극 각각을 터치 구동부 혹은 터치 먹스와 연결해주는 라인이다. 상기 센싱 라인(185)의 성분은 도전성이 좋은 금속 성분으로, 투명 전극의 공통 전극보다는 도전률이 좋은 재료를 이용한다.
이어, 도 4h와 같이, 상기 센싱 라인(185) 상에, 제 2 층간 절연막(185)을 증착하고, 이어, 투명 전극을 전면 증착하고, 제 8 마스크(미도시)를 통해 상기 투명 전극을 선택적으로 제거하여, 도 5a와 같이, 각 블록에 대응되어, 서로 분리된 공통 전극(195)을 형성한다(170S).
상기 공통 전극(195)은 각 블록에 대응된 것 외에도, 각 블록이 복수개의 화소를 포함하기에, 이후 각 화소마다 형성될 화소 전극과의 쇼트를 방지하도록 상기 드레인 전극(162)에 대응된 폭에 대해 제 1 개구홀(200a)을 갖고, 또한, 상기 센싱 라인(185)의 상부 일부에 대응하여 비중첩하도록 제 2 개구홀(200b)을 갖는다.
이어, 도 4i와 같이, 상기 공통 전극(195)을 포함한 제 2 층간 절연막(185) 상에 제 3 층간 절연막(200)을 형성한다.
이어, 상기 제 3 층간 절연막(200) 상에 포토 레지스트를 도포한 후, 이를 제 9 마스크(미도시)를 이용하여 패터닝하여, 상기 드레인 전극(162)에 대응되어 제 1 개구부와, 상기 공통 전극(195)의 제 2 개구 홀(200b) 사이에 위치하는 센싱 라인(185)의 부위와, 이에 인접한 상기 센싱 라인(185)과 상기 공통 전극(195)의 중첩부에 대응된 제 2 개구부를 갖는 포토 레지스트 패턴(203)을 형성한다.
이어, 도 5b와 같이, 상기 포토 레지스트 패턴(203)의 상기 제 1 개구부에 대응되어, 상기 제 3 층간 절연막(200), 제 2 층간 절연막(190) 및 제 1 층간 절연막(1650)을 연속적으로 관통하는 제 1 층간 콘택홀(203a)을 형성하고, 상기 제 2 개구부에 대응하여, 상기 센싱 라인(185)과 공통 전극(195)과의 비중첩 부위에 대응하여 상기 제 3 층간 절연막(200), 제 2 층간 절연막(190)을 관통하여, 상기 센싱 라인(185)을 노출하는 제 2 층간 콘택 홀(203b)을 형성한다(180S). 여기서, 상기 공통 전극(195)은 상기 제 2 층간 콘택 홀(203b)보다 큰 제 2 개구 홀(200b)을 갖는 것으로, 제 2 층간 콘택홀(203b)의 일측만 상기 제 2 개구 홀(200b)의 가장자리와 접한다. 그리고, 상기 제 2 개구홀(200b)의 가장 자리는 제 2 층간 콘택홀(203b) 형성 후 진행하는 접속 패턴(205)의 형성시 접속 패턴(205)이 노출된 제 2 개구홀(200b)의 가장자리에서 상기 공통 전극(195)과 닿고, 하측 제 2 층간 콘택홀(203b)의 센싱 라인(185)과 닿게 되어, 센싱 라인(185)-공통 전극(195) 및 접속 패턴(205)간의 콘택을 이루게 된다.
이러한 제 1 층간 콘택홀(203a) 및 제 2 층간 콘택홀(203b)은, 1회의 드라이 에치 공정으로 형성되는 것으로, 각 콘택홀이 층간에서 연속성을 가지며, 각 층간 절연막들에서 제 1, 제 2 층간 콘택홀(203a, 203b) 부위에서 홀 사이즈의 급격한 변화가 없다.
또한, 제 2 층간 콘택홀(203a)의 부위에는 상기 ITO(Indium Tin Oxide) 등의 투명 전극 재료로 이루어진 공통 전극(195)과 무기 절연막으로 이루어진 제 2, 제 3 층간 절연막(190, 200)이 서로 다른 식각 선택비를 가지며, 특히, 무기 절연막에 대해 식각 선택비가 큰 드라이 에치 재료를 이용하여 일괄 식각이 이루어져 상기 공통 전극(195)의 노출된 부위에 영향없이 제 1 내지 제 3 층간 절연막의 식각이 가능하다. 여기서, 제 2 층간 절연막(190)의 공통 전극을 이루는 투명 전극 재료와, 층간 절연막을 이루는 SiNx 또는 SiOx 성분들의 재료간의 식각 선택비 차이에 의해, 상기 공통 전극(195)의 상부 및 측부가 노출된다.
본 발명의 백플레인 기판의 제조 방법에 있어서, 공통 전극(195)은 복수개의 층간 절연막들(200, 190, 180, 165)의 동시 식각시 일종의 배리어로 작용하여, 마스크 수 절감을 가능하게 한다.
이 경우, 상기 제 2 층간 콘택홀(203b) 형성시 하측의 공통 전극(195)의 제 2 개구 홀(200b)보다 작게 형성할 수 있다. 이 경우, 제 2 층간 콘택홀(203b)의 일측만 상기 공통 전극(195)의 형성시 정의된 제 2 개구 홀(200b)의 일부와 측벽과 일치시킬 수 있다. 이 때, 제 2 층간 콘택홀(203b)과 제 2 개구 홀(200b)이 일측에서 일치하고, 상기 제 2 층간 콘택홀(203b)이 제 2 개구 홀(200b)보다 더 작은 직경 혹은 폭을 가지므로, 상기 제 2 층간 콘택홀(203b)의 나머지 영역은 상기 제 2 개구 홀(200b)보다 이격하며, 그 안쪽에 형성될 수 있다.
여기서, 상기 제 2 층간 콘택홀(203b) 내에서, 적어도 일측에서, 상기 공통 전극(195)의 상부 및 측부가 노출되어 있고, 그 하측의 센싱 라인(195)이 노출되어 있으므로, 이후 형성될 접속 패턴이 상기 공통 전극(195)과 센싱 라인(195)에 함께 전기적인 접속을 가질 수 있다. 이러한 식각 과정에서, 상기 공통 전극(195) 하부의 제 2 층간 절연막(190)이 등방성 식각으로 일부 제거되더라도, 상기 공통 전극(195)을 일부 노출시킨 과정에서, 다음 접속 공정을 진행하여, 공정 변동에 의한 단선을 방지할 수 있다.
이어, 도 4j 및 도 5b와 같이, 상기 제 3 층간 절연막(200), 제 2 층간 절연막(190) 및 제 1 층간 절연막(1650)을 연속적으로 관통하는 제 1 층간 콘택홀(203a)을 통해, 화소마다 상기 박막 트랜지스터와 각각 접속하는 화소 전극(210)을 형성하고 동일 공정에서, 상기 제 2 층간 콘택 홀(203a)을 통해 상기 센싱 라인(185)과 접속한 접속 패턴(205)을 형성한다(190S).
또한, 공정 변동에 의해 상기 센싱 라인(185) 상부에 대응되는 공통 전극(195)의 제 2 개구 홀(200b)과 상기 제 2 층간 콘택홀(203b)과 차이가 있을 수 있는데, 그 홀 사이즈간의 차이가 있더라도, 적어도 일측은 상기 공통 전극(195)의 측벽에 닿도록 상기 제 2 층간 콘택홀(203b)을 형성하여, 센싱 라인(185)의 상부와의 콘택과 상기 공통 전극(195)과의 측면 콘택을 동시에 수행한다.
여기서, 상기 드레인 전극(162)과 접속되는 상기 화소 전극(210)은 상기 공통 전극(195)의 제 1 개구 홀(200a) 주변에서, 이격되어, 상기 화소 전극(210)과 드레인 전극(162)과의 접속이 공통 전극(195)에 영향을 미치지 않게 한다.
그리고, 접속 패턴(205)은 화소 전극(210)과 동일층이지만, 이격시켜 섬상으로 형성하여, 화소 전극(210)에 인가되는 신호와 무관하여 접속 패턴(205)을 통해 서로 다른층의 공통 전극(195)과 센싱 라인(185)이 전기적 연결을 갖게 될 수 있다.
한편, 도 5b에 도시된 화소 전극(210)은 화소 영역에 대응하여 하나로 패터닝되어 있지만, 이에 한정되지 않으며, 복수개로 분기된 패턴으로 형성할 수도 있다.
그리고, 동일한 목적을 달성하기 위한 본 발명의 액정 표시 장치를 설명한다.
도 6은 본 발명의 제 1 실시예의 따른 인셀형 터치 패널을 갖는 액정 표시 장치를 나타낸 단면도이다.
도 4a 내지 도 4j에 제시된 제조 방법으로 형성된 백플레인 기판의 기판(100)을 준비한 후, 도 6과 같이, 상기 기판과 대향되는 대향 기판(300)을 준비하고, 그 사이에 액정층(400)을 채워 인셀형 액정 표시 장치를 구현할 수 있다.
또한, 컬러 표시를 위해, 상기 기판(100)과 대향되는 대향 기판(300) 중 어느 하나에, 컬러 필터층(310)을 포함할 수 있다. 도 6에는 컬러 필터층(310)에 대향 기판(300)측에 위치한 형상을 도시하였으나, 이에 한하지 않으며, 기판(100) 상부에도 컬러 필터층이 위치할 수 있다. 경우에 따라, 기판(100) 상부의 유기 절연막(170)을 대체하여 컬러 필터층이 위치할 수도 있다.
도 7은 본 발명의 제 2 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판을 나타낸 단면도이다.
도 7과 같이, 본 발명의 제 2 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판은, 상술한 제 1 실시예와 비교하여 제 2 층간 콘택홀(203b)에 대응된 공통 전극(295)의 개구홀이 제 2 층간 콘택홀(203b)과 동일 폭(직경)을 갖는 것으로, 이 경우, 상기 공통 전극(295)의 가장자리(측벽)이 상기 제 2 층간 콘택홀(203b)의 가장자리에 일치하게 된다.
이 점을 제외하여서는 제 1 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판과 동일하며, 이하에서는, 본 발명의 제 2 실시예의 인셀형 터치 패널을 갖는 백플레인 기판의 제조 방법에 대해서는, 공통 전극의 형성 단계 이후부터 살펴본다.
도 8a 내지 도 8c는 본 발명의 제 2 실시예에 따른 인셀형 터치 패널을 갖는 백플레인 기판의 제조 방법을 나타낸 공정 단면도이다.
도 8a와 같이, 센싱 라인(185) 상에, 제 2 층간 절연막(185)을 증착하고, 이어, 투명 전극을 전면 증착하고, 제 8 마스크(미도시)를 통해 상기 투명 전극을 선택적으로 제거하여, 도 5a와 같이, 각 블록에 대응되어, 서로 분리된 공통 전극(295)을 형성한다.
여기서, 상기 공통 전극(295)은 각 블록에 대응된 것 외에도, 각 블록이 복수개의 화소를 포함하기에, 이후 각 화소마다 형성될 화소 전극과의 쇼트를 방지하도록 상기 드레인 전극(162)에 대응된 폭에 대해 제 1 개구홀(200a)을 갖고, 또한, 상기 센싱 라인(185)의 상부 일부에 대응하여 비중첩하도록 제 2 개구홀(200b)을 갖는다. 여기서, 상기 제 2 개구홀(200b)의 직경(폭)은 상술한 제 1 실시예와 다를 수 있다.
이어, 도 8b와 같이, 상기 공통 전극(295)을 포함한 제 2 층간 절연막(185) 상에 제 3 층간 절연막(200)을 형성한다. 한편, 상기 제 3 층간 절연막(200)은 상기 공통 전극(295)과 이후 형성될 화소 전극 사이의 중첩 부분에서, 스토리지 캐패시터를 형성할 수 있도록 기능하기도 한다.
이어, 상기 제 3 층간 절연막(200) 상에 포토 레지스트를 도포한 후, 이를 제 9 마스크(미도시)를 이용하여 패터닝하여, 상기 드레인 전극(162)에 대응되어 제 1 개구부와, 상기 공통 전극(295)의 제 2 개구 홀(200b) 사이에 위치하는 센싱 라인(185)의 부위와, 이에 인접한 상기 센싱 라인(185)과 상기 공통 전극(195)의 중첩부에 대응된 제 2 개구부를 갖는 포토 레지스트 패턴(203)을 형성한다.
이어, 상기 포토 레지스트 패턴(203)의 상기 제 1 개구부에 대응되어, 상기 제 3 층간 절연막(201), 제 2 층간 절연막(190) 및 제 1 층간 절연막(1650)을 연속적으로 관통하는 제 1 층간 콘택홀(203a)을 형성하고, 상기 제 2 개구부에 대응하여, 상기 센싱 라인(185)과 공통 전극(295)과의 비중첩 부위와 그 주변 일부에 대응하여 상기 제 3 층간 절연막(200), 제 2 층간 절연막(190)을 관통하여, 상기 센싱 라인(185)을 노출하는 제 2 층간 콘택 홀(203b)을 형성한다.
이러한 제 1 층간 콘택홀(203a) 및 제 2 층간 콘택홀(203b)은, 1회의 드라이 에치 공정으로 형성되는 것으로, 각 콘택홀이 층간에서 연속성을 가지며, 홀 사이즈의 급격한 변화가 없다.
또한, 제 2 층간 콘택홀(203a)의 부위에는 상기 ITO(Indium Tin Oxide) 등의 투명 전극 재료로 이루어진 공통 전극(295)과 SiNx 또는 SiOx 등의 무기 절연막으로 이루어진 제 2, 제 3 층간 절연막(190, 200)이 서로 다른 식각 선택비를 가지며, 특히, 무기 절연막에 대해 식각 선택비가 큰 드라이 에치 재료를 이용하여 일괄 식각이 이루어져 상기 공통 전극(295)의 노출된 부위에 영향없이 제 1 내지 제 3 층간 절연막의 식각이 가능하다. 여기서, 제 2 층간 절연막(190)의 공통 전극을 이루는 투명 전극 재료와, 층간 절연막을 이루는 SiNx 또는 SiOx 성분들의 재료간의 식각 선택비 차이에 의해, 상기 공통 전극(195)의 상부 및 측부가 노출된다.
이러한 제 2 실시예에 있어서도, 상기 공통 전극(295)은 복수개의 층간 절연막들(200, 190, 180, 165)의 동시 식각시 일종의 배리어로 작용하여, 마스크 수 절감을 가능하게 한다.
이 경우, 상기 제 2 층간 콘택홀(203b) 형성시 하측의 공통 전극(295)의 제 2 개구 홀(200b)보다 크거나 같게 형성할 수 있다. 이 경우, 상기 제 2 층간 콘택홀(203b)을 상기 제 2 개구홀(200b)보다 크게 형성하더라도, 상기 공통 전극(295)과 층간 절연막들간의 식각 선택비간의 차이가 커, 공통 전극(295)이 일종의 배리어로 작용하여, 상기 공통 전극(295) 상측의 제 3 층간 절연막(200)은 보다 큰 폭 혹은 직경의 제 2 층간 콘택홀(203b)에 대응된 폭 혹은 직경이 제거되지만, 상기 공통 전극(295)은 원래의 제 2 홀(200b)을 유지할 수 있게 된다.
이어, 도 8c와 같이, 상기 제 3 층간 절연막(200), 제 2 층간 절연막(190) 및 제 1 층간 절연막(1650)을 연속적으로 관통하는 제 1 층간 콘택홀(203a)을 통해, 화소마다 상기 박막 트랜지스터와 각각 접속하는 화소 전극(210)을 형성하고 동일 공정에서, 상기 제 2 층간 콘택 홀(203a)을 통해 상기 센싱 라인(185)과 접속한 접속 패턴(205)을 형성한다.
경우에 따라, 상기 공통 전극(295) 하측의 제 2 층간 절연막(180)은 언더컷이 발생하여, 상기 공통 전극(295)보다 더 넓게 식각될 수 있지만, 이 경우에도, 상기 공통 전극(295)의 상부 및 측부는 일부 노출되어 있고 하측의 센싱 라인(185)이 노출되어, 이후, 화소 전극 형성시 화소 전극 물질이 상기 공통 전극(295)과 센싱 라인(185)은 함께 연결 접속하여, 전기적 연결이 가능하다.
여기서, 상기 제 2 층간 콘택홀(203b) 내에서, 적어도 일측에서, 상기 공통 전극(195)의 상부 및 측부가 노출되어 있고, 그 하측의 센싱 라인(195)이 노출되어 있으므로, 상기 접속 패턴(205)은 상기 공통 전극(295)과 센싱 라인(185)에 함께 전기적인 접속을 가질 수 있다. 이러한 식각 과정에서, 상기 공통 전극(195) 하부의 제 2 층간 절연막(190)이 등방성 식각으로 일부 제거되더라도, 상기 공통 전극(195)을 일부 노출시킨 과정에서, 다음 접속 공정을 진행하여, 공정 변동에 의한 단선을 방지할 수 있다.
또한, 공정 변동에 의해 상기 센싱 라인(185) 상부에 대응되는 공통 전극(195)의 제 2 개구 홀(200b)과 상기 제 2 층간 콘택홀(203b)과 차이가 있을 수 있는데, 그 홀 사이즈간의 차이가 있더라도, 적어도 일측은 상기 공통 전극(195)의 측벽에 닿도록 상기 제 2 층간 콘택홀(203b)을 형성하여, 센싱 라인(185)의 상부와의 콘택과 상기 공통 전극(195)과의 측면 콘택을 동시에 수행한다.
여기서, 상기 드레인 전극(162)과 접속되는 상기 화소 전극(210)은 상기 공통 전극(195)의 제 1 개구 홀(200a) 주변에서, 이격되어, 상기 화소 전극(210)과 드레인 전극(162)과의 접속이 공통 전극(195)에 영향을 미치지 않게 한다.
그리고, 접속 패턴(205)은 화소 전극(210)과 동일층이지만, 이격시켜 섬상으로 형성하여, 화소 전극(210)에 인가되는 신호와 무관하여 접속 패턴(205)을 통해 서로 다른 층의 공통 전극(195)과 센싱 라인(185)이 전기적 연결을 갖게 될 수 있다.
본 발명의 제 2 실시예에 따른 인셀형 터치 패널은, 상술한 제조 방법에서의 차이점을 제외하여, 제 1 실시예와 동일한 마스크 저감 및 공정 수 저감의 효과를 가지며, 이에 따라, 동일하게 액정 표시 장치에서도 적용할 수 있다.
상술한 본 발명의 인셀형 터치 패널을 갖는 백플레인 기판, 이의 제조 방법 및 이를 이용한 액정 표시 장치는, 센싱 라인과 공통 전극을 형성한 후에, 복수개의 층간 절연막들의 일괄 드라이 에치로, 마스크 수 저감을 통한 비용을 저감할 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 110: 차광 패턴
120: 버퍼층 130: 반도체층
140: 게이트 전극 150: 제 4 층간 절연막
161: 소오스 전극 162: 드레인 전극
165: 제 1 무기 절연막 170: 유기 절연막
180: 제 2 무기 절연막 185: 센싱 라인
190: 제 2 층간 절연막 195: 공통 전극
200: 제 3 층간 절연막 200a: 제 1 개구 홀
200b: 제 2 개구 홀 203: 포토 레지스트 패턴
203a: 제 1 층간 콘택홀 203b: 제 2 층간 콘택홀
205: 접속 패턴 210: 화소 전극

Claims (13)

  1. 복수개의 화소를 매트릭스 상으로 구비한 기판;
    상기 기판의 각 화소에 위치한 박막 트랜지스터;
    상기 박막 트랜지스터를 덮는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상에 위치하는 센싱 라인;
    상기 센싱 라인을 덮으며, 상기 제 1 층간 절연막 상에 위치한 제 2 층간 절연막;
    상기 복수개의 화소 중 일부 화소들을 블록으로 하여, 복수 블록들에 각각 구비되며, 상기 센싱 라인과 중첩되는 공통 전극;
    상기 공통 전극을 덮는 제 3 층간 절연막;
    상기 제 3 층간 절연막, 제 2 층간 절연막 및 제 1 층간 절연막을 연속적으로 관통한 제 1 층간 콘택홀을 통해, 화소마다 상기 박막 트랜지스터와 각각 접속한 화소 전극; 및
    상기 센싱 라인과 공통 전극의 중첩 부위에 인접한 상기 공통 전극의 측벽에 대응되어 상기 제 3 층간 절연막, 제 2 층간 절연막을 관통하여, 상기 센싱 라인을 노출하는 제 2 층간 콘택 홀을 통해, 상기 센싱 라인과 접속한 접속 패턴을 포함한 인셀형 터치 패널을 갖는 백플레인 기판.
  2. 제 1항에 있어서,
    상기 접속 패턴은 상기 공통 전극과 측면 접속 및 상기 공통 전극의 상부면 일부와의 접속을 갖는 인셀형 터치 패널을 갖는 백플레인 기판.
  3. 제 2항에 있어서,
    상기 공통 전극은 상기 제 2 층간 콘택 홀과 같은 개구 홀을 갖는 인셀형 터치 패널을 갖는 백플레인 기판.
  4. 제 2항에 있어서,
    상기 공통 전극은 상기 제 2 층간 콘택 홀보다 큰 개구 홀을 가지며,
    상기 공통 전극의 개구홀의 일부는 상기 접속 패턴과 측면 접속하는 인셀형 터치 패널을 갖는 백플레인 기판.
  5. 제 1항에 있어서,
    상기 제 1 층간 절연막은, 상기 박막 트랜지스터와 접한 제 1 무기 절연막과, 상기 제 1 무기 절연막 상에, 상기 제 2 층간 절연막 및 센싱 라인 하측에 접한 제 2 무기 절연막을 포함하는 인셀형 터치 패널을 갖는 백플레인 기판.
  6. 제 5항에 있어서,
    상기 제 1, 제 2 무기 절연막 사이에 유기 절연막이 더 개재되며, 상기 유기 절연막은, 상기 제 1 층간 콘택 홀보다 큰 개구부를 갖는 인셀형 터치 패널을 갖는 백플레인 기판.
  7. 제 1항에 있어서,
    상기 박막 트랜지스터는, 상기 화소 영역 각각의 소정 부위에 위치한 반도체층과, 상기 반도체층과 중첩하며 상부에, 게이트 절연막을 사이에 개재하여 구비된 게이트 전극과, 상기 반도체층 양단과 접속한 소오스 전극 및 드레인 전극을 포함하며,
    상기 드레인 전극의 일부에 상기 제 1 층간 콘택 홀이 위치하는 인셀형 터치 패널을 갖는 백플레인 기판.
  8. 제 7항에 있어서,
    상기 게이트 전극과 중첩하며, 상기 반도체층 하부에 차광 패턴을 더 구비한 인셀형 터치 패널을 갖는 백플레인 기판.
  9. 복수개의 화소를 매트릭스 상으로 구비한 기판;
    상기 기판의 각 화소에 위치한 박막 트랜지스터;
    상기 박막 트랜지스터를 덮는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상에 위치하는 센싱 라인;
    상기 센싱 라인을 덮으며, 상기 제 1 층간 절연막 상에 위치한 제 2 층간 절연막;
    상기 복수개의 화소 중 일부 화소들을 블록으로 하여, 복수 블록들에 각각 구비되며, 상기 센싱 라인과 중첩되는 공통 전극;
    상기 공통 전극을 덮는 제 3 층간 절연막;
    상기 제 3 층간 절연막, 제 2 층간 절연막 및 제 1 층간 절연막을 연속적으로 관통한 제 1 층간 콘택홀을 통해, 화소마다 상기 박막 트랜지스터와 각각 접속한 화소 전극;
    상기 센싱 라인과 공통 전극의 중첩 부위에 인접한 상기 공통 전극의 측벽에 대응되어 상기 제 3 층간 절연막, 제 2 층간 절연막을 관통하여, 상기 센싱 라인을 노출하는 제 2 층간 콘택 홀을 통해, 상기 센싱 라인과 접속한 접속 패턴;
    상기 기판과 대향되는 대향 기판; 및
    상기 기판과 대향 기판 사이의 액정층을 포함한 인셀형 터치 패널을 갖는 액정 표시 장치.
  10. 제 9항에 있어서,
    상기 기판 또는 대향 기판 상에 컬러 필터층을 더 포함한 인셀형 터치 패널을 갖는 액정 표시 장치.
  11. 복수개의 화소를 매트릭스 상으로 갖는 기판을 준비하는 단계;
    상기 기판의 각 화소에 박막 트랜지스터를 구비하는 단계;
    상기 박막 트랜지스터를 덮는 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상에 센싱 라인을 형성하는 단계;
    상기 센싱 라인을 덮으며, 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계;
    상기 복수개의 화소 중 일부 화소들을 블록으로 하여, 복수 블록들에 각각 구비되며, 상기 센싱 라인과 중첩되는 공통 전극을 형성하는 단계;
    상기 공통 전극을 덮는 제 3 층간 절연막을 형성하는 단계;
    상기 제 3 층간 절연막, 제 2 층간 절연막 및 제 1 층간 절연막을 연속적으로 관통하여, 화소마다 상기 박막 트랜지스터의 일부를 노출하는 제 1 층간 콘택 홀과, 상기 센싱 라인과의 중첩 부위에 인접한 상기 공통 전극의 측벽에 대응되어 상기 제 3 층간 절연막, 제 2 층간 절연막을 관통하여, 상기 센싱 라인을 노출하는 제 2 층간 콘택 홀을 형성하는 단계; 및
    상기 제 1 층간 콘택 홀을 통해 상기 박막 트랜지스터와 접속하는 화소 전극과, 상기 제 2 층간 콘택 홀을 통해 상기 센싱 라인과 접속하는 접속 패턴을 형성하는 단계를 포함한 인셀형 터치 패널을 갖는 백플레인 기판의 제조 방법.
  12. 제 11항에 있어서,
    상기 공통 전극을 형성하는 단계에서,
    상기 공통 전극 내에, 상기 화소 전극과 이격하는 제 1 개구홀과, 상기 제 2 층간 콘택홀과 같거나 상기 제 2 층간 콘택홀보다 큰 제 2 개구홀을 갖도록 형성하는 것을 특징으로 하는 인셀형 터치 패널을 갖는 백플레인 기판의 제조 방법.
  13. 제 12항에 있어서,
    상기 제 1 개구홀은 상기 화소 전극과 박막 트랜지스터와의 접속 영역보다 크며,
    상기 제 2 개구홀은 가장자리가 상기 접속 패턴과 만나는 인셀형 터치 패널을 갖는 백플레인 기판의 제조 방법.
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