KR20140142064A - 박막 트랜지스터 어레이 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 채널 영역으로 외부 광이 입사되는 것을 방지하기 위한 차광 패턴을 포함하는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 어레이 기판은 게이트 배선과 데이터 배선이 서로 교차하여 복수 개의 화소 영역이 정의된 기판; 상기 기판 상에 형성되며, 게이트 전극, 게이트 절연막, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 기판 상에 상기 박막 트랜지스터를 덮도록 형성된 보호막; 상기 보호막 상에 형성되며, 상기 드레인 전극과 접속된 화소 전극; 및 상기 화소 전극과 동일 층에 형성되며, 상기 보호막을 사이에 두고 상기 소스 전극, 상기 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역과 중첩되고, 상기 보호막과 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 상기 게이트 배선을 포함하는 게이트 금속층과 중첩되는 차광 패턴을 포함하며, 상기 게이트 금속층과 상기 차광 패턴이 중첩되는 면적이 상기 소스 전극 및 드레인 전극과 상기 차광 패턴이 중첩되는 면적보다 넓다.
Description
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히, 외부 광원에 의한 박막 트랜지스터의 특성 저하를 방지할 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있다. 액정 표시 장치는 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
액정 표시 장치는 컬러 필터 어레이가 형성된 컬러 필터 어레이 기판, 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 어레이 기판 및 컬러 필터 어레이 기판과 박막 트랜지스터 어레이 기판 사이에 형성된 액정층을 포함하여 이루어진다.
도 1은 일반적인 박막 트랜지스터 어레이 기판의 단면도이다.
도 1과 같이, 일반적인 박막 트랜지스터 어레이 기판은 기판(10), 기판(10) 상에 형성된 박막 트랜지스터 및 화소 전극(16)을 포함한다.
구체적으로, 기판(10) 상에 게이트 전극(11)이 형성되고, 게이트 절연막(12)을 사이에 두고 게이트 전극(11)과 중첩되도록 반도체층(13)이 형성된다. 반도체층(13) 상에는 서로 이격된 구조의 소스 전극(14a)과 드레인 전극(14b)이 형성된다.
그리고, 상기와 같은 소스 전극(14a), 드레인 전극(14b)을 덮도록 기판(10) 상에 보호막(15)이 형성되고, 보호막(15) 상에 드레인 전극(14b)과 접속되는 화소 전극(16)이 형성된다. 이 때, 소스 전극(14a)과 드레인 전극(14b) 사이에 노출된 반도체층(13)은 채널 영역으로 정의된다.
그런데, 상기와 같은 일반적인 박막 트랜지스터 어레이 기판은 채널 영역이 외부 광원에 노출되어 외부 광이 채널 영역으로 유입된다. 이에 따라, 박막 트랜지스터의 누설 전류(current leakage)가 발생하여 박막 트랜지스터의 신뢰성이 저하되고, 잔상 등이 발생하여 표시 품질이 저하되는 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 채널 영역에 대응되는 영역에 차광 패턴을 형성하고, 차광 패턴과 게이트 금속층이 보호막을 사이에 두고 중첩되도록 형성하여, 차광 패턴에 의한 박막 트랜지스터의 특성 저하를 방지할 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 게이트 배선과 데이터 배선이 서로 교차하여 복수 개의 화소 영역이 정의된 기판; 상기 기판 상에 형성되며, 게이트 전극, 게이트 절연막, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 기판 상에 상기 박막 트랜지스터를 덮도록 형성된 보호막; 상기 보호막 상에 형성되며, 상기 드레인 전극과 접속된 화소 전극; 및 상기 화소 전극과 동일 층에 형성되며, 상기 보호막을 사이에 두고 상기 소스 전극, 상기 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역과 중첩되고, 상기 보호막과 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 상기 게이트 배선을 포함하는 게이트 금속층과 중첩되는 차광 패턴을 포함하며, 상기 게이트 금속층과 상기 차광 패턴이 중첩되는 면적이 상기 소스 전극 및 드레인 전극과 상기 차광 패턴이 중첩되는 면적보다 넓다.
또한, 동일 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 기판 상에 게이트 배선 및 게이트 전극을 형성하는 단계; 상기 게이트 배선 및 게이트 전극을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체층, 데이터 배선, 소스 전극 및 드레인 전극을 형성하는 단계; 상기 데이터 배선, 소스 전극 및 드레인 전극을 덮도록 상기 기판 상에 보호막을 형성하는 단계; 및 상기 보호막을 사이에 두고 상기 소스 전극, 상기 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역과 중첩되고, 상기 보호막과 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 상기 게이트 배선을 포함하는 게이트 금속층과 중첩되는 차광 패턴 및 상기 차광 패턴과 동일 층에 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하며, 상기 게이트 금속층과 상기 차광 패턴이 중첩되는 면적이 상기 소스 전극 및 드레인 전극과 상기 차광 패턴이 중첩되는 면적보다 넓다.
상기 차광 패턴과 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 금속층이 중첩되는 영역에서 Csm(소스 전극과 차광 패턴 사이의 캐패시턴스), Cdm(드레인 전극과 차광 패턴 사이의 캐패시턴스) 및 Cgm(게이트 금속층과 차광 패턴 사이의 캐패시턴스)이 형성된다.
상기 게이트 전극에 게이트 로우 전압이 인가되는 경우, 상기 Cgm은 상기 Csm 및 Cdm에 의해 상기 소스 전극에서 상기 드레인 전극으로 전류가 흐르는 것을 방지한다.
상기 차광 패턴을 상기 게이트 금속층과 동일 패턴으로 형성한다.
상기 차광 패턴을 불투명 전도성 물질로 형성한다.
상기 화소 전극을 불투명 전도성 물질로 형성하거나, 투명 전도성 물질로 형성한다.
상기 화소 전극을 상기 불투명 전도성 물질로 형성하는 경우, 상기 차광 패턴과 상기 화소 전극을 동일 마스크 공정으로 형성한다.
상기와 같은 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 다음과 같은 효과가 있다.
첫째, 채널 영역을 덮도록 차광 패턴을 형성하여, 채널 영역으로 외부 광이 입사되는 것을 방지한다. 따라서, 외부 광에 의해 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
둘째, 차광 패턴을 게이트 전극과 게이트 배선을 포함하는 게이트 금속층과도 중첩되도록 형성하여, 차광 패턴과 게이트 금속층이 중첩되는 영역에서 Cgm(게이트 금속층과 차광 패턴 사이의 캐패시턴스)이 형성된다. 이에 따라, 차광 패턴이 소스 전극 및 드레인 전극과 중첩되어 Csm(소스 전극과 차광 패턴 사이의 캐패시턴스) 및 Cdm(드레인 전극과 차광 패턴 사이의 캐패시턴스)를 형성하더라도, Csm 및 Cdm에 의한 박막 트랜지스터의 특성 저하를 방지할 수 있다.
셋째, 화소 전극과 차광 패턴을 모두 불투명 전도성 물질로 형성하는 경우, 화소 전극과 차광 패턴을 동일 마스크 공정으로 형성할 수 있다.
도 1은 일반적인 박막 트랜지스터 어레이 기판의 단면도이다.
도 2a는 본 발명의 박막 트랜지스터 어레이 기판의 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 3은 본 발명의 박막 트랜지스터 어레이 기판의 회로도이다.
도 4a 내지 도 4e는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.
도 2a는 본 발명의 박막 트랜지스터 어레이 기판의 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 3은 본 발명의 박막 트랜지스터 어레이 기판의 회로도이다.
도 4a 내지 도 4e는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.
이하, 본 발명에 따른 박막 트랜지스터 어레이 기판을 상세히 설명하면 다음과 같다.
도 2a는 본 발명의 박막 트랜지스터 어레이 기판의 평면도이며, 도 2b는 도 2a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 2a 및 도 2b와 같이, 본 발명의 박막 트랜지스터 어레이 기판은 기판(110), 기판(110) 상에 형성된 박막 트랜지스터, 박막 트랜지스터와 접속된 화소 전극(116) 및 채널 영역을 덮도록 형성된 차광 패턴(117)을 포함한다.
구체적으로, 기판(100) 상에 게이트 절연막(112)을 사이에 두고 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 복수 개의 화소 영역이 정의된다. 그리고, 각 화소 영역마다 박막 트랜지스터가 형성된다.
박막 트랜지스터는 게이트 전극(111), 게이트 절연막(112), 반도체층(113), 소스 전극(114a) 및 드레인 전극(114b)을 포함한다. 도면에서는 게이트 배선(GL)의 일부 영역이 게이트 전극(111)으로 정의된 것을 도시하였으나, 게이트 전극(111)은 게이트 배선(GL)에서 돌출된 형태로 형성될 수 있다.
게이트 절연막(112)을 사이에 두고 게이트 전극(111)과 중첩되도록 반도체층(113)이 형성된다. 도시하지는 않았으나, 반도체층(113)은 액티브층과 오믹콘택층이 차례로 적층된 구조이다. 그리고, 반도체층(113) 상에는 서로 이격된 소스 전극(114a)과 드레인 전극(114b)이 형성된다. 소스 전극(114a)은 데이터 배선(DL)에서 연장된 형태이다. 특히, 소스 전극(114a)과 드레인 전극(114b)의 이격 구간에 대응되는 오믹콘택층이 제거되어 액티브층이 노출되고, 액티브층이 노출된 영역이 채널 영역으로 정의된다.
그리고, 상기와 같은 박막 트랜지스터를 덮도록 기판(110) 전면에 보호막(115)이 형성된다. 보호막(115)은 선택적으로 제거되어 드레인 전극(114b)을 노출시키도록 형성된 드레인 콘택홀(115H)을 포함한다. 그리고, 보호막(115) 상에는 드레인 콘택홀(115H)을 통해 드레인 전극(114b)과 접속되는 화소 전극(116)이 형성된다.
이 때, 화소 전극(116)은 투명 전도성 물질로 형성되거나, 불투명 전도성 물질로 형성될 수 있다. 투명 전도성 물질은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등이며, 불투명 전도성 물질은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 몰리 티타늄(MoTi) 등과 같은 금속이다.
화소 전극(116)이 불투명 전도성 물질로 형성된 경우, 도시된 바와 같이 화소 전극(116)이 통 전극 형태로 형성되면, 본 발명의 박막 트랜지스터 어레이 기판은 상부면으로 광을 방출시킨다. 또한, 도시하지는 않았으나, 보호막(115) 상에 슬릿 형태의 화소 전극(116)과 공통 전극(미도시)이 형성되어 박막 트랜지스터 어레이 기판이 횡전계 모드로 구동될 수도 있다. 이 때, 공통 전극(미도시)은 화소 전극(116)과 동일 물질로 형성된다.
그런데, 상술한 바와 같이, 채널 영역이 외부 광원에 노출되면, 외부 광이 채널 영역으로 유입되어 누설 전류(current leakage)가 발생한다. 그리고, 이로 인해, 박막 트랜지스터의 신뢰성이 저하되고, 잔상 등과 같은 표시 품질이 저하되는 문제가 발생한다.
따라서, 본 발명의 박막 트랜지스터 어레이 기판은 채널 영역을 덮도록 보호막(115) 상에 차광 패턴(117)을 형성한다. 차광 패턴(117)은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 몰리 티타늄(MoTi) 등과 같은 불투명 전도성 물질로 형성된다.
구체적으로, 차광 패턴(117)을 형성할 때 오버레이(Overlay) 마진을 고려해야 하므로, 차광 패턴(117)은 채널 영역뿐만 아니라, 소스 전극(114a) 및 드레인 전극(114b)의 일부와도 중첩된다. 이 때, 상술한 바와 같이 차광 패턴(117)은 금속(Metal)으로 형성되므로, 보호막(115)을 사이에 두고 차광 패턴(117)과 소스 전극(114a)이 중첩되는 영역에서 Csm이 형성된다. 그리고, 보호막(115)을 사이에 두고 차광 패턴(117)과 드레인 전극(114b)이 중첩되는 영역에서 Cdm이 형성된다.
그런데, 상기와 같은 Csm 및 Cdm으로 인해 게이트 전극(111)에 게이트 로우 전압(Vgl)이 인가되는 경우에도 소스 전극(114a)에서 드레인 전극(114b)으로 전류가 흐른다. 이에 따라, 박막 트랜지스터가 오작동되어, 박막 트랜지스터 어레이 기판의 신뢰성이 저하된다. 이를 방지하기 위해, 본 발명의 박막 트랜지스터 어레이 기판은 차광 패턴(117)이 게이트 배선(GL)과 게이트 전극(111)을 포함하는 게이트 금속층과도 중첩되도록 형성한다. 그리고, 보호막(115)과 게이트 절연막(112)을 사이에 두고 게이트 금속층과 차광 패턴(117)이 중첩되는 영역에서 Cgm이 형성된다.
따라서, 게이트 전극(111)에 게이트 로우 전압(Vgl)이 인가되면, 게이트 로우 전압(Vgl)에 의해 형성된 Cgm이 Csm 및 Cdm에 의해 소스 전극(114a)에서 드레인 전극(114b)으로 흐르는 전류 일부를 역 방향으로 흐르게 한다. 이 때, 차광 패턴(117)과 게이트 금속층이 중첩되는 면적이 차광 패턴(117)과 소스 전극(114a) 및 드레인 전극(114b)과 중첩되는 면적보다 넓다. 즉, Cgm이 Csm + Cdm보다 크다.
도 3은 본 발명의 박막 트랜지스터 어레이 기판의 회로도이다.
도 3과 같이, 차광 패턴(117)은 게이트 전극(111), 소스 전극(114a) 및 드레인 전극(114b)과 중첩되어 Cgm, Csm 및 Cdm을 형성한다. 그리고, 상술한 바와 같이, 게이트 전극(111)에 게이트 로우 전압(Vgl)이 인가된 경우, Cgm이 Csm 및 Cdm에 의해 소스 전극(114a)에서 드레인 전극(114b)으로 흐르는 전류 일부를 역 방향으로 흐르게 한다.
이에 따라, Csm 및 Cdm에 의해 박막 트랜지스터가 오작동하는 것을 방지할 수 있다. 특히, 차광 패턴(117)이 게이트 금속층과 동일 패턴으로 형성된 경우, Csm 및 Cdm에 의한 박막 트랜지스터의 오작동을 효율적으로 방지할 수 있다.
이하, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 상세히 설명하면 다음과 같다.
먼저, 도 4a와 같이, 기판(110) 상에 게이트 전극(111) 및 게이트 배선(GL)을 형성한다. 도면에서는 게이트 배선(GL)의 일부 영역이 게이트 전극(111)으로 정의된 것을 도시하였으나, 게이트 전극(111)은 게이트 배선(GL)에서 돌출된 형태로 형성될 수 있다.
게이트 전극(111) 및 게이트 배선(GL)은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.
그리고, 게이트 전극(111)과 게이트 배선(GL)을 포함하는 게이트 금속층을 덮도록 기판(110) 전면에 게이트 절연막(112)을 형성한다. 게이트 절연막(112)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성된다.
이어, 도 4b와 같이, 게이트 절연막(112) 상에 반도체층(113), 데이터 배선(미도시), 소스 전극(114a) 및 드레인 전극(114a, 114b)을 형성한다. 도시하지는 않았으나, 반도체층(113)은 액티브층과 오믹 콘택층이 차례로 적층된 구조이다. 그리고, 반도체층(113)을 덮도록 기판(110) 전면에 데이터 금속층을 형성한 후, 데이터 금속층을 패터닝하여 데이터 배선(DL), 소스 전극(114a) 및 드레인 전극(114b)을 형성한다.
데이터 배선(DL)은 게이트 절연막(112)을 사이에 두고 게이트 배선(GL)과 교차하도록 형성되어 복수 개의 화소 영역을 정의한다. 소스 전극(114a)은 데이터 배선(DL)과 접속되어 데이터 배선(DL)의 화소 신호를 공급받는다. 드레인 전극(114b)은 소스 전극(114b)과 이격 형성되며, 데이터 배선(DL)으로부터의 화소 신호를 후술할 화소 전극에 공급한다. 특히, 소스, 드레인 전극(114a, 114b) 사이의 이격된 구간에 노출된 오믹 콘택층을 제거하여 채널 영역이 정의된다.
이어, 도 4c와 같이, 데이터 배선(DL), 소스 전극(114a) 및 드레인 전극(114b)을 덮도록 기판(110) 전면에 보호막(115)을 형성한다. 그리고, 보호막(115)을 선택적으로 제거하여 드레인 전극(114b)을 노출시키는 드레인 콘택홀(115H)을 형성한다.
도 4d와 같이, 보호막(115) 상에 드레인 콘택홀(115H)을 통해 드레인 전극(114b)과 접속하는 화소 전극(116)을 형성한다. 이 때, 화소 전극(116)은 투명 전도성 물질로 형성되거나, 불투명 전도성 물질로 형성될 수 있다. 투명 전도성 물질은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등이며, 불투명 전도성 물질은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 몰리 티타늄(MoTi) 등과 같은 금속이다.
화소 전극(116)이 불투명 전도성 물질로 형성된 경우, 도시된 바와 같이 화소 전극(116)이 통 전극 형태로 형성되면, 본 발명의 박막 트랜지스터 어레이 기판은 상부면으로 광을 방출시킨다. 또한, 도시하지는 않았으나, 보호막(115) 상에 슬릿 형태의 화소 전극(116)과 공통 전극(미도시)이 형성되어 박막 트랜지스터 어레이 기판이 횡전계 모드로 구동될 수도 있다. 이 때, 공통 전극(미도시)은 화소 전극(116)과 동일 물질로 형성된다.
이어, 도 4e와 같이, 화소 전극(116)과 동일 층에 차광 패턴(117)을 형성한다. 차광 패턴(117)은 화소 전극(116)을 포함한 보호막(115) 전면에 몰리브덴(Mo), 구리(Cu), 알루미늄(Al) 등과 같은 불투명 전도성 물질을 증착한 후, 이를 패터닝하여 형성된다. 특히, 화소 전극(116)이 차광 패턴(117)과 같이 불투명 전도성 물질로 형성하는 경우, 보호막(115) 전면에 불투명 전도성 물질을 증착하고 이를 패터닝하여 화소 전극(116)과 차광 패턴(117)을 동시에 형성할 수 있다.
차광 패턴(117)은 외부 광이 채널 영역으로 유입되는 것을 방지하기 위해 채널 영역을 덮도록 형성된다. 차광 패턴(117)을 형성할 때 오버레이(Overlay) 마진을 고려해야 하므로, 차광 패턴(117)은 채널 영역뿐만 아니라, 소스 전극(114a) 및 드레인 전극(114b)의 일부와도 중첩되도록 형성된다. 이 때, 상술한 바와 같이 차광 패턴(117)은 금속(Metal)으로 형성되므로, 보호막(115)을 사이에 두고 차광 패턴(117)과 소스 전극(114a)이 중첩되는 영역에서 Csm이 형성된다. 그리고, 보호막(115)을 사이에 두고 차광 패턴(117)과 드레인 전극(114b)이 중첩되는 영역에서 Cdm이 형성된다.
그런데, 상기와 같은 Csm 및 Cdm으로 인해 게이트 전극(111)에 게이트 로우 전압(Vgl)이 인가되는 경우에도 소스 전극(114a)에서 드레인 전극(114b)으로 전류가 흐른다. 이에 따라, 박막 트랜지스터가 오작동되어, 박막 트랜지스터 어레이 기판의 신뢰성이 저하된다.
이를 방지하기 위해, 본 발명의 박막 트랜지스터 어레이 기판은 차광 패턴(117)이 게이트 배선(GL)과 게이트 전극(111)을 포함하는 게이트 금속층과도 중첩되도록 형성한다. 그리고, 보호막(115)과 게이트 절연막(112)을 사이에 두고 게이트 금속층과 차광 패턴(117)이 중첩되는 영역에서 Cgm이 형성된다.
따라서, 게이트 전극(111)에 게이트 로우 전압(Vgl)이 인가되면, 게이트 로우 전압(Vgl)에 의해 형성된 Cgm은 Csm 및 Cdm에 의해 소스 전극(114a)에서 드레인 전극(114b)으로 흐르는 전류 일부를 역 방향으로 흐르게 한다. 이 때, 차광 패턴(117)과 게이트 금속층이 중첩되는 면적이 차광 패턴(117)과 소스 전극(114a) 및 드레인 전극(114b)과 중첩되는 면적보다 넓다. 즉, Cgm이 Csm + Cdm보다 크다.
즉, 상기와 같은 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 채널 영역으로 외부 광이 입사되는 것을 방지하기 위해 차광 패턴(117)을 형성한다. 그리고, 차광 패턴(117)이 게이트 전극(111)과 게이트 배선(GL)의 게이트 금속층과도 중첩되도록 형성하여, 게이트 전극(111)에 게이트 로우 전압(Vgl)이 인가된 경우, Csm 및 Cdm에 의해 박막 트랜지스터가 오작동되는 것을 방지할 수 있다. 특히, 차광 패턴(117)이 게이트 금속층과 동일 패턴으로 형성된 경우, Cgm이 Csm + Cdm보다 매우 커, Csm 및 Cdm에 의한 박막 트랜지스터의 특성 저하를 효율적으로 방지할 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DL: 데이터 배선 GL: 게이트 배선
110: 기판 111: 게이트 전극
112: 게이트 절연막 113: 반도체층
114a: 소스 전극 114b: 드레인 전극
150: 보호막 150H: 드레인 콘택홀
160: 화소 전극 170: 차광 패턴
110: 기판 111: 게이트 전극
112: 게이트 절연막 113: 반도체층
114a: 소스 전극 114b: 드레인 전극
150: 보호막 150H: 드레인 콘택홀
160: 화소 전극 170: 차광 패턴
Claims (13)
- 게이트 배선과 데이터 배선이 서로 교차하여 복수 개의 화소 영역이 정의된 기판;
상기 기판 상에 형성되며, 게이트 전극, 게이트 절연막, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 기판 상에 상기 박막 트랜지스터를 덮도록 형성된 보호막;
상기 보호막 상에 형성되며, 상기 드레인 전극과 접속된 화소 전극; 및
상기 화소 전극과 동일 층에 형성되며, 상기 보호막을 사이에 두고 상기 소스 전극, 상기 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역과 중첩되고, 상기 보호막과 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 상기 게이트 배선을 포함하는 게이트 금속층과 중첩되는 차광 패턴을 포함하며,
상기 게이트 금속층과 상기 차광 패턴이 중첩되는 면적이 상기 소스 전극 및 드레인 전극과 상기 차광 패턴이 중첩되는 면적보다 넓은 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 차광 패턴과 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 금속층이 중첩되는 영역에서 Csm(소스 전극과 차광 패턴 사이의 캐패시턴스), Cdm(드레인 전극과 차광 패턴 사이의 캐패시턴스) 및 Cgm(게이트 금속층과 차광 패턴 사이의 캐패시턴스)이 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 2 항에 있어서,
상기 게이트 전극에 게이트 로우 전압이 인가되는 경우, 상기 Cgm은 상기 Csm 및 Cdm에 의해 상기 소스 전극에서 상기 드레인 전극으로 전류가 흐르는 것을 방지하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 차광 패턴은 상기 게이트 금속층과 동일 패턴으로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 차광 패턴은 불투명 전도성 물질로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 화소 전극은 불투명 전도성 물질로 형성되거나, 투명 전도성 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 기판 상에 게이트 배선 및 게이트 전극을 형성하는 단계;
상기 게이트 배선 및 게이트 전극을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 반도체층, 데이터 배선, 소스 전극 및 드레인 전극을 형성하는 단계;
상기 데이터 배선, 소스 전극 및 드레인 전극을 덮도록 상기 기판 상에 보호막을 형성하는 단계; 및
상기 보호막을 사이에 두고 상기 소스 전극, 상기 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역과 중첩되고, 상기 보호막과 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 상기 게이트 배선을 포함하는 게이트 금속층과 중첩되는 차광 패턴 및 상기 차광 패턴과 동일 층에 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하며,
상기 게이트 금속층과 상기 차광 패턴이 중첩되는 면적이 상기 소스 전극 및 드레인 전극과 상기 차광 패턴이 중첩되는 면적보다 넓은 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 7 항에 있어서,
상기 차광 패턴과 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 금속층이 중첩되는 영역에서 Csm(소스 전극과 차광 패턴 사이의 캐패시턴스), Cdm(드레인 전극과 차광 패턴 사이의 캐패시턴스) 및 Cgm(게이트 금속층과 차광 패턴 사이의 캐패시턴스)이 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 7 항에 있어서,
상기 게이트 전극에 게이트 로우 전압이 인가되는 경우, 상기 Cgm은 상기 Csm 및 Cdm에 의해 상기 소스 전극에서 상기 드레인 전극으로 전류가 흐르는 것을 방지하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 7 항에 있어서,
상기 차광 패턴을 상기 게이트 금속층과 동일 패턴으로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 7 항에 있어서,
상기 차광 패턴을 불투명 전도성 물질로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 7 항에 있어서,
상기 화소 전극을 불투명 전도성 물질로 형성하거나, 투명 전도성 물질로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 12 항에 있어서,
상기 화소 전극을 상기 불투명 전도성 물질로 형성하는 경우, 상기 차광 패턴과 상기 화소 전극을 동일 마스크 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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|---|---|---|---|---|
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070098206A (ko) * | 2006-03-31 | 2007-10-05 | 엘지.필립스 엘시디 주식회사 | Ｔｆｔ 어레이 기판 및 그 제조방법 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015109772A1 (de) | 2014-10-20 | 2016-04-21 | Hyundai Motor Company | Verfahren und Vorrichtung zur Steuerung des Kaltstarts eines Fahrzeuges mit Dieselmotor |
| CN107272958A (zh) * | 2017-06-28 | 2017-10-20 | 武汉华星光电半导体显示技术有限公司 | 一种内嵌式触控oled显示装置及其制作方法 |
| CN111061105A (zh) * | 2019-12-31 | 2020-04-24 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板及其显示装置 |
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