CN112382638B - 阵列基板及其制备方法、显示装置 - Google Patents

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Abstract

本文公开一种阵列基板及其制备方法、显示装置。阵列基板包括：多条栅线和多对数据线，每对数据线包括第一数据线和第二数据线，多条栅线和多对数据线交叉限定多个子像素，多个子像素中至少一个包括第一薄膜晶体管和第二薄膜晶体管以及像素电极，第一薄膜晶体管的第一栅极与第二薄膜晶体管的第二栅极均与同一栅线连接，第一薄膜晶体管的第一极与第一数据线连接，第二薄膜晶体管的第三极与第二数据线连接，第一薄膜晶体管的第二极和第二薄膜晶体管的第四极均与像素电极连接，第一数据线设置为与第一驱动芯片连接，第二数据线设置为与第二驱动芯片连接。本文允许用户自由选择或者系统根据显示要求切换刷新率，降低显示装置的功耗。

Description

阵列基板及其制备方法、显示装置
技术领域
本申请涉及显示技术领域，更具体地，涉及一种阵列基板及其制备方法、显示装置。
背景技术
液晶显示装置(Liquid Crystal Display，LCD)具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。
随着液晶显示装置向着大尺寸和高分辨率的方向发展，以铟镓锌氧化物(IGZO)为代表的金属氧化物材料因具备超过10cm2/(Vs)以上的迁移率，且与现有的非晶硅薄膜晶体管(a-Si TFT)技术兼容性好，近年来迅速成为显示领域研发的重点。显示装置的高分辨率和高刷新率也造成显示功耗较大，对于手机等需要充电的显示装置，显示装置使用时间缩短，用户需要频繁充电来满足使用要求。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本发明实施例提供了一种阵列基板，包括：沿第一方向延伸并沿第二方向间隔设置的多条栅线和沿第二方向延伸并沿第一方向间隔设置的多对数据线，每对数据线包括第一数据线和第二数据线，多条栅线和多对数据线交叉限定多个子像素，多个子像素中至少一个包括第一薄膜晶体管和第二薄膜晶体管以及像素电极，第一薄膜晶体管的第一栅极与第二薄膜晶体管的第二栅极均与同一栅线连接，第一薄膜晶体管的第一极与第一数据线连接，第二薄膜晶体管的第三极与第二数据线连接，第一薄膜晶体管的第二极和第二薄膜晶体管的第四极均与像素电极连接，第一数据线设置为与第一驱动芯片连接，第二数据线设置为与第二驱动芯片连接，像素电极能够通过第一驱动芯片和/或第二驱动芯片充电，其中，第一方向和第二方向相交。
在一些示例性实施例中，在同一子像素中，像素电极位于与第一极连接的第一数据线和与第三极连接的第二数据线之间；或者，
在同一子像素中，像素电极位于与第一极连接的第一数据线和与第三极连接的第二数据线的同一侧。
在一些示例性实施例中，还包括基板，第一薄膜晶体管和第二薄膜晶体管沿着垂直于基板的方向上设置。
在一些示例性实施例中，第一栅极和第二栅极为同一栅极。
在一些示例性实施例中，还包括设置于基板上的第一有源层、设置于第一有源层远离基板一侧的第一源漏金属层、设置于第一源漏金属层远离第一有源层一侧的第一绝缘层、设置于第一绝缘层远离第一有源层一侧的第一透明导电层、设置于第一透明导电层远离第一绝缘层一侧的栅金属层，第一源漏金属层包括第一极和第二极以及与第一极连接的第一数据线，第一透明导电层包括像素电极和第一子栅极以及与第一子栅极连接的第一子栅线，第一绝缘层上设置有暴露第二极的第一过孔，像素电极通过第一过孔与第二极连接，栅金属层包括第二子栅极和与第二子栅极连接的第二子栅线，第一子栅极在基板上的正投影与第二子栅极在基板上的正投影重合，第一子栅线在基板上的正投影与第一子栅线在基板上的正投影重合，第一子栅极和第二子栅极构成第一栅极。
在一些示例性实施例中，还包括设置于栅金属层远离第一透明导电层一侧的第二绝缘层和设置于第二绝缘层远离栅金属层一侧的第二有源层以及设置于第二有源层远离第二绝缘层一侧的第二源漏金属层，第二源漏金属层包括第三极和第四极以及与第三极连接的第二数据线，第二绝缘层上设置有暴露像素电极的第二过孔，第二过孔与第一过孔位置对应，第四极通过第二过孔与像素电极连接，第一子栅极和第二子栅极构成第二栅极。
在一些示例性实施例中，还包括设置于第二源漏金属层远离第二有源层一侧的第三绝缘层和设置于第三绝缘层远离第二源漏金属层一侧的公共电极和与公共电极连接的公共连接线，公共电极与像素电极位置对应。
在一些示例性实施例中，公共电极连接线包括第一子公共连接线和第二子公共连接线，第一子公共连接线在基板上的正投影与第二子公共连接线在基板上的正投影重合，第一子公共连接线与公共电极同层设置。
在一些示例性实施例中，第一薄膜晶体管为IGZO薄膜晶体管，第二薄膜晶体管为a-Si薄膜晶体管。
本发明实施例还提供了一种显示装置，包括上述实施例提供的阵列基板。
本发明实施例还提供了一种阵列基板的制备方法，包括：
形成沿第一方向延伸并沿第二方向间隔设置的多条栅线和沿第二方向延伸并沿第一方向间隔设置的多对数据线，每对数据线包括第一数据线和第二数据线，多条栅线和多对数据线交叉限定多个子像素；
其中，多个子像素中至少一个包括第一薄膜晶体管和第二薄膜晶体管以及像素电极，第一薄膜晶体管的第一栅极与第二薄膜晶体管的第二栅极均与同一栅线连接，第一薄膜晶体管的第一极与第一数据线连接，第二薄膜晶体管的第三极与第二数据线连接，第一薄膜晶体管的第二极和第二薄膜晶体管的第四极均与像素电极连接，第一数据线设置为与第一驱动芯片连接，第二数据线设置为与第二驱动芯片连接，像素电极能够通过第一驱动芯片和/或第二驱动芯片充电，第一方向和第二方向相交。
在一些示例性实施例中，形成沿第一方向延伸并沿第二方向间隔设置的多条栅线和沿第二方向延伸并沿第一方向间隔设置的多对数据线，每对数据线包括第一数据线和第二数据线，多条栅线和多对数据线交叉限定多个子像素，包括：
在基板上形成第一有源层；
在第一有源层上远离基板的一侧形成第一源漏金属层；
在第一源漏金属层远离第一有源层一侧形成第一绝缘层；
在第一绝缘层远离第一源漏金属层的一侧形成第一透明导电层和栅金属层；
其中，第一源漏金属层包括第一极和第二极以及与第一极连接的第一数据线，第一透明导电层包括像素电极和第一子栅极以及与第一子栅极连接的第一子栅线，第一绝缘层上设置有暴露第二极的第一过孔，像素电极通过第一过孔与第二极连接，栅金属层包括第二子栅极和与第二子栅极连接的第二子栅线，第一子栅极在基板上的正投影与第二子栅极在基板上的正投影重合，第一子栅线在基板上的正投影与第一子栅线在基板上的正投影重合，第一子栅极和第二子栅极构成第一栅极，第一栅极、第一极、第二极、第一有源层构成第一薄膜晶体管。
在一些示例性实施例中，第一有源层和第一源漏金属层采用半色调掩膜板，通过一次图案化工艺形成；和/或，
第一透明导电层和栅金属层采用半色调掩膜板，通过一次图案化工艺形成。
在一些示例性实施例中，制备方法还包括：
在栅金属层远离第一透明导电层的一侧形成第二绝缘层；
在第二绝缘层远离栅金属层的一侧形成第二有源层；
在第二有源层远离第二绝缘层的一侧形成第二源漏金属层；
其中，第二源漏金属层包括第三极和第四极以及与第三极连接的第二数据线，第二绝缘层上设置有暴露像素电极的第二过孔，第二过孔与第一过孔位置对应，第四极通过第二过孔与像素电极连接，第一子栅极和第二子栅极构成第二栅极，第二栅极、第三极、第四极、第二有源层构成第二薄膜晶体管。
本发明实施例提供了一种阵列基板及其制备方法、显示装置，通过第一薄膜晶体管的第二极和第二薄膜晶体管的第四极均与像素电极连接，第一薄膜晶体管的第一栅极和第二薄膜晶体管的第二栅极与同一栅线连接，第一薄膜晶体管的第一极与第一数据线连接，第二薄膜晶体管的第三极与第二数据线连接，第一数据线连接第一驱动芯片，第二数据线连接第二驱动芯片，进而第一薄膜晶体管和第二薄膜晶体管能够在扫描过程中同时被开启，在低刷新率下，第一驱动芯片可以通过第一数据线或第二驱动芯片可以通过第二数据线对像素电极进行充电，在高刷新率下，第一驱动芯片可以通过第一数据线和第二驱动芯片可以通过第二数据线同时对像素电极进行充电，进而允许用户自由选择或者系统根据显示要求切换刷新率，在满足用户需求的情况下，降低显示装置的功耗，延长显示装置的使用时间。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明示例性实施例一种阵列基板的平面图；
图2为本发明示例性实施例另一种阵列基板的结构图；
图3为本发明示例性实施例形成第一源漏金属层图案后的结构图；
图4为本发明示例性实施例形成第一过孔后的结构图；
图5为本发明示例性实施例形成栅金属层后的结构图；
图6为本发明示例性实施例形成第二过孔后的结构图；
图7为本发明示例性实施例形成第二有源层后的结构图；
图8为本发明示例性实施例形成第二源漏金属层后的结构图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本发明实施例提供了一种阵列基板及其制备方法、显示装置。阵列基板包括沿第一方向延伸并沿第二方向间隔设置的多条栅线和沿第二方向延伸并沿第一方向间隔设置的多对数据线，每对数据线包括第一数据线和第二数据线，多条栅线和多对数据线交叉限定多个子像素，多个子像素中至少一个包括第一薄膜晶体管和第二薄膜晶体管以及像素电极，第一薄膜晶体管的第一栅极与第二薄膜晶体管的第二栅极均与同一栅线连接，第一薄膜晶体管的第一极与第一数据线连接，第二薄膜晶体管的第三极与第二数据线连接，第一薄膜晶体管的第二极和第二薄膜晶体管的第四极均与像素电极连接，第一数据线设置为与第一驱动芯片连接，第二数据线设置为与第二驱动芯片连接，像素电极能够通过第一驱动芯片和/或第二驱动芯片充电，其中，第一方向和第二方向相交。
本发明实施例提供的阵列基板及其制备方法、显示装置，通过第一薄膜晶体管的第二极和第二薄膜晶体管的第四极均与像素电极连接，第一薄膜晶体管的第一栅极和第二薄膜晶体管的第二栅极与同一栅线连接，第一薄膜晶体管的第一极与第一数据线连接，第二薄膜晶体管的第三极与第二数据线连接，第一数据线连接第一驱动芯片，第二数据线连接第二驱动芯片，进而第一薄膜晶体管和第二薄膜晶体管能够在扫描过程中同时被开启，在低刷新率下，第一驱动芯片可以通过第一数据线或第二驱动芯片可以通过第二数据线对像素电极进行充电，在高刷新率下，第一驱动芯片可以通过第一数据线和第二驱动芯片可以通过第二数据线同时对像素电极进行充电，进而允许用户自由选择切换刷新率，在满足用户需求的情况下，降低显示装置的功耗，延长显示装置的使用时间。
下面结合附图说明本发明示例性实施例阵列基板的技术方案。
图1为本发明示例性实施例一种阵列基板的平面图。如图1所示，阵列基板1包括沿第一方向X延伸并沿第二方向Y间隔设置的多条栅线10和沿第二方向Y延伸并沿第一方向X间隔设置的多对数据线20，第一方向X和第二方向Y相交，例如，第一方向X和第二方向Y垂直，此处的垂直为大致垂直，第一方向X和第二方向Y的夹角在85°到95°之间。每对数据线20包括第一数据线21和第二数据线22。多条栅线10和多对数据线20交叉限定多个子像素30。多个子像素30构成多个像素单元，每个像素单元可以包括三个子像素30，分别为红色子像素、蓝色子像素和绿色子像素。多个子像素30中至少一个包括第一薄膜晶体管31和第二薄膜晶体管32以及像素电极33，第一薄膜晶体管31的第一栅极311与第二薄膜晶体管32的第二栅极321均与同一栅线10连接，第一薄膜晶体管31的第一极312与第一数据线21连接，第二薄膜晶体管32的第三极322与第二数据线22连接，第一薄膜晶体管31的第二极313和第二薄膜晶体管32的第四极323均与像素电极33连接。第一数据线21连接第一驱动芯片，第二数据线22连接第二驱动芯片，像素电极33能够通过第一驱动芯片和/或第二驱动芯片充电。
将来的TV、Gaming、手机等产品，都会选择具有高刷新率阵列基板的显示屏幕，第一驱动芯片和第二驱动芯片的设置不仅能满足高刷新率(240Hz及以上)要求，而且用户还可以自由选择切换刷新率来降低功耗。举例来讲，当用户使用手机玩3A游戏时，可以将显示屏幕选择240Hz刷新率，来降低游戏场景的切换延迟，此时第一驱动芯片和第二驱动芯片全部工作，第一薄膜晶体31和第二薄膜晶体管32同时开启时，第一驱动芯片通过第一数据线21对像素电极33充电，第二驱动芯片通过第二数据线22对像素电极33充电；在用户不玩3A游戏而阅读新闻文章时，可以选择120Hz刷新率，此时仅开启第一驱动芯片或第二驱动芯片即可对应120Hz刷新率的工作，可大幅降低能耗。
本发明实施例提供的阵列基板1，通过第一薄膜晶体管31的第二极313和第二薄膜晶体管32的第四极323均与像素电极33连接，第一薄膜晶体管31的第一栅极311和第二薄膜晶体管32的第二栅极321与同一栅线10连接，第一薄膜晶体管31的第一极312与第一数据线21连接，第二薄膜晶体管32的第三极322与第二数据线22连接，第一数据线21连接第一驱动芯片，第二数据线22连接第二驱动芯片，进而第一薄膜晶体管31和第二薄膜晶体管32能够在扫描过程中同时被开启，在低刷新率下，第一驱动芯片可以通过第一数据线21或第二驱动芯片可以通过第二数据线22对像素电极33进行充电(写入数据)，在高刷新率下，第一驱动芯片可以通过第一数据线21和第二驱动芯片可以通过第二数据线22同时对像素电极33进行充电，进而允许用户自由选择或者系统根据显示要求切换刷新率，在满足用户需求的情况下，降低显示装置的功耗，延长显示装置的使用时间。此外，像素电极33通过第一数据线21和第二数据线22进行充电，相比于采用一根数据线20充电方式，流经第一数据线21和第二数据线22的电流减少，进而可以降低第一数据线21和第二数据线22的线宽要求，提升子像素30的开口率。
在一些示例性实施例中，如图1所示，在同一子像素30中，像素电极33位于与第一极312连接的第一数据线21和与第三极322连接的第二数据线22之间，例如第一数据线21位于像素电极33的左侧，第二数据线22位于像素电极33的右侧。或者，在另一些示例性实施例中，在同一子像素30中，像素电极33位于与第一极312连接的第一数据线21和与第三极322连接的第二数据线22的同一侧。
图2为本发明示例性实施例另一种阵列基板的结构图。在一些示例性实施例中，如图2所示，阵列基板1还包括基板40，第一薄膜晶体管31和第二薄膜晶体管32沿着垂直于基板40的方向设置。第一薄膜晶体管31可以设置于第二薄膜晶体管32和基板40之间，或者第二薄膜晶体管32设置于第一薄膜晶体管31和基板40之间。
在一些示例性实施例中，如图2所示，第一栅极311和第二栅极321为同一栅极，即第一薄膜晶体管31和第二薄膜晶体管32之间设置共用栅极，共用栅极可以作为第一薄膜晶体管31的第一栅极311，又可以作为第二薄膜晶体管32的第二栅极321。
在一些示例性实施例中，如图2所示，阵列基板1包括设置于基板40上的第一有源层41、设置于第一有源层41远离基板40一侧的第一源漏金属层42、设置于第一源漏金属层42远离第一有源层41一侧的第一绝缘层43、设置于第一绝缘层43远离第一有源层41一侧的第一透明导电层44、设置于第一透明导电层44远离第一绝缘层43一侧的栅金属层45、设置于栅金属层45远离第一透明导电层44一侧的第二绝缘层46和设置于第二绝缘层46远离栅金属层45一侧的第二有源层47以及设置于第二有源层47远离第二绝缘层46一侧的第二源漏金属层48。第一源漏金属层42包括第一极312和第二极313以及与第一极312连接的第一数据线(附图未示出)，第一极312邻近第二极313的一端搭接在第一有源层41的一侧，第二极313邻近第一极312的一端搭接在第一有源层41的另一侧。第一透明导电层44包括像素电极33和第一子栅极441以及与第一子栅极441连接的第一子栅线(附图未示出)，第一绝缘层43上设置有暴露第二极313的第一过孔，像素电极33通过第一过孔与第二极313连接，栅金属层45包括第二子栅极451和与第二子栅极451连接的第二子栅线(附图未示出)，第一子栅极441在基板40上的正投影与第二子栅极451在基板40上的正投影重合，第一子栅线在基板40上的正投影与第一子栅线在基板40上的正投影重合，第一子栅极441和第二子栅极451构成共用栅极，即共用栅极为复合栅极，第一子栅线和第二子栅线构成栅线，即栅线为复合栅线，第二源漏金属层48包括第三极322和第四极323以及与第三极322连接的第二数据线(附图未示出)，第二绝缘层46上设置有暴露像素电极33的第二过孔，第二过孔与第一过孔位置对应，第四极323通过第二过孔与像素电极33连接。第一有源层41、第一极312、第二极313和共用栅极构成第一薄膜晶体管31，第二有源层47、第三极322、第四极323和共用栅极构成第二薄膜晶体管32。
在一些示例性实施例中，如图2所示，阵列基板1还包括设置于第二源漏金属层48远离第二有源层47一侧的第三绝缘层49和设置于第三绝缘层49远离第二源漏金属层48远离一侧的第二透明导电层50以及设置于第二透明导电层50远离第三绝缘层49一侧的第二子公共连接线51，第二透明导电层50包括公共电极501和第一子公共连接线502，公共电极501与像素电极33位置对应，第一子公共连接线502在基板40上的正投影与第二子公共连接线51在基板40上的正投影重合，第一子公共连接线502与第二子公共连接线51构成公共连接线，也就是说，公共电极连接包括第一子公共连接线502和第二子公共连接线51，第一子公共连接线502与公共电极501同层设置。通过公共连接线向公共电极501提供公共电压。
在一些示例性实施中，像素电极33为狭缝电极，公共电极501为板状电极，或者像素电极33为板状电极，公共电极501为狭缝电极。
在一些示例性实施例中，第一薄膜晶体管31为IGZO薄膜晶体管，第二薄膜晶体管32为a-Si薄膜晶体管。也就是说，第一薄膜晶体管31的第一有源层41采用IGZO金属氧化物薄膜，第二薄膜晶体管32的第二有源层47采用a-Si薄膜。
下面通过阵列基板1的制备过程进行示例性说明。本申请所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本申请不做限定。“薄膜”是指将某一种材料在基板上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。
(1)在基板40上沉积第一有源薄膜和第一金属薄膜，采用半色调掩膜板，通过图案化工艺，如图3所示，形成第一有源层41图案和第一源漏金属层42图案。第一有源层41图案包括第一有源层41，第一源漏金属层42图案包括第一极312和第二极313以及与第一极312连接的第一数据线(附图未示出)，第一极312邻近第二极313的一端搭接在第一有源层41的一侧，第二极313邻近第一极312的一端搭接在第一有源层41的另一侧，第一极312和第二极313之间形成导电沟道。其中，第一极312可以为源电极，第二极313可以为漏电极。在另一示例中，第一极312可以为漏电极，第二极313可以为源电极。图3为本发明示例性实施例形成第一源漏金属层图案后的结构图。
半色调掩膜板(Half Tone Mask，HTM)包括透明区域、不透明区域和半透明区域。光刻胶经曝光、显影后，光刻胶与透明区域对应的部分被完全显影掉，光刻胶与不透明区域对应的部分未被显影掉，光刻胶与半透明区域的部分被部分显影掉。
采用半色调掩膜板，通过图案化工艺，形成第一有源层41图案和第一源漏金属层42图案，包括：涂覆光刻胶，通过半色调掩膜板进行掩膜、曝光和显影后，形成光刻胶图案，光刻胶未显影掉的部分对应第一有源层41和第一源漏金属层42位置，光刻胶部分显影掉的部分对应导电沟道位置，光刻胶完全显影掉的部分对应其它位置，通过湿法刻蚀，刻蚀掉光刻胶完全显影掉的部分对应的第一金属薄膜，通过干法刻蚀，刻蚀掉光刻胶完全显影掉的部分对应的第一有源薄膜，然后通过等离子体灰化工艺，去除掉光刻胶部分显影掉的部分，通过湿法刻蚀，刻蚀掉光刻胶部分显影部分对应位置的第一金属薄膜，形成导电沟道。
在另一示例性实施例中，第一有源层可以采用一次图案化工艺形成，第一源漏金属层采用一次图案化工艺形成，也就是说，采用两个掩膜板进行掩膜，一个掩膜板用于形成第一有源层，一个掩膜板用于形成第一源漏金属层。
(2)在形成前述图案的基板40上，沉积第一绝缘薄膜，通过图案化工艺，形成第一绝缘层43，第一绝缘层43上开设有暴露第二极313的第一过孔k1。图4为本发明示例性实施例形成第一过孔后的结构图。
(3)在形成前述图案的基板上，沉积第一透明导电薄膜和第二金属薄膜，采用半色调掩膜板，通过图案化工艺，如图5所示，形成栅金属层45图案和第一透明导电层44图案。第一透明导电层44包括像素电极33、第一子栅极441和与第一子栅极441连接的第一子栅线(附图未示出)，栅金属层45图案包括第二子栅极451和与第二子栅极451连接的第二子栅线(附图未示出)，第一子栅极441在基板40上的正投影与第二子栅极451在基板40上的正投影重合，第一子栅线在基板40上的正投影和第二子栅线在基板40上的正投影重合，第一子栅极441和第二子栅极451构成共用栅极，第一子栅线和第二子栅线构成栅线。共用栅极与第一有源层41的位置对应。像素电极33通过第一过孔与第二极313连接，像素电极33为板状电极。采用半色调掩膜板，通过图案化工艺形成栅金属图案和像素电极33图案与形成第一有源层41图案和第一源漏金属层42图案过程大体相同，半色调掩膜板的非透明区域对应共用栅极和栅线位置，半色调掩膜板的半透明区对应像素电极33位置，在此不在赘述。图5为本发明示例性实施例形成栅金属层后的结构图。
在另一示例性实施例中，第一透明导电层44可以采用一次图案化工艺形成，栅金属层45采用一次图案化工艺形成，也就是说，采用两个掩膜板进行掩膜，一个掩膜板用于第一透明导电层44，一个掩膜板用于形成栅金属层45，其中，共用栅极可以仅包括第二子栅极451。
(4)在形成前述图案的基板40上，沉积第二绝缘薄膜，通过图案化工艺，如图6所示，形成第二绝缘层46，第二绝缘层46上开设有第二过孔k2，第二过孔k2暴露出像素电极33，第二过孔k2在基板40上正投影与第一过孔在基板40的上的正投影至少部分重叠。图6为本发明示例性实施例形成第二过孔后的结构图。
(5)在形成前述图案的基板40上，沉积第二有源薄膜，通过图案化工艺，如图7所示，形成第二有源层47图案，第二有源层47与共用栅极的位置对应。图7为本发明示例性实施例形成第二有源层后的结构图。
(6)在形成前述图案的基板40上，沉积第三金属薄膜，通过图案化工艺，如图8所示，形成第二源漏金属层48图案。第二源漏金属层48图案包括第三极322和第四极323以及与第三极322连接的第二数据线(附图未示出)，第四极323通过第二过孔与像素电极33连接。图8为本发明示例性实施例形成第二源漏金属层后的结构图。
(7)在形成前述图案的基板40上，沉积第三绝缘薄膜和第二透明导电薄膜以及第四金属薄膜，采用半色调掩膜板，通过图案化工艺，如图2所示，形成第二透明导电层50和第二公共子连接线51图案。第二透明导电层50图案包括公共电极501和与公共电极501连接的第一子公共连接线502。公共电极501为狭缝电极，像素电极33与公共电极501形成水平电场，驱动液晶偏转。第一子公共连接线502在基板40上的正投影与第二子公共连接线51在基板40上的正投影重合。
在另一示例性实施例中，第二透明导电层50可以采用一次图案化工艺形成，第二公共子连接线51可以采用一次图案化工艺形成，也就是说，采用两个掩膜板进行掩膜，一个掩膜板用于第二透明导电层50，一个掩膜板用于形成第二公共子连接线51，其中，公共连接线可以仅包括第二子公共连接线51。
通过上述过程，完成了阵列基板1的制备。制备的阵列基板1包括：
基板40；
设置于基板40上的第一有源层41；
设置于第一有源层41远离基板40一侧的第一源漏金属层42，第一源漏金属层42包括第一极312、第二极313和与第一极312连接的第一数据线；
设置于第一源漏金属层42远离第一有源层41一侧的第一绝缘层43，第一绝缘层43上设置有暴露像素电极33的第一过孔；
设置于第一绝缘层43远离第一源漏金属层42一侧的栅金属层45和第一透明导电层44，第一透明导电层44包括像素电极33、第一子栅极441和与第一子栅极441连接的第一子栅线，像素电极33通过第一过孔与第二极313连接，像素电极33为板状电极，栅金属层45包括第二子栅极451和与第二子栅极451连接的第二子栅线，第一子栅极441在基板40上的正投影与第二子栅极451在基板40上的正投影重合，第一子栅线在基板40上的正投影和第二子栅线在基板40上的正投影重合，第一子栅极441和第二子栅极451构成共用栅极，共用栅极与第一有源层41的位置对应，第一子栅线和第一子栅线构成栅线10；
设置于栅金属层45远离第一绝缘层43一侧的第二绝缘层46，第二绝缘层46上设置有暴露像素电极33的第二过孔，第二过孔与第一过孔位置对应；
设置于第二绝缘层46远离栅金属层45一侧的第二有源层47，第二有源层47与共用栅极的位置对应；
设置于第二有源层47远离第二绝缘层46一侧的第二源漏金属层48，第二源漏金属层48包括第三极322、第四极323和与第三极322连接的第二数据线，第四极323通过第二过孔与像素电极33连接；
设置于第二源漏金属层48远离第二有源层47一侧的第三绝缘层49；
设置于第三绝缘层49远离第二源漏金属层48一侧的第二透明导电层50，第二透明导电层50包括公共电极501和与公共电极501连接的第一子公共连接线502，公共电极501为狭缝电极，公共电极501与像素电极33位置对应；公共电极501在基板40上的正投影与像素电极33在基板40上的正投影至少部分重叠；
设置于第二透明导电层50远离第三绝缘层49一侧的第二子公共连接线51，第一子公共连接线502在基板40上的正投影与第二子公共连接线51在基板40上的正投影重合。
其中，第一有源层41、第一极312、第二极313和共用栅极构成第一薄膜晶体管31，第二有源层47、第三极322、第四极323和共用电极构成第二薄膜晶体管32。
在一些示例性实施例中，在上述制备过程中，基板可以采用玻璃基板、石英基板。第一金属薄膜、第二金属薄膜和第三金属薄膜以及第四金属薄膜的材料可以包括银Ag、铜Cu、铝Al和钼Mo中至少一种，可以是单层结构，也可以是多个复合结构，采用磁控溅射方法(Sputter)沉积。第一绝缘薄膜、第二绝缘薄膜、和第三绝缘薄膜的材料可以包括硅氧化物SiOx、硅氮化物SiNx、氮氧化硅SiON、氧化铝AlOx、氧化铪HfOx和氧化钽TaOx中至少一种，可以是单层、多个或复合层，采用化学气相沉积(CVD)方式或等离子体增强化学气相沉积(PECVD)方式沉积。第一透明导电薄膜和第二透明导电薄膜的材料包括氧化铟锡ITO、氧化铟锌IZO或非晶态氧化铟锡α-ITO，可以是单层、多个或复合层，采用磁控溅射方法(Sputter)沉积。第一有源层41薄膜可以采用非晶硅材料a-Si。第二有源层47薄膜可以采用铟镓锌氧化物IGZO。
通过本发明示例性实施例阵列基板1的制备过程可以看出，第一薄膜晶体管31和第二薄膜晶体管32共用栅极，第一薄膜晶体管31和第二薄膜晶体管32在扫描过程中可以同时被开启，在第一驱动芯片与第一数据线21连接后，第二驱动芯片与第二数据线22连接后，在低刷新率下，第一驱动芯片可以通过第一数据线21或第二驱动芯片可以通过第二数据线22对像素电极33进行充电，在高刷新率下，第一驱动芯片可以通过第一数据线21和第二驱动芯片可以通过第二数据线22同时对像素电极33进行充电，进而允许用户自由选择或者系统根据显示要求切换刷新率，在满足用户需求的情况下，降低显示装置的功耗，延长显示装置的使用时间。此外，像素电极33通过第一数据线21和第二数据线22进行充电，相比于采用一根数据线20充电方式，流经第一数据线21和第二数据线22的电流减少，进而可以降低第一数据线21和第二数据线22的线宽，提升子像素30的开口率。阵列基板1在制备过程中，可以采用半色调掩膜板采用一次图案化工艺形成第一有源层和第一源漏金属层、栅金属层和第一透明导电层、以及第二透明导电层和第二子公共连接线，简化阵列基板的构图过程，降低阵列基板的生产成本。
本发明实施例还提供了一种阵列基板的制备方法，包括：
形成沿第一方向延伸并沿第二方向间隔设置的多条栅线和沿第二方向延伸并沿第一方向间隔设置的多对数据线，每对数据线包括第一数据线和第二数据线，多条栅线和多对数据线交叉限定多个子像素；
其中，多个子像素中至少一个包括第一薄膜晶体管和第二薄膜晶体管以及像素电极，第一薄膜晶体管的第一栅极与第二薄膜晶体管的第二栅极均与同一栅线连接，第一薄膜晶体管的第一极与第一数据线连接，第二薄膜晶体管的第三极与第二数据线连接，第一薄膜晶体管的第二极和第二薄膜晶体管的第四极均与像素电极连接，第一数据线设置为与第一驱动芯片连接，第二数据线设置为与第二驱动芯片连接，像素电极能够通过第一驱动芯片和/或第二驱动芯片充电，第一方向和第二方向相交。
在一些示例性实施例中，形成沿第一方向延伸并沿第二方向间隔设置的多条栅线和沿第二方向延伸并沿第一方向间隔设置的多对数据线，每对数据线包括第一数据线和第二数据线，多条栅线和多对数据线交叉限定多个子像素，包括：
在基板上形成第一有源层；
在第一有源层上远离基板的一侧形成第一源漏金属层；
在第一源漏金属层远离第一有源层一侧形成第一绝缘层；
在第一绝缘层远离第一源漏金属层的一侧形成第一透明导电层和栅金属层；
其中，第一源漏金属层包括第一极和第二极以及与第一极连接的第一数据线，第一透明导电层包括像素电极和第一子栅极以及与第一子栅极连接的第一子栅线，第一绝缘层上设置有暴露第二极的第一过孔，像素电极通过第一过孔与第二极连接，栅金属层包括第二子栅极和与第二子栅极连接的第二子栅线，第一子栅极在基板上的正投影与第二子栅极在基板上的正投影重合，第一子栅线在基板上的正投影与第一子栅线在基板上的正投影重合，第一子栅极和第二子栅极构成第一栅极，第一栅极、第一极、第二极、第一有源层构成第一薄膜晶体管。
在一些示例性实施例中，第一有源层和第一源漏金属层采用半色调掩膜板，通过一次图案化工艺形成；和/或，
第一透明导电层和栅金属层采用半色调掩膜板，通过一次图案化工艺形成。
在一些示例性实施例中，制备方法还包括：
在栅金属层远离第一透明导电层的一侧形成第二绝缘层；
在第二绝缘层远离栅金属层的一侧形成第二有源层；
在第二有源层远离第二绝缘层的一侧形成第二源漏金属层；
其中，第二源漏金属层包括第三极和第四极以及与第三极连接的第二数据线，第二绝缘层上设置有暴露像素电极的第二过孔，第二过孔与第一过孔位置对应，第四极通过第二过孔与像素电极连接，第一子栅极和第二子栅极构成第二栅极，第二栅极、第三极、第四极、第二有源层构成第二薄膜晶体管。
本发明实施例还提供了一种显示装置，包括上述实施例提供的光电探测基板。显示装置可以包括显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本申请中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本申请的实施例即实施例中的特征可以相互组合以得到新的实施例。
本领域的普通技术人员应当理解，可以对本申请的技术方案进行修改或者等同替换，而不脱离本申请技术方案的精神和范围，均应涵盖在本申请的权利要求的范围当中。

Claims (12)

1.一种阵列基板，其特征在于，包括：沿第一方向延伸并沿第二方向间隔设置的多条栅线和沿第二方向延伸并沿第一方向间隔设置的多对数据线，每对所述数据线包括第一数据线和第二数据线，多条所述栅线和多对所述数据线交叉限定多个子像素，所述多个子像素中至少一个包括第一薄膜晶体管和第二薄膜晶体管以及像素电极，所述第一薄膜晶体管的第一栅极与所述第二薄膜晶体管的第二栅极均与同一所述栅线连接，所述第一薄膜晶体管的第一极与所述第一数据线连接，所述第二薄膜晶体管的第三极与所述第二数据线连接，所述第一薄膜晶体管的第二极和所述第二薄膜晶体管的第四极均与所述像素电极连接，所述第一数据线设置为与第一驱动芯片连接，所述第二数据线设置为与第二驱动芯片连接，所述像素电极能够通过所述第一驱动芯片和/或所述第二驱动芯片充电，其中，第一方向和第二方向相交。
2.根据权利要求1所述的阵列基板，其特征在于：在同一所述子像素中，所述像素电极位于与所述第一极连接的所述第一数据线和与第三极连接的所述第二数据线之间；或者，
在同一所述子像素中，所述像素电极位于与所述第一极连接的所述第一数据线和与第三极连接的所述第二数据线的同一侧。
3.根据权利要求1或2所述的阵列基板，其特征在于：还包括基板，所述第一薄膜晶体管和所述第二薄膜晶体管沿着垂直于所述基板的方向设置。
4.根据权利要求3所述的阵列基板，其特征在于：所述第一栅极和所述第二栅极为同一栅极。
5.根据权利要求4所述的阵列基板，其特征在于：还包括设置于所述基板上的第一有源层、设置于所述第一有源层远离所述基板一侧的第一源漏金属层、设置于所述第一源漏金属层远离所述第一有源层一侧的第一绝缘层、设置于所述第一绝缘层远离所述第一有源层一侧的第一透明导电层、设置于所述第一透明导电层远离所述第一绝缘层一侧的栅金属层，所述第一源漏金属层包括所述第一极和所述第二极以及与所述第一极连接的所述第一数据线，所述第一透明导电层包括所述像素电极和第一子栅极以及与所述第一子栅极连接的第一子栅线，所述第一绝缘层上设置有暴露所述第二极的第一过孔，所述像素电极通过所述第一过孔与所述第二极连接，所述栅金属层包括第二子栅极和与所述第二子栅极连接的第二子栅线，所述第一子栅极在所述基板上的正投影与所述第二子栅极在所述基板上的正投影重合，所述第一子栅线在所述基板上的正投影与所述第二子栅线在所述基板上的正投影重合，所述第一子栅极和第二子栅极构成所述第一栅极。
6.根据权利要求5所述的阵列基板，其特征在于：还包括设置于所述栅金属层远离所述第一透明导电层一侧的第二绝缘层和设置于所述第二绝缘层远离所述栅金属层一侧的第二有源层以及设置于所述第二有源层远离所述第二绝缘层一侧的第二源漏金属层，所述第二源漏金属层包括所述第三极和所述第四极以及与所述第三极连接的所述第二数据线，所述第二绝缘层上设置有暴露所述像素电极的第二过孔，所述第二过孔与所述第一过孔位置对应，所述第四极通过所述第二过孔与所述像素电极连接，所述第一子栅极和第二子栅极构成所述第二栅极。
7.根据权利要求6所述的阵列基板，其特征在于：还包括设置于所述第二源漏金属层远离所述第二有源层一侧的第三绝缘层和设置于所述第三绝缘层远离所述第二源漏金属层一侧的公共电极和与所述公共电极连接的公共连接线，所述公共电极与像素电极位置对应。
8.根据权利要求7所述的阵列基板，其特征在于：所述公共连接线包括第一子公共连接线和第二子公共连接线，所述第一子公共连接线在所述基板上的正投影与所述第二子公共连接线在所述基板上的正投影重合，所述第一子公共连接线与所述公共电极同层设置。
9.根据权利要求1或2所述的阵列基板，其特征在于：所述第一薄膜晶体管为IGZO薄膜晶体管，所述第二薄膜晶体管为a-Si薄膜晶体管。
10.一种显示装置，其特征在于，包括权利要求1-9任一项所述的阵列基板。
11.一种阵列基板的制备方法，其特征在于，包括：
形成沿第一方向延伸并沿第二方向间隔设置的多条栅线和沿第二方向延伸并沿第一方向间隔设置的多对数据线，每对所述数据线包括第一数据线和第二数据线，多条所述栅线和多对所述数据线交叉限定多个子像素；
其中，所述多个子像素中至少一个包括第一薄膜晶体管和第二薄膜晶体管以及像素电极，所述第一薄膜晶体管的第一栅极与所述第二薄膜晶体管的第二栅极均与同一所述栅线连接，所述第一薄膜晶体管的第一极与所述第一数据线连接，所述第二薄膜晶体管的第三极与所述第二数据线连接，所述第一薄膜晶体管的第二极和所述第二薄膜晶体管的第四极均与所述像素电极连接，所述第一数据线设置为与第一驱动芯片连接，所述第二数据线设置为与第二驱动芯片连接，所述像素电极能够通过所述第一驱动芯片和/或所述第二驱动芯片充电，第一方向和第二方向相交。
12.根据权利要求11所述的制备方法，其特征在于：形成沿第一方向延伸并沿第二方向间隔设置的多条栅线和沿第二方向延伸并沿第一方向间隔设置的多对数据线，每对所述数据线包括第一数据线和第二数据线，多条所述栅线和多对所述数据线交叉限定多个子像素，包括：
在基板上形成第一有源层；
在所述第一有源层上远离所述基板的一侧形成第一源漏金属层；
在所述第一源漏金属层远离所述第一有源层一侧形成第一绝缘层；
在所述第一绝缘层远离所述第一源漏金属层的一侧形成第一透明导电层和栅金属层；
在所述栅金属层远离所述第一透明导电层的一侧形成第二绝缘层；
在所述第二绝缘层远离所述栅金属层的一侧形成第二有源层；
在所述第二有源层远离所述第二绝缘层的一侧形成第二源漏金属层；
其中，所述第一源漏金属层包括所述第一极和所述第二极以及与所述第一极连接的所述第一数据线，所述第一透明导电层包括所述像素电极和第一子栅极以及与所述第一子栅极连接的第一子栅线，所述第一绝缘层上设置有暴露所述第二极的第一过孔，所述像素电极通过所述第一过孔与所述第二极连接，所述栅金属层包括第二子栅极和与所述第二子栅极连接的第二子栅线，所述第一子栅极在所述基板上的正投影与所述第二子栅极在所述基板上的正投影重合，所述第一子栅线在所述基板上的正投影与所述第二子栅线在基板上的正投影重合，所述第一子栅极和第二子栅极构成所述第一栅极，所述第一栅极、所述第一极、所述第二极、所述第一有源层构成所述第一薄膜晶体管，所述第二源漏金属层包括所述第三极和所述第四极以及与所述第三极连接的所述第二数据线，所述第二绝缘层上设置有暴露所述像素电极的第二过孔，所述第二过孔与所述第一过孔位置对应，所述第四极通过所述第二过孔与所述像素电极连接，所述第一子栅极和所述第二子栅极构成所述第二栅极，所述第二栅极、所述第三极、所述第四极、所述第二有源层构成所述第二薄膜晶体管。
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