CN111863834A - 阵列基板及其制作方法、显示面板、显示装置 - Google Patents

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Abstract

一种阵列基板及其制作方法、显示面板、显示装置。阵列基板包括衬底基板、位于衬底基板上的沿行方向和列方向阵列排布的多个子像素组以及沿行方向延伸的栅线。栅线包括位于连接至第一栅线组的子像素的同一侧的第一栅线和第二栅线。各子像素包括第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管与第一栅线连接，第二薄膜晶体管与第二栅线连接，且第一薄膜晶体管的沟道区和第二薄膜晶体管的沟道区均位于第一栅线组靠近与其连接子像素的一侧。阵列基板通过将第一薄膜晶体管的沟道区和第二薄膜晶体管的沟道区均设置在第一栅线组靠近与其连接子像素的一侧，可以减少第一栅线和第二栅线之间的距离以节省布线空间。

Description

阵列基板及其制作方法、显示面板、显示装置
技术领域
本公开至少一个实施例涉及一种阵列基板及其制作方法、显示面板、显示装置。
背景技术
目前主流的显示屏的分辨率为2k(1920*1080)和4k(3810*2160)，但是随着显示屏尺寸的不断增大，即使4k分辨率的显示屏也不能满足人们的需求。因此，8k(7680*4320)分辨率的显示屏将会是未来的发展方向。
发明内容
本公开的至少一实施例提供一种阵列基板及其制作方法、显示面板、显示装置。阵列基板包括：衬底基板；位于所述衬底基板上的沿行方向和列方向阵列排布的多个子像素组，每个所述子像素组包括多个子像素；位于所述衬底基板上的沿所述行方向延伸的栅线，所述栅线包括第一栅线组，所述第一栅线组包括位于连接至所述第一栅线组的子像素的同一侧的第一栅线和第二栅线。所述多个子像素的至少部分包括第一薄膜晶体管和第二薄膜晶体管，连接至所述第一栅线组的子像素中，所述第一薄膜晶体管与所述第一栅线连接，所述第二薄膜晶体管与所述第二栅线连接，且所述第一薄膜晶体管的沟道区和所述第二薄膜晶体管的沟道区均位于所述第一栅线组靠近与其连接的所述子像素的一侧。
例如，所述第一栅线和所述第二栅线之间的距离为3～12微米。
例如，所述第一栅线和所述第二栅线的至少之一的宽度为3～3.5微米。
例如，所述栅线还包括第二栅线组，所述第一栅线组和所述第二栅线组分别位于每行所述子像素组在所述列方向上的两侧，相邻的两行所述子像素组之间包括所述第一栅线组和所述第二栅线组，且所述第二栅线组包括第三栅线和第四栅线；连接至所述第二栅线组的所述子像素中，所述第一薄膜晶体管与所述第三栅线连接，所述第二薄膜晶体管与所述第四栅线连接，且所述第一薄膜晶体管的沟道区和所述第二薄膜晶体管的沟道区均位于所述第二栅线组靠近与其连接的所述子像素的一侧。
例如，所述第三栅线和所述第四栅线之间的距离为3～12微米。
例如，沿所述列方向，所述第一栅线和所述第二栅线的排列顺序与所述第三栅线和所述第四栅线的排列顺序相同。
例如，各所述子像素组包括两行子像素，所述两行子像素均包括第一颜色子像素、第二颜色子像素以及第三颜色子像素，各子像素的颜色不同于与其相邻的子像素的颜色，且沿所述行方向，第二行子像素与第一行子像素彼此错开小于一个子像素的节距；所述阵列基板还包括：位于所述衬底基板上的数据线，每列所述子像素组对应三条数据线，每条数据线与每个所述子像素组中的不同行子像素中的相邻的两个不同颜色子像素连接，且各所述子像素的所述第一薄膜晶体管的第一极连接至所述数据线。
例如，每条所述数据线的宽度为3.5～4微米。
例如，阵列基板还包括：源漏金属层，位于所述衬底基板上，所述源漏金属层包括所述数据线；以及半导体层，位于所述数据线靠近所述衬底基板的一侧。所述源漏金属层通过第一连接孔与所述半导体层中被导体化的第一部分连接以形成所述第一薄膜晶体管的第二极，且所述第一连接孔位于所述第一栅线组靠近与其连接的所述子像素的一侧，或者位于所述第二栅线组靠近与其连接的所述子像素的一侧。
例如，各所述子像素中的所述第一薄膜晶体管和所述第二薄膜晶体管之一的栅极通过所述源漏金属层与所述栅线连接。
例如，阵列基板还包括感测线。每列所述子像素组对应两条感测线，每条所述感测线与每个所述子像素组中的不同行子像素中的相邻的三个不同颜色的子像素连接，且各所述子像素的所述第二薄膜晶体管的第一极与所述感测线连接。
例如，所述源漏金属层通过第二连接孔与所述半导体层中被导体化的第二部分连接以形成所述第二薄膜晶体管的第一极，且所述第二连接孔位于所述第一栅线组靠近与其连接的所述子像素的一侧，或者位于所述第二栅线组靠近与其连接的所述子像素的一侧。
例如，阵列基板还包括：遮光层，位于所述感测线面向所述衬底基板的一侧，其中，每条所述感测线包括多条子感测线和连接相邻两条所述子感测线的连接线，每条所述子感测线与一个所述子像素组对应，所述连接线位于沿所述列方向排列的相邻两个所述子像素组之间，所述连接线在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影有交叠，且所述遮光层的部分复用为所述连接线。
例如，阵列基板还包括电源线。各所述子像素还包括发光元件、驱动晶体管和存储电容，所述第二薄膜晶体管的第二极与所述发光元件连接；所述驱动晶体管的栅极与所述第一薄膜晶体管的第二极连接，所述驱动晶体管的第一极与所述电源线连接，所述驱动晶体管的第二极与所述发光元件连接，其中，至少一个所述子像素的所述驱动晶体管的第一极通过所述半导体层被导体化的第三部分与所述电源线连接；所述存储电容的第一极与所述驱动晶体管的栅极连接，所述存储电容的第二极与所述驱动晶体管的第二极连接。
例如，所述两条感测线包括第一感测线和第二感测线，所述第一感测线位于第一行的所述第一颜色子像素和第一行的所述第二颜色子像素之间，且位于第二行的所述第三颜色子像素与第二行的所述第一颜色子像素之间，所述第一感测线与第一行的所述第一颜色子像素、第一行的所述第二颜色子像素以及第二行的所述第三颜色子像素连接；所述第二感测线位于第一行的所述第二颜色子像素与第一行的所述第三颜色子像素之间，且位于第二行的所述第一颜色子像素与第二行的所述第二颜色子像素之间，所述第二感测线与第一行的所述第三颜色子像素、第二行的所述第一颜色子像素以及第二行的所述第二颜色子像素连接。
例如，所述第一感测线包括的所述子感测线通过所述连接线与第一行的所述第一颜色子像素和第一行的所述第二颜色子像素连接；所述第二感测线包括的所述子感测线通过所述连接线与第二行的所述第一颜色子像素以及第二行的所述第二颜色子像素连接。
本公开的至少一实施例提供一种显示面板，包括上述阵列基板。
本公开的至少一实施例提供一种显示装置，包括上述显示面板。
例如，所述显示装置为有机发光二极管显示装置，且所述显示装置的分辨率为8k。
本公开的至少一实施例提供一种阵列基板的制作方法，包括：在衬底基板上形成沿行方向和列方向阵列排布的多个子像素组，每个所述子像素组包括多个子像素；在所述衬底基板上形成沿所述行方向延伸的栅线，形成所述栅线包括形成第一栅线组，所述第一栅线组包括位于连接至所述第一栅线组的子像素的同一侧的第一栅线和第二栅线。形成所述多个子像素的至少之一包括形成第一薄膜晶体管和第二薄膜晶体管，连接至所述第一栅线组的子像素中，所述第一薄膜晶体管与所述第一栅线连接，所述第二薄膜晶体管与所述第二栅线连接，且所述第一薄膜晶体管的沟道区和所述第二薄膜晶体管的沟道区均形成于所述第一栅线组靠近与其连接的所述子像素的一侧。
例如，形成所述栅线还包括：形成第二栅线组，所述第一栅线组和所述第二栅线组分别形成于每行所述子像素组在所述列方向上的两侧，且形成所述第二栅线组包括形成第三栅线和第四栅线。连接至所述第二栅线组的所述子像素中，所述第一薄膜晶体管与所述第三栅线连接，所述第二薄膜晶体管与所述第四栅线连接，且所述第一薄膜晶体管的沟道区和所述第二薄膜晶体管的沟道区均形成于所述第二栅线组靠近与其连接的所述子像素的一侧。
例如，制作方法还包括：在所述衬底基板上形成数据线。形成所述第一薄膜晶体管、所述第二薄膜晶体管以及所述数据线包括：在所述衬底基板上形成半导体层；对所述半导体层的第一部分和第二部分进行导体化处理以形成第一导体化区和第二导体化区；在所述半导体层远离所述衬底基板的一侧形成绝缘层，所述绝缘层包括第一连接孔和第二连接孔；在所述绝缘层远离所述半导体层的一侧形成源漏金属层，对所述源漏金属层图案化以形成所述数据线。所述源漏金属层通过所述第一连接孔与所述第一导体化区连接以形成所述第一薄膜晶体管的第二极，且所述第一连接孔位于所述第一栅线组靠近与其连接的所述子像素的一侧，或者位于所述第二栅线组靠近与其连接的所述子像素的一侧；所述源漏金属层通过所述第二连接孔与所述第二导体化区连接以形成所述第二薄膜晶体管的第一极，且所述第二连接孔位于所述第一栅线组靠近与其连接的所述子像素的一侧，或者位于所述第二栅线组靠近与其连接的所述子像素的一侧。
本公开的至少一实施例提供一种阵列基板，包括：衬底基板；位于所述衬底基板上的多个子像素组，所述多个子像素组的至少一个子像素组包括两行子像素，第一行子像素沿第一方向依次包括第一颜色子像素、第二颜色子像素以及第三颜色子像素，第二行子像素沿所述第一方向依次包括所述第三颜色子像素、所述第一颜色子像素以及所述第二颜色子像素，且沿所述第一方向，所述第二行子像素与所述第一行子像素彼此错开；位于所述衬底基板上的多条数据线，所述至少一个子像素组对应所述多条数据线中的三条数据线，且所述三条数据线中的每条与所述至少一个子像素组中的不同行子像素中的相邻的两个不同颜色子像素连接，所述多条数据线的延伸方向与所述第一方向相交；位于所述衬底基板上的多条栅线，所述多条栅线包括分别位于每行所述子像素组两侧的第一栅线组和第二栅线组，所述第一栅线组和所述第二栅线组均包括至少一条栅线，所述多条栅线沿所述第一方向延伸。至少部分子像素包括第一薄膜晶体管和第二薄膜晶体管，与所述第一栅线组相邻的一行子像素的第一薄膜晶体管和第二薄膜晶体管均与所述第一栅线组连接，与所述第二栅线组相邻的一行子像素的第一薄膜晶体管和第二薄膜晶体管均与所述第二栅线组连接。
例如，所述第一栅线组包括彼此不相交的第一栅线和第二栅线，所述第二栅线组包括彼此不相交的第三栅线和第四栅线，且同一子像素包括第一薄膜晶体管和第二薄膜晶体管连接至同一栅线组中的不同栅线。
例如，阵列基板还包括：位于所述衬底基板上的多条感测线，其中，至少一个子像素组对应两条感测线，且所述两条感测线中的每条与所述至少一个子像素组中的不同行子像素中的相邻的三个不同颜色的子像素连接。
例如，所述第一薄膜晶体管的第一极与所述三条数据线之一连接，所述第二薄膜晶体管的第一极与所述两条感测线之一连接。
例如，所述两条感测线包括第一感测线和第二感测线，所述第一感测线位于第一行的所述第一颜色子像素和第一行的所述第二颜色子像素之间，且位于第二行的所述第三颜色子像素与第二行的所述第一颜色子像素之间，所述第一感测线与第一行的所述第一颜色子像素、第一行的所述第二颜色子像素以及第二行的所述第三颜色子像素连接；所述第二感测线位于第一行的所述第二颜色子像素与第一行的所述第三颜色子像素之间，且位于第二行的所述第一颜色子像素与第二行的所述第二颜色子像素之间，所述第二感测线与第一行的所述第三颜色子像素、第二行的所述第一颜色子像素以及第二行的所述第二颜色子像素连接。
例如，阵列基板还包括遮光层，位于所述感测线和所述数据线面向所述衬底基板的一侧。所述第一感测线通过第一感测线连接部与第一行的所述第一颜色子像素连接，所述第一感测线连接部在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影有交叠，且所述遮光层的部分复用为所述第一感测线连接部；所述第二感测线通过第二感测线连接部与第二行的所述第二颜色子像素连接，所述第二感测线连接部与所述栅线同层设置，且所述第二感测线连接部在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影有交叠。
例如，所述三条数据线包括第一数据线、第二数据线和第三数据线，所述第一数据线位于第一行的所述第一颜色子像素和第一行的所述第二颜色子像素之间，且位于第二行的所述第三颜色子像素远离第二行的所述第一颜色子像素的一侧，所述第二数据线位于第一行的所述第二颜色子像素与第一行的所述第三颜色子像素之间，且位于第二行的所述第三颜色子像素与第二行的所述第一颜色子像素之间，所述第三数据线位于第一行的所述第三颜色子像素远离第一行的所述第二颜色子像素的一侧，且位于第二行的所述第一颜色子像素与第二行的所述第二颜色子像素之间。
例如，所述第一数据线与第一行的所述第一颜色子像素和第二行的所述第三颜色子像素连接；所述第二数据线与第一行的所述第二颜色子像素和第二行的所述第一颜色子像素连接；所述第三数据线与第一行的所述第三颜色子像素和第二行的所述第二颜色子像素连接。
例如，所述第一薄膜晶体管的第二极在所述衬底基板上的正投影与所述第二栅线在所述衬底基板上的正投影有交叠。
例如，阵列基板还包括：位于所述衬底基板上的多条电源线。所述至少一个子像素组对应所述多条电源线中的两条电源线，且所述两条电源线中的每条与所述至少一个子像素组中的不同行子像素中的相邻的三个不同颜色的子像素连接。
例如，所述至少部分子像素还包括发光元件，所述第二薄膜晶体管的第二极与所述发光元件连接。
例如，所述至少部分子像素还包括驱动晶体管和存储电容，所述驱动晶体管的栅极与所述第一薄膜晶体管的第二极连接，所述驱动晶体管的第一极与所述两条电源线之一连接，所述驱动晶体管的第二极与所述发光元件连接；所述存储电容的第一极与所述驱动晶体管的栅极连接，所述存储电容的第二极与所述驱动晶体管的第二极连接。
例如，阵列基板还包括：半导体层，位于所述数据线靠近所述衬底基板的一侧。所述电源线通过所述半导体层中被导体化的部分与所述驱动晶体管的第一极连接。
例如，沿所述第一方向，所述第二行子像素与所述第一行子像素彼此错开小于一个子像素的节距，且所述第一行子像素中相邻两个子像素的中心之间的距离与所述第二行子像素中相邻两个子像素的中心之间的距离相等。
例如，位于一行的所述第三颜色子像素中心距位于另一行的所述第一颜色子像素中心和所述第二颜色子像素中心的距离相等。
例如，所述第一颜色子像素、所述第二颜色子像素和所述第三颜色子像素包括红色子像素、绿色子像素和蓝色子像素。
本公开的至少一实施例提供一种显示面板，包括上述阵列基板。
本公开的至少一实施例提供一种显示装置，包括上述显示面板。
例如，所述显示装置为有机发光二极管显示装置，且所述显示装置的分辨率为8k。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为本公开一实施例提供的阵列基板的局部结构示意图；
图1B为图1A所示的一个子像素中的像素电路结构示意图；
图1C为本公开一实施例提供的一个子像素组以及与该子像素组连接的信号线的示意图；
图1D为包括图1C所示的子像素组的电路版图；
图1E为图1D所示的电路版图矩阵排列的示意图；
图2A为本公开另一实施例提供的阵列基板的局部结构的示意图；
图2B为本公开另一实施例提供的阵列基板的局部结构的示意图；
图2C为图2B所示的一个子像素组的像素版图的示意图；以及
图3为与图2B所示的子像素组对应的像素版图的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
在研究中，本申请的发明人发现：目前显示领域中，分辨率为8K的显示装置的数量较少。由于分辨率为8K的有机发光二极管显示装置的工艺难度较大、像素排布空间有限以及制作成本过高，所以目前仍没有进行大规模生产。
本公开的至少一实施例提供一种阵列基板及其制作方法、显示面板、显示装置。阵列基板包括：衬底基板；位于衬底基板上的沿行方向和列方向阵列排布的多个子像素组，以及位于衬底基板上的沿行方向延伸的栅线。每个子像素组包括多个子像素；栅线包括第一栅线组，第一栅线组包括位于连接至第一栅线组的子像素的同一侧的第一栅线和第二栅线。多个子像素的至少部分包括第一薄膜晶体管和第二薄膜晶体管，连接至第一栅线组的子像素中，第一薄膜晶体管与第一栅线连接，第二薄膜晶体管与第二栅线连接，且第一薄膜晶体管的沟道区和第二薄膜晶体管的沟道区均位于第一栅线组靠近与其连接的子像素的一侧。本公开实施例提供的阵列基板通过将第一薄膜晶体管的沟道区和第二薄膜晶体管的沟道区均设置在第一栅线组靠近与其连接子像素的一侧，既可以减少第一栅线和第二栅线之间的距离以节省布线空间，也可以在保证电容面积的基础上，增加第一栅线和第二栅线至少之一的线宽以降低其阻值，且降低工艺难度，从而节约包括该阵列基板的高分辨率显示装置的成本。
本公开的至少一实施例提供一种阵列基板，包括：多个子像素组，所述多个子像素组的至少一个子像素组包括两行子像素，第一行子像素沿第一方向依次包括第一颜色子像素、第二颜色子像素以及第三颜色子像素，第二行子像素沿所述第一方向依次包括所述第三颜色子像素、所述第一颜色子像素以及所述第二颜色子像素，且沿所述第一方向，所述第二行子像素与所述第一行子像素彼此错开；多条数据线，所述至少一个子像素组对应所述多条数据线中的三条数据线，且所述三条数据线中的每条与所述至少一个子像素组中的不同行子像素中的相邻的两个不同颜色子像素连接，所述多条数据线的延伸方向与所述第一方向相交；多条栅线，所述多条栅线包括分别位于每行所述子像素组两侧的第一栅线组和第二栅线组，所述第一栅线组和所述第二栅线组均包括至少一条栅线，所述多条栅线沿所述第一方向延伸。至少部分子像素包括第一薄膜晶体管和第二薄膜晶体管，与所述第一栅线组相邻的一行子像素的第一薄膜晶体管和第二薄膜晶体管均与所述第一栅线组连接，与所述第二栅线组相邻的一行子像素的第一薄膜晶体管和第二薄膜晶体管均与所述第二栅线组连接。本公开实施例提供的阵列基板可以节省数据线的数量，有效利用布线空间，以降低包括该阵列基板的高分辨率显示装置的成本。
下面结合附图对本公开实施例提供的阵列基板及其制作方法、显示面板、显示装置进行描述。
本公开至少一实施例提供一种阵列基板。图1A为本公开一实施例提供的阵列基板的局部结构示意图。如图1A所示，阵列基板包括衬底基板1010，以及位于衬底基板1010上的沿行方向(即X方向)和列方向(即Y方向)阵列排布的多个子像素组1000，各子像素组1000包括两行子像素，每行子像素的数量例如为三个。第一行子像素沿第一方向(X方向的箭头所指的方向)依次包括第一颜色子像素1100、第二颜色子像素1200以及第三颜色子像素1300，第二行子像素沿第一方向依次包括第三颜色子像素1300、第一颜色子像素1100以及第二颜色子像素1200。第一行子像素中相邻两个子像素的中心之间的距离与第二行子像素中相邻两个子像素的中心之间的距离相等，本公开实施例中的“中心”均指子像素的几何中心。沿第一方向，第二行子像素与第一行子像素彼此错开的距离D小于一个子像素的节距，即第一行子像素与第二行子像素沿行方向有一定偏移量，这两行子像素沿列方向并不是对齐的。例如，第二行的第三颜色子像素1300与第一行的第一颜色子像素1100沿第一方向彼此错开小于一个子像素的节距，第二行的第一颜色子像素1100与第一行的第二颜色子像素1200沿第一方向彼此错开小于一个子像素的节距，第二行的第二颜色子像素1200与第一行的第三颜色子像素1300沿第一方向彼此错开小于一个子像素的节距。
如图1A所示，第一行子像素中的第三颜色子像素1300与第二行子像素中的第一颜色子像素1100和第二颜色子像素1200的排列方式为三角形像素排列。同理，子像素组1000中剩余的三个不同颜色子像素的排列方式也为三角形像素排列(例如倒着的三角形像素排列)。
例如，如图1A所示，各像素组1000中的每行子像素中均包括第一颜色子像素1100、第二颜色子像素1200以及第三颜色子像素1300，每个子像素与相邻子像素的颜色不同(这里的相邻子像素指位于同行或者不同行的相邻的两个子像素)，且第一行子像素中的第三颜色子像素1300中心距第二行子像素中的另外两个颜色子像素中心的距离大致相同，第二行子像素中的第三颜色子像素1300中心距第一行子像素中的另外两个颜色子像素中心的距离大致相同。也就是，位于一行的第三颜色子像素1300中心距位于另一行的第一颜色子像素1100中心和第二颜色子像素1200中心的距离大致相等。
例如，如图1A所示，第一颜色子像素1100、第二颜色子像素1200和第三颜色子像素1300分别为红色子像素、绿色子像素和蓝色子像素。
例如，本公开至少一实施例提供的阵列基板应用于分辨率为8k的显示装置时，由于像素数量多，显示足够细腻，颗粒感被减弱，所以图1A示出的每个子像素组中相同颜色的子像素即使不位于沿Y方向延伸的同一直线上，也不会对显示造成影响。
如图1A所示，本公开实施例提供的阵列基板还包括位于衬底基板101上的沿列方向延伸的多条数据线2000，至少一列子像素组1000对应三条数据线2000。例如，每列子像素组1000对应三条数据线2000，且每条数据线与每个子像素组1000中的不同行子像素中的相邻的两个不同颜色子像素连接。
例如，阵列基板还包括位于衬底基板1010上的沿行方向延伸的多条栅线3000，多条栅线3000包括在列方向上分别位于每行子像素组1000两侧的第一栅线组3100和第二栅线组3200，相邻的两行子像素组1000之间包括第一栅线组3100和第二栅线组3200。本公开实施例中的第一栅线组3100包括至少一条栅线，第二栅线组3200包括至少一条栅线。由此，本公开实施例采用了双栅线(dual gate)技术，通过将数据线2000的数量减少一半，栅线3000的数量增加一倍以节省成本。
例如，如图1A所示，每列子像素组1000包括的六个子像素分别位于六个子像素列，六个子像素列包括两列第一颜色子像素1100，两列第二颜色子像素1200以及两列第三颜色子像素1300。由于每条数据线2000与每个子像素组1000中的不同行子像素中的相邻的两个不同颜色子像素连接，则每两个子像素列共享同一条数据线，即每条数据线均与两列子像素列连接，从而可以节省数据线2000的数量，将与数据线2000连接的源极驱动集成电路(integrated circuit，IC)的数量减半，从而大幅降低成本。
例如，如图1A所示，数据线2000包括第一数据线2100、第二数据线2200和第三数据线2300。由于每条数据线均与两列子像素连接，且阵列基板上的子像素按照三角形排列，则数据线的形状是弯折的。
例如，如图1A所示，第一数据线2100位于第一行的第一颜色子像素1100和第一行的第二颜色子像素1200之间，且位于第二行的第三颜色子像素1300远离第二行的第一颜色子像素1100的一侧，第一数据线2100与第一行的第一颜色子像素1100和第二行的第三颜色子像素1300连接。也就是，第一数据线2100穿过沿Y方向排列的第N(N为大于0的整数)个子像素组1000中第一行的第一颜色子像素1100和第一行的第二颜色子像素1200之间的间隙，并绕过第二行的第三颜色子像素1300的一侧(例如图1A所示的左侧)，然后继续穿过沿Y方向排列的第N+1个子像素组1000中第一行的第一颜色子像素1100和第一行的第二颜色子像素1200之间的间隙，以此类推。由此，子像素组1000的第一行的第一颜色子像素1100所在的子像素列和子像素组1000的第二行的第三颜色子像素1300所在的子像素列共享第一数据线2100连接。
例如，如图1A所示，第二数据线2200位于第一行的第二颜色子像素1200与第一行的第三颜色子像素1300之间，且位于第二行的第三颜色子像素1300与第二行的第一颜色子像素1100之间。第二数据线2200与第一行的第二颜色子像素1200和第二行的第一颜色子像素1100连接。
例如，第二数据线2200可以为与第一数据线2100弯折方向一致的弯折数据线。子像素组1000中第一行的第二颜色子像素1200所在的子像素列和子像素组1000中第二行的第一颜色子像素1100所在的子像素列均与第二数据线2200连接。
例如，如图1A所示，第三数据线2300位于第一行的第三颜色子像素1300远离第一行的第二颜色子像素1200的一侧，且位于第二行的第一颜色子像素1100与第二行的第二颜色子像素1200之间。第三数据线2300与第一行的第三颜色子像素1300和第二行的第二颜色子像素1200连接。
例如，第三数据线2300可以为与第一数据线2100弯折方向一致的弯折数据线。子像素组1000中第一行的第三颜色子像素1300所在的子像素列和子像素组1000中第二行的第二颜色子像素1200所在的子像素列均与第三数据线2300连接。
图1B示意性示出图1A所示的一个子像素中的像素电路结构示意图。本公开实施例提供的阵列基板可以应用于有机发光二极管(OLED)显示装置，或者量子点发光二极管(QLED)装置。OLED显示装置中的像素电路一般采用矩阵驱动方式，根据每个像素中是否引入开关元器件分为有源矩阵(Active Matrix)驱动和无源矩阵(Passive Matrix)驱动。有源矩阵有机发光二极管(AMOLED)在每一个像素的像素电路中都集成了一组薄膜晶体管和存储电容，通过对薄膜晶体管和存储电容的驱动控制，实现对流过OLED的电流的控制，从而使OLED根据需要发光。
图1B示意性的示出了一种3T1C像素电路，即利用三个薄膜晶体管(Thin-filmtransistor，TFT)和一个存储电容Cst来实现驱动OLED发光的功能。
如图1B所示，3T1C像素电路包括第一薄膜晶体管T1、第二薄膜晶体管T2、驱动晶体管T3、存储电容Cst以及发光元件EL。上述的第一薄膜晶体管T1、驱动晶体管T3以及存储电容Cst构成了2T1C像素电路。
例如，第一薄膜晶体管T1、第二薄膜晶体管T2、驱动晶体管T3可以为顶栅薄膜晶体管。
例如，发光元件EL可以为有机发光二极管，例如顶发光二极管，但本公开的实施例不限于此，例如还可以为量子点发光二极管(QLED)等。
例如，第一薄膜晶体管T1的栅极连接栅线以接收扫描信号，第一薄膜晶体管T1的第一极连接到数据线以接收数据信号Vdata，第一薄膜晶体管T1的第二极连接到驱动晶体管T3的栅极；驱动晶体管T3的第一极连接到电源线(第一电压端)以接收第一电压VDD(高电压，例如恒定的正电压)，驱动晶体管T3的第二极连接到发光元件EL的正极端；存储电容Cst的第一极连接到第一薄膜晶体管T1的第二极以及驱动晶体管T3的栅极，存储电容Cst的第二极连接到驱动晶体管T3的第二极；发光元件EL的负极端连接到第二电压端以接收第二电压VSS(低电压，例如接地电压)。当通过栅线施加扫描信号以开启第一薄膜晶体管T1时，数据驱动电路通过数据线输入的数据信号Vdata可以通过第一薄膜晶体管T1对存储电容Cst充电，由此可以将数据信号Vdata存储在存储电容Cst中，且存储的数据信号Vdata可以控制驱动晶体管T3的导通程度，由此可以控制流过驱动晶体管T3以驱动发光元件EL发光的电流大小，即此电流决定该子像素发光的灰阶。
目前，大尺寸显示面板通常通过结合电学补偿与光学补偿的方式对像素电路进行补偿，该方式可以整合电学补偿与光学补偿的优点，提升显示面板的均匀性。一般来说，电学补偿可以根据感测线获取的像素电路的电压或电流来决定补偿数据，以补偿驱动薄膜晶体管的特性(例如，阈值电压和迁移率等)；光学补偿可以整体上补偿显示面板的均匀性。
例如，图1B所示的像素电路是可以检测驱动晶体管的阈值电压的像素电路，该像素电路中的第二薄膜晶体管T2为感测晶体管，该感测晶体管的第一极经由感测线与检测电路(未示出)连接以接收感测信号VSEN，从而实现补偿功能。如图1B所示，当驱动晶体管T3导通之后，可以经由第二薄膜晶体管T2对检测电路充电，使得驱动晶体管T3的第二极电位改变。当驱动晶体管T3的第二极的电压Vs等于驱动晶体管T3的栅极电压Vg与驱动晶体管的阈值电压Vth的差值时，驱动晶体管T3截止。此时，可以在驱动晶体管T3截止后，再经由导通的第二薄膜晶体管T2从驱动晶体管T3的第二极获取感测电压(也即，驱动晶体管T3截止后的源极的电压Vb)。在获取驱动晶体管T3截止后的源极的电压Vb之后，则可以获取驱动晶体管T3的阈值电压Vth＝Vdata-Vb，由此可以基于每个像素电路中驱动晶体管的阈值电压针对每个像素电路建立补偿数据，进而可以实现阵列基板上各个子像素的阈值电压补偿功能。
例如，第二薄膜晶体管T2的第二极还可以将感测的发光元件EL正极端的电流经由感测线输入到检测电路以获取发光元件EL用于发光的电流，然后基于该电流对每个发光元件建立补偿数据，进而实现各子像素发光元件的光学补偿，以实现整体上补偿显示面板的均匀性。
如图1A和图1B所示，与第一栅线组3100相邻的一行子像素的第一薄膜晶体管T1和第二薄膜晶体管T2均与第一栅线组3100连接，与第二栅线组3200相邻的一行子像素的第一薄膜晶体管T1和第二薄膜晶体管T2均与第二栅线组3200连接。
例如，图1A示意性的示出第一栅线组3100和第二栅线组3200均包括一条栅线，但不限于此，各栅线组还可以包括两条栅线。图1B所示的像素电路结构为子像素组中的第一行子像素的像素电路时，第一薄膜晶体管T1和第二薄膜晶体管T2的栅极均连接至第一栅线组3100；图1B所示的像素电路结构为子像素组中的第二行子像素的像素电路时，第一薄膜晶体管T1和第二薄膜晶体管T2的栅极均连接至第二栅线组3200。
例如，图1C为本公开一实施例提供的一个子像素组以及与该子像素组连接的信号线的示意图。如图1B和图1C所示，第一栅线组3100包括彼此不相交，例如彼此平行的第一栅线3110和第二栅线3120，第二栅线组3200包括彼此不相交，例如彼此平行的第三栅线3210和第四栅线3220。图1C所示的示例以各栅线组均包括两条栅线为例。第一薄膜晶体管T1的栅极与第一栅线3110或第三栅线3210连接，第二薄膜晶体管T2的栅极与第二栅线3120或第四栅线3220连接。
例如，第二栅线3120相对于第一栅线3110更靠近子像素，第四栅线3220相对于第三栅线3210更靠近子像素。即第二栅线3120位于第一栅线3110面向第一行子像素的一侧，第四栅线3220位于第三栅线3210面向第二行子像素的一侧。
例如，阵列基板上还设置有扫描驱动电路，扫描驱动电路输出用于数据写入第一薄膜晶体管T1以及第二薄膜晶体管T2的扫描信号，例如扫描驱动电路可以与第一薄膜晶体管T1的栅极以及第二薄膜晶体管T2的栅极连接以提供相应的扫描信号，从而控制第一薄膜晶体管T1以及第二薄膜晶体管T2的导通与截止。本公开的实施例的一示例以第一薄膜晶体管的栅极与第二薄膜晶体管的栅极分别连接不同的栅线为例进行描述，从而可以分时控制第一薄膜晶体管与第二薄膜晶体管的导通与截止，以实现复杂的补偿波形。但本实施例不限于此，还可以第一薄膜晶体管与第二薄膜晶体管被同一条栅线控制导通或截止。
例如，如图1C所示，阵列基板还包括：位于衬底基板1010上的多条感测线4000，至少一列子像素组1000对应两条感测线4000，且每条感测线与每个子像素组中的不同行子像素中的相邻的三个不同颜色的子像素连接。由此，对于每个子像素组，感测线的数量与子像素的数量之比为1:3。
例如，如图1C所示，两条感测线包括第一感测线4100和第二感测线4200。由于每条感测线与每个子像素组中的不同行子像素中的相邻的三个不同颜色的子像素连接，且阵列基板上的子像素按三角形排列，则感测线的形状是弯折的。
例如，如图1C所示，第一感测线4100与第一行的第一颜色子像素1100、第一行的第二颜色子像素1200以及第二行的第三颜色子像素1300连接。第一感测线4100位于第一行的第一颜色子像素1100和第一行的第二颜色子像素1200之间，且位于第二行的第三颜色子像素1300与第二行的第一颜色子像素1100之间。即，第一感测线4100穿过沿Y方向排列的第N(N为大于0的整数)个子像素组中第一行的第一颜色子像素1100和第一行的第二颜色子像素1200之间的间隙，并绕过第二行的第三颜色子像素1300的另一侧(例如图1A所示的右侧)，然后继续穿过沿Y方向排列的第N+1个子像素组中第一行的第一颜色子像素1100和第一行的第二颜色子像素1200之间的间隙。也就是，每个子像素组中第一行的第一颜色子像素1100和第一行的第二颜色子像素1200之间设置有一条第一数据线2100和一条第一感测线4100，而这两条信号线分别设置在第二行的第三颜色子像素1300的沿X方向的两侧。本公开实施例中，第一数据线2100和第一感测线4100的位置可以互换，但与子像素的连接关系保持不变。
例如，如图1C所示，第二感测线4200位于第一行的第二颜色子像素1200与第一行的第三颜色子像素1300之间，且位于第二行的第一颜色子像素1100与第二行的第二颜色子像素1200之间。第二感测线4200与第一行的第三颜色子像素1300、第二行的第一颜色子像素1100以及第二行的第二颜色子像素1200连接。
例如，第二感测线4200可以为与第一感测线4100弯折方向一致的弯折感测线。
例如，如图1B和图1C所示，第一薄膜晶体管T1的第一极与数据线2000连接，第二薄膜晶体管T2的第一极与感测线4000连接。
例如，以图1B所示的像素电路为位于子像素组的第一行第一颜色子像素1100为例，该子像素的第一薄膜晶体管T1的第一极与第一数据线2100连接，第一薄膜晶体管T1的栅极与第一栅线3110连接以接收扫描信号VG1，第二薄膜晶体管T2的第一极与第一感测线4100连接，第二薄膜晶体管T2的栅极与第二栅线3120连接以接收扫描信号VG2。本公开实施例中的第二薄膜晶体管为感测晶体管，感测晶体管经由感测线与检测电路连接以实现包括该阵列基板的显示装置的电学和光学补偿功能，从而提高包括该阵列基板的显示装置的显示质量。
例如，以图1B所示的像素电路为位于子像素组的第二行第三颜色子像素1300为例，该子像素的第一薄膜晶体管T1的第一极与第一数据线2100连接，第一薄膜晶体管T1的栅极与第三栅线3210连接以接收扫描信号VG1，第二薄膜晶体管T2的第一极与第一感测线4100连接，第二薄膜晶体管T2的栅极与第四栅线3220连接以接收扫描信号VG2。
例如，如图1C所示，阵列基板还包括多条电源线5000，至少一列子像素组对应两条电源线5000，且每条电源线与每个子像素组中的不同行子像素中的相邻的三个不同颜色的子像素连接。
例如，如图1C所示，两条电源线之一与第一行的第一颜色子像素1100、第一行的第二颜色子像素1200以及第二行的第三颜色子像素1300连接。两条电源线的另一条与子像素组中剩余的其他三个不同颜色子像素连接。
例如，如图1C所示，沿行方向相邻的两个子像素组之间设置有一条电源线5000。若图1C所示的子像素组为沿X方向排列的第M(M为大于0的整数)个子像素组，则位于第M个子像素组与第M+1个子像素组之间的电源线5000除了与第M个子像素组中的第一行的第三颜色子像素1300、第二行的第一颜色子像素1100以及第二行的第二颜色子像素1200连接外，还与第M+1个子像素组中第一行的第一颜色子像素1100、第一行的第二颜色子像素1200以及第二行的第三颜色子像素1300连接。
例如，如图1B和图1C所示，每个子像素中的驱动晶体管T3的第一极与电源线5000连接，电源线5000用于给驱动晶体管T3提供高电压VDD，例如恒定的正电压。
图1D为包括图1C所示的子像素组的电路版图。如图1D所示，该电路版图示出了子像素组包括的两行子像素以及与子像素组连接的三条数据线(例如第一数据线、第二数据线以及第三数据线)、第一栅线组3100(包括第一栅线3110和第二栅线3120)、第二栅线组3200(包括第三栅线3210和第四栅线3220)、两条感测线(例如第一感测线和第二感测线)以及两条电源线(例如第一电源线和第二电源线)。图1D所示的电路版图还示出了子像素包括的第一薄膜晶体管T1、第二薄膜晶体管T2、驱动晶体管T3以及各薄膜晶体管与信号线的连接关系。
例如，如图1D所示，以第一行子像素组为例，第一薄膜晶体管T1的栅极G10可以为第一栅线3110的一部分，第二薄膜晶体管T2的栅极G20可以为第二栅线3120的一部分，则第一薄膜晶体管T1的沟道区1110与第一栅线3110重叠，第二薄膜晶体管T2的沟道区1120与第二栅线3120重合。
例如，如图1D所示，该阵列基板包括源漏金属层1020和半导体层1030。用于传输数据信号的数据线是源漏金属层1020的一部分，半导体层1030位于数据线面向衬底基板的一侧。
如图1D所示，以与第一栅线组3100连接的子像素为例，源漏金属层1020通过第一连接孔1040与半导体层1030被导体化的一部分连接以形成第一薄膜晶体管T1的第二极，且第一连接孔1040位于第一栅线3110与第二栅线3120之间。源漏金属层1020通过第二连接孔1060与半导体层1030被导体化的另一部分连接以形成第二薄膜晶体管T2的第一极，且第二连接孔1060位于第一栅线3110与第二栅线3120之间。以与第二栅线组3200连接的子像素为例，第一连接孔1040位于第三栅线3210与第四栅线3220之间，第二连接孔1060位于第三栅线3210与第四栅线3220之间。
例如，如图1D所示，电源线5000通过半导体层1030被导体化的部分1031与驱动晶体管T3的第一极连接。图1D的点划线框示意性的示出连接沿Y方向延伸的两部分电源线5000的部分可以为半导体层1030被导体化的部分1031，但不限于此，连接沿Y方向延伸的两部分电源线5000的部分还可以是与这两部分电源线5000同层的金属层。
例如，如图1D所示，第一薄膜晶体管T1的第二极在衬底基板1010上的正投影与第二栅线3120(或3220)在衬底基板1010上的正投影有交叠。
例如，如图1D所示，阵列基板还包括位于感测线4000和数据线2000面向衬底基板1010的一侧遮光层1050。第一感测线4100通过第一感测线连接部4101与第一行的第一颜色子像素1100连接，第一感测线连接部4101在衬底基板1010上的正投影与数据线2000在衬底基板1010上的正投影有交叠，且遮光层1050的部分复用为第一感测线连接部4101；第二感测线4200通过第二感测线连接部4201与第二行的第二颜色子像素1200连接，第二感测线连接部4201与栅线同层设置，且第二感测线连接部4201在衬底基板1010上的正投影与数据线2000在衬底基板1010上的正投影有交叠。
例如，第二感测线连接部4201可以与栅线采用同一导电材料且经过同一步图案化工艺形成。
在图1D所示的像素版图中，第一栅线(或第三栅线)和第二栅线(或第四栅线)之间设置了第一连接孔和第二连接孔，由此两条栅线之间的距离需要设置的较大，例如不小于14微米。为了保证存储电容的面积，该像素版图中的栅线的线宽以及数据线的线宽设置的较小(例如，栅线的线宽一般设置为2.5微米，数据线的线宽一般设置为3微米)。
例如，如图1D所示，与每个子像素组的第一行的三个子像素对应的栅线长度为172.2微米，栅线线宽为2.5微米。以图1D所示的沿行方向排列的相邻的两个像素为一个单元，栅线的单元电阻r＝0.05Ω，则每个单元中的栅线电阻R0＝(172.2/2.5)*0.05＝3.44Ω。那么，应用于8k分辨率的显示装置的阵列基板包括7680*4320个像素，该阵列基板的一条栅线的电阻R＝3.44*(7680/2)＝13.2kΩ。
图1E为图1D所示的电路版图矩阵排列的示意图。图1E所示的电路版图包括2*2阵列排布的四个子像素组，以及与四个子像素组连接的信号线。图1E示意性的示出了图1D所示的电路版图10000沿X方向和Y方向排布的2*2阵列示意图。
本公开另一实施例提供一种显示面板，该显示面板包括上述实施例所述的阵列基板。采用上述阵列基板的显示面板中的数据线数量较少，可以在有限的布线空间内实现超高分辨率，且降低显示面板的成本。
本公开另一实施例提供一种显示装置，该显示装置包括上述实施例所述的显示面板。采用上述显示面板的显示装置中的数据线数量较少，可以在有限的布线空间内实现超高分辨率，且降低显示装置的成本。
例如，本公开实施例提供的显示装置为有机发光二极管显示装置，且显示装置的分辨率为8k。
例如，显示装置显示的8k图像可以包括7680*4320个像素，即沿水平方向排列的一排像素的数量约为7680个，竖直方向排列的一排像素的数量约为4320个。
图2A为本公开另一实施例提供的阵列基板的局部结构示意图。如图2A所示，阵列基板包括衬底基板101、位于衬底基板101上的沿行方向(即平行于X方向的方向)和列方向(即平行于Y方向的方向)阵列排布的多个子像素组100以及位于衬底基板101上的沿行方向延伸的栅线300。图2A示意性的示出了2*2阵列排布的4个子像素组100，且子像素组100包括的子像素123的数量和排列仅是示意性的。
如图2A所示，栅线300包括第一栅线组，第一栅线组包括第一栅线311和第二栅线312，且第一栅线311和第二栅线312位于与第一栅线组连接的子像素123的同一侧。各子像素123包括第一薄膜晶体管T1和第二薄膜晶体管T2，第一薄膜晶体管T1与第一栅线311连接，第二薄膜晶体管T2与第二栅线312连接，且第一薄膜晶体管T1的沟道区111和第二薄膜晶体管T2的沟道区112均位于第一栅线311和第二栅线312靠近与第一栅线组连接的子像素123的一侧。本公开实施例提供的阵列基板通过将第一薄膜晶体管的沟道区和第二薄膜晶体管的沟道区均设置在第一栅线和第二栅线靠近与第一栅线组连接的子像素的一侧，可以减少第一栅线和第二栅线之间的距离以节省布线空间。
例如，本公开实施例中的第一薄膜晶体管T1的沟道区和第二薄膜晶体管T2的沟道区位于第一栅线311和第二栅线312的靠近与第一栅线311和第二栅线312均连接的子像素123的一侧。与第一薄膜晶体管T1的沟道区和第二薄膜晶体管T2的沟道区设置在沿垂直于衬底基板的方向与栅线正对的情况相比，不需要在紧邻栅线的两侧设置源漏区域，即，不需要在第一栅线和第二栅线之间设置源漏区域，从而彼此相邻的栅线(第一栅线和第二栅线)之间的距离可以减小以节省布线空间。
此外，在薄膜晶体管的沟道区设置在沿垂直于衬底基板的方向与栅线正对的情况下，由于紧邻栅线的两侧需要设置源漏区域，所以彼此相邻的栅线(第一栅线和第二栅线)之间除源漏区域外的其他区域是被空置的，没有设置其他结构。本公开实施例中，由于源漏区域不再位于第一栅线和第二栅线之间，所以可以通过减小第一栅线和第二栅线之间的距离以减少空置区域占用的布线空间，而节省的空间既可以设置像素电容的面积，也可以用于增加栅线的宽度。
例如，如图2A所示，第一栅线311和第二栅线312之间的距离可以为3～12微米。例如，第一栅线311和第二栅线312之间的距离可以为4～10微米或者5～8微米等。相比于薄膜晶体管的沟道区设置在沿垂直于衬底基板的方向与栅线正对的情况，本公开实施例中紧邻的第一栅线和第二栅线之间的距离可以减少大于10微米。
例如，至少一条栅线300的宽度为3～3.5微米。例如，第一栅线311和第二栅线312至少之一的宽度可以为3～3.5微米。相比于一般的宽度为2.5微米的栅线，本公开实施例中的栅线的宽度可以增加0.5～1微米，既可以降低栅线的阻值，还可以降低工艺难度。本公开实施例中，第一栅线和第二栅线之间的节省的空间除了用于增加栅线的宽度外，还用于增加像素电容沿列方向的尺寸，所以在与薄膜晶体管的沟道区设置在栅线正上方的情况相比，保证像素电容的面积不变时，可以减小像素电容沿行方向的尺寸，从而用于增加数据线的宽度，以降低数据线的阻值和降低工艺难度。
本实施例中将第一栅线和第二栅线的距离设置的较小，从而既可以节省布线空间，也可以在保证电容面积的基础上，增加栅线的线宽以降低栅线的阻值，且降低工艺难度，并节约包括该阵列基板的高分辨率显示装置的成本。
例如，图2B为本公开实施例提供的阵列基板的局部结构示意图，图2B示意性的示出图2A所示的子像素组包括两行子像素，图2C为图2B所示的一个子像素组的像素版图示意图。
例如，如图2B所示，各子像素组100包括两行子像素123，每行子像素123的数量例如为三个。两行子像素123均包括第一颜色子像素110、第二颜色子像素120以及第三颜色子像素130，各子像素123的颜色不同于与其相邻的子像素123的颜色，且沿行方向，第二行子像素与第一行子像素彼此错开小于一个子像素的节距。例如，第一行子像素沿行方向(例如X方向的箭头所指的方向)依次包括第一颜色子像素110、第二颜色子像素120以及第三颜色子像素130，第二行子像素沿行方向依次包括第三颜色子像素130、第一颜色子像素110以及第二颜色子像素120。沿行方向(例如X方向箭头所指的方向)，第二行子像素与第一行子像素彼此错开的距离小于一个子像素123的节距，即第一行子像素与第二行子像素沿行方向有一定偏移量，这两行子像素沿列方向并不是对齐的。
例如，如图2B所示，第一行子像素中的第三颜色子像素130与第二行子像素中的第一颜色子像素110和第二颜色子像素120的排列方式为三角形像素排列。同理，子像素组100中剩余的三个不同颜色子像素123(即第一行子像素中的第一颜色子像素110和第二颜色子像素120，以及第二行子像素中的第三颜色子像素130)的排列方式也为三角形像素排列(例如倒着的三角形像素排列)。
例如，如图2B所示，各像素组100中的每行子像素123中均包括第一颜色子像素110、第二颜色子像素120以及第三颜色子像素130，每个子像素123与相邻子像素123的颜色不同(这里的相邻子像素指位于同行或者不同行的相邻的两个子像素)，且第一行子像素中的第三颜色子像素130中心距第二行子像素中的第一颜色子像素110中心和第二颜色子像素120中心的距离大致相同，第二行子像素中的第三颜色子像素130中心距第一行子像素中的另外两个颜色子像素中心的距离大致相同。也就是，位于一行的第三颜色子像素130中心距位于另一行的第一颜色子像素110中心和第二颜色子像素120中心的距离大致相等。
例如，如图2B所示，第一颜色子像素110、第二颜色子像素120和第三颜色子像素130分别为红色子像素、绿色子像素和蓝色子像素。
例如，本公开实施例提供的阵列基板应用于分辨率为8k的显示装置时，由于像素数量多，显示足够细腻，颗粒感被减弱，所以图2B示出的每个子像素组100中相同颜色的子像素123即使不位于沿Y方向延伸的同一直线上，也不会对显示造成影响。
如图2B所示，栅线300还包括第二栅线组320，第一栅线组310和第二栅线组320分别位于每行子像素组100在列方向上的两侧，相邻的两行子像素组100之间包括第一栅线组310和第二栅线组320，且第二栅线组320包括第三栅线321和第四栅线322。
例如，如图2B所示，连接至第二栅线组320的子像素123中，第一薄膜晶体管与第三栅线321连接，第二薄膜晶体管与第四栅线322连接，且第一薄膜晶体管的沟道区和第二薄膜晶体管的沟道区均位于第三栅线321和第四栅线322靠近与第二栅线组320连接子像素123的一侧。
例如，第三栅线321和第四栅线322之间的距离为3～12微米。
本公开实施例中将第三栅线和第四栅线的距离设置的较小，从而既可以节省布线空间，也可以在保证电容面积的基础上，增加栅线的线宽以降低栅线的阻值，且降低工艺难度，并节约包括该阵列基板的高分辨率显示装置的成本。
例如，如图2B所示，阵列基板还包括：位于衬底基板101上的数据线200，每列子像素组100对应三条数据线200，每条数据线200与每个子像素组100中的不同行子像素中的相邻的两个不同颜色子像素连接。由此，本公开实施例采用了双栅线(dual gate)技术，通过将数据线200的数量减少一半，栅线300的数量增加一倍以节省成本。
例如，如图2B所示，数据线200包括第一数据线210、第二数据线220和第三数据线230。由于每条数据线均与两列子像素123连接，且阵列基板上的子像素123按照品字形排列，则数据线200的形状是弯折的。
例如，如图2B所示，每个子像素组100包括的六个子像素123分别位于六列子像素列中，即，每个子像素123位于不同子像素列。第一数据线210位于第一行的第一颜色子像素110和第二颜色子像素120之间，且位于第二行的第三颜色子像素130远离第二行的第一颜色子像素110的一侧，第一数据线210与第一行的第一颜色子像素110和第二行的第三颜色子像素130连接。由此，位于子像素组100的第一行的第一颜色子像素110所在的子像素列和位于子像素组100的第二行的第三颜色子像素130所在的子像素列共享第一数据线210。
例如，如图2B所示，第二数据线220位于第一行的第二颜色子像素120与第三颜色子像素130之间，且位于第二行的第三颜色子像素130与第一颜色子像素110之间。第一行的第二颜色子像素120所在的子像素列和第二行的第一颜色子像素110所在的子像素列共享第二数据线220。
例如，第二数据线220可以为与第一数据线210弯折方向一致的弯折数据线。
例如，如图2B所示，第三数据线230位于第一行的第三颜色子像素130远离第一行的第二颜色子像素120的一侧，且位于第二行的第一颜色子像素110与第二颜色子像素120之间。第一行的第三颜色子像素130所在的子像素列和第二行的第二颜色子像素120所在的子像素列共享第三数据线230。
例如，第三数据线230可以为与第一数据线210弯折方向一致的弯折数据线。
如图2B-图2C所示，各子像素123包括第一薄膜晶体管T1和第二薄膜晶体管T2，连接至第一栅线组310的子像素中，第一薄膜晶体管T1与第一栅线311连接，第二薄膜晶体管T2与第二栅线312连接；连接至第二栅线组320的子像素中，第一薄膜晶体管T1与第三栅线321连接，第二薄膜晶体管T2与第四栅线322连接。本公开的实施例以第一薄膜晶体管的栅极与第二薄膜晶体管的栅极分别连接不同的栅线为例进行描述，从而可以分时控制第一薄膜晶体管与第二薄膜晶体管的导通与截止，以实现复杂的补偿波形。
如图2C所示，连接至第一栅线组310的子像素123中，第一薄膜晶体管T1的沟道区111和第二薄膜晶体管T2的沟道区112均位于第一栅线311和第二栅线312靠近与第一栅线组310连接子像素123的一侧。同理，连接至第二栅线组320的子像素123中，第一薄膜晶体管T1与第三栅线321连接，第二薄膜晶体管T2与第四栅线322连接，且第一薄膜晶体管T1的沟道区111和第二薄膜晶体管T2的沟道区112均位于第三栅线321和第四栅线322靠近与第二栅线组320连接子像素123的一侧。
例如，如图2B-图2C所示，第一薄膜晶体管T1的栅极G1与第一栅线311连接，第一薄膜晶体管T1的第一极D1与数据线200连接，第二薄膜晶体管T2的栅极G2与第二栅线312连接。
例如，如图2B-图2C所示，阵列基板还包括感测线400。每列子像素组100对应两条感测线410和420，每条感测线400与每个子像素组100中的不同行子像素123中的相邻的三个不同颜色的子像素123连接，且各子像素123的第二薄膜晶体管T2的第一极D2与感测线400连接。由此，对于每个子像素组，感测线的数量与子像素的数量之比为1:3。由于栅线包括的第一栅线组和第二栅线组分别位于每行子像素组在列方向上的两侧，从而可以使感测线更好的分布以减少感测线的数量。
例如，如图2B-图2C所示，由于每条感测线400与每个子像素组100中的不同行子像素123中的相邻的三个不同颜色的子像素123连接，且阵列基板上的子像素123按品字形排列，则感测线400的形状是弯折的。
例如，如图2B-图2C所示，阵列基板还包括电源线500，电源线500沿列方向延伸，位于相邻的两个子像素组100之间，且电源线500与位于其两侧的两个子像素组100中的各子像素123连接以提供电源电压。
例如，本公开实施例中的图2B所示的一个子像素中的像素电路结构示意图如图1B所示，在此不再赘述。
例如，如图2B-图2C以及图1B所示，各子像素还包括发光元件EL、驱动晶体管T3和存储电容Cst。第二薄膜晶体管T2的第二极与发光元件EL连接；驱动晶体管T3的栅极与第一薄膜晶体管T1的第二极连接，驱动晶体管T3的第一极与电源线500连接，驱动晶体管T3的第二极与发光元件EL连接；存储电容Cst的第一极与驱动晶体管T3的栅极连接，存储电容Cst的第二极与驱动晶体管T3的第二极连接。第一薄膜晶体管T1为开关晶体管，第二薄膜晶体管T2为补偿晶体管。上述的第一薄膜晶体管T1、驱动晶体管T3以及存储电容C构成了2T1C像素电路。
例如，第一薄膜晶体管T1、第二薄膜晶体管T2、驱动晶体管T3可以为顶栅薄膜晶体管。
例如，发光元件EL可以为有机发光二极管，例如顶发光二极管，但本公开的实施例不限于此，例如还可以为量子点发光二极管(QLED)等。
例如，如图2C所示，连接至第一栅线组310的子像素123中，第一薄膜晶体管T1的栅极G1和第二薄膜晶体管T2的栅极G2位于第一栅线311和第二栅线312面向与第一栅线组310连接的子像素123的一侧；连接至第二栅线组320的子像素123中，第一薄膜晶体管T1的栅极G1和第二薄膜晶体管T2的栅极G2位于第三栅线321和第四栅线322面向与第二栅线组320连接的子像素123的一侧。
例如，如图2B和图2C所示，阵列基板还包括：位于衬底基板101上的源漏金属层(SD层)102和半导体层103。源漏金属层102包括数据线200，即数据线200为源漏金属层102的一部分。半导体层103位于数据线200靠近衬底基板101的一侧。源漏金属层102通过第一连接孔104与半导体层103被导体化的第一部分连接以形成第一薄膜晶体管T1的第二极，且第一连接孔104位于第一栅线311和第二栅线312面向与第一栅线组310连接的子像素123的一侧，或者位于第三栅线321和第四栅线322面向与第二栅线组320连接的子像素123的一侧。
例如，如图2C所示，以与第一栅线组310连接的子像素为例，第一连接孔104位于第一栅线311远离第二栅线312的一侧。以与第二栅线组320连接的子像素为例，第一连接孔104位于第四栅线322远离第三栅线321的一侧。
例如，如图2C所示，源漏金属层102通过第二连接孔106与半导体层103被导体化的第二部分连接以形成第二薄膜晶体管T2的第一极D2，且第二连接孔106位于第一栅线311和第二栅线312面向与第一栅线311和第二栅线312均连接的子像素的一侧，或者位于第三栅线321和第四栅线322面向与第三栅线321和第四栅线322均连接的子像素的一侧。
例如，如图2C所示，以与第一栅线组310连接的子像素为例，第二连接孔106位于第一栅线311远离第二栅线312的一侧。以与第二栅线组320连接的子像素为例，第二连接孔106位于第四栅线322远离第三栅线321的一侧。
例如，如图2C所示，至少一个子像素的驱动晶体管T3的第一极通过半导体层103被导体化的第三部分与电源线500连接。
在本公开实施例中，如图2C所示，第一连接孔和第二连接孔没有设置在第一栅线和第二栅线之间，和/或，第一连接孔和第二连接孔没有设置在第三栅线和第四栅线之间，例如，通过将第一连接孔和第二连接孔设置在第一栅线(或第四栅线)远离第二栅线(或第三栅线)的一侧，可以减小第一栅线(或第四栅线)与第二栅线(或第三栅线)之间的距离，例如减小到4～10微米，从而增加了像素版图的空间。在保证存储电容面积不变的情况下，可以增加栅线的宽度以降低栅线的阻值。
例如，本实施例中，将栅线的宽度增加至3微米，则参照图1D所示的实施例中计算阻值的公式得出本实施例中应用于8k分辨率的显示装置的阵列基板上的一条栅线的阻值为11kΩ。相对于图1D所示的像素版图，本公开实施例提供的像素版图可以将栅线的电阻降低2kΩ，以有效缓解RC延迟现象。并且，由于栅线的宽度可以设置的较宽，从而可以降低制作栅线过程中的工艺难度。
例如，本公开实施例中，由于减小了相邻栅线之间的距离，在保持存储电容面积不变的情况下，除了可以增加栅线的宽度外，还可以增加数据线的宽度。例如，每条数据线的宽度为3.5～4微米。相比于图1D所示的像素版图中的宽度为3微米的数据线，本公开实施例中通过增加数据线的宽度不仅可以降低数据线的电阻，还可以降低制作数据线的工艺难度。
例如，如图2B-图2C所示，沿列方向(例如Y方向的箭头所指的方向)，第一栅线311和第二栅线312的排列顺序与第三栅线321和第四栅线322的排列顺序相同，列方向平行于列方向。本公开实施例通过将与各子像素包括的第一薄膜晶体管连接的栅线与第二薄膜晶体管连接的栅线的排列顺序设置的一致，可以在各栅线延伸至扇形布线(fanout)区时，可以更容易识别第一栅线和第二栅线。
例如，如图2C所示，每个子像素中，第一薄膜晶体管T1和第二薄膜晶体管T2之一的栅极通过源漏金属层102与栅线连接。
例如，如图2C所示，位于第一行的子像素中，第二薄膜晶体管T2的栅极G2通过源漏金属层102与第二栅线312连接；位于第二行的子像素中，第一薄膜晶体管T1的栅极通过源漏金属层102与第三栅线321连接。
例如，图3为与图2B所示的子像素组对应的像素版图。如图3所示，该像素版图示出了每个子像素组100包括的两行子像素以及与每个子像素组100连接的三条数据线200、两个第一栅线组310(例如第一栅线311和第二栅线312)、两个第二栅线组320(例如第三栅线321和第四栅线322)、两条感测线400以及两条电源线500。图3所示的像素版图还示出了各子像素包括的第一薄膜晶体管T1、第二薄膜晶体管T2、驱动薄膜晶体管T3以及各薄膜晶体管与信号线的连接关系。
图3为图2C所示的像素版图矩阵排列的示意图。图3所示的像素版图包括2*2阵列排布的四个子像素组，以及与四个子像素组连接的信号线。图3示意性的示出了图2C所示的像素版图沿X方向和Y方向排布的2*2阵列示意图。
例如，如图2C和图3所示，阵列基板还包括位于感测线400面向衬底基板101的一侧遮光层105，该遮光层105采用导电材料制作而成。位于各子像素组100中的第一行子像素中的第二薄膜晶体管T2的第一极通过遮光层105的一部分与感测线400电连接，即遮光层105的一部分可用于传输感测信号。由于遮光层105与感测线400不同层，所以薄膜晶体管通过具有导电特性的遮光层105的一部分与感测线400连接可以有效节省布线空间。
例如，如图3所示，各感测线400包括多条子感测线401和连接相邻两条子感测线401的连接线107。每条子感测线401大致沿列方向延伸，连接线107沿行方向延伸，且每条子感测线401与一个子像素组100对应。连接线107位于沿列方向排列的相邻两个子像素组100之间，连接线107在衬底基板101上的正投影与数据线200在衬底基板101上的正投影有交叠。本公开实施例中遮光层105的一部分复用为连接线107，即，相邻子感测线401通过复用为连接线107的部分遮光层105电连接以形成一条完整的感测线400。
例如，如图3所示，复用为连接线107的部分遮光层105在衬底基板上的正投影位于相邻的第一栅线组310和第二栅线组320在衬底基板上的正投影之间。
例如，如图3所示，第一感测线410包括的子感测线401通过连接线107与第一行的第一颜色子像素和第一行的第二颜色子像素连接；第二感测线420包括的子感测线401通过连接线107与第二行的第一颜色子像素以及第二行的第二颜色子像素连接。
本公开实施例中的连接线与子感测线位于不同层，且通过过孔实现连接，从而可以减小相邻行子像素组之间的距离，以进一步节约空间。
本公开另一实施例提供一种显示面板，该显示面板包括上述实施例所述的阵列基板。本公开实施例提供的显示面板通过将第一薄膜晶体管的沟道区和第二薄膜晶体管的沟道区均设置在第一栅线和第二栅线靠近与其连接子像素的一侧，既可以减少第一栅线和第二栅线之间的距离以节省布线空间，也可以在保证电容面积的基础上，增加栅线的线宽以降低栅线的阻值，且降低工艺难度，从而节约包括该显示面板的高分辨率显示装置的成本。
本公开另一实施例提供一种显示装置，该显示装置包括上述实施例所述的显示面板。
例如，本公开实施例提供的显示装置可以为有机发光二极管显示装置，且显示装置的分辨率为8k。采用上述显示面板的显示装置减少第一栅线和第二栅线之间的距离以节省布线空间，增加栅线的线宽以降低栅线的阻值，且降低工艺难度，从而节约具有高分辨率的显示装置的成本。
例如，本公开实施例提供的显示装置显示的8k图像可以包括7680*4320个像素，即沿水平方向排列的一排像素的数量约为7680个，竖直方向排列的一排像素的数量约为4320个。
本公开另一实施例提供一种制作图2A-图3所示的实施例中的阵列基板的制作方法，包括在衬底基板上形成沿行方向和列方向阵列排布的多个子像素组，以及在衬底基板上形成沿行方向延伸的栅线。形成每个子像素组包括形成多个子像素。形成栅线包括形成第一栅线组，形成第一栅线组包括形成位于连接至第一栅线组的子像素的同一侧的第一栅线和第二栅线。形成多个子像素的至少之一包括形成第一薄膜晶体管和第二薄膜晶体管，连接至第一栅线组的子像素中，第一薄膜晶体管与第一栅线连接，第二薄膜晶体管与第二栅线连接，且第一薄膜晶体管的沟道区和第二薄膜晶体管的沟道区均形成于第一栅线组靠近与其连接的子像素的一侧。本公开实施例提供的阵列基板的制作方法通过将第一薄膜晶体管的沟道区和第二薄膜晶体管的沟道区均形成在第一栅线组靠近与其连接子像素的一侧，既可以减少第一栅线和第二栅线之间的距离以节省布线空间，也可以在保证电容面积的基础上，增加第一栅线和第二栅线至少之一的线宽以降低其阻值，且降低工艺难度，从而节约包括该阵列基板的高分辨率显示装置的成本。本实施例中的子像素组与第一栅线组具有图2A-图3所示的实施例中的全部特征，这里不再赘述。
例如，形成栅线还包括：形成第二栅线组，形成第二栅线组包括形成第三栅线和第四栅线。第一栅线组和第二栅线组分别形成于每行子像素组在列方向上的两侧，连接至第二栅线组的子像素中，第一薄膜晶体管与第三栅线连接，第二薄膜晶体管与第四栅线连接，且第一薄膜晶体管的沟道区和第二薄膜晶体管的沟道区均形成于第二栅线组靠近与其连接的子像素的一侧。本公开实施例中将第三栅线和第四栅线的距离设置的较小，从而既可以节省布线空间，也可以在保证电容面积的基础上，增加栅线的线宽以降低栅线的阻值，且降低工艺难度，并节约包括该阵列基板的高分辨率显示装置的成本。本实施例中的第二栅线组具有图2A-图2C所示的实施例中的全部特征，这里不再赘述。
例如，本公开实施例提供的制作方法还包括：在衬底基板上形成数据线。例如，形成第一薄膜晶体管、第二薄膜晶体管以及数据线包括：在衬底基板上形成半导体层；对半导体层的第一部分和第二部分进行导体化处理以形成第一导体化区和第二导体化区；在半导体层远离衬底基板的一侧形成绝缘层，绝缘层包括第一连接孔和第二连接孔；在绝缘层远离半导体层的一侧形成源漏金属层；对源漏金属层图案化以形成数据线。
例如，源漏金属层通过第一连接孔与第一导体化区连接以形成第一薄膜晶体管的第二极，且第一连接孔位于第一栅线组靠近与其连接的子像素的一侧，或者位于第二栅线组靠近与其连接的子像素的一侧；源漏金属层通过第二连接孔与第二导体化区连接以形成第二薄膜晶体管的第一极，且第二连接孔位于第一栅线组靠近与其连接的子像素的一侧，或者位于第二栅线组靠近与其连接的子像素的一侧。第一连接孔和第二连接孔没有设置在第一栅线和第二栅线之间，和/或，第一连接孔和第二连接孔没有设置在第三栅线和第四栅线之间，例如，通过将第一连接孔和第二连接孔设置在第一栅线(或第四栅线)远离第二栅线(或第三栅线)的一侧，可以减小第一栅线(或第四栅线)与第二栅线(或第三栅线)之间的距离，例如减小到4～10微米，从而增加了像素版图的空间。在保证存储电容面积不变的情况下，可以增加栅线的宽度以降低栅线的阻值。
例如，本公开实施例还包括形成感测线。形成的每条感测线与每个子像素组中的不同行子像素中的相邻的三个不同颜色的子像素连接，且各子像素的第二薄膜晶体管的第一极与感测线连接，每列子像素组对应两条感测线。由此，对于每个子像素组，形成的感测线的数量与子像素的数量之比为1:3。由于栅线包括的第一栅线组和第二栅线组分别位于每行子像素组在列方向上的两侧，从而可以使感测线更好的分布以减少感测线的数量。
例如，形成阵列基板还包括：在形成感测线之前，在衬底基板上形成遮光层。该遮光层采用导电材料制作而成。位于各子像素组中的第一行子像素中的第二薄膜晶体管的第一极通过遮光层的一部分与后续形成的感测线电连接，即遮光层的一部分可用于传输感测信号。由于遮光层与感测线不同层，所以薄膜晶体管通过具有导电特性的遮光层的一部分与感测线连接可以有效节省布线空间。
有以下几点需要说明：
(1)本公开的实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。
本申请要求于2019年4月29日递交的中国专利申请第201910356036.6号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。

Claims (41)

1.一种阵列基板，其特征在于，包括：
衬底基板；
位于所述衬底基板上的沿行方向和列方向阵列排布的多个子像素组，每个所述子像素组包括多个子像素；
位于所述衬底基板上的沿所述行方向延伸的栅线，所述栅线包括第一栅线组，所述第一栅线组包括位于连接至所述第一栅线组的子像素的同一侧的第一栅线和第二栅线，
其中，所述多个子像素的至少部分包括第一薄膜晶体管和第二薄膜晶体管，连接至所述第一栅线组的子像素中，所述第一薄膜晶体管与所述第一栅线连接，所述第二薄膜晶体管与所述第二栅线连接，且所述第一薄膜晶体管的沟道区和所述第二薄膜晶体管的沟道区均位于所述第一栅线组靠近与其连接的所述子像素的一侧。
2.根据权利要求1所述的阵列基板，其中，所述第一栅线和所述第二栅线之间的距离为3～12微米。
3.根据权利要求2所述的阵列基板，其中，所述第一栅线和所述第二栅线的至少之一的宽度为3～3.5微米。
4.根据权利要求1-3任一项所述的阵列基板，其中，所述栅线还包括第二栅线组，所述第一栅线组和所述第二栅线组分别位于每行所述子像素组在所述列方向上的两侧，相邻的两行所述子像素组之间包括所述第一栅线组和所述第二栅线组，且所述第二栅线组包括第三栅线和第四栅线；
连接至所述第二栅线组的所述子像素中，所述第一薄膜晶体管与所述第三栅线连接，所述第二薄膜晶体管与所述第四栅线连接，且所述第一薄膜晶体管的沟道区和所述第二薄膜晶体管的沟道区均位于所述第二栅线组靠近与其连接的所述子像素的一侧。
5.根据权利要求4所述的阵列基板，其中，所述第三栅线和所述第四栅线之间的距离为3～12微米。
6.根据权利要求4所述的阵列基板，其中，沿所述列方向，所述第一栅线和所述第二栅线的排列顺序与所述第三栅线和所述第四栅线的排列顺序相同。
7.根据权利要求6所述的阵列基板，其中，各所述子像素组包括两行子像素，所述两行子像素均包括第一颜色子像素、第二颜色子像素以及第三颜色子像素，各子像素的颜色不同于与其相邻的子像素的颜色，且沿所述行方向，第二行子像素与第一行子像素彼此错开小于一个子像素的节距；
所述阵列基板还包括：
位于所述衬底基板上的数据线，每列所述子像素组对应三条数据线，每条数据线与每个所述子像素组中的不同行子像素中的相邻的两个不同颜色子像素连接，且各所述子像素的所述第一薄膜晶体管的第一极连接至所述数据线。
8.根据权利要求7所述的阵列基板，其中，每条所述数据线的宽度为3.5～4微米。
9.根据权利要求7所述的阵列基板，还包括：
源漏金属层，位于所述衬底基板上，所述源漏金属层包括所述数据线；以及
半导体层，位于所述数据线靠近所述衬底基板的一侧，
其中，所述源漏金属层通过第一连接孔与所述半导体层中被导体化的第一部分连接以形成所述第一薄膜晶体管的第二极，且所述第一连接孔位于所述第一栅线组靠近与其连接的所述子像素的一侧，或者位于所述第二栅线组靠近与其连接的所述子像素的一侧。
10.根据权利要求9所述的阵列基板，其中，各所述子像素中的所述第一薄膜晶体管和所述第二薄膜晶体管之一的栅极通过所述源漏金属层与所述栅线连接。
11.根据权利要求9所述的阵列基板，还包括：
感测线，其中，每列所述子像素组对应两条感测线，每条所述感测线与每个所述子像素组中的不同行子像素中的相邻的三个不同颜色的子像素连接，且各所述子像素的所述第二薄膜晶体管的第一极与所述感测线连接。
12.根据权利要求11所述的阵列基板，其中，所述源漏金属层通过第二连接孔与所述半导体层中被导体化的第二部分连接以形成所述第二薄膜晶体管的第一极，且所述第二连接孔位于所述第一栅线组靠近与其连接的所述子像素的一侧，或者位于所述第二栅线组靠近与其连接的所述子像素的一侧。
13.根据权利要求11所述的阵列基板，还包括：
遮光层，位于所述感测线面向所述衬底基板的一侧，
其中，每条所述感测线包括多条子感测线和连接相邻两条所述子感测线的连接线，每条所述子感测线与一个所述子像素组对应，所述连接线位于沿所述列方向排列的相邻两个所述子像素组之间，所述连接线在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影有交叠，且所述遮光层的部分复用为所述连接线。
14.根据权利要求11所述的阵列基板，还包括电源线，其中，各所述子像素还包括发光元件、驱动晶体管和存储电容，
所述第二薄膜晶体管的第二极与所述发光元件连接；
所述驱动晶体管的栅极与所述第一薄膜晶体管的第二极连接，所述驱动晶体管的第一极与所述电源线连接，所述驱动晶体管的第二极与所述发光元件连接，其中，至少一个所述子像素的所述驱动晶体管的第一极通过所述半导体层被导体化的第三部分与所述电源线连接；
所述存储电容的第一极与所述驱动晶体管的栅极连接，所述存储电容的第二极与所述驱动晶体管的第二极连接。
15.根据权利要求11所述的阵列基板，其中，所述两条感测线包括第一感测线和第二感测线，
所述第一感测线位于第一行的所述第一颜色子像素和第一行的所述第二颜色子像素之间，且位于第二行的所述第三颜色子像素与第二行的所述第一颜色子像素之间，所述第一感测线与第一行的所述第一颜色子像素、第一行的所述第二颜色子像素以及第二行的所述第三颜色子像素连接；
所述第二感测线位于第一行的所述第二颜色子像素与第一行的所述第三颜色子像素之间，且位于第二行的所述第一颜色子像素与第二行的所述第二颜色子像素之间，所述第二感测线与第一行的所述第三颜色子像素、第二行的所述第一颜色子像素以及第二行的所述第二颜色子像素连接。
16.根据权利要求15所述的阵列基板，其中，所述第一感测线包括的所述子感测线通过所述连接线与第一行的所述第一颜色子像素和第一行的所述第二颜色子像素连接；所述第二感测线包括的所述子感测线通过所述连接线与第二行的所述第一颜色子像素以及第二行的所述第二颜色子像素连接。
17.一种显示面板，包括权利要求1-16任一项所述的阵列基板。
18.一种显示装置，包括权利要求17所述的显示面板。
19.根据权利要求18所述的显示装置，其中，所述显示装置为有机发光二极管显示装置，且所述显示装置的分辨率为8k。
20.一种阵列基板的制作方法，包括：
在衬底基板上形成沿行方向和列方向阵列排布的多个子像素组，每个所述子像素组包括多个子像素；
在所述衬底基板上形成沿所述行方向延伸的栅线，形成所述栅线包括形成第一栅线组，所述第一栅线组包括位于连接至所述第一栅线组的子像素的同一侧的第一栅线和第二栅线，
其中，形成所述多个子像素的至少之一包括形成第一薄膜晶体管和第二薄膜晶体管，连接至所述第一栅线组的子像素中，所述第一薄膜晶体管与所述第一栅线连接，所述第二薄膜晶体管与所述第二栅线连接，且所述第一薄膜晶体管的沟道区和所述第二薄膜晶体管的沟道区均形成于所述第一栅线组靠近与其连接的所述子像素的一侧。
21.根据权利要求20所述的制作方法，其中，形成所述栅线还包括：形成第二栅线组，所述第一栅线组和所述第二栅线组分别形成于每行所述子像素组在所述列方向上的两侧，且形成所述第二栅线组包括形成第三栅线和第四栅线，
其中，连接至所述第二栅线组的所述子像素中，所述第一薄膜晶体管与所述第三栅线连接，所述第二薄膜晶体管与所述第四栅线连接，且所述第一薄膜晶体管的沟道区和所述第二薄膜晶体管的沟道区均形成于所述第二栅线组靠近与其连接的所述子像素的一侧。
22.根据权利要求21所述的制作方法，还包括：在所述衬底基板上形成数据线，其中，形成所述第一薄膜晶体管、所述第二薄膜晶体管以及所述数据线包括：
在所述衬底基板上形成半导体层；
对所述半导体层的第一部分和第二部分进行导体化处理以形成第一导体化区和第二导体化区；
在所述半导体层远离所述衬底基板的一侧形成绝缘层，所述绝缘层包括第一连接孔和第二连接孔；
在所述绝缘层远离所述半导体层的一侧形成源漏金属层，其中，所述源漏金属层通过所述第一连接孔与所述第一导体化区连接以形成所述第一薄膜晶体管的第二极，且所述第一连接孔位于所述第一栅线组靠近与其连接的所述子像素的一侧，或者位于所述第二栅线组靠近与其连接的所述子像素的一侧；所述源漏金属层通过所述第二连接孔与所述第二导体化区连接以形成所述第二薄膜晶体管的第一极，且所述第二连接孔位于所述第一栅线组靠近与其连接的所述子像素的一侧，或者位于所述第二栅线组靠近与其连接的所述子像素的一侧；
对所述源漏金属层图案化以形成所述数据线。
23.一种阵列基板，包括：
衬底基板；
位于所述衬底基板上的多个子像素组，所述多个子像素组的至少一个子像素组包括两行子像素，第一行子像素沿第一方向依次包括第一颜色子像素、第二颜色子像素以及第三颜色子像素，第二行子像素沿所述第一方向依次包括所述第三颜色子像素、所述第一颜色子像素以及所述第二颜色子像素，且沿所述第一方向，所述第二行子像素与所述第一行子像素彼此错开；
位于所述衬底基板上的多条数据线，所述至少一个子像素组对应所述多条数据线中的三条数据线，且所述三条数据线中的每条与所述至少一个子像素组中的不同行子像素中的相邻的两个不同颜色子像素连接，所述多条数据线的延伸方向与所述第一方向相交；
位于所述衬底基板上的多条栅线，所述多条栅线包括分别位于每行所述子像素组两侧的第一栅线组和第二栅线组，所述第一栅线组和所述第二栅线组均包括至少一条栅线，所述多条栅线沿所述第一方向延伸，
其中，至少部分子像素包括第一薄膜晶体管和第二薄膜晶体管，与所述第一栅线组相邻的一行子像素的第一薄膜晶体管和第二薄膜晶体管均与所述第一栅线组连接，与所述第二栅线组相邻的一行子像素的第一薄膜晶体管和第二薄膜晶体管均与所述第二栅线组连接。
24.根据权利要求23所述的阵列基板，其中，所述第一栅线组包括彼此不相交的第一栅线和第二栅线，所述第二栅线组包括彼此不相交的第三栅线和第四栅线，且同一子像素中的第一薄膜晶体管和第二薄膜晶体管连接至同一栅线组中的不同栅线。
25.根据权利要求23所述的阵列基板，还包括：
位于所述衬底基板上的多条感测线，其中，至少一个子像素组对应两条感测线，且所述两条感测线中的每条与所述至少一个子像素组中的不同行子像素中的相邻的三个不同颜色的子像素连接。
26.根据权利要求25所述的阵列基板，其中，所述第一薄膜晶体管的第一极与所述三条数据线之一连接，所述第二薄膜晶体管的第一极与所述两条感测线之一连接。
27.根据权利要求25所述的阵列基板，其中，所述两条感测线包括第一感测线和第二感测线，
所述第一感测线位于第一行的所述第一颜色子像素和第一行的所述第二颜色子像素之间，且位于第二行的所述第三颜色子像素与第二行的所述第一颜色子像素之间，所述第一感测线与第一行的所述第一颜色子像素、第一行的所述第二颜色子像素以及第二行的所述第三颜色子像素连接；
所述第二感测线位于第一行的所述第二颜色子像素与第一行的所述第三颜色子像素之间，且位于第二行的所述第一颜色子像素与第二行的所述第二颜色子像素之间，所述第二感测线与第一行的所述第三颜色子像素、第二行的所述第一颜色子像素以及第二行的所述第二颜色子像素连接。
28.根据权利要求27所述的阵列基板，还包括：
遮光层，位于所述感测线和所述数据线面向所述衬底基板的一侧，其中，所述第一感测线通过第一感测线连接部与第一行的所述第一颜色子像素连接，所述第一感测线连接部在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影有交叠，且所述遮光层的部分复用为所述第一感测线连接部；
所述第二感测线通过第二感测线连接部与第二行的所述第二颜色子像素连接，所述第二感测线连接部与所述栅线同层设置，且所述第二感测线连接部在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影有交叠。
29.根据权利要求23-28任一项所述的阵列基板，其中，所述三条数据线包括第一数据线、第二数据线和第三数据线，
所述第一数据线位于第一行的所述第一颜色子像素和第一行的所述第二颜色子像素之间，且位于第二行的所述第三颜色子像素远离第二行的所述第一颜色子像素的一侧，
所述第二数据线位于第一行的所述第二颜色子像素与第一行的所述第三颜色子像素之间，且位于第二行的所述第三颜色子像素与第二行的所述第一颜色子像素之间，
所述第三数据线位于第一行的所述第三颜色子像素远离第一行的所述第二颜色子像素的一侧，且位于第二行的所述第一颜色子像素与第二行的所述第二颜色子像素之间。
30.根据权利要求29所述的阵列基板，其中，所述第一数据线与第一行的所述第一颜色子像素和第二行的所述第三颜色子像素连接；所述第二数据线与第一行的所述第二颜色子像素和第二行的所述第一颜色子像素连接；所述第三数据线与第一行的所述第三颜色子像素和第二行的所述第二颜色子像素连接。
31.根据权利要求29所述的阵列基板，其中，所述第一薄膜晶体管的第二极在所述衬底基板上的正投影与所述第二栅线在所述衬底基板上的正投影有交叠。
32.根据权利要求26所述的阵列基板，还包括：
位于所述衬底基板上的多条电源线，其中，所述至少一个子像素组对应所述多条电源线中的两条电源线，且所述两条电源线中的每条与所述至少一个子像素组中的不同行子像素中的相邻的三个不同颜色的子像素连接。
33.根据权利要求32所述的阵列基板，其中，所述至少部分子像素还包括发光元件，所述第二薄膜晶体管的第二极与所述发光元件连接。
34.根据权利要求33所述的阵列基板，其中，所述至少部分子像素还包括驱动晶体管和存储电容，
所述驱动晶体管的栅极与所述第一薄膜晶体管的第二极连接，所述驱动晶体管的第一极与所述两条电源线之一连接，所述驱动晶体管的第二极与所述发光元件连接；
所述存储电容的第一极与所述驱动晶体管的栅极连接，所述存储电容的第二极与所述驱动晶体管的第二极连接。
35.根据权利要求34所述的阵列基板，还包括：
半导体层，位于所述数据线靠近所述衬底基板的一侧，
其中，所述电源线通过所述半导体层中被导体化的部分与所述驱动晶体管的第一极连接。
36.根据权利要求23-28任一项所述的阵列基板，其中，沿所述第一方向，所述第二行子像素与所述第一行子像素彼此错开小于一个子像素的节距，且所述第一行子像素中相邻两个子像素的中心之间的距离与所述第二行子像素中相邻两个子像素的中心之间的距离相等。
37.根据权利要求23-28任一项所述的阵列基板，其中，位于一行的所述第三颜色子像素中心距位于另一行的所述第一颜色子像素中心和所述第二颜色子像素中心的距离相等。
38.根据权利要求23-28任一项所述的阵列基板，其中，所述第一颜色子像素、所述第二颜色子像素和所述第三颜色子像素包括红色子像素、绿色子像素和蓝色子像素。
39.一种显示面板，包括权利要求23-38任一项所述的阵列基板。
40.一种显示装置，包括权利要求39所述的显示面板。
41.根据权利要求40所述的显示装置，其中，所述显示装置为有机发光二极管显示装置，且所述显示装置的分辨率为8k。
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