CN107167973A - 阵列基板、显示装置及其驱动方法 - Google Patents
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Abstract
本申请实施例提供了一种阵列基板、显示装置及其驱动方法。其中，本申请实施例中的阵列基板，包括栅线和数据线、以及设置在栅线和数据线围设区域内的像素电极；其特征在于，每隔两列像素电极设有一条数据线，该数据线为其相邻的两列像素电极提供数据信号；相邻两行像素电极之间设有三条栅线，该三条栅线中的一条同时为所述两行像素电极提供控制信号，另外两条分别为所述两行像素电极提供控制信号；所述每个像素电极通过两个串联的晶体管连接到与其相邻的数据线。本申请实施例中的方案可以有效地降低源极驱动IC成本，同时降低漏电流，满足低频低功耗显示需求。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、显示装置及其驱动方法。
背景技术
在平板显示器的阵列基板上，如图1所示的双栅设计一般是一种栅线数目加倍，数据线数目减半，能够有效降低源极驱动IC成本的像素设计方案。如图1所示，阵列基板上的像素电极P11连接到晶体管T11，晶体管T11连接至数据线D1，晶体管T11的栅极连接至栅线G2。像素电极P12连接到晶体管T12，晶体管T12连接至数据线D1，晶体管T12的栅极连接至栅线G1。同一行像素P13和P14等按照类似的方式布置晶体管及其连接方式。后续行像素及其晶体管的布置方式和连接方式以此类推。
本申请的发明人在实施上述结构的过程中发现：对于低频(例如1Hz)显示面板，在图1所示的阵列基板上施加低频信号，其像素电压保持时间较长，漏电流较大，漏电风险大，无法满足低频低功耗显示需求。
发明内容
本发明的目的是提供一种阵列基板、显示装置及其驱动方法，可以有效地降低源极驱动IC成本，同时降低漏电流，满足低频低功耗显示需求。
本申请实施例提供了一种阵列基板，包括栅线和数据线、以及设置在栅线和数据线围设区域内的像素电极；其中，每隔两列像素电极设有一条数据线，该数据线为其相邻的两列像素电极提供数据信号；相邻两行像素电极之间设有三条栅线，该三条栅线中的一条同时为所述两行像素电极提供控制信号，另外两条分别为所述两行像素电极提供控制信号；
所述每个像素电极通过两个串联的晶体管连接到与其相邻的数据线。
进一步地，所述两个晶体管分别由两条栅线控制，其中一个晶体管连接像素电极，另一个晶体管连接数据线。
进一步地，所述相邻两行像素电极之间的相邻第一和第二栅线控制的两个晶体管串联至第一像素，所述相邻两行像素电极之间的相邻第二和第三栅线控制的两个晶体管串联至第二像素电极，其中所述第一像素电极和第二像素电极分别位于相邻行和相邻列上。
可选地，连接所述第一像素电极和第二像素电极的晶体管连接到同一条数据线。
可选地，连接所述第一像素的两个晶体管中，第一晶体管的栅极连接至所述第一栅线，该第一晶体管的漏极连接所述第一像素的像素电极，该第一晶体管的源极连接第二晶体管的漏极；所述第二晶体管的栅极连接至所述第二栅线，该第二晶体管的源极连接所述数据线；
连接所述第二像素的两个晶体管中，第四晶体管的栅极连接至所述第三栅线，该第四晶体管的漏极连接所述第二像素的像素电极，该第四晶体管的源极第三晶体管的漏极；所述第三晶体管的栅极连接至所述第二栅线，该第三晶体管的源极连接所述数据线。
可选地，一行像素上方的第三栅线与该行像素下方的第一栅线加载相同控制信号，这两条栅线分别控制所述同一行像素里的相邻两个像素，所述相邻两个像素由同一条数据线提供信号。
可选地，在第一行像素的上方设有两条栅线，该两条栅线共同控制奇数列或者偶数列的像素电极；
在最后一行像素的下方设有两条栅线，该两条栅线共同控制偶数列或者奇数列的像素电极。
本申请实施例还提供了一种显示装置，该显示装置包括上述任一款的阵列基板。
本申请实施例还提供了一种用于上述显示装置的驱动方法，包括：
依次向相邻两行像素电极之间的三条栅线施加控制信号；其中，与上方像素电极相连的两条栅线的有效信号时序有部分重叠，与下方像素电极相连的两条栅线的有效信号时序有部分重叠。
进一步地，所述栅线的有效信号时序包括第一部分和第二部分，控制同一行像素电极的两条栅线中的第一条栅线的有效信号时序的第二部分与这两条栅线中的第二条栅线的有效信号时序的第一部分重叠。
进一步地，所述第一部分和第二部分的时长相等。
本申请实施例采用一种全新的双栅控制双晶体管的像素设计方案，把普通双晶体管像素设计和双栅控制晶体管有效地结合在一起，一方面,相对于双栅像素设计而言，每两列像素共用一条数据线，使数据信号线数目减半，有效地降低源极驱动IC成本；另一方面，相对于普通双栅像素设计而言，双栅控制串联的双晶体管能够在低频(1Hz)一帧时间内有效减小漏电流，从而保持电压恒定，实现低频低功耗显示。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一实施例，而非对本发明的限制。
图1为现有的一种双栅控制像素设计的平面示意图；
图2为本发明一实施例提供的一种阵列基板的电路的平面示意图；
图3为本发明一实施例提供的一种阵列基板的电路波形示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开的实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
图2所示是本申请实施例的一种阵列基板，包括栅线G1、G2、G3、G4、G5、G6…等，和数据线D1、D2…等，以及设置在栅线和数据线围设区域内的像素电极P11、P12、P13、P14…等,P21、P22、P23、P24…等,P31、P32、P33、P34…等；在第一列像素电极P11、P21、P31和第二列像素电极P12、P22、P32之间形成第一条数据线D1，它为其两侧的像素电极P11、P21、P31和P12、P22、P32提供数据信号；在第三列像素电极P13、P23、P33和第四列像素电极P14、P24、P34之间形成第二条数据线D2，它为其两侧的像素电极P13、P23、P33和P14、P24、P34提供数据信号；依此类推，每隔两列像素电极设有一条数据线，该数据线为其相邻的两列像素电极提供数据信号；在第一行像素电极P11、P12、P13、P14和第二行像素电极P21、P22、P23、P24之间设有三条栅线G2、G3和G4，栅线G3为连接至第一行的像素电极P11、P13的晶体管提供栅极控制信号，栅线G3同时为连接至第二行的像素电极P22、P24的晶体管提供栅极控制信号；栅线G2只为连接至第一行的像素电极P11、P13的晶体管提供栅极控制信号，栅线G4只为连接至第二行的像素电极P22、P24的晶体管提供栅极控制信号；在第二行像素电极P21、P22、P23、P24和第三行像素电极P31、P32、P33、P34之间设有三条栅线G4、G5和G6，其中栅线G5为连接至第二行的像素电极P21、P23的晶体管提供栅极控制信号，栅线G5同时为连接至第三行的像素电极P32、P34的晶体管提供栅极控制信号；栅线G4只为连接至第二行的像素电极P21、P23的晶体管提供栅极控制信号，栅线G6只为连接至第三行的像素电极P32、P34的晶体管提供栅极控制信号；依此类推，相邻两行像素电极之间设有三条栅线，该三条栅线中的一条同时为所述两行像素电极提供控制信号，另外两条分别为所述两行像素电极提供控制信号。
需要说明的是，在图2中栅线G2、G4、G6实际上都是信号输入端连接在一起或者加载有相同控制信号的两条栅线，在另一实施例中也可以将其拆分为两条独立的栅线。以图2中的栅线G2为例，可以拆分为栅线G2-1和栅线G2-2；其中，栅线G2-1位于第一行像素电极的上方，为像素电极P12、P14的晶体管提供栅极控制信号，栅线G2-2位于第一行像素电极的下方，为第一行的像素电极P11、P13的晶体管提供栅极控制信号。
每个像素电极通过两个串联的晶体管连接到与其相邻的数据线。第一行像素电极中，像素电极P11通过串联的晶体管T111和T112连接至数据线D1，像素电极P12通过串联的晶体管T122和T121连接至数据线D1，像素电极P13通过串联的晶体管T131和T132连接至数据线D2，像素电极P14通过串联的晶体管T142和T141连接至数据线D2；第二行像素电极中，像素电极P21通过串联的晶体管T211和T212连接至数据线D1，像素电极P22通过串联的晶体管T222和T221连接至数据线D1，像素电极P23通过串联的晶体管T231和T232连接至数据线D2，像素电极P24通过串联的晶体管T242和T241连接至数据线D2；第三行像素电极中，像素电极P31通过串联的晶体管T311和T312连接至数据线D1，像素电极P32通过串联的晶体管T322和T321连接至数据线D1，像素电极P33通过串联的晶体管T331和T332连接至数据线D2，像素电极P34通过串联的晶体管T342和T341连接至数据线D2；后续行和后续列的像素电极按照类似的方式通过两个串联的晶体管与数据线连接。如图2所示，第一行像素电极中，像素电极P11通过串联的晶体管T111和T112连接至数据线D1，晶体管T111的漏极连接像素电极P11，晶体管T111的栅极连接至栅线G2，或者直接由栅线G2控制；晶体管T111的源极直接连接晶体管T112的漏极，或者晶体管T111的源极同时作为晶体管T112的漏极，晶体管T112的源极连接数据线D1，晶体管T112的栅极连接至栅线G3，或者直接由栅线G3控制。像素电极P12通过串联的晶体管T121和T122连接至数据线D1，晶体管T121的漏极连接像素电极P12，晶体管T121的栅极连接至栅线G2，或者直接由栅线G2控制；晶体管T121的源极连接晶体管T122的漏极，或者晶体管T121的源极同时作为晶体管T122的漏极，晶体管T122的源极连接数据线D1，晶体管T122的栅极连接至栅线G1，或者直接由栅线G1控制。
其中栅线G1和G2设置于第一行像素电极的上方，栅线G2、G3和G4设置于第一行像素电极和第二行像素电极之间，第一行像素电极上方的栅线G2与第一行和第二行像素电极之间的栅线G2在栅线引出区连接到同一条栅线或者同一条栅线引出线，或者它们加载同一时序的控制信号。特别地，第一行像素电极上方的栅线G2控制的晶体管连接至第一行偶数列的像素电极，第一行和第二行像素电极之间的栅线G2控制的晶体管连接至第一行奇数列的像素电极。如图2所示，第一行像素电极上方的栅线G2控制的晶体管T121连接像素电极P12，第一行和第二行像素电极之间的栅线G2控制的晶体管T111连接像素电极P11，像素电极P11和P12同时连接至数据线D1.
像素电极P13通过串联的晶体管T131和T132连接至数据线D2，晶体管T131的漏极连接像素电极P13，晶体管T131的栅极连接至栅线G2，或者直接由栅线G2控制；晶体管T131的源极连接晶体管T132的漏极，或者晶体管T131的源极直接作为晶体管T132的漏极，晶体管T132的源极连接数据线D2，晶体管T132的栅极连接至栅线G3，或者直接由栅线G3控制。像素电极P14通过串联的晶体管T141和T142连接至数据线D2，晶体管T141的漏极连接像素电极P14，晶体管T141的栅极连接至栅线G2，或者直接由栅线G2控制；晶体管T141的源极连接晶体管T142的漏极，或者晶体管T141的源极直接作为晶体管T142的漏极，晶体管T142的源极连接数据线D2，晶体管T142的栅极连接至栅线G1，或者直接由栅线G1控制。第二行像素电极中，像素电极P21通过串联的晶体管T211和T212连接至数据线D1，晶体管T211的漏极连接像素电极P21，晶体管T211的栅极连接至栅线G4，或者直接由栅线G4控制；晶体管T211的源极连接晶体管T212的漏极，或者晶体管T211的源极直接作为晶体管T212的漏极，晶体管T212的源极连接数据线D1，晶体管T212的栅极连接至栅线G5，或者直接由栅线G5控制。像素电极P22通过串联的晶体管T221和T222连接至数据线D1，晶体管T221的漏极连接像素电极P22，晶体管T221的栅极连接至栅线G4，或者直接由栅线G4控制；晶体管T221的源极连接晶体管T222的漏极，晶体管T222的源极连接数据线D1，晶体管T222的栅极连接至栅线G3，或者直接由栅线G3控制。
像素电极P23通过串联的晶体管T231和T232连接至数据线D2，晶体管T231的漏极连接像素电极P23，晶体管T231的栅极连接至栅线G4，或者直接由栅线G4控制；晶体管T231的源极连接晶体管T232的漏极，晶体管T232的源极连接数据线D2，晶体管T232的栅极连接至栅线G5，或者直接由栅线G5控制。像素电极P24通过串联的晶体管T241和T242连接至数据线D2，晶体管T241的漏极连接像素电极P24，晶体管T241的栅极连接至栅线G4，或者直接由栅线G4控制；晶体管T241的源极连接晶体管T242的漏极，晶体管T242的源极连接数据线D2，晶体管T242的栅极连接至栅线G3，或者直接有栅线G3控制。
后续行和后续列的像素电极按照类似的方式通过两个串联的晶体管与数据线连接。在本申请实施例中，第一行和第二行像素电极之间的栅线G2和G3控制的两个串联晶体管连接至第一行奇数列的像素电极，第一行和第二行像素电极之间的栅线G3和G4控制的两个晶体管串联至第二行偶数列的像素电极。而且第一行奇数列的像素电极和第二行相邻的偶数列的像素电极连接至同一条数据线，如前所述，像素电极P11和P22都连接至数据线D1，像素电极P13和P24都连接至数据线D2，依此类推其它的像素电极按照相似的方式进行连线。
需要说明的是第一行像素电极上方只设有两条栅线G1和G2，分别控制两个串联的晶体管连接至第一行偶数列的像素电极，如图2所示，G1和G2分别控制的晶体管T121和T122连接像素电极P12，G1和G2分别控制的晶体管T141和T142连接像素电极P14。也可以有其它的实施例，两条栅线G1和G2分别控制两个串联的晶体管连接至第一行奇数列的像素电极。按照类似的设计方式，最后一行像素电极下方只设有两条栅线，分别控制两个串联的晶体管连接至最后一行偶数列或者奇数列的像素电极。
本申请实施例还提供了一种显示装置，其中包括有上述实施例中所描述的阵列基板。
相应地，本申请实施例还提供一种驱动方法以驱动上述显示装置。本申请实施例中的驱动方法包括：
依次向相邻两行像素电极之间的三条栅线施加控制信号；其中，与上方像素电极相连的两条栅线的有效信号时序有部分重叠，与下方像素电极相连的两条栅线的有效信号时序有部分重叠。
所述栅线的有效信号时序包括第一部分和第二部分，控制同一行像素电极的两条栅线中的第一条栅线的有效信号时序的第二部分与这两条栅线中的第二条栅线的有效信号时序的第一部分重叠。其中，所述第一部分和第二部分的时长相等。
结合图2所示的阵列基板，第一行像素电极和第二行像素电极之间设有栅线G2、G3和G4，栅线G2和G3控制的晶体管连接第一行奇数列的像素电极P11、P13等等，栅线G3和G4控制的晶体管连接第二行偶数列的像素电极P22、P24等等。
在本申请实施例中，以高电平为各晶体管的有效信号为例进行说明，即在晶体管的栅极信号为高电平时该晶体管导通。在本实施例中，栅线G2、G3和G4的控制信号时序如图3所示，其中栅线G2的高电平时序和栅线G3的高电平时序有部分重叠，使得栅线G2和G3控制的晶体管T111和T112在部分时间同时打开，从而为像素电极P11写入数据线D1的数据信号；类似地，栅线G2和G3控制的晶体管T131和T132在部分时间同时打开，从而为像素电极P13写入数据线D2的数据信号。
栅线G3的高电平时序和栅线G4的高电平时序有部分重叠，使得栅线G3和G4控制的晶体管T221和T222在部分时间同时打开，从而为像素电极P22写入数据线D1的数据信号；类似地，栅线G3和G4控制的晶体管T241和T242在部分时间同时打开，从而为像素电极P24写入数据线D2的数据信号。
如前所述，第一行像素电极和第二行像素电极之间的相邻栅线G2和G3控制的晶体管连接第一行像素电极，第一行像素电极和第二行像素电极之间的相邻栅线G3和G4连接第二行像素电极。如图3所示，每条栅线的高电平信号时序包含了两部分，即第一部分和第二部分，其中栅线G2的高电平信号时序的第二部分与栅线G3的高电平信号时序的第一部分完全重叠，栅线G3的高电平信号时序的第二部分与栅线G4的高电平信号时序的第一部分完全重叠，在本申请实施例中，高电平信号时序的第一部分和第二部分具有相同的时间。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (11)
1.一种阵列基板，包括栅线和数据线、以及设置在栅线和数据线围设区域内的像素电极；其特征在于，每隔两列像素电极设有一条数据线，该数据线为其相邻的两列像素电极提供数据信号；相邻两行像素电极之间设有三条栅线，该三条栅线中的一条同时为所述两行像素电极提供控制信号，另外两条分别为所述两行像素电极提供控制信号；
所述每个像素电极通过两个串联的晶体管连接到与其相邻的数据线。
2.根据权利要求1所述的阵列基板，其特征在于，所述两个晶体管分别由两条栅线控制，其中一个晶体管连接像素电极，另一个晶体管连接数据线。
3.根据权利要求2所述的阵列基板，其特征在于，所述相邻两行像素电极之间的相邻第一和第二栅线控制的两个晶体管串联至第一像素，所述相邻两行像素电极之间的相邻第二和第三栅线控制的两个晶体管串联至第二像素电极，其中所述第一像素电极和第二像素电极分别位于相邻行和相邻列上。
4.根据权利要求3所述的阵列基板，其特征在于，连接所述第一像素电极和第二像素电极的晶体管连接到同一条数据线。
5.根据权利要求3所述的阵列基板，其特征在于，
连接所述第一像素的两个晶体管中，第一晶体管的栅极连接至所述第一栅线，该第一晶体管的漏极连接所述第一像素的像素电极，该第一晶体管的源极连接第二晶体管的漏极；所述第二晶体管的栅极连接至所述第二栅线，该第二晶体管的源极连接所述数据线；
连接所述第二像素的两个晶体管中，第四晶体管的栅极连接至所述第三栅线，该第四晶体管的漏极连接所述第二像素的像素电极，该第四晶体管的源极第三晶体管的漏极；所述第三晶体管的栅极连接至所述第二栅线，该第三晶体管的源极连接所述数据线。
6.根据权利要求3所述的阵列基板，其特征在于，一行像素上方的第三栅线与该行像素下方的第一栅线加载相同控制信号，这两条栅线分别控制所述同一行像素里的相邻两个像素，所述相邻两个像素由同一条数据线提供信号。
7.根据权利要求1所述的阵列基板，其特征在于，在第一行像素的上方设有两条栅线，该两条栅线共同控制奇数列或者偶数列的像素电极；
在最后一行像素的下方设有两条栅线，该两条栅线共同控制偶数列或者奇数列的像素电极。
8.一种显示装置，包括权利要求1-7任一项所述的阵列基板。
9.一种用于权利要求8所述的显示装置的驱动方法，其特征在于，包括：
依次向相邻两行像素电极之间的三条栅线施加控制信号；其中，与上方像素电极相连的两条栅线的有效信号时序有部分重叠，与下方像素电极相连的两条栅线的有效信号时序有部分重叠。
10.根据权利要求9所述的驱动方法，其特征在于，所述栅线的有效信号时序包括第一部分和第二部分，控制同一行像素电极的两条栅线中的第一条栅线的有效信号时序的第二部分与这两条栅线中的第二条栅线的有效信号时序的第一部分重叠。
11.根据权利要求10所述的驱动方法，其特征在于，所述第一部分和第二部分的时长相等。
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