CN1892765B - 显示装置及驱动方法 - Google Patents

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Abstract

一种有机电致发光显示装置包括：数据线；电源线；第一和第二栅线；第一像素，包括第一驱动薄膜晶体管、连接到电源线和第一驱动薄膜晶体管的漏极的第一有机发光二极管、连接到第一驱动薄膜晶体管的栅极和源极的第一电容以及串联连接的第一和第二开关薄膜晶体管，第一开关薄膜晶体管连接到数据线和第一栅线，而第二开关薄膜晶体管连接到第一栅线；以及第二像素，包括第二驱动薄膜晶体管、连接到电源线和第二驱动薄膜晶体管的漏极的第二有机发光二极管、连接到第二驱动薄膜晶体管的栅极和源极的第二电容以及串联连接的第三和第三开关薄膜晶体管，第三开关薄膜晶体管连接到数据线和第一栅线，第四开关薄膜晶体管连接到第二栅线。

Description

显示装置及驱动方法
本申请要求于2005年6月30日提交的在先韩国专利申请No.2005-057485的权益，在此将其全部内容结合进来作为参考。 
技术领域
本申请涉及一种显示装置，特别是涉及一种有机电致发光显示(OELD)装置及一种驱动OELD装置的方法。 
背景技术
显示装置已经采用了阴极射线管(CRT)来显示图像。但是，当前正在开发用于替代CRT的各种类型的平板显示器，诸如液晶显示(LCD)装置，等离子体显示板(PDP)装置，场发射显示(FED)装置以及电致发光显示(ELD)装置。在这些各种类型的平板显示器中，LCD装置具有外形薄和功耗低的优点，但是由于其为非发光显示装置而具有使用背光单元的缺点。然而，由于有机电致发光显示(OELD)装置为自发光显示装置，其在低电压下工作，并具有薄的外形。另外，OELD装置具有响应时间快，亮度高和视角宽的优点。 
如图1所示，现有技术的OELD装置的像素连接到栅线S，数据线D和电源线VDD。该像素包括开关薄膜晶体管N1，驱动薄膜晶体管N2，电容器C和有机发光二极管OLED。 
开关薄膜晶体管N1的栅极连接到栅线S，开关薄膜晶体管N1的源极连接到数据线D。电容器C的一个电极连接到开关薄膜晶体管N1的漏极，而电容器C的另一个电极连接到接地端子(GND)。驱动薄膜晶体管N2的漏极连接到有机发光二极管OLED的阴极，驱动薄膜晶体管N2的栅极连接到开关薄膜晶体管N1的漏极，并且驱动薄膜晶体管N2的源极连接到接地端子(GND)。 
图2是施加到图1的像素上的栅信号、数据信号和电源信号的波形图。具有高电平或低电平即VGH或VGL的栅信号通过栅线S施加到开关薄膜晶体管N1。当施加高电平VGH时，开关薄膜晶体管N1导通。当开关薄膜晶体管N1导通时，数据信号存储到电容器C并且驱动薄膜晶体管N2导通。因此，在驱动薄膜晶体管N2上有电流流动，且有机发光二极管OLED发光。存储的数据信号决定了在驱动薄膜晶体管N2上流动的电流的大小，并且该电流的大小决定了有机发光二极管OLED的光强。
当将现有技术的OELD装置用作高分辨率显示装置时，所需要的信号线和驱动IC的数量增加。当将OELD装置用作高分辨率和小尺寸的显示装置时，所需要的元件的安装空间可能不够。 
发明内容
本发明公开了一种显示装置，其包括：数据线；电源线；第一和第二栅线；第一像素，包括第一驱动薄膜晶体管、第一有机发光二极管、第一电容以及串联连接的第一开关薄膜晶体管和第二开关薄膜晶体管，该第一开关薄膜晶体管连接到该数据线和该第一栅线，而第二开关薄膜晶体管连接到第一栅线，其中，第一有机发光二极管连接到电源线和第一驱动薄膜晶体管的漏极，并且第一电容连接到第一驱动薄膜晶体管的栅极和第一驱动薄膜晶体管的源极；以及第二像素，包括第二驱动薄膜晶体管、第二有机发光二极管、第二电容以及串联连接的第三开关薄膜晶体管和第三开关薄膜晶体管，其中第三开关薄膜晶体管连接到该数据线和该第一栅线，而第四开关薄膜晶体管连接到第二栅线，其中第二有机发光二极管连接到电源线和第二驱动薄膜晶体管的漏极，并且第二电容连接到第二驱动薄膜晶体管的栅极和第二驱动薄膜晶体管的源极。 
在另一方面，一种驱动显示装置的方法包括：在水平时间间隔的第一和第二时间内导通第一像素的第一开关元件，并在该第一时间内导通第二像素的第二开关元件；以及，分别在该第一和第二时间内将第一和第二数据信号提供给连接到该第一和第二像素的数据线，其中，第一开关元件包括串联连接的第一开关薄膜晶体管和第二开关薄膜晶体管，其中第二开关元件包括串联连接的第三开关薄膜晶体管和第四开关薄膜晶体管，其中第一像素还包括第一驱动薄膜晶体管、第一有机发光二极管和第一电容，其中第一开关薄膜晶体管连接到数据线和第一栅线，而第二开关薄膜晶体管连接到第一栅线，其中第一有机发光二极管连接到电源线和第一驱动薄膜晶体管的漏极，其中第一电容连接到第一驱动薄膜晶体管的栅极和第一驱动薄膜晶体管的源极，其中第二像素还包括第 二驱动薄膜晶体管、第二有机发光二极管和第二电容，其中第三开关薄膜晶体管连接到数据线和第一栅线，而第四开关薄膜晶体管连接到第二栅线，其中第二有机发光二极管连接到电源线和第二驱动薄膜晶体管的漏极，以及其中第二电容连接到第二驱动薄膜晶体管的栅极和第二驱动薄膜晶体管的源极。 
在又一方面，一种驱动显示装置的方法包括：分别在水平时间间隔的第一和第二时间内通过数据线提供第一和第二数据信号；并在该第一和第二时间内分别将该第一和第二数据信号存储到第一像素，并且在该第一时间内将该第一数据信号存储到第二像素，其中，第一像素包括第一驱动薄膜晶体管、第一有机发光二极管、第一电容以及串联连接的第一开关薄膜晶体管和第二开关薄膜晶体管，其中第一开关薄膜晶体管连接到数据线和第一栅线，而第二开关薄膜晶体管连接到第一栅线，其中第一有机发光二极管连接到电源线和第一驱动薄膜晶体管的漏极，其中第一电容连接到第一驱动薄膜晶体管的栅极和第一驱动薄膜晶体管的源极，其中第二像素包括第二驱动薄膜晶体管、第二有机发光二极管、第二电容以及串联连接的第三开关薄膜晶体管和第四开关薄膜晶体管，其中第三开关薄膜晶体管连接到数据线和第一栅线，而第四开关薄膜晶体管连接到第二栅线，其中第二有机发光二极管连接到电源线和第二驱动薄膜晶体管的漏极，以及其中第二电容连接到第二驱动薄膜晶体管的栅极和第二驱动薄膜晶体管的源极。 
附图说明
图1是按照现有技术的OELD装置的电路图； 
图2是施加到图1的像素上的栅信号、数据信号和电源信号的波形图； 
图3是按照本发明一示范性实施例的OELD装置的电路图； 
图4是描绘驱动按照该示范性实施例的OELD装置的方法的电路图； 
图5是用于驱动图4的OELD装置的栅信号的波形图； 
图6是按照本发明另一示范性实施例的OELD装置的电路图；以及 
图7是用于驱动图6的OELD装置的栅信号的波形图。 
具体实施方式
参考附图可以更好地理解示范性的实施例，但是这些实施例并不用于作为 限制。在相同或不同的图中编号相同的元件起等效的作用。当描述与一个实施例相关的具体特征、结构或特性时，应当理解，无论此处是否明确地声明，本领域技术人员都可以在其他实施例中实现这些特征、结构或特性。 
图3示出了在第一实例中的有机发光二极管(OLED)装置的局部电路图。两个像素OP和EP按列设置在数据线D的相对侧，并且每个均连接到相同的数据线D。在数据线D左侧的像素OP称作奇像素OP，而在数据线D右侧的像素EP称作偶像素。由此，奇像素和偶像素即OP和EP共享相同的数据线D，并且对奇像素和偶像素OP和EP施加相同的数据信号。通过电源线VDD为奇像素和偶像素OP和EP提供电源。 
尽管奇像素和偶像素OP和EP连接到相同的数据线D，但是奇像素和偶像素OP和EP连接到不同的栅线S(n)和S(n+1)。奇像素OP连接到第n条栅线S(n)，而偶像素EP同时连接到第(n+1)条和第n条栅线S(n)和S(n+1)。 
由此，奇像素OP包括奇开关元件，奇驱动元件，奇电容器C_O和奇有机发光二极管OLED_O。奇开关元件包括串联的第一开关薄膜晶体管SW_O1和第二奇开关薄膜晶体管SW_O2。第一和第二奇开关薄膜晶体管SW_O1和SW_O2连接到第n条栅线S(n)。第一奇开关薄膜晶体管SW_O1也连接到数据线D。 
奇驱动元件包括奇驱动薄膜晶体管D_O。该奇驱动薄膜晶体管D_O的栅极连接到第二奇开关薄膜晶体管SW_O2的漏极。 
奇电容器C_O连接到奇驱动薄膜晶体管D_O的栅极和源极。奇发光二极管OLED_O连接到电源线VDD和奇驱动薄膜晶体管D_O的漏极。 
由于第一和第二奇开关薄膜晶体管SW_O1和SW_O2连接到相同的第n条栅线S(n)，因此奇开关元件根据施加到第n条栅线S(n)上的栅信号是ON或OFF(高电平或低电平)而导通或关断。 
当奇开关元件导通时，数据线D上的数据信号通过奇开关元件。然后，该数据信号被存储到奇电容器C_O上并被施加到该奇驱动元件。当对奇驱动薄膜晶体管D_O提供该数据信号时，奇驱动薄膜晶体管D_O导通。当奇驱动薄膜晶体管D_O导通时，电流在奇驱动薄膜晶体管D_O上流动，并且奇有机发光二极管OLED_O发光。存储在奇电容器C_O上的该数据信号决定了在奇驱动薄膜晶体管D_O上流动的电流的大小，并且该电流的大小决定了从奇有 机发光二极管OLED_O发射的光强。 
偶像素EP包括偶开关元件，偶驱动元件，偶电容器C_E和偶有机发光二极管OLED_E。该偶开关元件包括串联的第一和第二偶开关薄膜晶体管SW_E1和SW_E2。该第一和第二偶开关薄膜晶体管SW_E1和SW_E2分别连接到第(n+1)条和第n条栅线S(n+1)和S(n)。该第一偶开关薄膜晶体管SW_E1连接到数据线D。第一和第二偶开关薄膜晶体管SW_E1和SW_E2可以分别连接到第n条和第(n+1)条栅线S(n)和S(n+1)。 
偶驱动元件包括偶驱动薄膜晶体管D_E。偶驱动薄膜晶体管D_E的栅极连接到第二偶开关薄膜晶体管SW_E2的漏极。 
偶电容器C_E连接到偶驱动薄膜晶体管D_E的栅极和源极。偶有机发光二极管OLED_E连接到电源线VDD和偶驱动薄膜晶体管D_E的漏极。 
当同时在第(n+1)条和第n条栅线S(n+1)和S(n)上施加ON栅信号时，偶开关元件导通，否则，偶开关元件关断。这是由于第一和第二偶开关薄膜晶体管SW_E1和SW_E2连接到不同的栅线S(n+1)和S(n)。 
当偶开关元件导通时，数据线D上的数据信号通过偶开关元件。然后，该数据信号被存储到偶电容器C_E上并被施加到该偶驱动元件。当对偶驱动薄膜晶体管D_E提供该数据信号时，偶驱动薄膜晶体管D_E导通。当偶驱动薄膜晶体管D_E导通时，电流在偶驱动薄膜晶体管D_E上流动并且偶有机发光二极管OLED_E发光。存储在偶电容器C_E上的该数据信号决定了在偶驱动薄膜晶体管D_E上流动的电流的大小，并且该电流的大小决定了从偶有机发光二极管OLED_E发射的光强。 
图4是描绘了驱动OELD装置的方法的电路图，图5是用于驱动图4中的OELD装置的栅信号的波形图。 
在图4中，左边两个像素(P1，P3)对应于图3中的奇像素，右边两个像素(P2，P4)对应于图3中的偶像素。在每个像素内对应的元件具有相同的附图标记。第一至第四像素P1至P4中的每一个包括第一和第二开关薄膜晶体管SW1和SW2、驱动薄膜晶体管DR、电容器C和有机发光二极管OLED。 
将具有ON和OFF(高和低)电平的栅信号依次提供给第n条至第(n+2)条栅线S(n)至S(n+2)。以一个水平时间间隔H的延迟，栅信号被依次提供到第n条至第(n+2)条栅线S(n)至S(n+2)。水平时间间隔H是将数据信号提供到 一个行线内的像素上的时间。栅信号具有两个ON电平。也就是说，栅信号在水平时间间隔的第一半(H/2)时间里持续具有第一ON电平，在水平时间间隔的第二半时间里持续具有OFF电平，以及在下一水平时间间隔里持续具有第二ON电平。因此，相邻的栅线在半个水平时间间隔(H/2)的时间里同时持续具有ON电平。在水平时间间隔H的第二半可以具有第一ON电平，而水平时间间隔H的第一半可以具有OFF电平。 
在第一个水平时间间隔H_1的第一半，为第n条和第(n+1)条栅线S(n)和S(n+1)提供ON栅信号，并将第一数据信号提供到数据线D。第一和第二像素P1和P2的第一和第二开关薄膜晶体管SW_1和SW_2导通。将该第一数据信号同时施加到该第一和第二像素P1和P2，并存储到该第一和第二像素P1和P2的电容器C内。 
在该第一水平时间间隔H_1的第二半内，仍然对该第n条栅线S(n)提供ON栅信号，而对该第(n+1)条栅线S(n+1)提供OFF栅信号，并将第二数据信号提供到数据线D。第二像素P2的第一开关薄膜晶体管SW_1关断，并且该第二像素P2存储该第一数据信号。该第一像素P1的第一和第二开关薄膜晶体管SW_1和SW_2仍然导通，并且第一像素P1存储该第二数据信号而不是该第一数据信号。 
如上所解释的，第n条栅线S(n)在第一水平时间间隔H_1内具有ON栅信号，并且第(n+1)条栅线S(n+1)在第一水平时间间隔H_1的第一半内持续具有ON栅信号。在第一水平时间间隔H_1的第一半内持续提供第一数据信号，而在第一水平时间间隔H_1的第二半内持续提供第二数据信号。第一像素P1的开关元件在第一水平时间间隔内持续导通，并因此该第一像素P1在该第一半的时间内存储该第一数据信号，并且最终取代该第一数据信号在该第二半的时间内存储该第二数据信号。第二像素P2的开关元件在该第一半的时间内持续导通，及在该第二半时间内关断，并由此第二像素P2存储该第一数据信号。 
在第二水平时间间隔H_2的第一半时间内，对第(n+1)条和第(n+2)条栅线S(n+1)和S(n+2)提供ON栅信号，并将该第三数据信号提供到该数据线D。该第三和第四像素P3和P4的第一和第二开关薄膜晶体管SW_1和SW_2导通。对该第三和第四像素P3和P4都施加第三数据信号，并将其存储到该第三和第四像素P3和P4的电容器C内。第三像素P3先前在第一水平时间间隔H_1 的第一半时间内存储该第一数据信号，但在该第二水平时间间隔H_2的该第一半时间内，该第三像素P3存储该第三数据信号，而不是该第一数据信号。 
在第二水平时间间隔H_2的第二半时间内，仍然对第(n+1)条栅线S(n+1)提供ON栅信号，而对该第(n+2)条栅线S(n+2)提供OFF栅信号，并且将第四数据信号提供到数据线D。第四像素P4的第一开关薄膜晶体管SW_1关断，并且第四像素P4存储该第三数据信号。第三像素P3的该第一和第二薄膜晶体管SW_1和SW_2仍然导通，并且该第三像素P3存储该第四数据信号，而不是该第三数据信号。 
如上所解释的，第(n+1)条栅线S(n+1)具有持续第二水平时间间隔H_2的ON栅信号，而第(n+2)条栅线S(n+2)具有持续该第二水平时间间隔H_2的第一半的ON栅信号。在第二水平时间间隔H_2的第一半时间内持续提供第三数据信号，并在第二水平时间间隔H_2的第二半时间内持续提供第四数据信号。第三像素P3的开关元件在第一水平时间间隔内持续导通，并由此该第三像素P3在该第一半时间内持续存储该第三数据信号，并且取代该第三数据信号在该第二半时间内持续存储该第四数据信号。第四像素P4的开关元件在该第一半时间内持续导通并在该第二半内时间关断，并由此第四像素P4存储该第三数据信号。 
结果，该第一至第四像素P1至P4具有所需要的数据信号。该第一至第四像素P1至P4的驱动薄膜晶体管根据存储的数据信号被导通，并且第一至第四像素P1至P4的发光二极管OLED相应于该存储的数据信号发光。 
图6是按照本发明另一实施例的OELD装置的电路图，并且图7是用于驱动图6中的OELD装置的栅信号的波形图。 
图6中的奇像素和偶像素OP和EP除了开关和驱动薄膜晶体管之外，类似于图3中的奇像素和偶像素。图3中的开关和驱动薄膜晶体管是n型薄膜晶体管，但是图6中用于开关和驱动薄膜晶体管SW_O1、SW_O2、SW_E1、SW_E2、D_O和D_E的是p型薄膜晶体管。由于将p型薄膜晶体管用于像素OP和EP，因此电容器C_O、C_E和发光二极管OLED_O、OLED_E的位置与图3中的不同。电容器C_O和C_E与电源线VDD和驱动薄膜晶体管D_O和D_E的栅极相连接。发光二极管OLED_O和OLED_E连接到接地端子GND和驱动薄膜晶体管D_O和D_E。 
由于使用p型薄膜晶体管，因此薄膜晶体管以低电平栅信号作为ON栅信号导通。因此，图7的栅信号波形与图5中的相反。 
除了薄膜晶体管的类型之外，图6中的OELD装置类似于图3中的OLED装置，因此，图6中的OELD装置以与驱动图3中的OELD装置类似的方式驱动。因此，省略对驱动图6中的OELD装置的方法的解释。 
在上述实施例中，与数据线的两侧相邻的列内的像素共享相同的数据线。共享该相同的数据线的同一行上的两个像素之一连接到栅线，而另一个连接到该栅线和下一栅线。对于一个水平时间间隔，两个不同的数据信号被提供到该数据线，并由此一个像素具有一个数据信号，而另一个像素具有另一个数据信号。在这方面，本领域技术人员应当理解，像素的奇和偶的配置可以相互交换，并且通过变更数据信号施加到数据线上的顺序，可以改变存储在每一像素内的数据信号。 
因此，与现有技术中的数据线的数量相比，可以将数据线的数量减少一半，并且驱动IC的数量也减少了。 
该设备和方法也可以用于驱动其他显示装置，诸如液晶显示器(LCD)或等离子体显示板(PDP)。 
本领域技术人员应当清楚，在不脱离本发明的精神和范围的情况下可以对本发明进行各种改进和改变。因此，本发明意在覆盖本发明的改变和变化，只要其落在所附权利要求及其等效物的保护范围内。 

Claims (1)

1.一种驱动有机电致发光显示装置的方法，包括：
在水平时间间隔的第一和第二时间内导通第一像素的第一开关元件，并且在所述第一时间内导通第二像素的第二开关元件；以及
在所述第一和第二时间内分别将第一数据信号和第二数据信号提供到连接到所述第一像素和第二像素的数据线，
其中，第一开关元件包括串联连接的第一p型开关薄膜晶体管和第二p型开关薄膜晶体管，其中第二开关元件包括串联连接的第三p型开关薄膜晶体管和第四p型开关薄膜晶体管，其中第一像素还包括第一p型驱动薄膜晶体管、第一有机发光二极管和第一电容，其中第一p型开关薄膜晶体管连接到数据线和第一栅线，而第二p型开关薄膜晶体管连接到第一栅线，其中第一有机发光二极管连接到接地端子和第一p型驱动薄膜晶体管的漏极，其中第一电容连接到第一p型驱动薄膜晶体管的栅极、电源线和第一p型驱动薄膜晶体管的源极，其中第二像素还包括第二p型驱动薄膜晶体管、第二有机发光二极管和第二电容，其中第三p型开关薄膜晶体管连接到数据线和第二栅线，而第四p型开关薄膜晶体管连接到第一栅线，其中第二有机发光二极管连接到接地端子和第二p型驱动薄膜晶体管的漏极，以及其中第二电容连接到第二p型驱动薄膜晶体管的栅极、电源线和第二p型驱动薄膜晶体管的源极，
其中，在第一水平时间间隔的第一半，为第n条和第(n+1)条栅线提供ON栅信号，以导通所述第一像素的第一和第二开关薄膜晶体管以及所述第二像素的第三和第四开关薄膜晶体管，其中所述第n条和第(n+1)条栅线分别是所述第一和第二栅线，以及其中所述第一水平时间间隔的第一半是所述第一水平时间间隔的所述第一时间；
在第一水平时间间隔的所述第一半，将所述第一数据信号施加到所述第一和第二像素，由此将该第一数据信号存储到所述第一和第二像素中；
在第一水平时间间隔的第二半内，对第n条栅线提供ON栅信号，而对第(n+1)条栅线提供OFF栅信号，以导通该第一像素的第一和第二开关薄膜晶体管，并关断该第二像素的第一开关薄膜晶体管，其中所述第一水平时间间隔的第二半是所述第一水平时间间隔的所述第二时间；
在第一水平时间间隔的所述第二半内，将第二数据信号施加到所述第一像素，由此将该第二数据信号存储到所述第一像素中；
在第二水平时间间隔的第一半，对第(n+1)条和第(n+2)条栅线提供ON栅信号，以导通第三像素的第五和第六开关薄膜晶体管以及第四像素的第七和第八开关薄膜晶体管，其中该第三像素连接到第(n+1)条栅线，该第四像素连接到第(n+1)条和第(n+2)条栅线，所述第三和第四像素共享数据线，所述第五和第六开关薄膜晶体管串联连接，所述第七和第八开关薄膜晶体管串联连接；
在第二水平时间间隔的所述第一半，将第三数据信号施加到所述第三和第四像素，由此将该第三数据信号存储到所述第三和第四像素中；
在第二水平时间间隔的第二半内，对第(n+1)条栅线提供ON栅信号，而对第(n+2)条栅线提供OFF栅信号，以导通该第三像素的第五和第六开关薄膜晶体管，并关断该第四像素的第七开关薄膜晶体管；以及
在第二水平时间间隔的所述第二半内，将第四数据信号施加到所述第三像素，由此将该第四数据信号存储到所述第三像素中，
由此所述第一、第二、第三和第四像素分别相应于所存储的第二、第一、第四和第三数据信号发光。
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