JP2022542303A - ディスプレイモジュール及びその制御方法、ディスプレイ駆動回路、並びに電子デバイス - Google Patents

Abstract

ディスプレイ（１０）が低リフレッシュレートで画像を表示するときの表示ちらつき現象を軽減するよう、ディスプレイモジュール及びその制御方法、ディスプレイ駆動回路、並びに電子デバイスが開示され、表示技術の分野に関係がある。ディスプレイモジュールは、ディスプレイ（１０）、ディスプレイドライバ、及び少なくとも１つのドライバグループを含む。ディスプレイ（１０）はマトリクス状に配置されたＭ行のサブピクセル（２０）を含む。各サブピクセル（２０）は、駆動トランジスタＭ４、第１リセットトランジスタＭ１、第１キャパシタＣｓｔ、及び発光デバイスＬを含む。各ドライバグループはＭ個の選択回路（３０１）を含む。Ｎ番目の選択回路（３０１）は、Ｎ行目のサブピクセル（２０）の第１リセットトランジスタＭ１の第２ノードへ結合される。選択回路（３０１）は、ピクセル回路（２０１）がリセットフェーズ及びデータ電圧書き込みフェーズにある場合に第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力するよう構成され、ピクセル回路（２０１）が発光フェーズにある場合に第１リセットトランジスタＭ１の第２ノードへ第１初期電圧Ｖｉｎｔ１を出力するよう構成され、｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である。

Description

本願は、表示技術に、特に、ディスプレイモジュール及びその制御方法、ディスプレイ駆動回路、並びに電子デバイスに関係がある。

表示技術の絶え間ない発展とともに、電子デバイス、例えば、携帯電話機は、アニメーションだけではなく静止画像も表示し得る。何らかのアニメーションが表示されるときには、動的なファジネスを軽減するよう、画像リフレッシュレート（つまり、１秒あたりの、画像のリフレッシュ回数）は増やされる必要がある。しかし、静止画像、例えば、スタンバイ画像が表示されるときには、比較的に高いリフレッシュレートは、電子デバイスの電力消費（power consumption）の増大を引き起こす。電力消費量を低減するよう、電子デバイスが静止画像を表示するときには、比較的に低いリフレッシュレートが使用され得る。しかし、この場合に、表示ちらつき（display flicker）現象が電子デバイスで起こり、それによって表示効果を劣化させる。

本願の実施形態は、ディスプレイが低いリフレッシュレートで画像を表示するときに表示ちらつき現象が起きる可能性を低減するように、ディスプレイモジュール及びその制御方法、回路システム、並びに電子デバイスを提供する。

上記の目的を達成するために、以下の技術的解決法が本願の実施形態では使用される。

本願の実施形態の第１の態様に従って、ディスプレイモジュールが提供される。ディスプレイモジュールは、ディスプレイ、ディスプレイ駆動回路、及び少なくとも１つのドライバグループを含む。ディスプレイは、マトリクス状に配置されたＭ行のサブピクセルを含む。各サブピクセルのピクセル回路は、駆動トランジスタ、第１リセットトランジスタ、第１キャパシタ、及び発光デバイスを含む。Ｍ≧２であり、Ｍは正の整数である。加えて、第１リセットトランジスタの第１ノードは、駆動トランジスタのゲート及び第１キャパシタの第１端子へ結合される。第１キャパシタの第２端子は、第１電圧入力へ結合される。駆動トランジスタの第１ノードは、発光フェーズで第１電圧入力へ結合される。駆動トランジスタの第２ノードは、発光デバイスへ結合される。データ電圧出力ポートは、データ電圧を出力するよう構成される。第１リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は第１リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースである。駆動トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は駆動トランジスタの第１ノードがドレインでありかつ第２ノードがソースである。第１電圧入力は、第１電圧を入力するよう構成され、データ電圧書き込みフェーズでディスプレイ駆動回路のデータ電圧出力ポートへ結合される。加えて、各ドライバグループは、Ｍ個の選択回路を含む。各選択回路は、ディスプレイ駆動回路へ結合され、ディスプレイ駆動回路によって出力される第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を受電するよう構成され、｜Ｖｉｎｇ２｜＞｜Ｖｉｎｔ１｜である。Ｎ番目の選択回路は、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ結合される。選択回路は、ピクセル回路がリセットフェーズ及びデータ電圧書き込みフェーズにあるときに、第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力するよう更に構成され、ピクセル回路が発光フェーズにあるときに第１リセットトランジスタの第２ノードへ第１初期電圧Ｖｉｎｔ１を出力するよう構成される。１≦Ｎ≦Ｍであり、Ｎは正の整数である。リセットフェーズは、第１リセットトランジスタがオンであるフェーズである。データ電圧書き込みフェーズは、データ電圧が駆動トランジスタの第１ノードに印加されるフェーズである。発光フェーズは、発光デバイスが光を放射するように駆動されるフェーズである。これを考慮して、発光デバイスが光を放射するとき、第１リセットトランジスタのソース－ドレイン電圧は、第１リセットトランジスタの漏れ電流を減らすよう下げられ得る。従って、高いリフレッシュレートが低いリフレッシュレートへ切り替えられるとき、漏れ電流による発光フェーズでの駆動トランジスタのゲート電圧の比較的に大きい電圧降下は低減可能であり、それにより、低いリフレッシュレートで表示されるサブピクセルの発光輝度は、高いリフレッシュレートで表示されるサブピクセルのそれに近い。従って、リフレッシュレートが変更されるとき、表示輝度の突然の増大の可能性は小さくされ得、それにより、ヒトの目は、輝度変化を敏感に捕らえることはできず、表示ちらつき現象の発生確率は低下する。

任意に、ディスプレイは、Ｍ本の第１初期電圧ラインを更に含む。Ｎ番目の第１初期電圧ラインは、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ結合される。各選択回路は、第１選択トランジスタ及び第２選択トランジスタを含む。Ｎ番目の選択回路内の第１選択トランジスタの第１ノードは、ディスプレイ駆動回路へ結合され、第１選択トランジスタの第２ノードは、Ｎ番目の第１初期電圧ラインへ結合され、第１選択トランジスタのゲートは、第１選択信号を受信するよう構成される。第１選択信号がアクティブ信号であるとき、第１選択トランジスタはオンされて、ディスプレイ駆動回路によって出力される初期電圧を第１初期電圧ラインへ伝える。加えて、Ｎ番目の選択回路内の第２選択トランジスタの第１ノードは、ディスプレイ駆動回路へ結合され、第２選択トランジスタの第２ノードは、Ｎ番目の第１初期電圧ラインへ結合され、第２選択トランジスタのゲートは、第２選択信号を受信するよう構成され、第２選択信号は、第１選択信号の逆位相信号である。第２選択信号がアクティブ信号であるとき、第２選択トランジスタはオンされて、ディスプレイ駆動回路によって出力される初期電圧を第１初期電圧ラインへ伝える。第１選択トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は第１選択トランジスタの第１ノードがドレインでありかつ第２ノードがソースである。第２選択トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は第２選択トランジスタの第１ノードがドレインでありかつ第２ノードがソースである。

任意に、ディスプレイ駆動回路は、少なくとも１つの第１信号端子及び少なくとも１つの第２信号端子を備える。第１信号端子は、第１初期電圧Ｖｉｎｔ１を出力する。第２信号端子は、第２初期電圧Ｖｉｎｔ２を出力する。第１選択トランジスタの第１ノードは、第１信号端子へ結合される。第２選択トランジスタの第１ノードは、第２信号端子へ結合される。従って、第１選択トランジスタがオンであるときには、第１初期電圧Ｖｉｎｔ１が第１初期電圧ラインへ伝送され得、第２選択トランジスタがオンであるときには、第２初期電圧Ｖｉｎｔ２が第１初期電圧ラインへ伝送され得る。ディスプレイ駆動回路は、２つの異なる信号端子を使用することによって第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を出力し、それによって信号クロストークの可能性を小さくし得る。

任意に、ピクセル回路は、第２リセットトランジスタを更に含む。第２リセットトランジスタのゲートは、第１リセットトランジスタのゲートへ結合される。第２リセットトランジスタの第１ノードは、発光デバイスへ結合される。Ｎ行目のサブピクセルのピクセル回路内の第２リセットトランジスタの第２ノードは、Ｎ番目の第１初期電圧ラインへ結合される。第２リセットトランジスタがオンであるときには、第１初期電圧ライン上の電圧が、発光デバイスのアノードをリセットするよう、発光デバイスのアノードへ伝送され得る。第２リセットトランジスタの第１ノードがソースでありかつ第２ノードはドレインであるか、又は第２リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースである。

任意に、ディスプレイは、Ｍ本の第２初期電圧ラインを更に含む。ピクセル回路は、第２リセットトランジスタを更に含む。第２リセットトランジスタのゲートは、第１リセットトランジスタのゲートへ結合される。第２リセットトランジスタの第１ノードは、発光デバイスへ結合される。Ｎ行目のサブピクセルのピクセル回路内の第２リセットトランジスタの第２ノードは、Ｎ番目の第２初期電圧ラインへ結合される。第２初期電圧ラインは、ディスプレイ駆動回路の第２信号端子へ更に結合される。第２リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は第２リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースである。第２リセットトランジスタの第２ノードは第２初期電圧ラインへ結合されるので、第２リセットトランジスタのドレイン電圧は、第１フェーズ、第２フェーズ、及び第３フェーズで第２初期電圧Ｖｉｎｔ２であることができる。これは、サブピクセルが黒画像として表示されるときに、第２リセットトランジスタのドレイン電圧が第３フェーズで増大して、第２リセットトランジスタの漏れ電流が発光デバイスへ流れることで発光デバイスの発光に起因して光漏れ現象が起こる可能性を小さくすることができる。

任意に、ドライバグループは、Ｍ個の位相インバータ及びＭ個のカスケード接続されたシフトレジスタを更に含む。Ｎ番目のシフトレジスタの出力は、Ｎ番目の位相インバータの入力及びＮ番目の選択回路内の第１選択トランジスタのゲートへ結合される。シフトレジスタの出力は、第１選択信号を出力するよう構成される。Ｎ番目の位相インバータの出力は、Ｎ番目の選択回路内の第２選択トランジスタのゲートへ結合される。位相インバータの出力は、第２選択信号を出力するよう構成される。従って、シフトレジスタは、第１選択トランジスタのゲートへ第１選択信号を供給することができ、また、位相インバータを使用することによって第２選択トランジスタのゲートへ選択信号を供給することもでき、それにより、第１選択信号を供給する回路が別に配置される必要がない。

任意に、ピクセル回路は、第１発光制御トランジスタ及び第２発光制御トランジスタを更に含む。第１発光制御トランジスタの第１ノードは、第１電圧入力へ結合される。第１発光制御トランジスタの第２ノードは、駆動トランジスタの第１ノードへ結合される。第２発光制御トランジスタの第１ノードは、駆動トランジスタの第２ノードへ結合される。第２発光制御トランジスタの第２ノードは、発光デバイスへ結合される。発光デバイスは、第２電圧入力へ更に結合され、第２電圧入力は、第２電圧を入力するよう構成される。シフトレジスタの出力は、第１発光制御トランジスタ及び前記第２発光制御トランジスタのゲートへ更に結合される。シフトレジスタによって出力される信号が、第１発光制御トランジスタ及び第２発光制御トランジスタをオンされるように制御するとき、駆動トランジスタによって生成される駆動電流は、発光デバイスを通って流れ、発光デバイスを発光させ得る。第１発光制御トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は第１発光制御トランジスタの第１ノードがドレインでありかつ第２ノードがソースである。第２発光制御トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は第２発光制御トランジスタの第１ノードがドレインでありかつ第２ノードがソースである。

任意に、ディスプレイモジュールは、第１ドライバグループ及び第２ドライバグループを含む。第１ドライバグループ及び第２ドライバグループは、ディスプレイの表示エリアの両側に夫々位置している。第１ドライバグループ内のＮ番目の選択回路及び第２ドライバグループ内のＮ番目の選択回路は両方とも、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ結合される。この場合に、ディスプレイが比較的に高い解像度を有しているとき、行に含まれるサブピクセルの数は相対的に多い。第１ドライバグループ及び第２ドライバグループは、左側及び右側に夫々配置され、それにより、第１ドライバグループ内の選択回路及び第２ドライバグループ内の選択回路は、夫々左側及び右側から同じ行のサブピクセルの各第１リセットトランジスタの第２ノードへ第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を供給し、それによって信号減衰を有効に低減する。

任意に、ディスプレイモジュールは、基板を含む。ピクセル回路、ディスプレイ駆動回路、及びドライバグループは、基板に載置される。基板が作られる材料は、可塑性のある材料又は伸長性のある材料を含む。この場合に、ディスプレイは、伸ばすこと及び曲げることが可能なフレキシブルディスプレイであり得る。フレキシブルディスプレイを備えた電子デバイスは、折り畳み可能な携帯電話機又は折り畳み可能なタブレットコンピュータであり得る。

本願の実施形態の第２の態様に従って、上記のディスプレイモジュールを含む電子デバイスが提供される。電子デバイスは、上記の実施形態で提供されるディスプレイモジュールによって達成されるのと同じ技術的効果を達成する。詳細は、ここで再び記載されない。

本願の実施形態の第３の態様に従って、ディスプレイモジュールの制御方法が提供される。ディスプレイモジュールは、ディスプレイ、ディスプレイ駆動回路、及び少なくとも1つのドライバグループを含む。ディスプレイは、マトリクス状に配置されたＭ行のサブピクセルを含む。各サブピクセルのピクセル回路は、駆動トランジスタ、第１リセットトランジスタ、第１キャパシタ、及び発光デバイスを含む。Ｍ≧２であり、Ｍは正の整数である。加えて、第１リセットトランジスタの第１ノードは、駆動トランジスタのゲート及び第１キャパシタの第１端子へ結合される。第１キャパシタの第２端子は、第１電圧入力へ結合される。駆動トランジスタの第１ノードは、発光フェーズで第１電圧入力へ結合され、データ電圧書き込みフェーズでディスプレイ駆動回路のデータ電圧出力ポートへ結合される。駆動トランジスタの第２ノードは、発光デバイスへ結合される。第１リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は第１リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースである。駆動トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は駆動トランジスタの第１ノードがドレインでありかつ第２ノードがソースである。第１電圧入力は、第１電圧を入力するよう構成される。データ電圧出力ポートは、データ電圧を出力するよう構成される。加えて、各ドライバグループは、Ｍ個の選択回路を含む。各選択回路は、ディスプレイ駆動回路へ結合され、ディスプレイ駆動回路によって出力される第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を受電するよう構成され、｜Ｖｉｎｇ２｜＞｜Ｖｉｎｔ１｜である。Ｎ番目の選択回路は、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ結合される。選択回路は、ピクセル回路がリセットフェーズ及びデータ電圧書き込みフェーズにあるときに、第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力するよう更に構成され、ピクセル回路が発光フェーズにあるときに、第１リセットトランジスタの第２ノードへ前記第１初期電圧Ｖｉｎｔ１を出力するよう構成される。１≦Ｎ≦Ｍであり、Ｎは正の整数である。ディスプレイモジュールの制御方法は、最初に、Ｍ行のサブピクセルが、行ごとに表示されるように制御される、ことを含む。Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、Ｎ番目の選択回路は、ディスプレイ駆動回路によって出力される第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を受電する。Ｎ番目の選択回路は、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力する。第１リセットトランジスタはオンされ、第２初期電圧Ｖｉｎｔ２が駆動トランジスタのゲートへ伝送される。Ｎ行目のサブピクセルのピクセル回路はリセットフェーズにある。リセットフェーズは、第１リセットトランジスタがオンであるフェーズである。次いで、データ電圧が駆動トランジスタの第１ノードに書き込まれ、第１リセットトランジスタは、カットオフされるように制御される。Ｎ行目のサブピクセルのピクセル回路はデータ電圧書き込みフェーズにある。Ｎ番目の選択回路は、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力する。データ電圧書き込みフェーズは、データ電圧が駆動トランジスタの第１ノードに印加されるフェーズである。次いで、Ｎ行目のサブピクセルのピクセル回路内の発光デバイスは、光を放射するように制御される。Ｎ行目のサブピクセルのピクセル回路は発光フェーズにある。Ｎ番目の選択回路は、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ第１初期電圧Ｖｉｎｔ１を出力する。発光フェーズは、発光デバイスが光を放射するように駆動されるフェーズである。ディスプレイモジュールの制御方法は、上記の実施形態で提供されるディスプレイモジュールによって達成されるのと同じ技術的効果を達成する。詳細は、ここで再び記載されない。

任意に、第１初期電圧Ｖｉｎｔ１の値範囲は、０から２Ｖである。第１初期電圧Ｖｉｎｔ１が０Ｖに満たないとき、発光フェーズでの第１リセットトランジスタのソース－ドレイン電圧と、残り２つのフェーズ（リセットフェーズ及びデータ電圧書き込みフェーズ）での第１リセットトランジスタのソース－ドレイン電圧との間の差は、比較的に小さい。結果として、第１リセットトランジスタの漏れ電流は、発光フェーズでは有効に低減され得ず、表示ちらつき現象を取り除く効果は下がる。加えて、第１初期電圧Ｖｉｎｔ１が２Ｖよりも大きいとき、第２リセットトランジスタの漏れ電流が発光デバイスへ流れる。結果として、サブピクセルが黒画像として表示されるときに、発光デバイスは光を放射し、光漏れ現象を引き起こす。

本願の実施形態の第４の態様に従って、ディスプレイモジュールの制御方法が提供される。ディスプレイモジュールは、ディスプレイ及びディスプレイ駆動回路を含む。ディスプレイは、マトリクス状に配置されたＭ行のサブピクセルを含む。各サブピクセルのピクセル回路は、駆動トランジスタ、第１リセットトランジスタ、第１キャパシタ、及び発光デバイスを含む。Ｍ≧２であり、Ｍは正の整数である。加えて、第１リセットトランジスタの第１ノードは、駆動トランジスタのゲート及び第１キャパシタの第１端子へ結合される。第１キャパシタの第２端子は、第１電圧入力へ結合される。駆動トランジスタの第１ノードは、発光フェーズで第１電圧入力へ結合され、データ電圧書き込みフェーズでディスプレイ駆動回路のデータ電圧出力ポートへ結合される。駆動トランジスタの第２ノードは、発光デバイスへ結合される。データ電圧出力ポートは、データ電圧を出力するよう構成される。第１リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は第１リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースである。駆動トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は駆動トランジスタの第１ノードがドレインでありかつ第２ノードがソースである。第１電圧入力は、第１電圧を入力するよう構成される。データ電圧出力ポートは、データ電圧を出力するよう構成される。これを考慮して、ディスプレイモジュールの制御方法は、最初に、Ｍ行のサブピクセルが、第１リフレッシュレートで行ごとに表示されるように制御される、ことを含む。Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、ディスプレイ駆動回路は、リセットフェーズ、データ電圧書き込みフェーズ、及び発光フェーズにおいて、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力する。次いで、Ｍ行のサブピクセルは、第２リフレッシュレートで行ごとに表示されるように制御される。第２リフレッシュレートは、前記第１リフレッシュレートよりも小さい。Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、ディスプレイ駆動回路は、リセットフェーズ、データ電圧書き込みフェーズ、及び発光フェーズにおいて、Ｎ行目のサブピクセルのピクセル回路内の前記第１リセットトランジスタの第２ノードへ第１初期電圧Ｖｉｎｔ１を出力する。｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である。加えて、リセットフェーズは、第１リセットトランジスタをオンするために使用されるフェーズであり、データ電圧書き込みフェーズは、データ電圧を駆動トランジスタの第１ノードに書き込むために使用されるフェーズであり、発光フェーズは、発光デバイスを発光させるために使用されるフェーズである。ディスプレイモジュールの制御方法は、上記の実施形態で提供されるディスプレイモジュールによって達成されるのと同じ技術的効果を達成する。詳細は、ここで再び記載されない。

本願の実施形態の第５の態様に従って、ディスプレイ駆動回路が提供される。ディスプレイは、マトリクス状に配置されたＭ行のサブピクセルを含む。各サブピクセルのピクセル回路は、駆動トランジスタ、第１リセットトランジスタ、第１キャパシタ、及び発光デバイスを含む。Ｍ≧２であり、Ｍは正の整数である。第１リセットトランジスタの第１ノードは、駆動トランジスタのゲート及び第１キャパシタの第１端子へ結合される。第１キャパシタの第２端子は、第１電圧入力へ結合される。駆動トランジスタの第１ノードは、発光フェーズで第１電圧入力へ結合され、データ電圧書き込みフェーズでディスプレイ駆動回路のデータ電圧出力ポートへ結合される。駆動トランジスタの第２ノードは、発光デバイスへ結合される。第１リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は第１リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースである。駆動トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は駆動トランジスタの第１ノードがドレインでありかつ第２ノードがソースである。第１電圧入力は、第１電圧を入力するよう構成される。データ電圧出力ポートは、データ電圧を出力するよう構成される。これを考慮して、ディスプレイ駆動回路は、Ｍ行のサブピクセルを、第１リフレッシュレートで行ごとに表示されるように制御し、Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、リセットフェーズ、データ電圧書き込みフェーズ、及び発光フェーズにおいて、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力し、Ｍ行のサブピクセルを、第２リフレッシュレートで行ごとに表示されるように制御し、第２リフレッシュレートは第１リフレッシュレートよりも小さく、Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、リセットフェーズ、データ電圧書き込みフェーズ、及び発光フェーズにおいて、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ第１初期電圧Ｖｉｎｔ１を出力し、｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である、よう構成される。加えて、リセットフェーズは、第１リセットトランジスタがオンであるフェーズであり、データ電圧書き込みフェーズは、データ電圧が駆動トランジスタの第１ノードに印加されるフェーズであり、発光フェーズは、発光デバイスが光を放射するフェーズである。回路システムの制御方法は、上記の実施形態で提供されるディスプレイモジュールの制御方法によって達成されるのと同じ技術的効果を達成する。詳細は、ここで再び記載されない。

本願の実施形態の第６の態様に従って、電子デバイスが提供される。電子デバイスは、ディスプレイ及びディスプレイ駆動回路を含む。ディスプレイは、マトリクス状に配置されたＭ行のサブピクセルを含む。各サブピクセルのピクセル回路は、駆動トランジスタ、第１リセットトランジスタ、第１キャパシタ、及び発光デバイスを含む。Ｍ≧２であり、Ｍは正の整数である。第１リセットトランジスタの第１ノードは、駆動トランジスタのゲート及び第１キャパシタの第１端子へ結合される。第１キャパシタの第２端子は、第１電圧入力へ結合される。駆動トランジスタの第１ノードは、発光フェーズで第１電圧入力へ結合され、データ電圧書き込みフェーズでディスプレイ駆動回路のデータ電圧出力ポートへ結合される。駆動トランジスタの第２ノードは、発光デバイスへ結合される。第１リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は第１リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースである。駆動トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は駆動トランジスタの第１ノードがドレインでありかつ第２ノードがソースである。第１電圧入力は、第１電圧を入力するよう構成される。データ電圧出力ポートは、データ電圧を出力するよう構成される。これを考慮して、ディスプレイ駆動回路は、Ｍ行のサブピクセルを、第１リフレッシュレートで行ごとに表示されるように制御し、Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、リセットフェーズ、データ電圧書き込みフェーズ、及び発光フェーズにおいて、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力するよう構成される。加えて、ディスプレイ駆動回路は、Ｍ行のサブピクセルを、第２リフレッシュレートで行ごとに表示されるように制御し、第２リフレッシュレートは第１リフレッシュレートよりも小さく、Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、リセットフェーズ、データ電圧書き込みフェーズ、及び発光フェーズにおいて、Ｎ行目のサブピクセルのピクセル回路内の前記第１リセットトランジスタの第２ノードへ第１初期電圧Ｖｉｎｔ１を出力し、｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である、よう構成される。加えて、リセットフェーズは、第１リセットトランジスタがオンであるフェーズであり、データ電圧書き込みフェーズは、データ電圧が駆動トランジスタの第１ノードに印加されるフェーズであり、発光フェーズは、発光デバイスが光を放射するフェーズである。電子デバイスの制御方法は、上記の実施形態で提供されるディスプレイモジュールの制御方法によって達成されるのと同じ技術的効果を達成する。詳細は、ここで再び記載されない。

本願の実施形態の第７の態様に従って、コンピュータ可読媒体が提供され、コンピュータ可読媒体はコンピュータプログラムを記憶する。コンピュータプログラムがプロセッサによって実行されるとき、上記の方法のうちのいずれか1つが実装される。コンピュータ可読媒体は、上記の実施形態で提供されるディスプレイモジュールの制御方法によって達成されるのと同じ技術的効果を達成する。詳細は、ここで再び記載されない。

本願のいくつかの実施形態に従う電子デバイスの構造の概略図である。 図１ａのディスプレイの構造の概略図である。 本願の実施形態に従うピクセル回路の構造の概略図である。 ピクセル回路が第１フェーズ（１）にあるときの等価回路図である。 ピクセル回路が第２フェーズ（２）にあるときの等価回路図である。 ピクセル回路が第３フェーズ（３）にあるときの等価回路図である。 図２ａに示されるピクセル回路のシーケンス制御図である。 本願のいくつかの実施形態に従う、６０Ｈｚ及び３０Ｈｚでの画像フレームの存続期間の間の比較の図である。 本願のいくつかの実施形態に従う、６０Ｈｚ及び３０Ｈｚでの駆動トランジスタのゲート電圧間及び駆動トランジスタのゲート－ソース電圧間の比較の図である。 本願のいくつかの実施形態に従うトランジスタのＩ－Ｖ曲線の概略図である。 本願の実施形態に従うディスプレイモジュールの構造の概略図である。 本願の実施形態に従う、図２ａに示されるピクセル回路を備えたディスプレイの構造の概略図である。 本願のいくつかの実施形態に従うデータライン及びディスプレイ駆動回路の結合様式を示す。 本願のいくつかの実施形態に従うデータライン及びディスプレイ駆動回路の他の結合様式を示す。 本願の実施形態に従う他のディスプレイモジュールの構造の概略図である。 本願の実施形態に従う、図２ａに示されるピクセル回路を備えたディスプレイの他の構造の概略図である。 本願の実施形態に従う他のディスプレイモジュールの構造の概略図である。 本願の実施形態に従う、図２ａに示されるピクセル回路を備えたディスプレイの他の構造の概略図である。 本願の実施形態に従う他のピクセル回路の部分構造の概略図である。 本願の実施形態に従う信号シーケンス図である。 本願の実施形態に従う他のディスプレイモジュールの構造の概略図である。 本願の実施形態に従う他のディスプレイモジュールの構造の概略図である。 本願の実施形態に従う、図２ａに示されるピクセル回路を備えたディスプレイモジュールの他の構造の概略図である。 本願の実施形態に従う他のピクセル回路の部分構造の概略図である。 本願の実施形態に従う信号シーケンス図である。 本願の実施形態に従う他のディスプレイモジュールの構造の概略図である。 本願の実施形態に従うディスプレイモジュールの制御方法のフローチャートである。

以下は、本願の実施形態における添付の図面を参照して、本願の実施形態における技術的解決法について記載する。明らかに、記載される実施形態は、本願の実施形態のいくつかにすぎず、全てではない。

以下で、「第１」、「第２」などの用語は、単に記載のために用いられ、示されている技術的特徴の相対的な重要性の指示若しくは暗示又は技術的特徴の数の暗黙的な指示として理解されるべきではない。従って、「第１」、「第２」などによって限定される特徴は、１つ以上の特徴を明示的に又は暗黙的に含み得る。本願の明細書中、「複数」は、別段特定されない限りは、少なくとも２つを意味する。

加えて、本願で、「上」、「下」、「左」及び「右」などの向きを示す語は、添付の図面中のコンポーネントの配置姿勢に関して定義される。これらの方向語は相対的な概念であり、相対的な説明及び明確化のために使用され、添付の図面中のコンポーネントの配置姿勢の変化に応じて然るべく変化し得る、ことが理解されるべきである。

本願の実施形態は、電子デバイスを提供する。例えば、電子デバイスは、テレビ受像機、携帯電話機、タブレットコンピュータ、パーソナル・デジタル・アシスタント（personal digital assistant，ＰＤＡ）、車載コンピュータ、などを含む。電子デバイスの具体的な形態は、本願のこの実施形態で特に限定されない。記載を簡単にするために、電子デバイスが携帯電話機である例が、以下説明のために使用される。

この場合に、電子デバイスは、ディスプレイモジュールを主に含む。ディスプレイモジュールは、図１ａに示されるディスプレイ１０、ミドルフレーム１１、及び筐体１２を含む。ディスプレイ１０は、ミドルフレーム１１に取り付けられ、ミドルフレーム１１は、筐体１２に接続されている。ディスプレイ１０は、表示面と、表示面から離れた背面とを備えている。

ディスプレイ１０がミドルフレーム１１に取り付けられ、ミドルフレーム１１を使用することによって筐体１２に接続される場合に、筐体１２は、ディスプレイ１０の背面に配置される。電子デバイス０１は、アプリケーションプロセッサ（application processor，ＡＰ）が配置される印刷回路基板（printed circuit board，ＰＣＢ）を更に含む。

上記は、ディスプレイモジュールの構造の例について記載している、ことが留意されるべきである。本願のその他の実施形態では、ディスプレイモジュールは、代替的に、２つのディスプレイ１０を備えてもよい。２つのディスプレイ１０は、ミドルフレーム１１の両側に夫々配置されてよく、それにより、表示は、電子デバイスの前面及び背面の両方で行われ得る。

加えて、図１ｂに示されるように、ディスプレイ１０は、アクティブエリア（active area，ＡＡ）１００と、ＡＡエリア１００の周りに位置している非表示エリア１０１とを含む。

ＡＡエリア１００は、画像を表示するために使用される。図１ｂに示されるように、ＡＡエリア１００は、複数のサブピクセル（sub-pixel）２０を含む。サブピクセルは、サブ画素又は副画素とも呼ばれ得る。記載を簡単にするために、本願は、複数のサブピクセル２０がマトリクス状に配置されている例を使用することによって記載される。

本願のこの実施形態で、水平方向Ｘに沿って一直線に配置されたサブピクセル２０は、１行のサブピクセルと呼ばれ、垂直方向Ｙに沿って一直線に配置されたサブピクセル２０は、１列のサブピクセルと呼ばれる、ことが留意されるべきである。記載を簡単にするために、Ｍ行のサブピクセル２０がＡＡエリア１００に配置されている例が、以下説明のために使用される。Ｍ≧２であり、Ｍは正の整数である。

ＡＡエリア１００内のサブピクセル２０には、表示を行うようにサブピクセル２０を制御するよう構成されたピクセル回路が配置されている。いくつかの実施形態において、図２ａに示されるように、ピクセル回路２０１は、少なくとも、駆動トランジスタＭ４、第１リセットトランジスタＭ１、第１キャパシタＣｓｔ、及び発光デバイスＬを含む。第１リセットトランジスタＭ１の第１ノード、例えば、ソース（source，ｓ）は、駆動トランジスタＭ４のゲート（gate，ｇ）及び第１キャパシタＣｓｔの第１端子（図２ａのＣｓｔの下側電極板）へ結合されている。第１キャパシタＣｓｔの第２端子（図２ａのＣｓｔの下側電極板）は、第１電圧入力（第１電圧ＥＬＶＤＤを出力するよう構成される）へ結合される。

第１リセットトランジスタＭ１の第１ノードはソースｓであってよく、第２ノードはドレインｄであってよく、あるいは、第１リセットトランジスタＭ１の第１ノードはドレインｄであってよく、第２ノードはソースｓであってよい、ことが留意されるべきである。記載を簡単にするために、本願のこの実施形態は、第１リセットトランジスタＭ１の第１ノードがソースｓであり、第２ノードがドレインｄである例を使用することによって記載される。

加えて、駆動トランジスタＭ４の第１ノード、例えば、ソースｓは、発光フェーズ（図３に示される第３フェーズ（３））では第１電圧入力へ結合され、それにより、第１電圧入力によって供給される第１電圧ＥＬＶＤＤが発光フェーズで受け取られ得る。加えて、駆動トランジスタＭ４の第１ノード、例えば、ソースｓは、データ電圧書き込みフェーズ（図３に示される第２フェーズ（２））ではデータ電圧入力へ結合され、それにより、データ電圧入力によって供給されるデータ電圧Ｖｄａｔａがデータ電圧書き込みフェーズで受け取られ得る。駆動トランジスタＭ４の第２ノード、例えば、ドレイン（drain、略してｄ）は、発光デバイスＬへ結合される。

駆動トランジスタＭ４の第１ノードはソースｓであってよく、第２ノードはドレインｄであってよく、あるいは、駆動トランジスタＭ４の第１ノードはドレインｄであってよく、第２ノードはソースｓであってよい、ことが留意されるべきである。記載を簡単にするために、本願のこの実施形態は、駆動トランジスタＭ４の第１ノードがソースｓであり、第２ノードがドレインｄである例を使用することによって記載される。

加えて、発光デバイスＬは、有機発光ダイオード（organic light emitting diode，ＯＬＥＤ）であってよい。この場合に、ディスプレイ１０はＯＬＥＤディスプレイである。代替的に、発光デバイスＬは、マイクロ発光ダイオード（micro light emitting diode，マイクロＬＥＤ）であってもよい。この場合に、ディスプレイ１０はマイクロＬＥＤディスプレイである。ディスプレイ１０は、自己照明を実装することができる。記載を簡単にするために、発光デバイスＬがＯＬＥＤである例が、以下説明のために使用される。

この場合に、駆動トランジスタＭ４の第２ノード、例えば、ドレインｄは、発光デバイスＬのアノード（anode，ａ）へ結合され得る。発光デバイスＬのカソード（cathode，ｃ）は、第２電圧入力（第２電圧ＥＬＶＳＳを出力するよう構成される）へ結合されている。

加えて、ピクセル回路２０１が図２ａに示される７Ｔ１Ｃ構造を備える例では、ピクセル回路２０１は、第１キャパシタＣｓｔ及び複数のトランジスタ（Ｍ２、Ｍ３、Ｍ５、Ｍ６、Ｍ７）を更に含み得る。記載を簡単にするために、トランジスタＭ７は第２リセットトランジスタと呼ばれ、トランジスタＭ６は第１発光制御トランジスタと呼ばれ、トランジスタＭ５は第２発光制御トランジスタと呼ばれる。

第１発光制御トランジスタＭ６の第１ノード、例えば、ソースｓは、第１電圧入力によって供給される第１電圧ＥＬＶＤＤを受けるよう、第１電圧入力へ結合されている。第１発光制御トランジスタＭ６の第２ノード、例えば、ドレインｄは、駆動トランジスタＭ４の第１ノード、例えば、ソースｓへ結合されている。第２発光制御トランジスタＭ５の第１ノード、例えば、ソースｓは、駆動トランジスタＭ４の第２ノード、例えば、ドレインｄへ結合されている。第２発光制御トランジスタＭ５の第２ノード、例えば、ドレインｄは、発光デバイスＬ、例えば、ＯＬＥＤのアノードへ結合されている。

第１発光制御トランジスタＭ６の第１ノードはソースｓであってよく、第２ノードはドレインｄであってよく、あるいは、第１発光制御トランジスタＭ６の第１ノードはドレインｄであってよく、第２ノードはソースｓであってよい、ことが留意されるべきである。記載を簡単にするために、本願のこの実施形態は、第１発光制御トランジスタＭ６の第１ノードがソースｓであり、第２ノードがドレインｄである例を使用することによって記載される。同様に、第２発光制御トランジスタＭ５の第１ノードはソースｓであってよく、第２ノードはドレインｄであってよく、あるいは、第２発光制御トランジスタＭ５の第１ノードはドレインｄであってよく、第２ノードはソースｓであってよい。記載を簡単にするために、本願のこの実施形態は、第２発光制御トランジスタＭ５の第１ノードがソースｓであり、第２ノードがドレインｄである例を使用することによって記載される。同様に、第２リセットトランジスタＭ７の第１ノードはソースｓであってよく、第２ノードはドレインｄであってよく、あるいは、第２リセットトランジスタＭ７の第１ノードはドレインｄであってよく、第２ノードはソースｓであってよい。記載を簡単にするために、本願のこの実施形態は、第２リセットトランジスタＭ７の第１ノードがソースｓであり、第２ノードがドレインである例を使用することによって記載される。

加えて、ディスプレイ１０は、ピクセル回路２０１を載置するよう構成された基板を更に含む。本願のいくつかの実施形態で、基板は、可塑性のある材料から作られ得る。可塑性材料は、フレキシブルガラス又はポリイミド（polyimide，ＰＩ）であってよい。代替的に、本願のその他の実施形態では、基板材料は、伸長性のある材料から作られてもよい。伸長性材料の変形は、５％以上であってよい。例えば、伸長性材料は、ポリジメチルシロキサン（polydime thylsiloxane，ＰＤＭＳ）であってよい。この場合に、ディスプレイ１０は、伸ばすこと及び曲げることが可能なフレキシブルディスプレイであり得る。フレキシブルディスプレイを備えた電子デバイス０１は、折り畳み可能な携帯電話機又は折り畳み可能なタブレットコンピュータであり得る。

代替的に、基板は、比較的に堅い材料、例えば、硬質ガラス又はサファイヤから作られてもよい。この場合に、ディスプレイ１０は硬質ディスプレイである。

図２ａに示されるピクセル回路２０１の構造に基づき、ピクセル回路２０１の動作プロセスは、図３に示される３つのフェーズ、第１フェーズ（１）、第２フェーズ（２）及び第３フェーズ（３）を含む。図２ｂ、図２ｃ、及び図２ｄでは、記載を簡単にするために、「×」マークが、区別のために、オフであるトランジスタに加えられている。

第１フェーズ（１）で、第１リセットトランジスタＭ１及び第２リセットトランジスタＭ７は、図２ｂに示されるように、選択信号Ｎ－１の制御下でオンされる。初期電圧Ｖｉｎｔは、駆動トランジスタＭ４のゲートをリセットするよう、第１リセットトランジスタＭ１を通って駆動トランジスタＭ４のゲートへ伝送される。加えて、初期電圧Ｖｉｎｔは、ＯＬＥＤのアノードａをリセットするよう、第２リセットトランジスタＭ７を通ってＯＬＥＤのアノードａへ伝送される。この場合に、ＯＬＥＤのアノードａでの電圧Ｖａ及び駆動トランジスタＭ４のゲートｇでの電圧Ｖｇ４はＶｉｎｔである。

従って、駆動トランジスタＭ４のゲートｇ及びＯＬＥＤのアノードａにある画像フレームの残留電圧が次の画像フレームに影響を及ぼすことを防ぐように、駆動トランジスタＭ４のゲートｇ及びＯＬＥＤのアノードａでの電圧は、第１フェーズ（１）で初期電圧Ｖｉｎｔにリセットされ得る。従って、第１フェーズ（１）は、リセットフェーズと呼ばれ得る。上記の記載から、リセットフェーズは、第１リセットトランジスタＭ１がオンであるフェーズであることが分かる。

第２フェーズ（２）で、トランジスタＭ２及びトランジスタＭ３は、図２ｃに示されるように、選択信号Ｎの制御下でオンされる。トランジスタＭ３がオンであるとき、駆動トランジスタＭ４のゲートｇ及びドレインｄは結合され、駆動トランジスタＭ４はダイオードオン状態にある。この場合に、データ電圧Ｖｄａｔａは、オンであるトランジスタＭ２を通って駆動トランジスタＭ４のソースｓに書き込まれる。従って、第２フェーズ（２）は、ピクセル回路のデータ電圧Ｖｄａｔａ書き込みフェーズと呼ばれ得る。上記の記載から、データ電圧書き込みフェーズは、データ電圧Ｖｄａｔａが駆動トランジスタＭ４の第１ノード、例えば、ソースｓに印加されるフェーズであることが分かる。

この場合に、駆動トランジスタＭ４のソースｓの電圧Ｖｓ４は、Ｖｓ４＝Ｖｄａｔａを満足する。トランジスタの特性に基づき、駆動トランジスタＭ４のドレインｄの電圧Ｖｄ４は、Ｖｄ＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜を満足することが分かる。トランジスタＭ３はオンであるから、駆動トランジスタＭ４のゲートｇの電圧Ｖｇ４及びドレインｄの電圧Ｖｄ４は同じである。

従って、駆動トランジスタＭ４のゲートｇの電圧Ｖｇ４は、Ｖｇ４＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜を満足する。従って駆動トランジスタＭ４のゲート電圧Ｖｇ４は、駆動トランジスタＭ４の閾電圧Ｖｔｈ＿Ｍ４に関係があり、それによって閾電圧Ｖｔｈ＿Ｍ４を補償する。

第３フェーズ（３）で、第２発光制御トランジスタＭ５及び第１発光制御トランジスタＭ６は、発光制御信号ＥＭの制御下でオンされ、第１電圧ＥＬＶＤＤと第２電圧ＥＬＶＳＳとの間の電流経路がオンされる。駆動トランジスタＭ４によって生成された駆動電流Ｉは、その電流経路を通ってＯＬＥＤへ伝送されて、ＯＬＥＤを発光させる。上記の記載から、発光フェーズは、発光デバイスＬが光を放射するように駆動されるフェーズである、ことが分かる。

駆動トランジスタＭ４のソース－ゲート電圧Ｖｓｇ４は、Ｖｓｇ４＝Ｖｓ４－Ｖｇ４＝ＥＬＶＤＤ－（Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜）を満足する。加えて、ＯＬＥＤを発光させる電流は、次の式：

Ｉｓｄ＝１／２×μ×Ｃｇｉ×Ｗ／Ｌ×（Ｖｓｇ４－｜Ｖｔｈ＿Ｍ４｜）^２ （１）

を満足する。

ＯＬＥＤの電流式から、ＯＬＥＤを流れる駆動電流Ｉｓｄは、Ｉｓｄ＝１／２×μ×Ｃｇｉ×Ｗ／Ｌ×（ＥＬＶＤＤ－Ｖｄａｔａ＋｜Ｖｔｈ＿Ｍ４｜－｜Ｖｔｈ＿Ｍ４｜）^２＝１／２×μ×Ｃｇｉ×Ｗ／Ｌ×（ＥＬＶＤＤ－Ｖｄａｔａ）^２を満足する、ことが分かる。ここで、μは、駆動トランジスタＭ４の電子移動度であり、Ｃｇｉは、駆動トランジスタＭ４のゲートとチャネルとの間のキャパシタンスであり、Ｗ／Ｌは、駆動トランジスタＭ４の幅対長さの比であり、Ｖｔｈ＿Ｍ４は、駆動トランジスタＭ４の閾電圧である。

電流Ｉｓｄは、駆動トランジスタＭ４の閾電圧Ｖｔｈ＿Ｍ４とは無関係であるから、サブピクセルの駆動トランジスタの閾電圧の差によって引き起こされる非一様な輝度の現象は回避され得る。従って、閾電圧が第２フェーズ（２）で補償された後、ディスプレイ１０での一様な輝度の効果は第３フェーズ（３）で達成され得る。ＯＬＥＤは第３フェーズ（３）で光を放射するので、第３フェーズ（３）は発光フェーズと呼ばれ得る。

上記のピクセル回路の構造に基づき、ディスプレイ１０のサブピクセル２０は、行ごとに走査されて光を放射する。従って、画像のフレームが表示されるとき、１行目のサブピクセル２０が光を放射した後に、発光状態は、画像のそのフレームが表示され得るように、最後の行のサブピクセル２０が光を放射するまで保たれる必要がある。

この場合に、ディスプレイ１０がアニメーションを表示するために使用される場合に、６０Ｈｚのリフレッシュレートが使用され得る。図４に示されるように、画像フレームの時間Ｔ２は１／６０ｓである。電子デバイス０１の電力消費を低減するために、電子デバイス０１のディスプレイ１０が静止画像、例えば、スタンバイ画像を表示するために使用される場合には、６０Ｈｚよりも小さいリフレッシュレート、例えば、３０Ｈｚが使用され得る。この場合に、図４に示されるように、画像フレームの時間Ｔ１は１／３０ｓである。Ｔ１＞Ｔ２である。

従って、ディスプレイ１０が比較的に低いリフレッシュレートを使用する場合に、画像フレームの時間は増える。従って、同じ行のサブピクセル２０については、３０Ｈｚのリフレッシュレートが使用される場合に、その行のサブピクセル２０が光を放射し続ける存続期間Δｔ１、つまり、図３の第３フェーズ（３）の存続期間は、約１／３０ｓである。６０Ｈｚのリフレッシュレートが使用される場合には、その行のサブピクセル２０が光を放射し続ける存続期間Δｔ２は、約１／６０ｓである。Δｔ１はΔｔ２よりも大きい。

これを考慮して、サブピクセル２０が光を放射する場合に、そのサブピクセル２０のピクセル回路２０１内の第１キャパシタＣｓｔの電気量Ｑは、次の式：

Ｑ＝Ｃ×ΔＶ＝Ｉ_{ｏｆｆ＿Ｍ１}×Δｔ （２）

を満足する。

式（２）中、Ｃは、第１キャパシタＣｓｔのキャパシタンス値であり、Ｉ_{ｏｆｆ＿Ｍ１}は、第３フェーズ（３）、つまり、発光フェーズでの第１リセットトランジスタＭ１の漏れ電流であり、ΔＶは、第３フェーズ（３）での駆動トランジスタＭ４のゲート電圧Ｖｇ４の電圧降下（voltage drop）であり、Δｔは、サブピクセルが光を放射し続ける存続期間である。

上記の記載から、Δｔ１はΔｔ２よりも大きい、ことが分かる。従って、第１キャパシタＣｓｔのキャパシタンス値Ｃ及び第１リセットトランジスタＭ１の漏れ電流Ｉ_{ｏｆｆ＿Ｍ１}が一定である場合に、式（２）から、ディスプレイ１０が３０Ｈｚで表示を行うときの駆動トランジスタＭ４のゲート電圧Ｖｇ４の電圧降下ΔＶは、ディスプレイ１０が６０Ｈｚで表示を行うときの駆動トランジスタＭ４のゲート電圧Ｖｇ４の電圧降下ΔＶ２よりも大きい、ことが分かる。

これを考慮して、図５に示されるように、駆動トランジスタＭ４のゲート－ソース電圧Ｖｓｇ４は、Ｖｓｇ４＝Ｖｓ４－Ｖｇ４を満足する。図２ａから、Ｖｓ＝ＥＬＶＤＤである、ことが分かる。従って、Ｖｓ４が不変なままである場合に、ΔＶ１＞ΔＶ２であるから、ディスプレイ１０が３０Ｈｚで表示を行うときの駆動トランジスタＭ４ゲート－ソース電圧Ｖｓｇ４＿１は、ディスプレイ１０が６０Ｈｚで表示を行うときの駆動トランジスタＭ４ゲート－ソース電圧Ｖｓｇ４＿２よりも大きく、つまり、Ｖｓｇ４＿１＞Ｖｓｇ４＿２である。

この場合に、式（１）から、ＯＬＥＤを発光させる電流Ｉｓｄは、駆動トランジスタＭ４のゲート－ソース電圧Ｖｓｇ４の第２電力に直接に比例する、ことが分かる。従って、Ｖｓｇ４＿１＞Ｖｓｇ４＿２であるから、ディスプレイ１０が３０Ｈｚで表示を行うときにＯＬＥＤを発光させる電流Ｉｓｄ１は、ディスプレイ１０が６０Ｈｚで表示を行うときにＯＬＥＤを発光させる電流Ｉｓｄ２よりも大きく、つまり、Ｉｓｄ１＞Ｉｓｄ２である。従って、ディスプレイ１０が表示のために６０Ｈｚのより高いリフレッシュレートから３０Ｈｚのより低いリフレッシュレートへ切り替わる場合に、サブピクセル２０内でＯＬＥＤを流れる電流は増大する。この場合に、リフレッシュレートが変更される時点で、ＯＬＥＤの輝度は突然に増大し、ヒトの目は輝度の突然の変化を敏感に捕らえ、それによって表示ちらつき現象を引き起こす。

ディスプレイ１０での表示ちらつきの上記の原因に基づき、本願のこの実施形態は、表示ちらつき現象の発生確率を下げる方法を提供する。式（２）から、ディスプレイ１０が３０Ｈｚの低リフレッシュレートで表示を行う場合に、サブピクセル２０が光を放射し続ける存続期間Δｔは増える、ことが分かる。この場合に、第１リセットトランジスタＭ１の漏れ電流Ｉ_{ｏｆｆ＿Ｍ１}は、式（２）の左側の値を変更しないよう小さくされ得る。

従って、ディスプレイ１０が３０Ｈｚの低リフレッシュレートで表示を行うときの駆動トランジスタＭ４のゲート電圧Ｖｇ４の電圧降下ΔＶ１の値は、ディスプレイ１０が６０Ｈｚで表示を行うときの駆動トランジスタＭ４のゲート電圧Ｖｇ４の電圧降下ΔＶ２の値におおよそ等しい。

これを考慮して、図５から、ΔＶ１及びΔＶ２の値がおおよそ等しい場合に、ディスプレイ１０が３０Ｈｚで表示を行うときの駆動トランジスタＭ４のゲート－ソース電圧Ｖｓｇ４＿１は、ディスプレイ１０が６０Ｈｚで表示を行うときの駆動トランジスタＭ４のゲート－ソース電圧Ｖｓｇ４＿２におおよそ等しい、ことが分かる。

更に、式（１）から、ディスプレイ１０が３０Ｈｚで表示を行うときにＯＬＥＤを発光させる電流Ｉｓｄ１は、ディスプレイ１０が６０Ｈｚで表示を行うときにＯＬＥＤを発光させる電流Ｉｓｄ２におおよそ等しい、ことが分かる。従って、ディスプレイ１０が表示のために６０Ｈｚのより高いリフレッシュレートから３０Ｈｚのより低いリフレッシュレートへ切り替わる場合に、サブピクセル２０内でＯＬＥＤを流れる電流は、基本的に変化しないままであり、それによって表示ちらつき現象の発生確率を有効に低下させる。

まとめると、表示ちらつき問題を有効に解決するために、ピクセル回路２０１内の第１リセットトランジスタＭ１の漏れ電流Ｉ_{ｏｆｆ＿Ｍ１}は、低減される必要がある。これを考慮して、図６のトランジスタのＩ－Ｖ曲線から、各曲線上の全ての位置でのトランジスタのソース－ドレイン電圧Ｖｓｄは等しい、ことが分かる。例えば、曲線（１）はトランジスタのソース－ドレイン電圧Ｖｓｄ１に対応し、曲線（２）はトランジスタのソース－ドレイン電圧Ｖｓｄ２に対応する。

曲線（１）は曲線（２）より上にある。従って、Ｖｓｄ１＞Ｖｓｄ２である。この場合に、曲線（１）に対応するトランジスタの漏れ電流Ｉ_{ｏｆｆ＿１}は、曲線（２）に対応する漏れ電流Ｉ_{ｏｆｆ＿２}よりも大きい。従って、発光フェーズ、つまり、図３の第３フェーズ（３）での第１リセットトランジスタＭ１の漏れ電流Ｉ_{ｏｆｆ＿Ｍ１}を低減するために、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、第３フェーズ（３）で下げられ得る。

図２ａに示されるように、駆動トランジスタＭ４へ接続されているトランジスタは、第１リセットトランジスタＭ１及びトランジスタＭ３を含む、ことが留意されるべきである。す違って、第１リセットトランジスタＭ１の漏れ電流及びトランジスタＭ３の漏れ電流の両方が、サブピクセル２０が光を放射し続ける時間内に駆動トランジスタＭ４のゲート電圧Ｖｇ４の電圧降下ΔＶを引き起こす。しかし、駆動トランジスタＭ４のドレインｄ及びゲートｇでの電圧は、トランジスタＭ３が第２フェーズ（２）でオンするときに同じであることができるから、トランジスタＭ３のソース－ドレイン電圧Ｖｓｄ３は、トランジスタＭ３が第３フェーズ（３）でカットオフされた後に比較的に小さい。従って、生成される漏れ電流も比較的に小さく、駆動トランジスタＭ４のゲート電圧Ｖｇ４に対する影響は相対的に小さい。

しかし、ピクセル回路２０１の動作プロセスから、第３フェーズ（３）で、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、Ｖｓｄ１＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－Ｖｉｎｔを満足する、ことが分かる。例えば、Ｖｉｎｔは－４Ｖであってよい。従って、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は比較的に大きいので、生成される漏れ電流も比較的に大きく、駆動トランジスタＭ４のゲート電圧Ｖｇ４に対する影響は相対的に大きい。従って、以下の実施形態で、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、表示ちらつき現象の発生確率を下げるという目的を達成するために小さくされる。以下は、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１が記載され得るディスプレイ１０の構造について記載する。

以下の実施形態で、表示ちらつきを軽減するという目的を達成するために第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１を小さくすることは、ピクセル回路２０１が図２ａに示される７Ｔ１Ｃ構造を有している例を使用することによって記載される、ことが留意されるべきである。ピクセル回路２０１の構造は、ピクセル回路２０１が駆動トランジスタＭ４及び第１リセットトランジスタＭ１を備えることが確かにされ得るという条件で、本願で限定されない。

本願のこの実施形態で提供されるディスプレイモジュールは、図７ａに示されるように、非表示エリア１０１に配置されている少なくとも１つのドライバグループ３０及びディスプレイ駆動回路４０を更に含む。本願のいくつかの実施形態において、ディスプレイ駆動回路４０は、ディスプレイドライバ集積回路（display driver integrated circuit，ＤＤＩＣ）であってよい。ＤＤＩＣは、データ電圧Ｖｄａｔａを出力するよう構成されたデータ電圧出力ＶＯを備える。この場合に、データ電圧書き込みフェーズ（図３に示される第２フェーズ（２））で、駆動トランジスタＭ４の第１ノード、例えば、ソースｓへ結合されているデータ電圧入力は、ＤＤＩＣのデータ電圧出力ポートＶＯである。

ＤＤＩＣは、図１ａに示されるフレキシブル印刷回路（flexible printed circuit，ＦＰＣ）基板を通じてＡＰへ結合され、それにより、ＤＤＩＣは、ＡＰによって出力された表示データを受け取ることができる。ＤＤＩＣのデータ電圧出力ポートＶＯは、表示エリア１００内のデータライン（data line，ＤＬ）へ結合されている。ＤＬは、図２ａのトランジスタＭ２の第１ノードへ結合され、それにより、ＤＤＩＣによって出力されたデータラインＶｄａｔａ出力は、ＤＬを通って各サブピクセル２０のピクセル回路２０１へ伝送され得る。

本願のこの実施形態で、図７ｃに示されるように、各データラインＤＬの一端は、（垂直方向Ｙに沿った）サブピクセル２０の１つの列内のトランジスタＭ２の第１ノード（図２ａに図示される）へ結合され、各データラインＤＬの他端は、マルチプレクサ（multiplexer，ＭＵＸ）回路を通ってＤＤＩＣ（つまり、ディスプレイ駆動回路４０）のデータ電圧出力ＶＯへ結合され得る。ある期間に、ＭＵＸは、ＤＤＩＣのデータ電圧出力ＶＯによって出力されたデータ電圧Ｖｄａｔａを夫々受け取るための要件に従って、一部のデータラインＤＬのみを選択し得る。

本願のいくつかの実施形態において、ディスプレイ１０のサイズが比較的に大きく、（水平方向Ｘに沿った）行内のサブピクセルの個数が比較的に多いとき、ディスプレイ１０に配置されるデータラインＤＬの本数も増える。この場合に、電子デバイス０１は、複数のＭＵＸ及び複数のＤＤＩＣを含み得る。図７ｄに示されるように、ディスプレイ１０の一部のデータラインＤＬは、１つのＭＵＸを通じて１つのＤＤＩＣのデータ電圧出力ＶＯへ結合される。その上、ドライバグループ３０は、Ｍ個の選択回路３０１を含む。各選択回路３０１は、ディスプレイ駆動回路４０へ結合される。選択回路３０１は、ディスプレイ駆動回路４０によって出力される第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を受け取るよう構成され、｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である。

本願のいくつかの実施形態において、図７ｂに示されるように、ディスプレイ駆動回路４０は、第１信号端子Ｏ１及び第２信号端子Ｏ２を備える。第１信号端子Ｏ１は、第１初期電圧端Ｖｉｎｔ１を出力し得る。第２信号端子Ｏ２は、第２初期電圧Ｖｉｎｔ２を出力するよう構成される。

その上、図７ｂに示されるように、Ｎ番目（例えば、Ｎ＝１）の選択回路３０１は、Ｎ行目（例えば、Ｎ＝１）のサブピクセル２０のピクセル回路２０内の第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ結合される。選択回路３０１は、ピクセル回路がリセットフェーズ（図３の第１フェーズ（１））及びデータ電圧書き込みフェーズ（図３の第２フェーズ（２））にあるときに、第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ第２初期電圧Ｖｉｎｔ２を出力するよう更に構成される。

従って、リセットフェーズ（図３の第１フェーズ（１））で、第１リセットトランジスタＭ１がオンであるとき、第２初期電圧Ｖｉｎｔ２は、駆動トランジスタＭ４のゲートをリセットするよう、駆動トランジスタＭ４のゲートへ伝送され得る。

その上、データ電圧書き込みフェーズ（図３の第２フェーズ（２））で、トランジスタＭ３はオンであるから、駆動トランジスタＭ４のゲートｇの電圧Ｖｇ４及び第１リセットトランジスタＭ１のソースｓの電圧Ｖｓ１は、Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜に等しい。

この場合に、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１＿Ａは、Ｖｓｄ１＿Ａ＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－Ｖｉｎｔ２を満足する。本願のいくつかの実施形態において、Ｖｉｎｔ２＝－４Ｖである。第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１＿Ａは、Ｖｓｄ１＿Ａ＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－（－４）＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜＋４を満足する。

その上、選択回路３０１は、ピクセル回路２０１が発光フェーズ（図３の第３フェーズ（３））にあるとき、第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ第１初期電圧Ｖｉｎｔ１を出力するよう更に構成され、１≦Ｎ≦Ｍであり、Ｎは正の整数である。

従って、発光フェーズ（図３の第３フェーズ（３））で、選択回路３０１は、第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ第１初期電圧Ｖｉｎｔを出力するので、発光フェーズでの第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１＿Ｂは、Ｖｓｄ１＿Ｂ＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－Ｖｉｎｔ１を満足する。｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜であるから、Ｖｓｄ１＿Ｂ＜Ｖｓｄ１＿Ａである。

この場合に、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、発光フェーズでの第１リセットトランジスタＭ１の漏れ電流Ｉ_{ｏｆｆ＿Ｍ１}を低減するよう、発光フェーズで下げられ得る。低リフレッシュレートが表示のために使用される場合に、駆動トランジスタＭ４のゲート電圧Ｖｇ４が漏れ電流に起因して発光フェーズで比較的に大きい電圧降下を受けるために表示ちらつき現象が起こる確率は、下げることができる。

本願のいくつかの実施形態において、第１初期電圧Ｖｉｎｔ１の値範囲は、０から２Ｖであり得る。第１初期電圧Ｖｉｎｔ１が０Ｖに満たないとき、Ｖｓｄ１＿ＢとＶｓｄ１＿Ａとの間の差は発光フェーズで比較的に小さい。結果として、第１リセットトランジスタＭ１の漏れ電流Ｉ_{ｏｆｆ＿Ｍ１}は、発光フェーズでは有効に低減され得ず、表示ちらつき現象を取り除く効果は下がる。加えて、第１初期電圧Ｖｉｎｔ１が２Ｖよりも大きいとき、第２リセットトランジスタＭ７の漏れ電流がＯＬＥＤへ流れる。結果として、サブピクセルが黒画像として表示されるときに、ＯＬＥＤは光を放射し、光漏れ現象を引き起こす。

これを考慮して、本願のいくつかの実施形態において、第１初期電圧Ｖｉｎｔ１は０Ｖ、１Ｖ、又は２Ｖであり得る。

これに基づき、ディスプレイモジュールは、図８ａに示される第１ドライバグループ３０Ａ及び第２ドライバグループ３０Ｂを含む。第１ドライバグループ３０Ａ及び第２ドライバグループ３０Ｂは、ディスプレイの表示エリア１００の左側及び右側に夫々配置される。

これを考慮して、図８ｂに示されるように、第１ドライバグループ３０ＡのＮ番目（例えば、Ｎ＝１）の選択回路３０１及び第２ドライバグループ３０ＢのＮ番目（例えば、Ｎ＝１）の選択回路３０１は、Ｎ行目（例えば、Ｎ＝１）のサブピクセル２０のピクセル回路２０１の第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ結合される。

この場合に、ディスプレイ１０が比較的高い解像度を有している場合に、行内のサブピクセル２０の個数は相対的に多い。ドライバグループ３０がサブピクセル２０の行の左側又は右側にしか配置されない場合には、ドライバグループ３０の選択回路３０の出力から遠く離れている、サブピクセル２０のその行の端部で受信される信号は減衰し、それによって信号精度を下げる。

従って、第１ドライバグループ３０Ａ及び第２ドライバグループ３０Ｂが、表示エリア１００の左側及び右側に夫々配置され、それにより、第１ドライバグループ３０Ａの選択回路及び第２ドライバグループ３０Ｂの選択回路３０１は、左側及び右側から同じ行のサブピクセル２０の各第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を夫々供給し、それによって信号減衰を小さくする。

以下は、異なる例を使用することによって、ドライバグループ３０内の選択回路３０１の構造と、選択回路３０１を備えたディスプレイ１０の構造とについて記載する。

この例では、図９ａに示されるように、ディスプレイ１０は、Ｍ本の第１初期電圧ラインＳ１を更に含む。各選択回路３０１は、第１選択トランジスタＭｓ１及び第２選択トランジスタＭｓ２を含む。その上、図９ｂに示されるように、Ｎ番目（例えば、Ｎ＝１）の第１初期電圧ラインＳ１は、Ｎ行目（例えば、Ｎ＝１）のサブピクセル２０のピクセル回路２０１内の第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ結合される。

第１選択トランジスタＭｓ１の第１ノードはソースであってよく、第２ノードはドレインｄであってよく、あるいは、第１選択トランジスタＭｓ１の第１ノードはドレインｄであってよく、あるいは、第２ノードはソースｓであってよい、ことが留意されるべきである。記載を簡単にするために、本願のこの実施形態は、第１選択トランジスタＭｓ１の第１ノードがソースｓであり、第２ノードがドレインｄである例を使用することによって記載される。同様に、第２選択トランジスタＭｓ２の第１ノードはソースｓであってよく、第２ノードはドレインｄであってよく、あるいは、第２選択トランジスタＭｓ２の第１ノードはドレインｄであってよく、第２ノードはソースｓであってよい。記載を簡単にするために、本願のこの実施形態は、第２選択トランジスタＭｓ２の第１ノードがソースｓであり、第２ノードがドレインｄである例を使用することによって記載される。

その上、Ｎ番目（例えば、Ｎ＝１）の選択回路３０１内の第１選択トランジスタＭｓ１の第１ノード、例えば、ソースｓは、ディスプレイ駆動回路４０へ結合される。ディスプレイ駆動回路４０は、第１信号端子Ｏ１及び第２信号端子Ｏ２を備え得る。第１選択トランジスタＭｓ１の第１ノード、例えば、ソースｓは、ディスプレイ駆動回路４０の第１信号端子Ｏ１へ結合され、ディスプレイ駆動回路４０の第１信号端子Ｏ１によって出力された第１初期電圧Ｖｉｎｔ１を受けるよう構成される。

第１選択トランジスタＭｓ１の第２ノード、例えば、ドレインｄは、Ｎ本目（例えば、Ｎ＝１）の第１初期電圧ラインＳ１へ結合される。第１選択トランジスタＭｓ１のゲートｇは、第１選択信号Ｅを受信するよう構成される。

Ｎ番目（例えば、Ｎ＝１）の選択回路３０１内の第２選択トランジスタＭｓ２の第１ノード、例えば、ソースｓは、ディスプレイ駆動回路４０へ結合される。ディスプレイ駆動回路４０は、第１信号端子Ｏ１及び第２信号端子Ｏ２を備え得る。第２選択トランジスタＭｓ２の第１ノード、例えば、ソースｓは、ディスプレイ駆動回路４０の第２信号端子Ｏ２へ結合され、ディスプレイ駆動回路４０の第２信号端子Ｏ２によって出力された第２初期電圧Ｖｉｎｔ２を受けるよう構成される。

第２選択トランジスタＭｓ２の第２ノード、例えば、ドレインｄは、Ｎ本目（例えば、Ｎ＝１）の第１初期電圧ラインＳ１へ結合される。第１選択トランジスタＭｓ１のゲートｇは、第２選択信号ＸＥを受信するよう構成される。第２選択信号ＸＥは、第１選択信号Ｅの逆位相信号である。

この場合に、図３及び図１０に夫々示されるシーケンス図を参照して、各フェーズでの図２ａ及び図９ｂに示されるピクセル回路内の第１リセットトランジスタＭ１のドレイン電圧Ｖｄ１及びソース－ドレイン電圧Ｖｓｄ１並びに第２リセットトランジスタＭ７のドレイン電圧Ｖｄ７は、表１に示されるように取得される。

表１から、第１フェーズ（１）、つまり、リセットフェーズで、第１リセットトランジスタＭ１はオンであり、第１リセットトランジスタＭ１のドレイン電圧Ｖｄ１は、Ｖｄ１＝Ｖｉｎｔ＝Ｖｉｎｔ２＝－４を満足する、ことが分かる。この場合に、第１リセットトランジスタＭ１の抵抗の影響下で、第１リセットトランジスタＭ１のソースｓの電圧Ｖｓ１は、－４Ｖよりも小さい。例えば、Ｖｓ１は－３．９Ｖであってよい。この場合に、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、Ｖｓｄ１＝Ｖｓ１－Ｖｄ１＝－３．９－（－４）＝０．１Ｖを満足する。

その上、図９ｂに示されるように、ピクセル回路２０１は、第２リセットトランジスタＭ７を更に含む。第２リセットトランジスタＭ７のゲートｇ及び第１リセットトランジスタＭ１のゲートは結合されており、両方とも、選択信号Ｎ－１を受信するよう構成される。従って、図３に示される第１フェーズ（１）で、選択信号Ｎ－１がアクティブ信号であるとき、第１リセットトランジスタＭ１及び第２リセットトランジスタＭ７は両方ともオンされ得る。

これに基づき、第２リセットトランジスタＭ７の第１ノード、例えば、ソースｓは、ＯＬＥＤのアノードａへ結合される。その上、Ｎ行目（例えば、Ｎ＝１）のサブピクセル２０のピクセル回路２０１内の第２リセットトランジスタＭ７の第２ノード、例えば、ドレインｄは、Ｎ本目（例えば、Ｎ＝１）の第１初期電圧ラインＳ１へ結合される。

従って、第１フェーズ（１）で、第１リセットトランジスタＭ１及び第２リセットトランジスタＭ７はオンされ、第１初期電圧ラインＳ１は、より大きい値を有する第２初期電圧Ｖｉｎｔ２を、第１リセットトランジスタＭ１を通って駆動トランジスタＭ４のゲートｇへ伝送し、かつ、第２初期電圧Ｖｉｎｔ２を、第２リセットトランジスタＭ７を通ってＯＬＥＤのアノードａへ伝送する。従って、駆動トランジスタＭ４のゲートｇ及びＯＬＥＤのアノードａは、第１リセットトランジスタＭ１及び第２リセットトランジスタＭ７を夫々使用することによってリセットされ得る。

第２フェーズ（２）、つまり、データ電圧書き込みフェーズで、第１リセットトランジスタＭ１はオフであり、第１リセットトランジスタＭ１のドレイン電圧Ｖｄ１は、Ｖｄ１＝Ｖｉｎｔ＝Ｖｉｎｔ２＝－４Ｖを満足する。この場合に、上記の記載から、ピクセル回路２０１内のトランジスタＭ３はオンである、ことが分かる。従って、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、Ｖｓｄ１＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－（－４）を満足する。

その上、第３フェーズ、つまり、発光フェーズで、第１リセットトランジスタＭ１はオフである。図２ａに示される解決法と比べて、図９ｂに示される解決法が使用される場合に、第１リセットトランジスタＭ１のドレイン電圧Ｖｄ１及び第２リセットトランジスタＭ７のドレイン電圧Ｖｄ７は、Ｖｄ１＝Ｖｄ７＝Ｖｉｎｔ１＝１Ｖを満足する。従って、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、Ｖｓｄ１＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－１＜Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－（－４）を満足する。

これを考慮して、ＯＬＥＤが光を放射する場合に、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、第１リセットトランジスタＭ１の漏れ電流Ｉ_{ｏｆｆ＿Ｍ１}を低減させるよう下げられ得る。従って、高リフレッシュレート、例えば、６０Ｈｚが低リフレッシュレート、例えば、３０Ｈｚへ切り替えられる場合に、漏れ電流に起因した発光フェーズでの駆動トランジスタＭ４のゲート電圧Ｖｓｇ４の比較的に大きい電圧降下は低減され得、それにより、３０Ｈｚで表示されるサブピクセル２０の発光輝度は、６０Ｈｚで表示されるサブピクセル２０のそれに近い。従って、リフレッシュレートが変更される場合に、表示輝度の突然の増大の可能性は小さくなり、それにより、ヒトの目は輝度の変化を敏感に捕らえることができず、表示ちらつき現象の発生確率は下がる。

上記の説明は、Ｖｉｎｔ１＝１Ｖである例を使用することによって与えられている、ことが留意されるべきである。上記の記載から、Ｖｉｎｔ１は、０Ｖから２Ｖの範囲内で選択され得る、ことが分かる。

その上、上記の説明は、サブピクセル２０のピクセル回路２０１内の第１リセットトランジスタＭ１、第２リセットトランジスタＭ７、及び駆動トランジスタＭ４がＰチャネル金属酸化膜半導体（positive channel metal oxide semiconductor，ＰＭＯＳ）電界効果トランジスタである例を使用することによって、与えられている。この場合に、トランジスタの第１ノードはソースｓであり、第２ノードはドレインｄである。その上、トランジスタのゲートｇがローレベルを受けるとき、トランジスタはオン状態にある。トランジスタのゲートｇがハイレベルを受けるとき、トランジスタはオフ状態にある。

本願のその他の実施形態において、例えば、図９ｃに示されるように、ピクセル回路２０１内の第１リセットトランジスタＭ１、第２リセットトランジスタＭ７、及び駆動トランジスタＭ４は、Ｎチャネル金属酸化膜半導体（negative channel metal oxide semiconductor，ＮＭＯＳ）電界効果トランジスタであってもよい。この場合に、トランジスタの第１ノードはドレインｄであり、第２ノードはソースｓである。その上、トランジスタのゲートｇがハイレベルを受けるとき、トランジスタはオン状態にある。トランジスタのゲートｇがローレベルを受けるとき、トランジスタはオフ状態にある。

この例で、第１リセットトランジスタＭ１及び第２リセットトランジスタＭ７がＮチャネルトランジスタである場合に、第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２をセットする方法は同様であり得る。例えば、第１フェーズ（１）及び第２フェーズ（２）での第１リセットトランジスタＭ１のソース電圧Ｖｓ１及び第２リセットトランジスタＭ７のソース電圧Ｖｓ７はＶｉｎｔ２であってよく、Ｖｉｎｔ２＝－４Ｖである。第３フェーズ（３）での第１リセットトランジスタＭ１のソース電圧Ｖｓ１及び第２リセットトランジスタＭ７のソース電圧Ｖｓ７はＶｉｎｔ１であってよく、Ｖｉｎｔ１＝１Ｖである。

この例では、記載を簡単にするために、第１リセットトランジスタＭ１、第２リセットトランジスタＭ７、及び駆動トランジスタＭ４がＰチャネルトランジスタである例が、以下説明のために使用される。

本願のいくつかの実施形態において、行ごとにサブピクセル２０内の第１リセットトランジスタＭ１のドレインｄへ第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を出力するよう、ドライバグループ３０は、図１１に示されるＭ個の位相インバータ３０２及びＭ個のカスケード接続されたシフトレジスタ（sift register，ＳＲ）を更に含む。

Ｎ番目（例えば、Ｎ＝１）のＳＲの出力Ｏｐは、Ｎ番目（例えば、Ｎ＝１）の位相インバータ３０２の入力及びＮ番目（例えば、Ｎ＝１）の選択回路３０１内の第１選択トランジスタＭｓ１のゲートｇへ結合される。ＳＲの出力Ｏｐは、第１選択信号Ｅを出力するよう構成される。

Ｎ番目の位相インバータ３０２の出力は、Ｎ番目の選択回路３０１内の第２選択トランジスタＭｓ２のゲートｇへ結合される。位相インバータ３０２の出力は、第２選択信号ＸＥを出力するよう構成される。

この場合に、複数のＳＲが、例えば、図１１に示されるように、連続してカスケード接続される場合に、１段目のシフトレジスタ、つまり、ＳＲ１の信号出力（Output、略してＯｐ）は、２段目のシフトレジスタ、つまり、ＳＲ２の信号入力（Input、略してＩｐ）へ結合される。ＳＲ２はＳＲ１に隣接している。ＳＲ２の信号出力は、３段目のシフトレジスタ、つまり、ＳＲ３の信号入力Ｉｐへ結合される。ＳＲ３はＳＲ２に隣接している。その上、残りのＳＲのカスケード接続様式は、上述されたのと同じである。

ＳＲ１の信号入力Ｉｐは、開始信号（start vertical frame signal、略してＳＴＶ）を受信するよう構成される。本願のいくつかの実施形態において、ＳＴＶがハイレベル（High voltage）を有する場合に、開始信号ＳＴＶはアクティブ信号であり、ＳＲ１は動作し始める。ＳＴＶがローレベル（low voltage）を有する場合に、開始信号ＳＴＶは非アクティブ信号であり、この場合に、ＳＲ１は動作しない。

これを考慮して、ピクセル回路２０１が第１フェーズ（１）及び第２フェーズ（２）にある場合に、ＳＲ１は非アクティブ信号、例えば、ハイレベルを出力する。この場合に、第１選択トランジスタＭｓ１はオフである。その上、ハイレベルが位相インバータ３０２の位相反転動作を受けた後、１番目の選択回路３０１内の第２選択トランジスタＭｓ２のゲートは、アクティブな第２選択信号ＸＥを受信する。第２選択トランジスタＭｓ２はオンされる。

ディスプレイ駆動回路４０の第２信号端子Ｏ２によって出力された第２初期電圧Ｖｉｎｔ２は、第２選択トランジスタＭｓ２を通って１行目にある各サブピクセル２０の第１リセットトランジスタＭ１のドレインｄへ伝送される。従って、表１に示されるように、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、第１フェーズ（１）で０．１Ｖになり、Ｖｓｄ１＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－（－４）を満足し得る。

ピクセル回路２０１が第３フェーズ（３）にある場合に、ＳＲ１はアクティブ信号、例えば、ローレベルを出力する。この場合に、１番目の選択回路３０１内の第１選択トランジスタＭｓ１はオンされる。ＳＲ１によって出力された信号が位相インバータ３０２の位相反転動作を受けた後、第２選択トランジスタＭｓ２はカットオフされる。

ディスプレイ駆動回路４０の第１入力Ｏ１によって出力された第１初期電圧Ｖｉｎｔ１は、第１選択トランジスタＭｓ１を通って１行目にある各サブピクセルの第１リセットトランジスタＭ１のドレインｄへ伝送される。従って、表１に示されるように、第３フェーズ（３）での第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、Ｖｓｄ１＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－１を満足し得る。

その上、ＳＲ１がアクティブ信号を出力する場合に、アクティブ信号は更に、ＳＲ１とカスケード接続されているＳＲ２の信号入力Ｉｐへ伝送され得る。従って、ＳＲ２内の回路構造を設定することによって、１行目のサブピクセルが光を放射した後、ＳＲ２は、２番目の選択回路３０１内の第２選択トランジスタＭｓ２及び第１選択トランジスタＭｓ１をオンされるように制御し、それにより、２行目のサブピクセル２０１が光を放射する。従って、複数のカスケード接続されたＳＲを使用することによって、連続して配置されているサブピクセル２０の複数の行は、サブピクセル２０が行ごとに光を放射するように、行ごとに走査され得る。

図１１では、複数の位相インバータ３０２及び複数のカスケード接続されたＳＲは、表示エリア１００の左側にしか示されていない、ことが留意されるべきである。上記の記載から、選択回路３０１が、選択回路３０１内の第１選択トランジスタＭｓ１及び第２選択トランジスタＭｓ２をオン及びカットオフされるように制御するよう、表示エリア１００の右側にも配置される場合に、複数の位相インバータ３０２及び複数のカスケード接続されたＳＲも表示エリア１００の右側に配置され得る、ことが分かる。配置様式は、上述されたのと同じである。詳細は、ここで再び記載されない。

上記の記載から、ピクセル回路２０１が図１１に示される第１発光制御トランジスタＭ６及び第２発光制御トランジスタＭ５を含む場合に、第１発光制御トランジスタＭ６及び第２発光制御トランジスタＭ５のゲートｇは両方とも、発光制御信号ＥＭを受信するよう構成される、ことが分かる。従って、第３フェーズ（３）で、第１発光制御トランジスタＭ６及び第２発光制御トランジスタＭ５はオンされ、それにより、第１電圧ＥＬＶＤＤと第２電圧ＥＬＶＳＳとの間の電流経路はオンされ、駆動トランジスタＭ４によって供給される駆動電流は、ＯＬＥＤを発光させるようＯＬＥＤを流れることができる。

上記の説明から、選択回路３０１内の第１選択トランジスタＭｓ１も、第３フェーズ（３）でオンされる必要がある、ことが分かる。従って、図１１に示されるように、非表示エリア１０１に位置している駆動回路の構造を簡単にするよう、ＳＲの出力Ｏｐが、第１発光制御トランジスタＭ６及び第２発光制御トランジスタＭ５のゲートｇへ更に結合される。

従って、ピクセル回路２０１が第３フェーズ（３）にある場合に、ＳＲの出力Ｏｐは、第１発光制御トランジスタＭ６及び第２発光制御トランジスタＭ５のゲートｇへ発光制御信号ＥＭを供給することだけではなく、選択回路３０１内の第１選択トランジスタＭｓ１のゲートｇへ第１選択信号Ｅを供給することもでき、それにより、ディスプレイ駆動回路４０の第１信号端子Ｏ１によって出力された第１初期電圧Ｖｉｎｔ１は、第１選択トランジスタＭｓ１を通って１行目にある各サブピクセルの第１リセットトランジスタＭ１のドレインｄへ伝送される。

この例では、図１２ａに示されるように、ディスプレイ１０は、Ｍ本の第１初期電圧ラインＳ１及びＭ本の第２初期電圧ラインＳ２を含む。選択回路３０１は、第１選択トランジスタＭｓ１及び第２選択トランジスタＭｓ２を含む。

第１選択トランジスタＭｓ１、第２選択トランジスタＭｓ２、及び第１初期電圧ラインＳ１の接続要素、並びにサブピクセル２０の各行のピクセル回路内の第１リセットトランジスタＭ１及び第１初期電圧ラインＳ１の結合様式は、実施例１でのそれらと同じである。詳細は、ここで再び記載されない。

選択回路３０１内の第１選択トランジスタＭｓ１のゲートｇへ第１選択信号Ｅを供給し、第２選択トランジスタＭｓ２のゲートｇへ第２選択信号ＸＥを供給するよう、実施例１と同じように、Ｍ個の位相インバータ３０２及びＭ個のカスケード接続されたＳＲが非表示エリアに配置され得る、ことが留意されるべきである。ＳＲ及び位相インバータ３０２の接続様式は、上述されたのと同じである。詳細は、ここで再び記載されない。

その上、図１２ｂに示されるように、ピクセル回路２０１は、第２リセットトランジスタＭ７を更に含む。実施例１と同様に、第２リセットトランジスタＭ７のゲートｇは、第１リセットトランジスタＭ１のゲートｇへ結合される。第２リセットトランジスタＭ７の第１ノード、例えば、ソースｓは、ＯＬＥＤのアノードａへ結合される。

実施例１との相違は、Ｎ行目（例えば、Ｎ＝１）のサブピクセル２０のピクセル回路２０１内の第２リセットトランジスタＭ７の第２ノード、例えば、第２ノードがＮ本目（例えば、Ｎ＝１）の第２初期電圧ラインＳ２へ結合される点にある。

ディスプレイ駆動回路４０が第１信号端子Ｏ１及び第２信号端子Ｏ２を備える場合に、第２初期電圧ラインＳ２は第２信号端子Ｏ２へ結合され、第２信号端子Ｏ２によって出力された第２初期電圧Ｖｉｎｔ２を受けるよう構成される。

この場合に、図３及び図１３に夫々示されるシーケンス図を参照して、各フェーズでの図２ａ及び図１２ｂに示されるピクセル回路内の第１リセットトランジスタＭ１のドレイン電圧Ｖｄ１及びソース－ドレイン電圧Ｖｓｄ１並びに第２リセットトランジスタＭ７のドレイン電圧Ｖｄ７は、表２に示されるように取得される。

表２から、第１フェーズ（１）、つまり、リセットフェーズで、上記の記載から、１段目のＳＲは、選択回路２０１内の第１選択トランジスタＭｓ１をカットオフされるようにかつ第２選択トランジスタＭｓ２をオンされるように制御して、ディスプレイ駆動回路４０の第２信号端子Ｏ２によって供給された第２初期電圧Ｖｉｎｔ２を、第１初期電圧ラインＳ１を通って第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ伝送し得る、ことが分かる。第１リセットトランジスタＭ１のドレイン電圧Ｖｄ１は、Ｖｄ１＝Ｖｉｎｔ＝Ｖｉｎｔ２＝－４Ｖを満足する。

第１リセットトランジスタＭ１はオンされる。第１リセットトランジスタＭ１の抵抗の影響下で、第１リセットトランジスタＭ１のソースｓの電圧Ｖｓ１は、－４Ｖよりも小さい。例えば、Ｖｓ１は－３．９Ｖであってよい。この場合に、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、Ｖｓｄ１＝Ｖｓ１－Ｖｄ１＝－３．９－（－４）＝０．１Ｖを満足する。

その上、第２初期電圧ラインＳ２は、ディスプレイ駆動回路４０の第２信号端子Ｏ２によって供給された第２初期電圧Ｖｉｎｔ２を、第２リセットトランジスタＭ７の第２ノード、例えば、ドレインｄへ伝送する。第２リセットトランジスタＭ７のドレイン電圧Ｖｄ７は、Ｖｄ７＝Ｖｉｎｔ＝Ｖｉｎｔ２＝－４Ｖを満足する。

第２フェーズ（２）、つまり、データ電圧書き込みフェーズで、第１リセットトランジスタＭ１はオフであり、第１リセットトランジスタＭ１のドレイン電圧Ｖｄ１は、Ｖｄ１＝Ｖｉｎｔ＝Ｖｉｎｔ２＝－４Ｖを満足する。この場合に、上記の記載から、ピクセル回路２０１内のトランジスタＭ３はオンである、ことが分かる。従って、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、Ｖｓｄ１＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－（－４）を満足する。

その上、第２リセットトランジスタＭ７もこのフェーズではオフ状態にあるので、第２リセットトランジスタＭ７のドレイン電圧Ｖｄ７は、Ｖｄ７＝Ｖｉｎｔ＝Ｖｉｎｔ２＝－４Ｖを満足する。

第３フェーズ、つまり、発光フェーズで、第１リセットトランジスタＭ１はオフである。図２ａに示される解決法と比べて、図１２ｂに示される解決法が使用される場合に、第１リセットトランジスタＭ１のドレイン電圧Ｖｄ１は、Ｖｄ１＝Ｖｉｎｔ１＝１Ｖを満足する。従って、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、Ｖｓｄ１＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－１＜Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－（－４）を満足する。従って、ＯＬＥＤが光を放射する場合に、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、第１リセットトランジスタＭ１の漏れ電流Ｉ_{ｏｆｆ＿Ｍ１}を低減させるよう下げられ得る。

従って、低リフレッシュレート、例えば、３０Ｈｚが表示のために使用される場合に、駆動トランジスタＭ４のゲート電圧Ｖｇ４が漏れ電流に起因して発光フェーズで比較的に大きい電圧降下を受けることで表示ちらつき現象が起きる確率は下げることができ、それにより、３０Ｈｚで表示されるサブピクセル２０の発光輝度は、６０Ｈｚで表示されるサブピクセル２０のそれに近い。

その上、第２リセットトランジスタＭ７の第２ノード、例えば、ドレインｄは、第２初期電圧ラインＳ２へ結合されるので、第２リセットトランジスタＭ７のドレイン電圧Ｖｄ７は、Ｖｄ７＝Ｖｉｎｔ＝Ｖｉｎｔ２＝－４Ｖを満足する。この場合に、実施例１と比較して、この例では、第３フェーズ（３）で、第２リセットトランジスタＭ７のドレイン電圧Ｖｄ７は－４Ｖに等しく、実施例１での１Ｖよりも小さい。

これは、サブピクセルが黒画像として表示される場合に、第２リセットトランジスタＭ７のドレインｄの電圧が第３フェーズ（３）で増大し、第２リセットトランジスタＭ７の漏れ電流がＯＬＥＤに流れるためにＯＬＥＤの発光により光漏れ現象が起きる確率を下げることができる。

この例では、上記の説明は、サブピクセル２０のピクセル回路２０１内の第１リセットトランジスタＭ１、第２リセットトランジスタＭ７、及び駆動トランジスタＭ４がＰチャネルトランジスタである例を使用することによって与えられている、ことが留意されるべきである。

本願のその他の実施形態においては、例えば、図１２ｃに示されるように、ピクセル回路２０１内の第１リセットトランジスタＭ１、第２リセットトランジスタＭ７、及び駆動トランジスタＭ４は、Ｎチャネルトランジスタである。この場合に、第１リセットトランジスタＭ１及び第２リセットトランジスタＭ７がＮチャネルトランジスタである場合に、第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２をセットする方法は同様であり得る。例えば、第１フェーズ（１）及び第２フェーズ（２）での第１リセットトランジスタＭ１のソース電圧Ｖｓ１はＶｉｎｔ２であってよく、Ｖｉｎｔ＝－４Ｖであり、第３フェーズ（３）での第１リセットトランジスタｍ１のソース電圧Ｖｓ１はＶｉｎｔ１であってよく、Ｖｉｎｔ１＝１Ｖである。第１フェーズ（１）、第２フェーズ（２）、及び第３フェーズ（３）での第２リセットトランジスタＭ７のソース電圧Ｖｓ１はＶｉｎｔ２であってよく、Ｖｉｎｔ２＝－４Ｖである。

本願のいくつかの実施形態は、ディスプレイモジュールの制御方法を更に提供する。ディスプレイモジュールは、図１４に示されるディスプレイ１０及びディスプレイ駆動回路４０を含む。ディスプレイ１０は、マトリクス状に配置されたＭ行のサブピクセル２０を含む。Ｍ≧２であり、Ｍは正の整数である。

各サブピクセル２０のピクセル回路２０１は、駆動トランジスタＭ４、第１リセットトランジスタＭ１、第１キャパシタＣｓｔ、及び発光デバイスＬを含む。第１リセットトランジスタＭ１の第１ノード、例えば、ソース（source，ｓ）は、駆動トランジスタＭ４のゲート（gate，ｇ）及び第１キャパシタＣｓｔの第１端子へ結合される。第１キャパシタＣｓｔの第２端子は、第１電圧入力（第１電圧ＥＬＶＤＤを出力するよう構成される）へ結合される。

上記の記載から、駆動トランジスタＭ４の第１ノード、例えば、ソースｓは、発光フェーズで第１電圧入力へ結合され、それにより、第１電圧入力によって出力された第１電圧ＥＬＶＤＤが受け取られ得る、ことが分かる。駆動トランジスタＭ４の第１ノード、例えば、ソースｓは、データ電圧出力ポートＶＯによって出力されたデータ電圧Ｖｄａｔａを受けるよう、データ電圧書き込みフェーズでＤＤＩＣのデータ電圧出力ポートＶＯへ結合される。駆動トランジスタＭ４の第２ノード、例えば、ドレイン（drain、略してｄ）は、発光デバイスＬへ結合される。

これを考慮して、図１５に示されるように、ディスプレイモジュールの制御方法は、Ｓ１０１及びＳ１０２を含む。

Ｓ１０１．Ｍ行のサブピクセル２０を、第１リフレッシュレート、例えば、６０Ｈｚで行ごとに表示されるように制御する。Ｍ行のサブピクセル２０の中のＮ行目のサブピクセル２０が表示されるように制御される場合に、リセットフェーズ（図３の第１フェーズ（１））、データ電圧書き込みフェーズ（図３の第２フェーズ（２））、及び発光フェーズ（図３の第３フェーズ（３））で、第２初期電圧Ｖｉｎｔ２が、図１４に示される第１信号端子Ｏ１を使用することによって、Ｎ行目のサブピクセル２０のピクセル回路２０１内の第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ出力される。例えば、第２初期電圧Ｖｉｎｔ２は－４Ｖであってよい。

Ｓ１０２．Ｍ行のサブピクセル２０を、第２リフレッシュレート、例えば、３０Ｈｚで行ごとに表示されるように制御する。第２リフレッシュレートは第１リフレッシュレートよりも小さい。Ｍ行のサブピクセル２０の中のＮ行目のサブピクセル２０が表示されるように制御される場合に、リセットフェーズ（図３の第１フェーズ（１））、データ電圧書き込みフェーズ（図３の第２フェーズ（２））、及び発光フェーズ（図３の第３フェーズ（３））で、第１初期電圧Ｖｉｎｔ１が、図１４に示される第１信号端子Ｏ１を使用することによって、Ｎ行目のサブピクセル２０のピクセル回路２０内の第１リセットトランジスタＭ２の第２ノード、例えば、ドレインｄへ出力される。｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である。

例えば、前の画像フレームの残留電圧をクリアするようリセットフェーズで第１初期電圧Ｖｉｎｔ１が駆動トランジスタＭ４のゲートｇを有効にリセットすることを可能にするために、負の値を有する電圧、例えば、－３Ｖ又は－２Ｖが第１初期電圧Ｖｉｎｔ１として選択され得る。

これを考慮して、高リフレッシュレート、例えば、６０Ｈｚが低リフレッシュレート、例えば、３０Ｈｚへ切り替えられる場合に、絶対値が第２初期電圧Ｖｉｎｔ２のそれよりも大きい第１初期電圧Ｖｉｎｔ１が第１リセットトランジスタＭ２の第２ノードへ供給され、それにより、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、第１リセットトランジスタＭ１の漏れ電流Ｉ_{ｏｆｆ＿Ｍ１}を低減させるよう下げられ得る。従って、漏れ電流に起因した発光フェーズでの駆動トランジスタＭ４のゲート電圧Ｖｇ４の比較的に大きい電圧降下は小さくされ得、それにより、３０Ｈｚで表示されるサブピクセル２０の発光輝度は、６０Ｈｚで表示されるサブピクセル２０のそれに近い。従って、リフレッシュレートが変更される場合に、表示輝度の突然の増大の確率は下がり、それにより、ヒトの目は輝度の変化を敏感に捕らえることができず、表示ちらつき現象の発生確率は下がる。

この場合に、Ｓ１０１及びＳ１０２を実装するよう、本願のいくつかの実施形態はディスプレイ駆動回路を提供する。ディスプレイ駆動回路はディスプレイ１０へ結合され、Ｓ１０１及びＳ１０２を実行するよう構成され得る。ディスプレイ駆動回路は、上記の実施形態で提供されるディスプレイモジュールの制御方法によって達成されるのと同じ技術的効果を達成する。詳細は、ここで再び記載されない。

代替的に、本願のその他の実施形態においては、電子デバイスは、ディスプレイ１０と、ディスプレイ１０へ結合されたディスプレイ駆動回路４０を含み得る。

ディスプレイ駆動回路４０は、Ｓ１０１で次の、Ｍ行のサブピクセル２０を、第１リフレッシュレート、例えば、６０Ｈｚで行ごとに表示されるように制御する、ステップを実行するよう構成される。

ディスプレイ駆動回路４０は、Ｓ１０１で次の、Ｍ行のサブピクセル２０の中のＮ行目のサブピクセルが表示されるように制御される場合に、リセットフェーズ（図３の第１フェーズ（１））、データ電圧書き込みフェーズ（図３の第２フェーズ（２））、及び発光フェーズ（図３の第３フェーズ（３））で、図１４に示される第１信号端子Ｏ１を使用することによって、Ｎ行目のサブピクセル２０のピクセル回路２０１内の第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ第２初期電圧Ｖｉｎｔ２を出力する、ステップを実行するよう構成される。例えば、第２初期電圧Ｖｉｎｔ２は－４Ｖであってよい。

その上、ディスプレイ駆動回路４０は、Ｓ１０２で次の、Ｍ行のサブピクセル２０を、第２リフレッシュレート、例えば、３０Ｈｚで行ごとに表示されるように制御する、ステップを実行するよう更に構成される。

ディスプレイ駆動回路４０は、Ｓ１０２で次の、Ｍ行のサブピクセル２０の中のＮ行目のサブピクセル２０が表示されるように制御される場合に、リセットフェーズ（図３の第１フェーズ（１））、データ電圧書き込みフェーズ（図３の第２フェーズ（２））、及び発光フェーズ（図３の第３フェーズ（３））で、図１４に示される第１信号端子Ｏ１を使用することによって、Ｎ行目のサブピクセル２０のピクセル回路２０内の第１リセットトランジスタＭ２の第２ノード、例えば、ドレインｄへ第１初期電圧Ｖｉｎｔ１を出力する、ステップを実行するよう更に構成される。電子デバイスは、上記の実施形態で提供されるディスプレイモジュールの制御方法によって達成されるのと同じ技術的効果を達成する。詳細は、ここで再び記載されない。

その上、本願の実施形態は、コンピュータ可読媒体を提供する。コンピュータ可読媒体は、コンピュータプログラムを記憶する。コンピュータプログラムがプロセッサによって実行される場合に、上記の方法が実装される。

コンピュータ可読媒体は、リード・オンリー・メモリ（read-only memory，ＲＯＭ）、静的な情報及び命令を記憶することができる他のタイプの静的記憶デバイス、ランダム・アクセス・メモリ（random access memory，ＲＡＭ）、又は情報及び命令を記憶することができる他のタイプの動的記憶デバイスであってよく、あるいは、電気的消去可能なプログラム可能リード・オンリー・メモリ（Electrically Erasable Programmable Read-Only Memory，ＥＥＰＲＯＭ）、又は期待されたプログラムコードを命令若しくはデータ構造の形で搬送又は記憶するよう構成可能であり、コンピュータによってアクセス可能であるあらゆる他の媒体であってよい。しかし、これは、ここでの限定を構成しない。メモリは、独立して存在してもよく、通信バスを使用することによってプロセッサへ接続される。代替的に、メモリは、プロセッサと一体化されてもよい。

上記の実施形態の全部又は一部は、ソフトウェア、ハードウェア、ファームウェア、又はそれらの任意の組み合わせによって実装されてもよい。ソフトウェアプログラムが実施形態を実装するために使用される場合に、実施形態の一部又は全部は、コンピュータプログラム製品の形で実装され得る。コンピュータプログラム製品は、１つ以上のコンピュータ命令を含む。コンピュータ実行可能命令がコンピュータでロード及び実行される場合に、本願の実施形態に従うプロセス又は機能の全部又は一部が生成される。コンピュータは、汎用のコンピュータ、専用のコンピュータ、コンピュータネットワーク、又は他のプログラム可能な装置であってよい。コンピュータ命令は、コンピュータ可読記憶媒体に記憶されてよく、あるいは、コンピュータ可読記憶媒体から他のコンピュータ可読記憶媒体へ伝送されてもよい。

上記の説明は、本願の具体的な実施にすぎず、本願の保護範囲を限定する意図はない。本願で開示されている技術的範囲内の如何なる変形又は置換も、本願の保護範囲内に入るべきである。従って、本願の保護範囲は、特許請求の範囲の保護範囲に従うべきである。

本願は、２０１９年７月３１日付けで中国国家知識産権局に出願された、発明の名称が「DISPLAY, AND ELCTRONIC DEVICE AND CONTROL METHOD THEREFOF」である中国特許出願第２０１９１０７０４１８６．１号と、２０１９年９月２５日付けで中国国家知識産権局に出願された、発明の名称が「DISPLAY MODULE AND CONTROL METHOD THEREOF, DISPLA DRIVE CIRCUIT, AND ELECTRONIC DEVICE」である中国特許出願第２０１９１０９２３４３３．７号とに対する優先権を主張するものであり、これらの出願は、それらの全文を参照により本願に援用される。

０１ 電子デバイス
１０ ディスプレイ
１１ ミドルフレーム
１２ 筐体
２０ サブピクセル
２０１ ピクセル回路
１００ ＡＡエリア
１０１ 非ディスプレイエリア
３０ ドライバグループ
３０１ 選択回路
３０２ 位相インバータ
４０ ディスプレイ駆動回路

ＡＡエリア１００内のサブピクセル２０には、表示を行うようにサブピクセル２０を制御するよう構成されたピクセル回路が配置されている。いくつかの実施形態において、図２ａに示されるように、ピクセル回路２０１は、少なくとも、駆動トランジスタＭ４、第１リセットトランジスタＭ１、第１キャパシタＣｓｔ、及び発光デバイスＬを含む。第１リセットトランジスタＭ１の第１ノード、例えば、ソース（source，ｓ）は、駆動トランジスタＭ４のゲート（gate，ｇ）及び第１キャパシタＣｓｔの第１端子（図２ａのＣｓｔの下側電極板）へ結合されている。第１キャパシタＣｓｔの第２端子（図２ａのＣｓｔの上側電極板）は、第１電圧入力（第１電圧ＥＬＶＤＤを出力するよう構成される）へ結合される。

しかし、ピクセル回路２０１の動作プロセスから、第３フェーズ（３）で、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、Ｖｓｄ１＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－Ｖｉｎｔを満足する、ことが分かる。例えば、Ｖｉｎｔは－４Ｖであってよい。従って、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は比較的に大きいので、生成される漏れ電流も比較的に大きく、駆動トランジスタＭ４のゲート電圧Ｖｇ４に対する影響は相対的に大きい。従って、以下の実施形態で、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、表示ちらつき現象の発生確率を下げるという目的を達成するために小さくされる。以下は、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１が低減され得るディスプレイ１０の構造について記載する。

本願のこの実施形態で提供されるディスプレイモジュールは、図７ａに示されるように、非表示エリア１０１に配置されている少なくとも１つのドライバグループ３０及びディスプレイ駆動回路４０を更に含む。本願のいくつかの実施形態において、ディスプレイ駆動回路４０は、ディスプレイドライバ集積回路（display driver integrated circuit，ＤＤＩＣ）であってよい。ＤＤＩＣは、データ電圧Ｖｄａｔａを出力するよう構成されたデータ電圧出力ポートＶＯを備える。この場合に、データ電圧書き込みフェーズ（図３に示される第２フェーズ（２））で、駆動トランジスタＭ４の第１ノード、例えば、ソースｓへ結合されているデータ電圧入力は、ＤＤＩＣのデータ電圧出力ポートＶＯである。

本願のこの実施形態で、図７ｃに示されるように、各データラインＤＬの一端は、（垂直方向Ｙに沿った）サブピクセル２０の１つの列内のトランジスタＭ２の第１ノード（図２ａに図示される）へ結合され、各データラインＤＬの他端は、マルチプレクサ（multiplexer，ＭＵＸ）回路を通ってＤＤＩＣ（つまり、ディスプレイ駆動回路４０）のデータ電圧出力ポートＶＯへ結合され得る。ある期間に、ＭＵＸは、ＤＤＩＣのデータ電圧出力ポートＶＯによって出力されたデータ電圧Ｖｄａｔａを夫々受け取るための要件に従って、一部のデータラインＤＬのみを選択し得る。

本願のいくつかの実施形態において、ディスプレイ１０のサイズが比較的に大きく、（水平方向Ｘに沿った）行内のサブピクセルの個数が比較的に多いとき、ディスプレイ１０に配置されるデータラインＤＬの本数も増える。この場合に、電子デバイス０１は、複数のＭＵＸ及び複数のＤＤＩＣを含み得る。図７ｄに示されるように、ディスプレイ１０の一部のデータラインＤＬは、１つのＭＵＸを通じて１つのＤＤＩＣのデータ電圧出力ポートＶＯへ結合される。その上、ドライバグループ３０は、Ｍ個の選択回路３０１を含む。各選択回路３０１は、ディスプレイ駆動回路４０へ結合される。選択回路３０１は、ディスプレイ駆動回路４０によって出力される第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を受け取るよう構成され、｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である。

本願のいくつかの実施形態において、図７ｂに示されるように、ディスプレイ駆動回路４０は、第１信号端子Ｏ１及び第２信号端子Ｏ２を備える。第１信号端子Ｏ１は、第１初期電圧Ｖｉｎｔ１を出力し得る。第２信号端子Ｏ２は、第２初期電圧Ｖｉｎｔ２を出力するよう構成される。

この場合に、ディスプレイ１０が比較的高い解像度を有している場合に、行内のサブピクセル２０の個数は相対的に多い。ドライバグループ３０がサブピクセル２０の行の左側又は右側にしか配置されない場合には、ドライバグループ３０の選択回路３０１の出力から遠く離れている、サブピクセル２０のその行の端部で受信される信号は減衰し、それによって信号精度を下げる。

第２選択トランジスタＭｓ２の第２ノード、例えば、ドレインｄは、Ｎ本目（例えば、Ｎ＝１）の第１初期電圧ラインＳ１へ結合される。第２選択トランジスタＭｓ２のゲートｇは、第２選択信号ＸＥを受信するよう構成される。第２選択信号ＸＥは、第１選択信号Ｅの逆位相信号である。

ディスプレイ駆動回路４０の第１信号端子Ｏ１によって出力された第１初期電圧Ｖｉｎｔ１は、第１選択トランジスタＭｓ１を通って１行目にある各サブピクセルの第１リセットトランジスタＭ１のドレインｄへ伝送される。従って、表１に示されるように、第３フェーズ（３）での第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、Ｖｓｄ１＝Ｖｄａｔａ－｜Ｖｔｈ＿Ｍ４｜－１を満足し得る。

その上、ＳＲ１がアクティブ信号を出力する場合に、アクティブ信号は更に、ＳＲ１とカスケード接続されているＳＲ２の信号入力Ｉｐへ伝送され得る。従って、ＳＲ２内の回路構造を設定することによって、１行目のサブピクセルが光を放射した後、ＳＲ２は、２番目の選択回路３０１内の第２選択トランジスタＭｓ２及び第１選択トランジスタＭｓ１をオンされるように制御し、それにより、２行目のサブピクセル２０が光を放射する。従って、複数のカスケード接続されたＳＲを使用することによって、連続して配置されているサブピクセル２０の複数の行は、サブピクセル２０が行ごとに光を放射するように、行ごとに走査され得る。

実施例１との相違は、Ｎ行目（例えば、Ｎ＝１）のサブピクセル２０のピクセル回路２０１内の第２リセットトランジスタＭ７の第２ノード、例えば、ドレインｄがＮ本目（例えば、Ｎ＝１）の第２初期電圧ラインＳ２へ結合される点にある。

この場合に、図３及び図１３に夫々示されるシーケンス図を参照して、各フェーズでの図２ａ及び図１２ｂに示されるピクセル回路内の第１リセットトランジスタＭ１のドレイン電圧Ｖｄ１及びソース－ドレイン電圧Ｖｓｄ１並びに第２リセットトランジスタＭ７のドレイン電圧Ｖｄ７は、表２に示されるように取得される。

表２から、第１フェーズ（１）、つまり、リセットフェーズで、１段目のＳＲは、選択回路３０１内の第１選択トランジスタＭｓ１をカットオフされるようにかつ第２選択トランジスタＭｓ２をオンされるように制御して、ディスプレイ駆動回路４０の第２信号端子Ｏ２によって供給された第２初期電圧Ｖｉｎｔ２を、第１初期電圧ラインＳ１を通って第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ伝送し得る、ことが分かる。第１リセットトランジスタＭ１のドレイン電圧Ｖｄ１は、Ｖｄ１＝Ｖｉｎｔ＝Ｖｉｎｔ２＝－４Ｖを満足する。

Ｓ１０２．Ｍ行のサブピクセル２０を、第２リフレッシュレート、例えば、３０Ｈｚで行ごとに表示されるように制御する。第２リフレッシュレートは第１リフレッシュレートよりも小さい。Ｍ行のサブピクセル２０の中のＮ行目のサブピクセル２０が表示されるように制御される場合に、リセットフェーズ（図３の第１フェーズ（１））、データ電圧書き込みフェーズ（図３の第２フェーズ（２））、及び発光フェーズ（図３の第３フェーズ（３））で、第１初期電圧Ｖｉｎｔ１が、図１４に示される第１信号端子Ｏ１を使用することによって、Ｎ行目のサブピクセル２０のピクセル回路２０１内の第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ出力される。｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である。

これを考慮して、高リフレッシュレート、例えば、６０Ｈｚが低リフレッシュレート、例えば、３０Ｈｚへ切り替えられる場合に、絶対値が第２初期電圧Ｖｉｎｔ２のそれよりも大きい第１初期電圧Ｖｉｎｔ１が第１リセットトランジスタＭ１の第２ノードへ供給され、それにより、第１リセットトランジスタＭ１のソース－ドレイン電圧Ｖｓｄ１は、第１リセットトランジスタＭ１の漏れ電流Ｉ_{ｏｆｆ＿Ｍ１}を低減させるよう下げられ得る。従って、漏れ電流に起因した発光フェーズでの駆動トランジスタＭ４のゲート電圧Ｖｇ４の比較的に大きい電圧降下は小さくされ得、それにより、３０Ｈｚで表示されるサブピクセル２０の発光輝度は、６０Ｈｚで表示されるサブピクセル２０のそれに近い。従って、リフレッシュレートが変更される場合に、表示輝度の突然の増大の確率は下がり、それにより、ヒトの目は輝度の変化を敏感に捕らえることができず、表示ちらつき現象の発生確率は下がる。

ディスプレイ駆動回路４０は、Ｓ１０２で次の、Ｍ行のサブピクセル２０の中のＮ行目のサブピクセル２０が表示されるように制御される場合に、リセットフェーズ（図３の第１フェーズ（１））、データ電圧書き込みフェーズ（図３の第２フェーズ（２））、及び発光フェーズ（図３の第３フェーズ（３））で、図１４に示される第１信号端子Ｏ１を使用することによって、Ｎ行目のサブピクセル２０のピクセル回路２０１内の第１リセットトランジスタＭ１の第２ノード、例えば、ドレインｄへ第１初期電圧Ｖｉｎｔ１を出力する、ステップを実行するよう更に構成される。電子デバイスは、上記の実施形態で提供されるディスプレイモジュールの制御方法によって達成されるのと同じ技術的効果を達成する。詳細は、ここで再び記載されない。

Claims (16)

1. ディスプレイ、ディスプレイ駆動回路、及び少なくとも１つのドライバグループを有するディスプレイモジュールであって、
   前記ディスプレイは、マトリクス状に配置されたＭ行のサブピクセルを有し、各サブピクセルのピクセル回路は、駆動トランジスタ、第１リセットトランジスタ、第１キャパシタ、及び発光デバイスを有し、Ｍ≧２であり、Ｍは正の整数であり、
   前記第１リセットトランジスタの第１ノードは、前記駆動トランジスタのゲート及び前記第１キャパシタの第１端子へ結合され、前記第１キャパシタの第２端子は、第１電圧入力へ結合され、前記駆動トランジスタの第１ノードは、前記第１電圧入力及び前記ディスプレイ駆動回路のデータ電圧出力ポートへ結合され、前記駆動トランジスタの第２ノードは、前記発光デバイスへ結合され、前記第１リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記第１リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記駆動トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記駆動トランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記第１電圧入力は、第１電圧を入力するよう構成され、前記データ電圧出力ポートは、データ電圧を出力するよう構成され、
   各ドライバグループは、Ｍ個の選択回路を有し、各選択回路は、前記ディスプレイ駆動回路へ結合され、前記ディスプレイ駆動回路によって出力される第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を受電するよう構成され、｜Ｖｉｎｇ２｜＞｜Ｖｉｎｔ１｜であり、
   Ｎ番目の選択回路は、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ結合され、当該選択回路は、当該ピクセル回路がリセットフェーズ及びデータ電圧書き込みフェーズにあるときに前記第１リセットトランジスタの第２ノードへ前記第２初期電圧Ｖｉｎｔ２を出力するよう更に構成され、当該ピクセル回路が発光フェーズにあるときに前記第１リセットトランジスタの第２ノードへ前記第１初期電圧Ｖｉｎｔ１を出力するよう構成され、１≦Ｎ≦Ｍであり、Ｎは正の整数であり、
   前記リセットフェーズは、前記第１リセットトランジスタがオンであるフェーズであり、前記データ電圧書き込みフェーズは、前記データ電圧が前記駆動トランジスタの第１ノードに印加されるフェーズであり、前記発光フェーズは、前記発光デバイスが光を放射するフェーズである、
   ディスプレイモジュール。
2. 前記ディスプレイは、Ｍ本の第１初期電圧ラインを更に有し、Ｎ番目の第１初期電圧ラインは、前記Ｎ行目のサブピクセルのピクセル回路内の前記第１リセットトランジスタの第２ノードへ結合され、
   各選択回路は、第１選択トランジスタ及び第２選択トランジスタを有し、
   前記Ｎ番目の選択回路内の第１選択トランジスタの第１ノードは、前記ディスプレイ駆動回路へ結合され、当該第１選択トランジスタの第２ノードは、前記Ｎ番目の第１初期電圧ラインへ結合され、当該第１選択トランジスタのゲートは、第１選択信号を受信するよう構成され、
   前記Ｎ番目の選択回路内の第２選択トランジスタの第１ノードは、前記ディスプレイ駆動回路へ結合され、当該第２選択トランジスタの第２ノードは、前記Ｎ番目の第１初期電圧ラインへ結合され、当該第２選択トランジスタのゲートは、第２選択信号を受信するよう構成され、前記第２選択信号は、前記第１選択信号の逆位相信号であり、
   前記第１選択トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記第１選択トランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記第２選択トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記第２選択トランジスタの第１ノードがドレインでありかつ第２ノードがソースである、
   請求項１に記載のディスプレイモジュール。
3. 前記ディスプレイ駆動回路は、少なくとも１つの第１信号端子及び少なくとも１つの第２信号端子を備え、前記第１信号端子は、前記第１初期電圧Ｖｉｎｔ１を出力し、前記第２信号端子は、前記第２初期電圧Ｖｉｎｔ２を出力し、
   前記第１選択トランジスタの第１ノードは、前記第１信号端子へ結合され、前記第２選択トランジスタの第１ノードは、前記第２信号端子へ結合される、
   請求項２に記載のディスプレイモジュール。
4. 前記ピクセル回路は、第２リセットトランジスタを更に有し、
   前記第２リセットトランジスタのゲートは、前記第１リセットトランジスタのゲートへ結合され、前記第２リセットトランジスタの第１ノードは、前記発光デバイスへ結合され、
   前記Ｎ行目のサブピクセルのピクセル回路内の第２リセットトランジスタの第２ノードは、前記Ｎ番目の第１初期電圧ラインへ結合され、
   前記第２リセットトランジスタの第１ノードがソースでありかつ第２ノードはドレインであるか、又は前記第２リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースである、
   請求項２又は３に記載のディスプレイモジュール。
5. 前記ディスプレイは、Ｍ本の第２初期電圧ラインを更に有し、前記ピクセル回路は、第２リセットトランジスタを更に有し、
   前記第２リセットトランジスタのゲートは、前記第１リセットトランジスタのゲートへ結合され、前記第２リセットトランジスタの第１ノードは、前記発光デバイスへ結合され、前記Ｎ行目のサブピクセルのピクセル回路内の第２リセットトランジスタの第２ノードは、Ｎ番目の第２初期電圧ラインへ結合され、
   前記第２初期電圧ラインは、前記ディスプレイ駆動回路の前記第２信号端子へ更に結合され、
   前記第２リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記第２リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースである、
   請求項３に記載のディスプレイモジュール。
6. 前記ドライバグループは、Ｍ個の位相インバータ及びＭ個のカスケード接続されたシフトレジスタを更に有し、
   Ｎ番目のシフトレジスタの出力は、Ｎ番目の位相インバータの入力及び前記Ｎ番目の選択回路内の前記第１選択トランジスタのゲートへ結合され、当該シフトレジスタの出力は、前記第１選択信号を出力するよう構成され、
   前記Ｎ番目の位相インバータの出力は、前記Ｎ番目の選択回路内の前記第２選択トランジスタのゲートへ結合され、当該位相インバータの出力は、前記第２選択信号を出力するよう構成される、
   請求項２に記載のディスプレイモジュール。
7. 前記ピクセル回路は、第１発光制御トランジスタ及び第２発光制御トランジスタを更に有し、
   前記第１発光制御トランジスタの第１ノードは、前記第１電圧入力へ結合され、前記第１発光制御トランジスタの第２ノードは、前記駆動トランジスタの第１ノードへ結合され、
   前記第２発光制御トランジスタの第１ノードは、前記駆動トランジスタの第２ノードへ結合され、前記第２発光制御トランジスタの第２ノードは、前記発光デバイスへ結合され、
   前記発光デバイスは、第２電圧入力へ更に結合され、前記第２電圧入力は、第２電圧を入力するよう構成され、
   前記シフトレジスタの出力は、前記第１発光制御トランジスタ及び前記第２発光制御トランジスタのゲートへ更に結合され、
   前記第１発光制御トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記第１発光制御トランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記第２発光制御トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記第２発光制御トランジスタの第１ノードがドレインでありかつ第２ノードがソースである、
   請求項６に記載のディスプレイモジュール。
8. 前記ディスプレイモジュールは、第１ドライバグループ及び第２ドライバグループを有し、前記第１ドライバグループ及び前記第２ドライバグループは、前記ディスプレイの表示エリアの両側に夫々位置し、
   前記第１ドライバグループ内のＮ番目の選択回路及び前記第２ドライバグループ内のＮ番目の選択回路は両方とも、前記Ｎ行目のサブピクセルのピクセル回路内の前記第１リセットトランジスタの第２ノードへ結合される、
   請求項１に記載のディスプレイモジュール。
9. 前記ディスプレイモジュールは、基板を有し、
   前記ピクセル回路、前記ディスプレイ駆動回路、及び前記ドライバグループは、前記基板に載置され、
   前記基板が作られる材料は、可塑性のある材料又は伸長性のある材料を有する、
   請求項１に記載のディスプレイモジュール。
10. 請求項１乃至９のうちいずれか一項に記載のディスプレイモジュールを有する電子デバイス。
11. ディスプレイモジュールの制御方法であって、
    前記ディスプレイモジュールは、ディスプレイ、ディスプレイ駆動回路、及び少なくとも1つのドライバグループを有し、
    前記ディスプレイは、マトリクス状に配置されたＭ行のサブピクセルを有し、各サブピクセルのピクセル回路は、駆動トランジスタ、第１リセットトランジスタ、第１キャパシタ、及び発光デバイスを有し、Ｍ≧２であり、Ｍは正の整数であり、
    前記第１リセットトランジスタの第１ノードは、前記駆動トランジスタのゲート及び前記第１キャパシタの第１端子へ結合され、前記第１キャパシタの第２端子は、第１電圧入力へ結合され、前記駆動トランジスタの第１ノードは、前記第１電圧入力及び前記ディスプレイ駆動回路のデータ電圧出力ポートへ結合され、前記駆動トランジスタの第２ノードは、前記発光デバイスへ結合され、前記第１リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記第１リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記駆動トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記駆動トランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記第１電圧入力は、第１電圧を入力するよう構成され、前記データ電圧出力ポートは、データ電圧を出力するよう構成され、
    各ドライバグループは、Ｍ個の選択回路を有し、各選択回路は、前記ディスプレイ駆動回路へ結合され、前記ディスプレイ駆動回路によって出力される第１初期電圧Ｖｉｎｔ１及び第２初期電圧Ｖｉｎｔ２を受電するよう構成され、｜Ｖｉｎｇ２｜＞｜Ｖｉｎｔ１｜であり、
    Ｎ番目の選択回路は、Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ結合され、当該選択回路は、当該ピクセル回路がリセットフェーズ及びデータ電圧書き込みフェーズにあるときに前記第１リセットトランジスタの第２ノードへ前記第２初期電圧Ｖｉｎｔ２を出力するよう更に構成され、当該ピクセル回路が発光フェーズにあるときに前記第１リセットトランジスタの第２ノードへ前記第１初期電圧Ｖｉｎｔ１を出力するよう構成され、１≦Ｎ≦Ｍであり、Ｎは正の整数であり、
    前記ディスプレイモジュールの前記制御方法は、
    前記Ｍ行のサブピクセルを、行ごとに表示されるように制御することと、
    前記Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、前記Ｎ番目の選択回路によって、前記ディスプレイ駆動回路によって出力される前記第１初期電圧Ｖｉｎｔ１及び前記第２初期電圧Ｖｉｎｔ２を受電することと、
    前記Ｎ番目の選択回路によって、前記Ｎ行目のサブピクセルのピクセル回路内の前記第１リセットトランジスタの第２ノードへ前記第２初期電圧Ｖｉｎｔ２を出力して、前記第１リセットトランジスタがオンされ、前記第２初期電圧Ｖｉｎｔ２が前記駆動トランジスタのゲートへ伝送されるようにすることであり、前記Ｎ行目のサブピクセルのピクセル回路は前記リセットフェーズにあり、該リセットフェーズは、前記第１リセットトランジスタがオンであるフェーズである、ことと、
    前記Ｎ行目のサブピクセルのピクセル回路が前記データ電圧書き込みフェーズにある場合に、前記駆動トランジスタの第１ノードに前記データ電圧を書き込み、前記第１リセットトランジスタを、カットオフされるように制御し、前記Ｎ番目の選択回路によって、前記Ｎ行目のサブピクセルのピクセル回路内の前記第１リセットトランジスタの第２ノードへ前記第２初期電圧Ｖｉｎｔ２を出力することであり、前記データ電圧書き込みフェーズは、前記データ電圧が前記駆動トランジスタの第１ノードに印加されるフェーズである、ことと、
    前記Ｎ行目のサブピクセルのピクセル回路が前記発光フェーズにある場合に、前記Ｎ行目のサブピクセルのピクセル回路内の発光デバイスを、光を放射するように制御し、前記Ｎ番目の選択回路によって、前記Ｎ行目のサブピクセルのピクセル回路内の前記第１リセットトランジスタの第２ノードへ前記第１初期電圧Ｖｉｎｔ１を出力することであり、前記発光フェーズは、前記発光デバイスが光を放射するフェーズである、ことと
    を有する、前記ディスプレイモジュールの制御方法。
12. 前記第１初期電圧Ｖｉｎｔ１の値範囲は、０から２Ｖである、
    請求項１１に記載の、前記ディスプレイモジュールの制御方法。
13. ディスプレイモジュールの制御方法であって、
    前記ディスプレイモジュールは、ディスプレイ及びディスプレイ駆動回路を有し、
    前記ディスプレイは、マトリクス状に配置されたＭ行のサブピクセルを有し、各サブピクセルのピクセル回路は、駆動トランジスタ、第１リセットトランジスタ、第１キャパシタ、及び発光デバイスを有し、Ｍ≧２であり、Ｍは正の整数であり、
    前記第１リセットトランジスタの第１ノードは、前記駆動トランジスタのゲート及び前記第１キャパシタの第１端子へ結合され、前記第１キャパシタの第２端子は、第１電圧入力へ結合され、前記駆動トランジスタの第１ノードは、前記第１電圧入力及び前記ディスプレイ駆動回路のデータ電圧出力ポートへ結合され、前記駆動トランジスタの第２ノードは、前記発光デバイスへ結合され、前記第１リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記第１リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記駆動トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記駆動トランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記第１電圧入力は、第１電圧を入力するよう構成され、前記データ電圧出力ポートは、データ電圧を出力するよう構成され、
    前記方法は、
    前記Ｍ行のサブピクセルを、第１リフレッシュレートで行ごとに表示されるように制御することと、
    前記Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、リセットフェーズ、データ電圧書き込みフェーズ、及び発光フェーズにおいて、前記Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力することと、
    前記Ｍ行のサブピクセルを、第２リフレッシュレートで行ごとに表示されるように制御することであり、前記第２リフレッシュレートは、前記第１リフレッシュレートよりも小さい、ことと、
    前記Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、前記リセットフェーズ、前記データ電圧書き込みフェーズ、及び前記発光フェーズにおいて、前記Ｎ行目のサブピクセルのピクセル回路内の前記第１リセットトランジスタの第２ノードへ第１初期電圧Ｖｉｎｔ１を出力することであり、｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である、ことと
    を有し、
    前記リセットフェーズは、前記第１リセットトランジスタがオンであるフェーズであり、前記データ電圧書き込みフェーズは、前記データ電圧が前記駆動トランジスタの第１ノードに印加されるフェーズであり、前記発光フェーズは、前記発光デバイスが光を放射するフェーズである、
    前記ディスプレイモジュールの制御方法。
14. ディスプレイ駆動回路であって、
    ディスプレイは、マトリクス状に配置されたＭ行のサブピクセルを有し、各サブピクセルのピクセル回路は、駆動トランジスタ、第１リセットトランジスタ、第１キャパシタ、及び発光デバイスを有し、Ｍ≧２であり、Ｍは正の整数であり、
    前記第１リセットトランジスタの第１ノードは、前記駆動トランジスタのゲート及び前記第１キャパシタの第１端子へ結合され、前記第１キャパシタの第２端子は、第１電圧入力へ結合され、前記駆動トランジスタの第１ノードは、発光フェーズで前記第１電圧入力へ結合され、データ電圧書き込みフェーズで前記ディスプレイ駆動回路のデータ電圧出力ポートへ結合され、前記駆動トランジスタの第２ノードは、前記発光デバイスへ結合され、前記第１リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記第１リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記駆動トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記駆動トランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記第１電圧入力は、第１電圧を入力するよう構成され、前記データ電圧出力ポートは、データ電圧を出力するよう構成され、
    前記ディスプレイ駆動回路は、
    前記Ｍ行のサブピクセルを、第１リフレッシュレートで行ごとに表示されるように制御し、
    前記Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、リセットフェーズ、前記データ電圧書き込みフェーズ、及び前記発光フェーズにおいて、前記Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力し、
    前記Ｍ行のサブピクセルを、第２リフレッシュレートで行ごとに表示されるように制御し、前記第２リフレッシュレートは、前記第１リフレッシュレートよりも小さく、
    前記Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、前記リセットフェーズ、前記データ電圧書き込みフェーズ、及び前記発光フェーズにおいて、前記Ｎ行目のサブピクセルのピクセル回路内の前記第１リセットトランジスタの第２ノードへ第１初期電圧Ｖｉｎｔ１を出力し、｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である、
    よう構成され、
    前記リセットフェーズは、前記第１リセットトランジスタがオンであるフェーズであり、前記データ電圧書き込みフェーズは、前記データ電圧が前記駆動トランジスタの第１ノードに印加されるフェーズであり、前記発光フェーズは、前記発光デバイスが光を放射するフェーズである、
    ディスプレイ駆動回路。
15. ディスプレイ及びディスプレイ駆動回路を有する電子デバイスであって、
    前記ディスプレイは、マトリクス状に配置されたＭ行のサブピクセルを有し、各サブピクセルのピクセル回路は、駆動トランジスタ、第１リセットトランジスタ、第１キャパシタ、及び発光デバイスを有し、Ｍ≧２であり、Ｍは正の整数であり、
    前記第１リセットトランジスタの第１ノードは、前記駆動トランジスタのゲート及び前記第１キャパシタの第１端子へ結合され、前記第１キャパシタの第２端子は、第１電圧入力へ結合され、前記駆動トランジスタの第１ノードは、発光フェーズで前記第１電圧入力へ結合され、データ電圧書き込みフェーズで前記ディスプレイ駆動回路のデータ電圧出力ポートへ結合され、前記駆動トランジスタの第２ノードは、前記発光デバイスへ結合され、前記第１リセットトランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記第１リセットトランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記駆動トランジスタの第１ノードがソースでありかつ第２ノードがドレインであるか、又は前記駆動トランジスタの第１ノードがドレインでありかつ第２ノードがソースであり、前記第１電圧入力は、第１電圧を入力するよう構成され、前記データ電圧出力ポートは、データ電圧を出力するよう構成され、
    前記ディスプレイ駆動回路は、
    前記Ｍ行のサブピクセルを、第１リフレッシュレートで行ごとに表示されるように制御し、
    前記Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、リセットフェーズ、前記データ電圧書き込みフェーズ、及び前記発光フェーズにおいて、前記Ｎ行目のサブピクセルのピクセル回路内の第１リセットトランジスタの第２ノードへ第２初期電圧Ｖｉｎｔ２を出力し、
    前記Ｍ行のサブピクセルを、第２リフレッシュレートで行ごとに表示されるように制御し、前記第２リフレッシュレートは、前記第１リフレッシュレートよりも小さく、
    前記Ｍ行のサブピクセルの中のＮ行目のサブピクセルが表示されるように制御されるとき、前記リセットフェーズ、前記データ電圧書き込みフェーズ、及び前記発光フェーズにおいて、前記Ｎ行目のサブピクセルのピクセル回路内の前記第１リセットトランジスタの第２ノードへ第１初期電圧Ｖｉｎｔ１を出力し、｜Ｖｉｎｔ２｜＞｜Ｖｉｎｔ１｜である、
    よう構成され、
    前記リセットフェーズは、前記第１リセットトランジスタがオンであるフェーズであり、前記データ電圧書き込みフェーズは、前記データ電圧が前記駆動トランジスタの第１ノードに印加されるフェーズであり、前記発光フェーズは、前記発光デバイスが光を放射するフェーズである、
    電子デバイス。
16. コンピュータプログラムを記憶し、
    前記コンピュータプログラムがプロセッサによって実行されるとき、請求項１３に記載の方法が実装される、
    コンピュータ可読媒体。

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