CN110675816A - 一种显示模组及其控制方法、显示驱动电路、电子设备 - Google Patents

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Abstract

本申请实施例提供一种显示模组及其控制方法、显示驱动电路、电子设备，涉及显示技术领域，用于在显示屏采用低刷新率显示图像时，减小屏闪现象。显示模组包括显示屏、显示驱动器以及至少一个驱动组。显示屏包括M行矩阵形式排列的亚像素。每个亚像素包括驱动晶体管、第一复位晶体管、第一电容以及发光器件。每个驱动组包括M个选通电路。第N个选通电路与第N行亚像素中的第一复位晶体管的第二极相耦接。选通电路用于在像素电路处于复位阶段以及数据电压写入阶段时，向第一复位晶体管的第二极输出第二初始电压Vint2，并用于在像素电路处于发光阶段时，向第一复位晶体管的第二极输出第一初始电压Vint1，|Vint2|＞|Vint1|。

Description

一种显示模组及其控制方法、显示驱动电路、电子设备
本申请要求于2019年7月31日提交国家知识产权局、申请号为201910704186.1、申请名称为“一种显示屏、电子设备及其控制方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及显示技术领域，尤其涉及一种显示模组及其控制方法、显示驱动电路、电子设备。
背景技术
随着显示技术的不断发展，电子设备，例如手机不仅可以显示动态画面还可以显示静态画面。在显示一些动态画面时，为减小动态模糊现象，需要提高图像的刷新率(即每秒中图像的刷新次数)。然而，当显示静态画面，例如待机画面时，较高的刷新率，会导致电子设备的功耗(power consumption)上升。为了降低功耗，可以在电子设备显示静态画面时采用较低的刷新率。然而，此时电子设备会出现屏闪(display flicker)现象，降低显示效果。
发明内容
本申请实施例提供一种显示模组及其控制方法、电路系统、电子设备，用于在显示屏采用低刷新率显示图像时，减小屏闪现象发生的几率。
为达到上述目的，本申请实施例采用如下技术方案：
本申请实施例的第一方面，提供一种显示模组。该显示模组包括显示屏、显示驱动电路以及至少一个驱动组。上述显示屏包括M行矩阵形式排列的亚像素。每个亚像素的像素电路包括驱动晶体管、第一复位晶体管、第一电容以及发光器件。其中，M≥2，M为正整数。此外，第一复位晶体管的第一极与驱动晶体管的栅极、第一电容的第一端相耦接。第一电容的第二端与第一电源电压输入端相耦接。驱动晶体管的第一极在发光阶段与第一电源电压输入端。驱动晶体管的第二极与发光器件相耦接。数据电压输出端口用于输出数据电压。第一复位晶体管的第一极为源极第二极为漏极，或者第一复位晶体管的第一极为漏极第二极为源极。驱动晶体管的第一极为源极第二极为漏极，或者驱动晶体管的第一极为漏极第二极为源极。第一电源电压输入端用于输入第一电源电压，在数据电压写入阶段与显示驱动电路的数据电压输出端口相耦接。此外，每个驱动组包括M个选通电路。每个选通电路与显示驱动电路相耦接，用于接收显示驱动电路输出的第一初始电压Vint1、第二初始电压Vint2。其中，|Vint2|＞|Vint1|。第N个选通电路与第N行亚像素的像素电路中的第一复位晶体管的第二极相耦接。选通电路还用于在像素电路处于复位阶段以及数据电压写入阶段时，向第一复位晶体管的第二极输出第二初始电压Vint2，并用于在像素电路处于发光阶段时，向第一复位晶体管的第二极输出第一初始电压Vint1。其中，1≤N≤M，N为正整数。上述复位阶段为第一复位晶体管导通的阶段。数据电压写入阶段为数据电压施加于驱动晶体管第一极的阶段。发光阶段为驱动发光器件发光的阶段。基于此，可以在发光器件发光时，减小第一复位晶体管的源漏电压，以减小第一复位晶体管的漏电流。这样一来，在由高刷新率转换为低刷新率时，可以减小由于漏电流导致驱动晶体管的栅极电压在发光阶段存在较大压降，使得采用低刷新率显示时，和采用高刷新率显示时亚像素的发光亮度相当。从而可以在刷新率交替时，减小显示亮度突然增大的几率，使得人眼无法敏锐捕获到亮度的改变，减小了屏闪现象发生的几率。
可选的，显示屏还包括M条第一初始电压线。其中，第N条第一初始电压线与第N行亚像素的像素电路中的第一复位晶体管的第二极相耦接。每个选通电路包括第一选通晶体管和第二选通晶体管。第N个选通电路中的第一选通晶体管的第一极与显示驱动电路相耦接，第一选通晶体管的第二极与第N条第一初始电压线相耦接，第一选通晶体管的栅极用于接收第一选通信号。当第一选通信号为有效信号时，第一选通晶体管导通，从而将显示驱动电路输出的初始电压传输至第一初始电压线。此外，第N个选通电路中的第二选通晶体管的第一极与显示驱动电路相耦接，第二选通晶体管的第二极与第N条第一初始电压线相耦接，第二选通晶体管的栅极用于接收第二选通信号，第二选通信号为第一选通信号的反相信号。当第二选通信号为有效信号时，第二选通晶体管导通，从而将显示驱动电路输出的初始电压传输至第一初始电压线。第一选通晶体管的第一极为源极第二极为漏极，或者第一选通晶体管的第一极为漏极第二极为源极；第二选通晶体管的第一极为源极第二极为漏极，或者第二选通晶体管的第一极为漏极第二极为源极。
可选的，显示驱动电路具有至少一个第一信号端和至少一个第二信号端。第一信号端输出第一初始电压Vint1。第二信号端输出第二初始电压Vint2。第一选通晶体管的第一极与第一信号端相耦接。第二选通晶体管的第一极与第二信号端相耦接。这样一来，当第一选通晶体管导通时，可以将第一初始电压Vint1传输至第一初始电压线。当第二选通晶体管导通时，可以将第二初始电压Vint2传输至第一初始电压线。显示驱动电路可以通过两个不同的信号端输出第一初始电压Vint1和第二初始电压Vint2，从而减小信号发生串扰的几率。
可选的，像素电路还包括第二复位晶体管。第二复位晶体管的栅极与第一复位晶体管的栅极相耦接。第二复位晶体管的第一极与发光器件相耦接。第N行亚像素的像素电路中的第二复位晶体管的第二极与第N条第一初始电压线相耦接。当第二复位晶体管导通时，可以将第一初始电压线上的电压传输至发光器件的阳极，以对该发光器件的阳极进行复位。第二复位晶体管的第一极为源极第二极为漏极，或者第二复位晶体管的第一极为漏极第二极为源极。
可选的，显示屏还包括M条第二初始电压线。像素电路还包括第二复位晶体管。第二复位晶体管的栅极与第一复位晶体管的栅极相耦接。第二复位晶体管的第一极与发光器件相耦接。第N行亚像素的像素电路中的第二复位晶体管的第二极与第N条第二初始电压线相耦接。第二初始电压线还与显示驱动电路的第二信号端相耦接。第二复位晶体管的第一极为源极第二极为漏极，或者第二复位晶体管的第一极为漏极第二极为源极。由于第二复位晶体管的第二极与第二初始电压线相耦接，因此第二复位晶体管漏极的电压可以在第一阶段、第二阶段以及第三阶段均为第二初始电压Vint2。这样一来，可以减小由于第二复位晶体管的漏极在第三阶段升高，而导致第二复位晶体管的漏电流的方向流向发光器件，从而在亚像素显示黑画面时，导致发光器件发光，而产生漏光的现象的几率。
可选的，驱动组还包括M个反相器和M个级联的移位寄存器。第N个移位寄存器的输出端与第N个反相器的输入端，以及第N个选通电路中的第一选通晶体管的栅极相耦接。移位寄存器的输出端用于输出第一选通信号。第N个反相器的输出端与第N个选通电路中的第二选通晶体管的栅极相耦接。反相器的输出端用于输出第二选通信号。这样一来，上述移位寄存器可以向第一选通晶体管的栅极提供第一选通信号的同时，还可以通过反相器向第二选通晶体管的栅极提供选通信号，从而无需单独设置用于提供第一选通信号的电路。
可选的，像素电路还包括第一发光控制晶体管、第二发光控制晶体管。第一发光控制晶体管的第一极与第一电源电压输入端相耦接。第一发光控制晶体管的第二极与驱动晶体管的第一极相耦接。第二发光控制晶体管的第一极与驱动晶体管的第二极相耦接。第二发光晶体管的第二极与发光器件相耦接。发光器件还与第二电源电压输入端相耦接，该第二电源电压输入端用于输入第二电源电压。移位寄存器的输出端还与第一发光控制晶体管和第二发光控制晶体管的栅极相耦接。当移位寄存器输出的信号控制第一发光控制晶体管和第二发光控制晶体管导通时，驱动晶体管产生的驱动电流可以流过发光器件，以驱动该发光器件发光。第一发光控制晶体管的第一极为源极第二极为漏极，或者第一发光控制晶体管的第一极为漏极第二极为源极；第二发光控制晶体管的第一极为源极第二极为漏极，或者第二发光控制晶体管的第一极为漏极第二极为源极。
可选的，显示模组包括第一驱动组和第二驱动组；第一驱动组和第二驱动组分别位于显示屏的显示区两侧。第一驱动组中第N个选通电路，以及第二驱动组中第N个选通电路均与第N行亚像素的像素电路中的第一复位晶体管的第二极相耦接。在此情况下，当显示屏的分辨率较高时，一行亚像素的数量较多。通过在显示区的左、右两侧分别设置第一驱动组和第二驱动组，使得第一驱动组中的一个选通电路和第二驱动组中的一个选通电路，分别从左、右两侧向同一行亚像素中的各个第一复位晶体管的第二极提供上述第一初始电压Vint1、第二初始电压Vint2，从而可以有效减小信号衰减的问题。
可选的，显示模组包括衬底基板。像素电路、显示驱动电路以及驱动组设置于衬底基板上。构成衬底基板的材料包括柔性材料或者拉伸材料。在此情况下，该显示屏可以为能够拉伸和弯折的柔性显示屏。具有该柔性显示屏的电子设备可以为折叠手机或者折叠平板。
本申请实施例的第二方面，提供一种电子设备，包括如上所述的显示模组。该电子设备具有与前述实施例提供的显示模组相同的技术效果。此处不再赘述。
本申请实施例的第三方面，提供一种显示模组的控制方法，该显示模组包括显示屏、显示驱动电路以及至少一个驱动组。上述显示屏包括M行矩阵形式排列的亚像素。每个亚像素的像素电路包括驱动晶体管、第一复位晶体管、第一电容以及发光器件。其中，M≥2，M为正整数。此外，第一复位晶体管的第一极与驱动晶体管的栅极、第一电容的第一端相耦接。第一电容的第二端与第一电源电压输入端相耦接。驱动晶体管的第一极在发光阶段与第一电源电压输入端，在数据电压写入阶段与显示驱动电路的数据电压输出端口相耦接。驱动晶体管的第二极与发光器件相耦接。第一复位晶体管的第一极为源极第二极为漏极，或者第一复位晶体管的第一极为漏极第二极为源极；驱动晶体管的第一极为源极第二极为漏极，或者驱动晶体管的第一极为漏极第二极为源极；第一电源电压输入端用于输入第一电源电压，数据电压输出端口用于输出数据电压。此外，每个驱动组包括M个选通电路。每个选通电路与显示驱动电路相耦接，用于接收显示驱动电路输出的第一初始电压Vint1、第二初始电压Vint2。其中，|Vint2|＞|Vint1|。第N个选通电路与第N行亚像素的像素电路中的第一复位晶体管的第二极相耦接。选通电路还用于在像素电路处于复位阶段以及数据电压写入阶段时，向第一复位晶体管的第二极输出第二初始电压Vint2，并用于在像素电路处于发光阶段时，向第一复位晶体管的第二极输出第一初始电压Vint1。其中，1≤N≤M，N为正整数。显示模组的控制方法包括：首先，控制M行亚像素逐行进行显示。当控制M行亚像素中的第N行亚像素进行显示时，第N个选通电路接收显示驱动电路输出的第一初始电压Vint1、第二初始电压Vint2。第N个选通电路向第N行亚像素的像素电路中的第一复位晶体管的第二极输出第二初始电压Vint2。第一复位晶体管导通，第二初始电压Vint2传输至驱动晶体管的栅极。第N行亚像素的像素电路处于复位阶段。复位阶段为第一复位晶体管导通的阶段。接下来，将数据电压写入至驱动晶体管的第一极，并控制第一复位晶体管截止，第N行亚像素的像素电路处于数据电压写入阶段。第N个选通电路向第N行亚像素的像素电路中的第一复位晶体管的第二极输出第二初始电压Vint2。数据电压写入阶段为数据电压施加至驱动晶体管第一极的阶段。接下来，控制第N行亚像素的像素电路中的发光器件发光，第N行亚像素的像素电路处于发光阶段，第N个选通电路向第N行亚像素的像素电路中的第一复位晶体管的第二极输出第一初始电压Vint1。发光阶段为驱动发光器件发光的阶段。上述显示模组的控制方法与前述实施例提供的显示模组相同的技术效果。此处不再赘述。
可选的，第一初始电压Vint1的取值范围为0～2V。当第一初始电压Vint1小于0V时，发光阶段第一复位晶体管的源漏电压与其余两个阶段(复位阶段、数据电压写入阶段)时，第一复位晶体管的源漏电压的差异较小，从而在发光阶段无法有效降低第一复位晶体管的漏电流，降低了消除屏闪现象的效果。此外，当第一初始电压Vint1大于2V时，会使得第二复位晶体管的漏电流的方向流向发光器件，从而在亚像素显示黑画面时，导致发光器件发光，而产生漏光的现象。
本申请实施例的第四方面，提供一种显示模组的控制方法。该显示模组包括显示屏、显示驱动电路。显示屏包括M行矩阵形式排列的亚像素。每个亚像素的像素电路包括驱动晶体管、第一复位晶体管、第一电容以及发光器件。其中，M≥2，M为正整数。此外，第一复位晶体管的第一极与驱动晶体管的栅极、第一电容的第一端相耦接。第一电容的第二端与第一电源电压输入端相耦接。驱动晶体管的第一极在发光阶段与所述第一电源电压输入端，在数据电压写入阶段与所述显示驱动电路的数据电压输出端口相耦接。驱动晶体管的第二极与发光器件相耦接。数据电压输出端口用于输出数据电压；其中，第一复位晶体管的第一极为源极第二极为漏极，或者第一复位晶体管的第一极为漏极第二极为源极；驱动晶体管的第一极为源极第二极为漏极，或者驱动晶体管的第一极为漏极第二极为源极；第一电源电压输入端用于输入第一电源电压，数据电压输出端口用于输出数据电压基于此，上述显示模组的控制方法包括：首先，控制M行亚像素以第一刷新率逐行进行显示。当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，显示驱动电路向第N行亚像素的像素电路中的第一复位晶体管的第二极输出第二初始电压Vint2。接下来，控制M行亚像素以第二刷新率逐行进行显示。其中，第二刷新率小于第一刷新率。当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，显示驱动电路向第N行亚像素的像素电路中的第一复位晶体管的第二极输出第一初始电压Vint1。其中，|Vint2|＞|Vint1|。此外，复位阶段为用于将第一复位晶体管导通的阶段。数据电压写入阶段为用于将数据电压写入至驱动晶体管第一极的阶段。发光阶段为用于驱动发光器件发光的阶段。上述显示模组的控制方法与前述实施例提供的显示模组相同的技术效果。此处不再赘述。
本申请实施例的第五方面，提供一种显示驱动电路。显示屏包括M行矩阵形式排列的亚像素。每个亚像素的像素电路包括驱动晶体管、第一复位晶体管、第一电容以及发光器件。其中，M≥2，M为正整数。第一复位晶体管的第一极与驱动晶体管的栅极、第一电容的第一端相耦接。第一电容的第二端与第一电源电压输入端相耦接；驱动晶体管的第一极在发光阶段与第一电源电压输入端，在数据电压写入阶段与显示驱动电路的数据电压输出端口相耦接。驱动晶体管的第二极与发光器件相耦接。其中，第一复位晶体管的第一极为源极第二极为漏极，或者第一复位晶体管的第一极为漏极第二极为源极；驱动晶体管的第一极为源极第二极为漏极，或者驱动晶体管的第一极为漏极第二极为源极。第一电源电压输入端用于输入第一电源电压，数据电压输出端口用于输出数据电压。基于此，显示驱动电路用于：控制M行亚像素以第一刷新率逐行进行显示；当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，向第N行亚像素的像素电路中的第一复位晶体管的第二极输出第二初始电压Vint2；控制M行亚像素以第二刷新率逐行进行显示；其中，第二刷新率小于第一刷新率；当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，向第N行亚像素的像素电路中的第一复位晶体管的第二极输出第一初始电压Vint1；其中，|Vint2|＞|Vint1|。此外，复位阶段为第一复位晶体管导通的阶段。数据电压写入阶段为数据电压施加于驱动晶体管第一极的阶段。发光阶段为发光器件发光的阶段。上述电路系统的控制方法与前述实施例提供的显示模组的控制方法相同的技术效果。此处不再赘述。
本申请实施例的第六方面，提供一种电子设备。该电子设备包括显示屏以及显示驱动电路。显示屏包括M行矩阵形式排列的亚像素；每个亚像素的像素电路包括驱动晶体管、第一复位晶体管、第一电容以及发光器件。其中，M≥2，M为正整数。第一复位晶体管的第一极与驱动晶体管的栅极、第一电容的第一端相耦接；第一电容的第二端与第一电源电压输入端相耦接；驱动晶体管的第一极在发光阶段与第一电源电压输入端，在数据电压写入阶段与显示驱动电路的数据电压输出端口相耦接。驱动晶体管的第二极与发光器件相耦接。其中，第一复位晶体管的第一极为源极第二极为漏极，或者第一复位晶体管的第一极为漏极第二极为源极；驱动晶体管的第一极为源极第二极为漏极，或者驱动晶体管的第一极为漏极第二极为源极。第一电源电压输入端用于输入第一电源电压，数据电压输出端口用于输出数据电压。基于此，显示驱动电路用于：控制M行亚像素以第一刷新率逐行进行显示。当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，向第N行亚像素的像素电路中的第一复位晶体管的第二极输出第二初始电压Vint2。此外，显示驱动电路还用于控制M行亚像素以第二刷新率逐行进行显示。其中，第二刷新率小于第一刷新率。当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，向第N行亚像素的像素电路中的第一复位晶体管的第二极输出第一初始电压Vint1；其中，|Vint2|＞|Vint1|。此外，复位阶段为第一复位晶体管导通的阶段；数据电压写入阶段为数据电压施加于驱动晶体管第一极的阶段；发光阶段为发光器件发光的阶段。上述电子设备的控制方法与前述实施例提供的显示模组的控制方法相同的技术效果。此处不再赘述。
本申请实施例的第七方面，提供一种计算机可读介质，其存储有计算机程序。该计算机程序被处理器执行时实现如上所述的任意一种方法。该计算机可读介质与前述实施例提供的显示模组的控制方法具有相同的技术效果，此处不再赘述。
附图说明
图1a为本申请的一些实施例提供的一种电子设备的结构示意图；
图1b为图1a中显示屏的结构示意图；
图2a为本申请实施例提供的一种像素电路的结构示意图；
图2b、图2c、图2d分别为像素电路处于第一阶段①、第二阶段②以及第三阶段③时的等效电路图；
图3为图2a所示的像素电路的时序控制图；
图4为本申请的一些实施例提供的一种60Hz和30Hz一图像帧的时长对比图；
图5为本申请的一些实施例提供的一种60Hz和30Hz驱动晶体管的栅极电压以及栅源电压对比图；
图6为本申请的一些实施例提供的一种晶体管的I-V曲线示意图；
图7a为本申请实施例提供的一种显示模组的结构示意图；
图7b为本申请实施例提供的具有图2a所示的像素电路的显示屏的一种结构示意图；
图7c为本申请实施例提供的数据线与显示驱动电路的一种耦接方式；
图7d为本申请实施例提供的数据线与显示驱动电路的另一种耦接方式；
图8a为本申请实施例提供的另一种显示模组的结构示意图；
图8b为本申请实施例提供的具有图2a所示的像素电路的显示屏的另一种结构示意图；
图9a为本申请实施例提供的另一种显示模组的结构示意图；
图9b为本申请实施例提供的具有图2a所示的像素电路的显示屏的另一种结构示意图；
图9c为本申请实施例提供的另一种像素电路的局部结构示意图；
图10为本申请实施例提供的一种信号时序图；
图11为本申请实施例提供的另一种显示模组的结构示意图；
图12a为本申请实施例提供的另一种显示模组的结构示意图；
图12b为本申请实施例提供的具有图2a所示的像素电路的显示模组的另一种结构示意图；
图12c为本申请实施例提供的另一种像素电路的局部结构示意图；
图13为本申请实施例提供的一种信号时序图；
图14为本申请实施例提供的另一种显示模组的结构示意图；
图15为本申请实施例提供的一种显示模组的控制方法流程图。
附图标记：
01-电子设备；10-显示屏；11-中框；12-壳体；20-亚像素；201-像素电路；100-AA区；101-非显示区；30-驱动组；301-选通电路；302-反相器；40-显示驱动电路。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本申请中，“上”、“下”、“左”、“右”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
本申请实施例提供一种电子设备。该电子设备包括例如电视、手机、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑等。本申请实施例对上述电子设备的具体形式不做特殊限制。以下为了方便说明，是以电子设备为手机为例进行的说明。
在此情况下，上述电子设备主要包括显示模组。该显示模组可以包括如图1a所示的显示屏10、中框11以及壳体12。显示屏10安装于中框11上，中框11与壳体12相连接。其中，显示屏10具有显示面以及远离显示面的背面。
上述当显示屏10安装于中框11，并通过中框11与壳体12相连接时，壳体12设置于显示屏10的背面。上述电子设备01还包括设置有应用处理器(application processor，AP)的印刷电路板(printed circuit board，PCB)。
需要说明的是，上述是对显示模组结构的一种举例说明。在本申请的另一些实施例中，上述显示模组还可以具有两个显示屏10，两个显示屏10可以分别设置于中框11的两侧。从而可以使得电子设备的正面和背面均能够进行显示。
此外，如图1b所示，显示屏10包括有效显示区(active area，AA)100和位于该AA区100周边的非显示区101。
AA区100用于显示画面。如图1b所示，该AA区100包括多个亚像素(sub pixel)20。亚像素也可以称为子像素或者次像素。为了方便说明，本申请中上述多个亚像素20是以矩阵形式排列为例进行的说明。
需要说明的是，本申请实施例中，沿水平方向X排列成一排的亚像素20称为同一行亚像素，沿竖直方向Y排列成一排的亚像素20称为同一列亚像素。为了方便说明，以下是以AA区100内设置有M行亚像素20为例进行的说明。其中，M≥2，M为正整数。
AA区100中的亚像素20内，设置有用于控制亚像素20进行显示的像素电路。在一些实施例中，如图2a所示，该像素电路201至少包括驱动晶体管M4、第一复位晶体管M1、第一电容Cst以及发光器件L。该第一复位晶体管M1的第一极，例如源极(source，s)与驱动晶体管M4的栅极(gate，g)、第一电容Cst的第一端(如图2a中Cst的下极板)相耦接。该第一电容Cst的第二端(如图2a中Cst的下极板)与第一电源电压输入端(用于输出第一电源电压ELVDD)相耦接。
需要说明的是，第一复位晶体管M1的第一极可以为源极s，第二极可以为漏极d。或者，该第一复位晶体管M1的第一极可以为漏极d，第二极可以为源极s。本申请实施例为了方便说明，均是以第一复位晶体管M1的第一极为源极s，第二极为漏极d为例进行的举例说明。
此外，驱动晶体管M4的第一极，例如源极s在发光阶段(如图3所示的第三阶段③)与第一电源电压输入端相耦接，从而可以在发光阶段接收到该第一电源电压输入端提供的第一电源电压ELVDD。此外，驱动晶体管M4的第一极，例如源极s在数据电压写入阶段(如图3所示的第二阶段②)与数据电压输入端相耦接，从而可以在数据电压写入阶段接收到该数据电压输入端提供的数据电压Vdata。上述驱动晶体管M4的第二极，例如漏极(drain，简称d)与发光器件L相耦接。
需要说明的是，驱动晶体管M4的第一极可以为源极s，第二极可以为漏极d。或者，该驱动晶体管M4的第一极可以为漏极d，第二极可以为源极s。本申请实施例为了方便说明，均是以驱动晶体管M4的第一极为源极s，第二极为漏极d为例进行的举例说明。
此外，上述发光器件L可以为有机发光二极管(organic light emitting diode，OLED)。在此情况下，上述显示屏10为OLED显示屏。或者，发光器件L可以为微型发光二极管(mirco light emitting diode，mirco LED)。在此情况下，上述显示屏10为mirco LED显示屏。上述显示屏10能够实现自发光。以下为了方便描述，均是以发光器件L为OLED进行的举例说明。
在此情况下，驱动晶体管M4的第二极，例如漏极d可以与发光器件L的阳极(anode，a)相耦接。发光器件L的阴极(cathode，c)与第二电源电压输入端(用于输出第二电源电压ELVSS)相耦接。
此外，以像素电路201为如图2a所示的7T1C的结构为例，上述像素电路201还可以包括第一电容Cst和多个晶体管(M2、M3、M5、M6、M7)。其中，为了方便说明晶体管M7称为第二复位晶体管，晶体管M6称为第一发光控制晶体管，晶体管M5称为第二发光控制晶体管。
其中，第一发光控制晶体管M6的第一极，例如源极s与第一电源电压输入端相耦接，以接收该第一第一电源电压输入端提供的第一电源电压ELVDD。第一发光控制晶体管M6的第二极，例如漏极d与驱动晶体管M4的第一极，例如源极s相耦接。第二发光控制晶体管M5的第一极，例如源极s与驱动晶体管M4的第二极，例如漏极d相耦接。所述第二发光晶体管M5的第二极，例如漏极d与发光器件L，例如OLED的阳极相耦接。
需要说明的是，第一发光控制晶体管M6的第一极可以为源极s，第二极可以为漏极d。或者，该第一发光控制晶体管M6的第一极可以为漏极d，第二极可以为源极s。本申请实施例为了方便说明，均是以第一发光控制晶体管M6的第一极为源极s，第二极为漏极d为例进行的举例说明。同理，第二发光控制晶体管M5的第一极可以为源极s，第二极可以为漏极d。或者，该第二发光控制晶体管M5的第一极可以为漏极d，第二极可以为源极s。本申请实施例为了方便说明，均是以第二发光控制晶体管M5的第一极为源极s，第二极为漏极d为例进行的举例说明。同理，第二复位晶体管M7的第一极可以为源极s，第二极可以为漏极d。或者，该第二复位晶体管M7的第一极可以为漏极d，第二极可以为源极s。本申请实施例为了方便说明，均是以第二复位晶体管M7的第一极为源极s，第二极为漏极d为例进行的举例说明。
此外，显示屏10还包括用于承载上述像素电路201的衬底基板。在本申请的一些实施例中，该衬底基板可以采用柔性材料构成。该柔性材料可以为柔性玻璃，或者聚酰亚胺(polyimide，PI)。或者，在本申请的另一些实施例中，上述衬底材料可以采用拉伸材料。该拉伸材料的变形量可以大于或等于5％。例如，上述拉伸材料可以为聚二甲基硅氧烷((polydimethylsiloxane，PDMS)。在此情况下，该显示屏10可以为能够拉伸和弯折的柔性显示屏。具有该柔性显示屏的电子设备01可以为折叠手机或者折叠平板。
或者，上述衬底基板还可以采用质地较硬的材料，例如硬质玻璃、蓝宝石等构成。在此情况下，上述显示屏10为硬质显示屏。
基于图2a所示的像素电路201的结构，该像素电路201的工作过程，包括图3所示的三个阶段，第一阶段①、第二阶段②以及第三阶段③。图2b、图2c以及图2d中为了方便说明，在截止的晶体管上采用添加“×”标记的方式进行区分。
第一阶段①，在选通信号N-1的控制下，如图2b所示，第一复位晶体管M1和第二复位晶体管M7导通。初始电压Vint通过第一复位晶体管M1传输至驱动晶体管M4的栅极，从而对驱动晶体管M4的栅极进行复位。此外，初始电压Vint通过第二复位晶体管M7传输至OLED的阳极a，对OLED的阳极a进行复位。此时，OLED的阳极a的电压Va，以及驱动晶体管M4的栅极g的电压Vg4为Vint。
这样一来，在第一阶段①可以将驱动晶体管M4的栅极g以及OLED的阳极a的电压复位至初始电压Vint，从而避免上一图像帧残留于驱动晶体管M4的栅极g以及OLED的阳极a的电压对下一图像帧造成影响。因此，上述第一阶段①可以称为复位阶段。由上述可知，该复位阶段为第一复位晶体管M1导通的阶段。
第二阶段②，在选通信号N的控制下，如图2c所示，晶体管M2和晶体管M3导通。在晶体管M3导通的情况下，驱动晶体管M4的栅极g与漏极d相耦接，该驱动晶体管M4成二极管导通状态。此时，数据电压Vdata通过导通的晶体管M2写入至驱动晶体管M4的源极s。因此上述第二阶段②可以称为像素电路的数据电压Vdata写入阶段。由上述可知，数据电压写入阶段为数据电压Vdata施加于驱动晶体管M4第一极，例如源极s的阶段。
此时，驱动晶体管M4的源极s电压Vs4＝Vdata。根据晶体管的导通特性可知，驱动晶体管M4的漏极d电压Vd4＝Vdata-|Vth_M4|。由于晶体管M3导通，所以驱动晶体管M4的栅极g电压Vg4与漏极d电压Vd4相同。
因此驱动晶体管M4的栅极g电压Vg4＝Vdata-|Vth_M4|。这样一来，驱动晶体管M4的栅极电压Vg4与该驱动晶体管M4的阈值电压Vth_M4相关，从而实现对阈值电压Vth_M4的补偿。
第三阶段③，在发光控制信号EM的控制下，第二发光控制晶体管M5和第一发光控制晶体管M6导通，第一电源电压ELVDD与第二电源电压ELVSS之间的电流通路导通。该驱动晶体管M4产生的驱动电流I通过上述电流通路传输至OLED，以驱动OLED进行发光。由上述可知，发光阶段为驱动发光器件L发光的阶段。
驱动晶体管M4的源栅电压Vsg4＝Vs4-Vg4＝ELVDD-(Vdata-|Vth_M4|)。此外，驱动OLED发光的电流满足以下公式：
Isd＝1/2×μ×Cgi×W/L×(Vsg4-|Vth_M4|)2 (1)
根据OLED的电流公式可知，流过OLED的驱动电流Isd＝1/2×μ×Cgi×W/L×(ELVDD-Vdata+|Vth_M4|-|Vth_M4|)2＝1/2×μ×Cgi×W/L×(ELVDD-Vdata)2。
其中，μ为驱动晶体管M4的载流子迁移率；Cgi为驱动晶体管M4的栅极g与沟道之间的电容；W/L为驱动晶体管M4的宽长比，Vth_M4为驱动晶体管M4的阈值电压。
由于上述电流Isd与驱动晶体管M4的阈值电压Vth_M4无关，从而可以解决各个亚像素的驱动晶体管的阈值电压存在差异，导致出现亮度不均的现象。因此在经过第二阶段②中的阈值电压补偿后，达到显示屏10实现亮度均匀的效果可以在第三阶段③得到体现。由于OLED在上述第三阶段③发光，因此上述第三阶段③可以称为发光阶段。
基于上述像素电路的结构，显示屏10中的亚像素20是逐行扫描并发光的，因此当显示一帧图像时，第一行亚像素20发光后，需要保持发光的状态直至最后一行亚像素20发光，才能够实现一帧图像的显示。
在此情况下，当显示屏10用于显示动态画面时，可以采用60Hz的刷新率时，如图4所示，一图像帧的时间T2为1/60s。为了降低电子设备01的功耗，当该电子设备01的显示屏10用于显示静态画面时，例如待机画面时，可以采用小于60Hz，例如30Hz的刷新率。此时，如图4所示，一图像帧的时间T1为1/30s。其中，T1＞T2。
这样一来，当显示屏10采用较低的刷新率时，一图像帧的时间有所增加，所以对于同一行亚像素20而言，采用30Hz刷新率时，该行亚像素20保持发光的时长△t1，即图3中第三阶段③的时长大约为1/30s。采用60Hz刷新率时，该行亚像素20的保持发光时长△t2大约为1/60s。△t1大于△t2。
基于此，当一亚像素20发光时，该亚像素20的像素电路201中第一电容Cst的电量Q满足以下公式：
Q＝C×△V＝Ioff_M1×△t (2)
其中，公式(2)中，C为第一电容Cst的电容值；Ioff_M1为第三阶段③，即上述发光阶段第一复位晶体管M1的漏电流；△V为在第三阶段③驱动晶体管M4的栅极电压Vg4的压降(voltage drop)；△t为亚像素保持发光的时长。
由上述可知，△t1大于△t2，因此在第一电容Cst的电容值C、第一复位晶体管M1的漏电流Ioff_M1一定的情况下，由上述公式(2)可知，显示屏10采用30Hz进行显示时，驱动晶体管M4的栅极电压Vg4的压降△V1，大于显示屏10采用60Hz进行显示时，驱动晶体管M4的栅极电压Vg4的压降△V2。
基于此，如图5所示，驱动晶体管M4的栅源电压Vsg4＝Vs4-Vg4。其中，由图2a可知，Vs＝ELVDD。因此，在Vs4不变的情况下，由于△V1＞△V2，因此，显示屏10采用30Hz进行显示时，驱动晶体管M4的栅源电压Vsg4_1，大于显示屏10采用60Hz进行显示时，驱动晶体管M4的栅源电压Vsg4_2，即Vsg4_1＞Vsg4_2。
在此情况下，由公式(1)可知，驱动OLED发光的电流Isd与驱动晶体管M4的栅源电压Vsg4的平方成正比。因此，由于Vsg4_1＞Vsg4_2，所以显示屏10采用30Hz进行显示时，驱动OLED发光的电流Isd1，大于显示屏10采用60Hz进行显示时，驱动OLED发光的电流Isd2，即Isd1＞Isd2。这样一来，在显示屏10由较高刷新率60Hz转换为较低刷新率30Hz进行显示时，流过亚像素20中OLED的电流会增大。此时在刷新频率交替的时间，OLED的亮度会突然变量，人眼会敏锐地捕获到突然变化的亮度，从而出现屏闪的现象。
基于上述显示屏10出现屏闪的原因，本申请实施例提供一种减小屏闪现象出现的几率的方法。由公式(2)可知，当显示屏10以低刷新率30Hz进行显示时，亚像素20保持发光的时长△t增大。在此情况下，为了使得公式(2)的左边数值保持不变，可以减小第一复位晶体管M1的漏电流Ioff_M1。
这样一来，可以使得显示屏10以低刷新率30Hz进行显示时，在第三阶段③驱动晶体管M4的栅极电压Vg4的压降△V1，与显示屏10采用60Hz进行显示时，驱动晶体管M4的栅极电压Vg4的压降△V2的数值近似相等。
基于此，由图5可知，当△V1与△V2的数值近似相等时，显示屏10采用30Hz进行显示时，驱动晶体管M4的栅源电压Vsg4_1，与显示屏10采用60Hz进行显示时，驱动晶体管M4的栅源电压Vsg4_2近似相等。
进而，由公式(1)可得，显示屏10采用30Hz进行显示时，驱动OLED发光的电流Isd1，与显示屏10采用60Hz进行显示时，驱动OLED发光的电流Isd2近似相等。从而在显示屏10由较高刷新率60Hz，转换为较低刷新率30Hz进行显示时，流过亚像素20中OLED的电流基本保持不变，进而可以有效降低屏闪现象出现的几率。
综上所述，为了有效解决上述屏闪问题，需要降低像素电路201中第一复位晶体管M1的漏电流Ioff_M1。基于此，由如图6中晶体管的I-V曲线可知，每条曲线各处晶体管的源漏电压Vsd均相等。例如曲线①对应的晶体管的源漏电压Vsd1，曲线②对应的晶体管的源漏电压Vsd2。
曲线①位于曲线②的上方，因此Vsd1＞Vsd2。在此情况下，曲线①对应的晶体管的漏电流Ioff_1，大于曲线②对应的漏电流Ioff_2。因此，为了在发光阶段，即图3中的第三阶段③，降低第一复位晶体管M1的漏电流Ioff_M1，可以在该第三阶段③减小第一复位晶体管M1的源漏电压Vsd1。
需要说明的是，如图2a所示，与驱动晶体管M4相连接的晶体管有第一复位晶体管M1，以及晶体管M3。因此，第一复位晶体管M1的漏电流以及晶体管M3的漏电流都会导致驱动晶体管M4的栅极电压Vg4，在亚像素20保持发光的时间内产生压降△V。但是，由于晶体管M3在第二阶段②导通时，可以使得驱动晶体管M4的漏极d和栅极g的电压相同，因此在第三阶段③，当晶体管M3截止后，该晶体管M3的源漏电压Vsd3较小，所以产生的漏电流也较小，对驱动晶体管M4的栅极电压Vg4的影响较小。
然而，由像素电路201的工作过程可知，在第三阶段③，第一复位晶体管M1的源漏电压Vsd1＝Vdata-|Vth_M4|-Vint。示例的，上述Vint可以为-4V。因此，第一复位晶体管M1的源漏电压Vsd1较大，所以产生的漏电流也较大，对驱动晶体管M4的栅极电压Vg4的影响较大。所以以下实施例是以减小第一复位晶体管M1的源漏电压Vsd1，达到减小屏闪现象出现几率的目的。以下，对能够减小第一复位晶体管M1的源漏电压Vsd1的显示屏10的结构进行说明。
需要说明的是，上述实施例是以像素电路201为如图2a所示的7T1C结构为例，对减小第一复位晶体管M1的源漏电压Vsd1，以达到减小屏闪目的进行的说明。本申请对像素电路201的结构不进行限定，只要能够保证该像素电路201具有驱动晶体管M4以及上述第一复位晶体管M1即可。
本申请实施例提供的显示模组还包括设置于非显示区101，如图7a所示的至少一个驱动组30和显示驱动电路40。其中，在本申请的一些实施例中，该显示驱动电路40可以为显示驱动芯片(display driver integrated circuit，DDIC)。该DDIC具有用于输出数据电压Vdata的数据电压输出端VO。在此情况下，在数据电压写入阶段(如图3所示的第二阶段②)，与驱动晶体管M4的第一极，例如源极s耦接的上述数据电压输入端即为该DDIC的数据电压输出端口VO。
DDIC通过图1a所示的柔性电路板(flexible printed circuit，FPC)与AP相耦接，从而使得DDIC可以接收到AP输出的显示数据。上述DDIC的数据电压输出端口VO与显示区100内的数据线(data line，DL)相耦接。DL与图2a中晶体管M2的第一极相耦接，从而使得DDIC输出的数据线Vdata，能够通过上述DL传输至各个亚像素20的像素电路201中。
需要说明的是，本申请实施例中，如图7c所示，每一条数据线DL的一端与同一列(沿竖直方向Y)亚像素20中晶体管M2(如图2a所示)的第一极相耦接，每条数据线DL的另一端可以通过数据选择器(multiplexer，MUX)电路与DDIC(即显示驱动电路40)的数据电压输出端VO(如图7a所示)耦接。该MUX可以根据需要在一个时间段内，只选择部分数据线DL分别接收DDIC的各个数据电压输出端VO输出的数据电压Vdata。
在本申请的一些实施例中，当显示屏10的尺寸较大，一行(水平方向X)的数量较多时，该显示屏10中设置的数据线DL的数量也会增加。在此情况下，上述电子设备01可以包括多个MUX和多个DDIC。如图7d所示，显示屏10中的部分数据线DL通过一个MUX与一个DDIC的数据电压输出端VO耦接。此外，驱动组30包括M个选通电路301。每个选通电路301与显示驱动电路40相耦接。该选通电路301用于接收显示驱动电路40输出的第一初始电压Vint1、第二初始电压Vint2。其中，|Vint2|＞|Vint1|。
在本申请的一些实施例中，如图7b所述，上述显示驱动电路40具有上述第一信号端O1和第二信号端O2。其中，第一信号端O1可以输出第一初始电压端Vint1。第二信号端O2用于输出第二初始电压Vint2。
此外，如图7b所示，第N(例如N＝1)个选通电路301与第N(例如N＝1)行亚像素20的像素电路201中的第一复位晶体管M1的第二极，例如漏极d相耦接。选通电路301还用于在像素电路201处于复位阶段(图3中的第一阶段①)以及数据电压写入阶段(图3中的第二阶段②)时，向第一复位晶体管M1的第二极，例如漏极d输出第二初始电压Vint2。
这样一来，在复位阶段(图3中的第一阶段①)，当第一复位晶体管M1导通时，上述第二初始电压Vint2可以传输至驱动晶体管M4的栅极，从而对驱动晶体管M4的栅极进行复位。
并且，在像素电路201包括第二复位晶体管M7和OLED的情况下，当第二复位晶体管M7导通时，上述第二初始电压Vint2还可以传输至OLED的阳极，从而对OLED的阳极进行复位。
此外，在数据电压写入阶段(图3中的第二阶段②)时，由于晶体管M3导通，所以驱动晶体管M4的栅极g电压Vg4和第一复位晶体管M1的源极s的电压Vs1为Vdata-|Vth_M4|。
此时，第一复位晶体管M1的源漏电压Vsd1_A＝Vdata-|Vth_M4|-Vint2。在本申请的一些实施例中，上述Vint2＝-4V。第一复位晶体管M1的源漏电压Vsd1_A＝Vdata-|Vth_M4|-(-4)＝Vdata-|Vth_M4|+4。
此外，上述选通电路301还用于在像素电路201处于发光阶段(图3中的第三阶段③)时，向第一复位晶体管M1的第二极，例如漏极d输出第一初始电压Vint1。其中，1≤N≤M，N为正整数。
这样一来，在发光阶段(图3中的第三阶段③)，由于选通电路301向第一复位晶体管M1的第二极，例如漏极d输出第一初始电压Vint1，因此在该发光阶段，第一复位晶体管M1的源漏电压Vsd1_B＝Vdata-|Vth_M4|-Vint1。由于|Vint2|＞|Vint1|，因此Vsd1_B＜Vsd1_A。
在此情况下，可以在发光阶段减小第一复位晶体管M1的源漏电压Vsd1，从而可以减小第一复位晶体管M1在发光阶段的漏电流Ioff_M1。在采用低刷新率显示时，可以减小由于漏电流导致驱动晶体管M4的栅极电压Vg4在发光阶段存在较大压降，而导致屏闪现象出现的几率。
在本申请的一些实施例中，上述第一初始电压Vint1的取值范围可以为0～2V。当第一初始电压Vint1小于0V时，在上述发光阶段，Vsd1_B与Vsd1_A之间的差异较小，从而在发光阶段无法有效降低第一复位晶体管M1的漏电流Ioff_M1，降低了消除屏闪现象的效果。此外，当第一初始电压Vint1大于2V时，会使得第二复位晶体管M7的漏电流的方向流向OLED，从而在亚像素显示黑画面时，导致OLED发光，而产生漏光的现象。
基于此，在本申请的一些实施例中，上述第一初始电压Vint1可以为0V，1V，2V。
在此基础上，上述显示模组包括如图8a所示的第一驱动组30a和第二驱动组30B。上述第一驱动组30A和第二驱动组30B分别在显示屏的显示区100的左、右两侧。
基于此，如图8b所示，第一驱动组30A中第N(例如N＝1)个选通电路301，以及第二驱动组30B中第N(例如N＝1)个选通电路301均与第N(例如N＝1)行亚像素20的像素电路201中的第一复位晶体管M1的第二极，例如漏极d相耦接。
在此情况下，当显示屏10的分辨率较高时，一行亚像素20的数量较多，如果只在一行亚像素20的左侧或者右侧设置上述驱动组30，那么一行亚像素20中距离驱动组30中的选通电路30的输出端较远的一端，接收到的信号会存在衰减，从而降低信号的准确性。
因此，通过在显示区100的左、右两侧分别设置第一驱动组30A和第二驱动组30B，使得第一驱动组30A中的一个选通电路301和第二驱动组30B中的一个选通电路301，分别从左、右两侧向同一行亚像素20中的各个第一复位晶体管M1的第二极，例如漏极d提供上述第一初始电压Vint1、第二初始电压Vint2，从而可以有效减小信号衰减的问题。
以下，通过不同的示例对上述驱动组30中选通电路301以及具有该选通电路301的显示屏10的结构进行举例说明。
示例一
本示例中，如图9a所示，显示屏10还包括M条第一初始电压线S1。每个选通电路301包括第一选通晶体管Ms1和第二选通晶体管Ms2。此外，如图9b所示，第N(例如，N＝1)条第一初始电压线S1与第N(例如，N＝1)行亚像素20的像素电路201中的第一复位晶体管M1的第二极，例如漏极d相耦接。
需要说明的是，第一选通晶体管Ms1的第一极可以为源极s，第二极可以为漏极d。或者，该第一选通晶体管Ms1的第一极可以为漏极d，第二极可以为源极s。本申请实施例为了方便说明，均是以第一选通晶体管Ms1的第一极为源极s，第二极为漏极d为例进行的举例说明。同理，第二选通晶体管Ms2的第一极可以为源极s，第二极可以为漏极d。或者，该第二选通晶体管Ms2的第一极可以为漏极d，第二极可以为源极s。本申请实施例为了方便说明，均是以第二选通晶体管Ms2的第一极为源极s，第二极为漏极d为例进行的举例说明。
此外，第N(例如，N＝1)个选通电路301中的第一选通晶体管Ms1的第一极，例如源极s与显示驱动电路40相耦接。显示驱动电路40可以具有第一信号端O1和第二信号端O2时。该第一选通晶体管Ms1的第一极，例如源极s与显示驱动电路40的第一信号端O1相耦接，用于接收显示驱动电路40的第一信号端O1输出的第一初始电压Vint1。
该第一选通晶体管Ms1的第二极，例如漏极d与第N(例如，N＝1)条第一初始电压线S1相耦接。该第一选通晶体管Ms1的栅极g用于接收第一选通信号E。
第N(例如，N＝1)个选通电路301中的第二选通晶体管Ms2的第一极，例如源极s与显示驱动电路40相耦接。显示驱动电路40可以具有第一信号端O1和第二信号端O2时。该第二选通晶体管Ms2的第一极，例如源极s与显示驱动电路40的第二信号端O2相耦接，用于接收显示驱动电路40的第二信号端O2输出的第二初始电压Vint2。
第二选通晶体管Ms2的第二极，例如漏极d与第N条(例如，N＝1)第一初始电压线S1相耦接。该第一选通晶体管Ms1的栅极g用于第二选通信号XE。其中，第二选通信号XE为第一选通信号E的反相信号。
在此情况下，结合图3、图10所示的时序图，分别获得图2a，以及图9b所示的像素电路中第一复位晶体管M1在各个阶段的漏极电压Vd1、源漏电压Vsd1以及第二复位晶体管M7在各个阶段的漏极电压Vd7，如图表1所示。
表1
Figure BDA0002218291310000131
由表1可知看出，在第一阶段①，即复位阶段，第一复位晶体管M1导通，第一复位晶体管M1漏极的电压Vd1＝Vint＝Vint2＝-4V。此时，在第一复位晶体管M1自身电阻的影响下，该第一复位晶体管M1源极s的电压Vs1小于-4V，例如可以为-3.9V，此时，第一复位晶体管M1的源漏电压Vsd1＝Vs1-Vd1＝-3.9-(-4)＝0.1V。
此外，如图9b所示，在像素电路201还包括第二复位晶体管M7。该第二复位晶体管M7的栅极g与第一复位晶体管M1的栅极相耦接，且均用于接收选通信号N-1。这样一来，在图3所示的第一阶段①，上述选通信号N-1输入有效信号时，第一复位晶体管M1和第二复位晶体管M7可以均导通。
在此基础上，第二复位晶体管M7的第一极，例如源极s与OLED的阳极a相耦接。并且，第N(例如，N＝1)行亚像素20的像素电路201中的第二复位晶体管M7的第二极，例如漏极d与第N(例如，N＝1)条第一初始电压线S1相耦接。
这样一来，当在上述第一阶段①时，第一复位晶体管M1和第二复位晶体管M7导通，第一初始电压线S1将数值较大的第二初始电压Vint2通过第一复位晶体管M1传输至驱动晶体管M4的栅极g，并将第二初始电压Vint2通过第二复位晶体管M7传输至OLED的阳极a。从而可以通过第一复位晶体管M1和第二复位晶体管M7分别对驱动晶体管M4的栅极g、OLED的阳极a进行复位。
在第二阶段②，即数据电压写入阶段，第一复位晶体管M1截止，第一复位晶体管M1漏极的电压Vd1＝Vint＝Vint2＝-4V。此时，由上述可知，像素电路201中晶体管M3导通，因此第一复位晶体管M1的源漏电压Vsd1＝Vdata-|Vth_M4|-(-4)。
此外，在第三阶段，即发光阶段，第一复位晶体管M1截止。相对于图2a所示的方案，采用图9b所示的方案时，由于第一复位晶体管M1的漏极电压Vd1，以及第二复位晶体管M7的漏极电压Vd7为：Vd1＝Vd7＝Vint1＝1V。所以第一复位晶体管M1的源漏电压Vsd1＝Vdata-|Vth_M4|-1＜Vdata-|Vth_M4|-(-4)。
基于此，可以在OLED发光时，减小第一复位晶体管M1的源漏电压Vsd1，以减小第一复位晶体管M1的漏电流Ioff_M1。这样一来，在由高刷新率，例如60Hz转换为低刷新率，例如30Hz时，可以减小由于漏电流导致驱动晶体管M4的栅极电压Vg4在发光阶段存在较大压降，使得采用30Hz显示时，和采用60Hz显示时亚像素20的发光亮度相当。从而可以在刷新率交替时，减小显示亮度突然增大的几率，使得人眼无法敏锐捕获到亮度的改变，减小了屏闪现象发生的几率。
需要说明的是，上述是以Vint1＝1V为例进行的说明。由上述可知，Vint1可以在0V～2V的范围内进行选择。
此外，上述均是以亚像素20的像素电路201中，第一复位晶体管M1、第二复位晶体管M7以及驱动晶体管M4为P型金属氧化物半导体场效应晶体管(positive channel metaloxide semiconductor，PMOS)为例进行的说明。在此情况下，上述晶体管的第一极为源极s，第二极为漏极d。并且，上述晶体管的栅极g接收到低电平时，该晶体管处于导通状态。当上述晶体管的栅极g接收到高电平时，该晶体管处于截止状态。
在本申请的另一些实施例中，如图9c所示，像素电路201中，第一复位晶体管M1、第二复位晶体管M7以及驱动晶体管M4可以为N型金属氧化物半导体场效应晶体管(negativechannel metal oxide semiconductor，NMOS)。在此情况下，上述晶体管的第一极为漏极d，第二极为源极s，并且，上述晶体管的栅极g接收到高电平时，该晶体管处于导通状态。当上述晶体管的栅极g接收到低电平时，该晶体管处于截止状态。
本示例中，在第一复位晶体管M1、第二复位晶体管M7为N型晶体管时，上述第一初始电压Vint1和第二初始电压Vint2的设置方式同理可得，例如，第一复位晶体管M1的源极电压Vs1、第二复位晶体管M7的源极电压Vs7在第一阶段①、第二阶段②可以为Vint2＝-4V。第一复位晶体管M1的源极电压Vs1、第二复位晶体管M7的源极电压Vs7在第三阶段③可以为Vint1＝1V。
本示例中，以下为了方便说明，是以第一复位晶体管M1、第二复位晶体管M7以及驱动晶体管M4为P型为例进行说明。
在本申请的一些实施例中，为了逐行向亚像素20中的第一复位晶体管M1的漏极d输出上述第一初始电压Vint1和第二初始电压Vint2，上述驱动组30还包括如图11所示的M个反相器302和M个级联的移位寄存器(shift register，SR)。
其中，第N(例如N＝1)个SR的输出端Op与第N(例如N＝1)个反相器302的输入端，以及第N(例如N＝1)个选通电路301中的第一选通晶体管Ms1的栅极g相耦接。该SR的输出端Op用于输出上述第一选通信号E。
第N个反相器302的输出端与第N个选通电路301中的第二选通晶体管Ms2的栅极g相耦接。该反相器302的输出端用于输出第二选通信号XE。
在此情况下，当多个SR依次级联时，例如，如图11所示，第一级移位寄存器，即SR1的信号输出端(Output，简称Op)与第二级移位寄存器，即SR2的信号输入端(Input，简称Ip)相耦接。SR2与SR1相邻。SR2的信号输出端Op与第三级移位寄存器，即SR3的信号输入端Ip相耦接。SR3与SR2相邻。此外，其余SR的级联方式同上所述。
SR1的信号输入端Ip用于接收起始信号(start vertical frame signal，简称STV)。在本申请的一些实施例中，当STV为高电平(High voltage)时，起始信号STV为有效信号，该SR1开始工作。当STV为低电平(low voltage)时，起始信号STV为非有效信号，此时SR1不工作。
基于此，当像素电路201处于上述第一阶段①和第二阶段②时，SR1输出无效信号，例如高电平。此时第一选通晶体管Ms1截止，此外，上述高电平经过反相器302的反相作用后，第一个选通电路301中的第二选通晶体管Ms2的栅极接收用到有效的第二选通信号XE。该第二选通晶体管Ms2导通。
显示驱动电路40的第二信号端O2输出的第二初始电压Vint2，通过第二选通晶体管Ms2传输至第一行的每个亚像素20的第一复位晶体管M1的漏极d。从而如表1所示，可以使得第一复位晶体管M1的源漏电压Vsd1在第一阶段①为0.1V，在第二阶段②为Vsd1＝Vdata-|Vth_M4|-(-4)。
当像素电路201处于上述第三阶段③时，SR1输出有效信号，例如低电平。此时，第一个选通电路301中的第一选通晶体管Ms1导通。SR1输出的信号经过反相器302的反相作用后，使得第二选通晶体管Ms2截止。
显示驱动电路40的第一输出端O1输出的第一初始电压Vint1，通过第一选通晶体管Ms1传输至第一行的每个亚像素的第一复位晶体管M1的漏极d。从而如表1所示，可以使得第一复位晶体管M1的源漏电压Vsd1在第三阶段③为Vsd1＝Vdata-|Vth_M4|-1。
此外，当SR1输出有效信号时，该有效信号还可以传输至与SR1级联的SR2的信号输入端Ip。因此，通过设置SR2中的电路结构，可以使得第一行亚像素发光后，SR2再控制第二个选通电路301中的第二选通晶体管Ms2、第一选通晶体管Ms1导通，以使得第二行亚像素201发光。这样一来，通过上述多个级联的SR，可以对多行依次排列的亚像素20，逐行进行扫描，以使得亚像素20逐行进行发光。
需要说明的是，图11中仅在显示区100的左侧示意出了多个反相器302以及多个级联的SR。由上述可知，当显示区100的右侧也设置有上述选通电路301时，为了控制选通电路301中的第一选通晶体管Ms1、第二选通晶体管Ms2的导通和截止，也可以在显示区100的右侧设置多个反相器302以及多个级联的SR，设置方式同上所述，此处不再赘述。
由上述可知，在像素电路201包括如图11所示的第一发光控制晶体管M6、第二发光控制晶体管M5的情况下，该第一发光控制晶体管M6、第二发光控制晶体管M5的栅极g均用于接收发光控制信号EM，从而可以在第三阶段③，开启第一发光控制晶体管M6、第二发光控制晶体管M5，使得第一电源电压ELVDD和第二电源电压EVLSS之间的电流通路导通，从而使得驱动晶体管M4提供的驱动电流能够流过OLED，以驱动OLED进行发光。
由上述可知，选通电路301中第一选通晶体管Ms1也需要在上述第三阶段③导通，因此，为了简化位于非显示区101中的驱动电路的结构，如图11所示，上述SR的输出端Op还与第一发光控制晶体管M6、第二发光控制晶体管M5的栅极g相耦接。
这样一来，当像素电路201处于上述第三阶段③时，SR的输出端Op不仅可以向第一发光控制晶体管M6、第二发光控制晶体管M5的栅极g提供上述发光控制信号EM，以使得OLED进行发光。还可以向选通电路301中第一选通晶体管Ms1的栅极g提供第一选通信号E，从而使得显示驱动电路40的第一信号端O1输出的第一初始电压Vint1，通过第一选通晶体管Ms1传输至第一行的每个亚像素的第一复位晶体管M1的漏极d。
示例二
本示例中，如图12a所示，显示屏10包括M条第一初始电压线S1，以及M条第二初始电压线S2。选通电路301包括第一选通晶体管Ms1和第二选通晶体管Ms2。
其中，第一选通晶体管Ms1、第二选通晶体管Ms2、第一初始电压线S1的连接方式，以及每一行亚像素20的像素电路中，第一复位晶体管M1与第一初始电压线S1的耦接方式与示例一相同，此处不再赘述。
需要说明的是，为了向选通电路301中的第一选通晶体管Ms1的栅极g提供第一选通信号E，并向第二选通晶体管Ms2的栅极g提供第二选通信号XE，与示例一相同，可以在非显示区设置M个反相器302和M个级联的SR。其中，SR和反相器302的连接方式，同上所述，此处不再赘述。
此外，如图12b所示，上述像素电路201还包括第二复位晶体管M7。与示例一相同，第二复位晶体管M7的栅极g与第一复位晶体管M1的栅极g相耦接。第二复位晶体管M7的第一极，例如源极s与OLED的阳极a相耦接。
与示例一的不同之处在于，第N(例如N＝1)行亚像素20的像素电路201中的第二复位晶体管M7的第二极，例如第二极与第N(例如N＝1)条第二初始电压线S2相耦接。
在显示驱动电路40具有上述第一信号端O1和第二信号端O2的情况下，第二初始电压线S2与第二信号端O2相耦接，用于接收第二信号端O2输出的第二初始电压Vint2。
在此情况下，结合图3、图13所示的时序图，分别获得图2a，以及图12b所示的像素电路中第一复位晶体管M1在各个阶段的漏极电压Vd1、源漏电压Vsd1，以及第二复位晶体管M7在各个阶段的漏极电压Vd7如图表2所示。
表2
Figure BDA0002218291310000161
由表2可知看出，在第一阶段①，即复位阶段，由上述可知，一级SR可以控制一个选通电路201中的第一选通晶体管Ms1截止，第二选通晶体管Ms2导通，从而将显示驱动电路40的第二信号端O2提供的第二初始电压Vint2，通过第一初始电压线S1传输至第一复位晶体管M1的第二极，例如漏极d。第一复位晶体管M1漏极的电压Vd1＝Vint＝Vint2＝-4V。
第一复位晶体管M1导通，在第一复位晶体管M1自身电阻的影响下，该第一复位晶体管M1源极s的电压Vs1小于-4V，例如可以为-3.9V，此时，第一复位晶体管M1的源漏电压Vsd1＝Vs1-Vd1＝-3.9-(-4)＝0.1V。
此外，第二初始电压线S2将显示驱动电路40的第二信号端O2提供的第二初始电压Vint2，传输至第二复位晶体管M7的第二极，例如漏极d，该第二复位晶体管M7漏极的电压Vd7＝Vint＝Vint2＝-4V。
在第二阶段②，即数据电压写入阶段，第一复位晶体管M1截止，第一复位晶体管M1漏极的电压Vd1＝Vint＝Vint2＝-4V。此时，由上述可知，像素电路201中晶体管M3导通，因此第一复位晶体管M1的源漏电压Vsd1＝Vdata-|Vth_M4|-(-4)。
此外，第二复位晶体管M7在该阶段也处于截止状态，所以第二复位晶体管M7漏极的电压Vd7＝Vint＝Vint2＝-4V。
在第三阶段，即发光阶段，第一复位晶体管M1截止。相对于图2a所示的方案，采用图12b所示的方案时，由于第一复位晶体管M1的漏极电压Vd1＝Vint1＝1V，所以第一复位晶体管M1的源漏电压Vsd1＝Vdata-|Vth_M4|-1＜Vdata-|Vth_M4|-(-4)。从而可以在OLED发光时，减小第一复位晶体管M1的源漏电压Vsd1，以减小第一复位晶体管M1的漏电流Ioff_M1。
这样一来，在采用低刷新率，例如30Hz显示时，可以减小由于漏电流导致驱动晶体管M4的栅极电压Vg4在发光阶段存在较大压降，而导致屏闪现象出现的几率，使得采用30Hz显示时，和采用60Hz显示时亚像素20的发光亮度相当。
此外，由于第二复位晶体管M7的第二极，例如漏极d与第二初始电压线S2相耦接，因此第二复位晶体管M7漏极的电压Vd7＝Vint＝Vint2＝-4V。在此情况下，相对于示例一而言，本示例中，在第三阶段③，第二复位晶体管M7漏极d的电压Vd7＝-4V，小于示例一中的1V。
这样一来，可以减小由于第二复位晶体管M7的漏极d在第三阶段③升高，而导致第二复位晶体管M7的漏电流的方向流向OLED，从而在亚像素显示黑画面时，导致OLED发光，而产生漏光的现象的几率。
需要说明的是，本示例中，上述均是以亚像素20的像素电路201中，第一复位晶体管M1、第二复位晶体管M7以及驱动晶体管M4为P型晶体管为例进行的说明。
在本申请的另一些实施例中，如图12c所示，像素电路201中，第一复位晶体管M1、第二复位晶体管M7以及驱动晶体管M4为N型晶体管。在此情况下，在第一复位晶体管M1、第二复位晶体管M7为N型晶体管时，上述第一初始电压Vint1和第二初始电压Vint2的设置方式同理可得，例如，第一复位晶体管M1的源极电压Vs1在第一阶段①、第二阶段②可以为Vint2＝-4V，第一复位晶体管M1的源极电压Vs1在第三阶段③可以为Vint1＝1V。第二复位晶体管M7的源极电压Vs7在第一阶段①、第二阶段②以及第三阶段③均为Vint2＝-4V。
本申请的一些实施例，还提供一种显示模组的控制方法。其中，该显示模组包括显示屏10和如图14所示的显示驱动电路40。该显示屏10包括M行矩阵形式排列的亚像素20。其中，M≥2，M为正整数。
每个亚像素20的像素电路201包括驱动晶体管M4、第一复位晶体管M1、第一电容Cst以及发光器件L。该第一复位晶体管M1的第一极，例如源极(source，s)与驱动晶体管M4的栅极(gate，g)、第一电容Cst的第一端相耦接。该第一电容Cst的第二端与第一电源电压输入端(用于输出第一电源电压ELVDD)相耦接。
由上述可知，驱动晶体管M4的第一极，例如源极s在上述发光阶段与第一电源电压输入端耦接，从而能够接收该第一电源电压输入端输出的第一电源电压ELVDD。该驱动晶体管M4的第一极，例如源极s在数据电压写入阶段与DDIC的数据电压输出端口VO耦接，用于接收数据电压输出端口VO输出的数据电压Vdata。上述驱动晶体管M4的第二极，例如漏极(drain，简称d)与发光器件L相耦接。
基于此，上述显示模组的控制方法如图15所示包括S101和S102。
S101、控制M行亚像素20以第一刷新率，例如60Hz逐行进行显示。当控制M行亚像素20中的第N行亚像素20进行显示时，在复位阶段(图3中的第一阶段①)、数据电压写入阶段(图3中的第二阶段②)以及发光阶段(图3中的第三阶段③)，通过如图14所示的第一信号端O1，向第N行亚像素20的像素电路201中的第一复位晶体管M1的第二极，例如漏极d，输出第二初始电压Vint2。示例的，该第二初始电压Vint2可以为-4V。
S102、控制M行亚像素20以第二刷新率，例如30Hz逐行进行显示。该第二刷新率小于上述第一刷新率。当控制M行亚像素20中的第N行亚像素20进行显示时，在复位阶段(图3中的第一阶段①)、数据电压写入阶段(图3中的第二阶段②)以及发光阶段(图3中的第三阶段③)，通过如图14所示的第一信号端O1，向第N行亚像素20的像素电路20中的第一复位晶体管M2的第二极，例如漏极d，输出第一初始电压Vint1。其中，|Vint2|＞|Vint1|。
示例的，为了使得该第一初始电压Vint1在复位阶段能够有效的对驱动晶体管M4的栅极g进行复位，以清除上一图像帧的残留电压，该第一初始电压Vint1可以选择为负值的电压，例如-3V或者-2V。
基于此，在由高刷新率，例如60Hz转换为低刷新率，例如30Hz时，向第一复位晶体管M2的第二极提供绝对值大于第二初始电压Vint2的第一初始电压Vint1，能够减小第一复位晶体管M1的源漏电压Vsd1，以减小第一复位晶体管M1的漏电流Ioff_M1。这样一来，可以减小由于漏电流导致驱动晶体管M4的栅极电压Vg4在发光阶段存在较大压降，使得采用30Hz显示时，和采用60Hz显示时亚像素20的发光亮度相当。从而在刷新率交替时，减小显示亮度突然增大的几率，使得人眼无法敏锐捕获到亮度的改变，减小了屏闪现象发生的几率。
在此情况下，为了实现上述S101和S102，本申请的一些实施例提供一种显示驱动电路。该显示驱动电路与显示屏10耦接，且可以用于执行上述S101和S102。上述显示驱动电路具有与前述实施例提供的显示模组的控制方法相同的技术效果，此处不再赘述。
或者，本申请的另一些实施例中，上述电子设备可以包括显示屏10，以及与该显示屏10耦接的显示驱动电路40。
其中，显示驱动电路40用于执行S101中的控制M行亚像素20以第一刷新率，例如60Hz逐行进行显示的步骤。
显示驱动电路40用于执行S101中的当控制M行亚像素20中的第N行亚像素20进行显示时，在复位阶段(图3中的第一阶段①)、数据电压写入阶段(图3中的第二阶段②)以及发光阶段(图3中的第三阶段③)，通过如图14所示的第一信号端O1，向第N行亚像素20的像素电路201中的第一复位晶体管M1的第二极，例如漏极d，输出第二初始电压Vint2。示例的，该第二初始电压Vint2可以为-4V的步骤。
此外，显示驱动电路40还用于执行S102中的控制M行亚像素20以第二刷新率，例如30Hz逐行进行显示的步骤。
显示驱动电路40还用于执行S102中的当控制M行亚像素20中的第N行亚像素20进行显示时，在复位阶段(图3中的第一阶段①)、数据电压写入阶段(图3中的第二阶段②)以及发光阶段(图3中的第三阶段③)，通过如图14所示的第一信号端O1，向第N行亚像素20的像素电路20中的第一复位晶体管M2的第二极，例如漏极d，输出第一初始电压Vint1的步骤。上述电子设备具有与前述实施例提供的显示模组的控制方法相同的技术效果，此处不再赘述。
此外，本申请实施例提供一种计算机可读介质，其存储有计算机程序。该计算机程序被处理器执行时实现如如上所述的方法。
该计算机可读介质可以是只读存储器(read-only memory，ROM)或可存储静态信息和指令的其他类型的静态存储设备，随机存取存储器(random access memory，RAM)或者可存储信息和指令的其他类型的动态存储设备，也可以是电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)，或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。存储器可以是独立存在，通过通信总线与处理器相连接。存储器也可以和处理器集成在一起。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件程序实现时，可以全部或部分地以计算机程序产品的形式来实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机执行指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种显示模组，其特征在于，包括显示屏、显示驱动电路以及至少一个驱动组；
显示屏包括M行矩阵形式排列的亚像素；每个亚像素的像素电路包括驱动晶体管、第一复位晶体管、第一电容以及发光器件；其中，M≥2，M为正整数；
所述第一复位晶体管的第一极与所述驱动晶体管的栅极、所述第一电容的第一端相耦接；所述第一电容的第二端与第一电源电压输入端相耦接；所述驱动晶体管的第一极与所述第一电源电压输入端，及所述显示驱动电路的数据电压输出端口相耦接，所述驱动晶体管的第二极与所述发光器件相耦接；其中，所述第一复位晶体管的第一极为源极第二极为漏极，或者所述第一复位晶体管的第一极为漏极第二极为源极；所述驱动晶体管的第一极为源极第二极为漏极，或者所述驱动晶体管的第一极为漏极第二极为源极；所述第一电源电压输入端用于输入第一电源电压，所述数据电压输出端口用于输出数据电压；
每个所述驱动组包括M个选通电路；每个所述选通电路与所述显示驱动电路相耦接，用于接收所述显示驱动电路输出的第一初始电压Vint1、第二初始电压Vint2；其中，|Vint2|＞|Vint1|；
第N个选通电路与第N行亚像素的像素电路中的所述第一复位晶体管的第二极相耦接；所述选通电路还用于在所述像素电路处于复位阶段以及数据电压写入阶段时，向所述第一复位晶体管的第二极输出所述第二初始电压Vint2，并用于在所述像素电路处于发光阶段时，向所述第一复位晶体管的第二极输出所述第一初始电压Vint1；其中，1≤N≤M，N为正整数；
所述复位阶段为所述第一复位晶体管导通的阶段；所述数据电压写入阶段为所述数据电压施加于所述驱动晶体管第一极的阶段；所述发光阶段为所述发光器件发光的阶段。
2.根据权利要求1所述的显示模组，其特征在于，所述显示屏还包括M条第一初始电压线；其中，第N条所述第一初始电压线与第N行亚像素的像素电路中的所述第一复位晶体管的第二极相耦接；
每个所述选通电路包括第一选通晶体管和第二选通晶体管；
第N个所述选通电路中的所述第一选通晶体管的第一极与所述显示驱动电路相耦接，所述第一选通晶体管的第二极与第N条所述第一初始电压线相耦接，所述第一选通晶体管的栅极用于接收第一选通信号；
第N个所述选通电路中的所述第二选通晶体管的第一极与所述显示驱动电路相耦接，所述第二选通晶体管的第二极与第N条所述第一初始电压线相耦接，所述第二选通晶体管的栅极用于接收第二选通信号，所述第二选通信号为所述第一选通信号的反相信号；
所述第一选通晶体管的第一极为源极第二极为漏极，或者所述第一选通晶体管的第一极为漏极第二极为源极；所述第二选通晶体管的第一极为源极第二极为漏极，或者所述第二选通晶体管的第一极为漏极第二极为源极。
3.根据权利要求2所述的显示模组，其特征在于，所述显示驱动电路具有至少一个第一信号端和至少一个第二信号端；所述第一信号端输出所述第一初始电压Vint1；所述第二信号端输出所述第二初始电压Vint2；
所述第一选通晶体管的第一极与所述第一信号端相耦接；所述第二选通晶体管的第一极与所述第二信号端相耦接。
4.根据权利要求2或3所述的显示模组，其特征在于，所述像素电路还包括第二复位晶体管；
所述第二复位晶体管的栅极与所述第一复位晶体管的栅极相耦接；所述第二复位晶体管的第一极与所述发光器件相耦接；
第N行亚像素的像素电路中的第二复位晶体管的第二极与第N条所述第一初始电压线相耦接；
所述第二复位晶体管的第一极为源极第二极为漏极，或者所述第二复位晶体管的第一极为漏极第二极为源极。
5.根据权利要求3所述的显示模组，其特征在于，所述显示屏还包括M条第二初始电压线；所述像素电路还包括第二复位晶体管；
所述第二复位晶体管的栅极与所述第一复位晶体管的栅极相耦接；所述第二复位晶体管的第一极与所述发光器件相耦接；第N行亚像素的像素电路中的第二复位晶体管的第二极与第N条所述第二初始电压线相耦接；
所述第二初始电压线还与所述显示驱动电路的所述第二信号端相耦接；
所述第二复位晶体管的第一极为源极第二极为漏极，或者所述第二复位晶体管的第一极为漏极第二极为源极。
6.根据权利要求2所述的显示模组，其特征在于，所述驱动组还包括M个反相器和M个级联的移位寄存器；
第N个所述移位寄存器的输出端与第N个反相器的输入端，以及第N个所述选通电路中的第一选通晶体管的栅极相耦接；所述移位寄存器的输出端用于输出所述第一选通信号；
第N个所述反相器的输出端与所述第N个所述选通电路中的第二选通晶体管的栅极相耦接；所述反相器的输出端用于输出所述第二选通信号。
7.根据权利要求6所述的显示模组，其特征在于，所述像素电路还包括第一发光控制晶体管、第二发光控制晶体管；
所述第一发光控制晶体管的第一极与所述第一电源电压输入端相耦接；所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极相耦接；
所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极相耦接；所述第二发光晶体管的第二极与所述发光器件相耦接；
所述发光器件还与第二电源电压输入端相耦接，所述第二电源电压输入端用于输入第二电源电压；
所述移位寄存器的输出端还与所述第一发光控制晶体管和所述第二发光控制晶体管的栅极相耦接；
所述第一发光控制晶体管的第一极为源极第二极为漏极，或者所述第一发光控制晶体管的第一极为漏极第二极为源极；所述第二发光控制晶体管的第一极为源极第二极为漏极，或者所述第二发光控制晶体管的第一极为漏极第二极为源极。
8.根据权利要求1所述的显示模组，其特征在于，所述显示模组包括第一驱动组和第二驱动组；所述第一驱动组和所述第二驱动组分别位于显示屏的显示区两侧；
所述第一驱动组中第N个所述选通电路，以及所述第二驱动组中第N个所述选通电路均与第N行亚像素的像素电路中的所述第一复位晶体管的第二极相耦接。
9.根据权利要求1所述的显示模组，其特征在于，所述显示模组包括衬底基板；所述像素电路、所述显示驱动电路以及所述驱动组设置于所述衬底基板上；构成所述衬底基板的材料包括柔性材料或者拉伸材料。
10.一种电子设备，其特征在于，包括如权利要求1-9任一项所述的显示模组。
11.一种显示模组的控制方法，其特征在于，所述显示模组包括显示屏、显示驱动电路以及至少一个驱动组；显示屏包括M行矩阵形式排列的亚像素；每个亚像素的像素电路包括驱动晶体管、第一复位晶体管、第一电容以及发光器件；其中，M≥2，M为正整数；所述第一复位晶体管的第一极与所述驱动晶体管的栅极、所述第一电容的第一端相耦接；所述第一电容的第二端与第一电源电压输入端相耦接；所述驱动晶体管的第一极与所述第一电源电压输入端及所述显示驱动电路的数据电压输出端口相耦接；所述驱动晶体管的第二极与所述发光器件相耦接；其中，所述第一复位晶体管的第一极为源极第二极为漏极，或者所述第一复位晶体管的第一极为漏极第二极为源极；所述驱动晶体管的第一极为源极第二极为漏极，或者所述驱动晶体管的第一极为漏极第二极为源极；所述第一电源电压输入端用于输入第一电源电压，所述数据电压输出端口用于输出数据电压；每个所述驱动组包括M个选通电路；每个所述选通电路与所述显示驱动电路相耦接，用于接收所述显示驱动电路输出的第一初始电压Vint1、第二初始电压Vint2；其中，|Vint2|＞|Vint1|；第N个选通电路与第N行亚像素的像素电路中的所述第一复位晶体管的第二极相耦接；所述选通电路还用于在所述像素电路处于复位阶段以及数据电压写入阶段时，向所述第一复位晶体管的第二极输出所述第二初始电压Vint2，并用于在所述像素电路处于发光阶段时，向所述第一复位晶体管的第二极输出所述第一初始电压Vint1；其中，1≤N≤M，N为正整数；
所述显示模组的控制方法包括：
控制M行亚像素逐行进行显示；
当控制M行亚像素中的第N行亚像素进行显示时，第N个所述选通电路接收所述显示驱动电路输出的第一初始电压Vint1、第二初始电压Vint2；
所述第N个选通电路向所述第N行亚像素的像素电路中的第一复位晶体管的第二极输出所述第二初始电压Vint2；所述第一复位晶体管导通，所述第二初始电压Vint2传输至所述驱动晶体管的栅极；第N行亚像素的像素电路处于复位阶段；所述复位阶段为所述第一复位晶体管导通的阶段；
将数据电压写入至所述驱动晶体管的第一极，并控制所述第一复位晶体管截止，第N行亚像素的像素电路处于数据电压写入阶段；所述第N个选通电路向所述第N行亚像素的像素电路中的第一复位晶体管的第二极输出所述第二初始电压Vint2；所述数据电压写入阶段为所述数据电压施加于所述驱动晶体管第一极的阶段；
控制第N行亚像素的像素电路中的发光器件发光，所述第N行亚像素的像素电路处于发光阶段，所述第N个选通电路向所述第N行亚像素的像素电路中的第一复位晶体管的第二极输出所述第一初始电压Vint1；所述发光阶段为所述发光器件发光的阶段。
12.根据权利要求11所述的显示模组的控制方法，其特征在于，第一初始电压Vint1的取值范围为0～2V。
13.一种显示模组的控制方法，其特征在于，所述显示模组包括显示屏、显示驱动电路；所述显示屏包括M行矩阵形式排列的亚像素；每个亚像素的像素电路包括驱动晶体管、第一复位晶体管、第一电容以及发光器件；其中，M≥2，M为正整数；所述第一复位晶体管的第一极与所述驱动晶体管的栅极、第一电容的第一端相耦接；所述第一电容的第二端与第一电源电压输入端相耦接；所述驱动晶体管的第一极与所述第一电源电压输入端及所述显示驱动电路的数据电压输出端口相耦接；所述驱动晶体管的第二极与所述发光器件相耦接；其中，所述第一复位晶体管的第一极为源极第二极为漏极，或者所述第一复位晶体管的第一极为漏极第二极为源极；所述驱动晶体管的第一极为源极第二极为漏极，或者所述驱动晶体管的第一极为漏极第二极为源极；所述第一电源电压输入端用于输入第一电源电压，所述数据电压输出端口用于输出数据电压；
所述方法包括：
控制所述M行亚像素以第一刷新率逐行进行显示；
当控制所述M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，向所述第N行亚像素的像素电路中的第一复位晶体管的第二极输出第二初始电压Vint2；
控制M行所述亚像素以第二刷新率逐行进行显示，其中，所述第二刷新率小于所述第一刷新率；
当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，向所述第N行亚像素的像素电路中的第一复位晶体管的第二极输出第一初始电压Vint1；其中，|Vint2|＞|Vint1|；
所述复位阶段为所述第一复位晶体管导通的阶段；所述数据电压写入阶段为所述数据电压施加于所述驱动晶体管第一极的阶段；所述发光阶段为发光器件发光的阶段。
14.一种显示驱动电路，其特征在于，显示屏包括M行矩阵形式排列的亚像素；每个亚像素的像素电路包括驱动晶体管、第一复位晶体管、第一电容以及发光器件；其中，M≥2，M为正整数；所述第一复位晶体管的第一极与所述驱动晶体管的栅极、第一电容的第一端相耦接；所述第一电容的第二端与第一电源电压输入端相耦接；所述驱动晶体管的第一极在发光阶段与所述第一电源电压输入端，在数据电压写入阶段与所述显示驱动电路的数据电压输出端口相耦接；所述驱动晶体管的第二极与所述发光器件相耦接；其中，所述第一复位晶体管的第一极为源极第二极为漏极，或者所述第一复位晶体管的第一极为漏极第二极为源极；所述驱动晶体管的第一极为源极第二极为漏极，或者所述驱动晶体管的第一极为漏极第二极为源极；所述第一电源电压输入端用于输入第一电源电压，所述数据电压输出端口用于输出数据电压；
所述显示驱动电路用于：
控制M行所述亚像素以第一刷新率逐行进行显示；
当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，向所述第N行亚像素的像素电路中的第一复位晶体管的第二极输出第二初始电压Vint2；
控制M行所述亚像素以第二刷新率逐行进行显示；其中，所述第二刷新率小于所述第一刷新率；
当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，向所述第N行亚像素的像素电路中的第一复位晶体管的第二极输出第一初始电压Vint1；其中，|Vint2|＞|Vint1|；
所述复位阶段为所述第一复位晶体管导通的阶段；所述数据电压写入阶段为所述数据电压施加于所述驱动晶体管第一极的阶段；所述发光阶段为发光器件发光的阶段。
15.一种电子设备，其特征在于，包括显示屏以及显示驱动电路；所述显示屏包括M行矩阵形式排列的亚像素；每个亚像素的像素电路包括驱动晶体管、第一复位晶体管、第一电容以及发光器件；其中，M≥2，M为正整数；所述第一复位晶体管的第一极与所述驱动晶体管的栅极、第一电容的第一端相耦接；所述第一电容的第二端与第一电源电压输入端相耦接；所述驱动晶体管的第一极在发光阶段与所述第一电源电压输入端，在数据电压写入阶段与所述显示驱动电路的数据电压输出端口相耦接；所述驱动晶体管的第二极与所述发光器件相耦接；其中，所述第一复位晶体管的第一极为源极第二极为漏极，或者所述第一复位晶体管的第一极为漏极第二极为源极；所述驱动晶体管的第一极为源极第二极为漏极，或者所述驱动晶体管的第一极为漏极第二极为源极；所述第一电源电压输入端用于输入第一电源电压，所述数据电压输出端口用于输出数据电压；
所述显示驱动电路用于：
控制M行所述亚像素以第一刷新率逐行进行显示；
当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，向所述第N行亚像素的像素电路中的第一复位晶体管的第二极输出第二初始电压Vint2；
控制M行所述亚像素以第二刷新率逐行进行显示；其中，所述第二刷新率小于所述第一刷新率；
当控制M行亚像素中的第N行亚像素进行显示时，在复位阶段、数据电压写入阶段以及发光阶段，向所述第N行亚像素的像素电路中的第一复位晶体管的第二极输出第一初始电压Vint1；其中，|Vint2|＞|Vint1|；
所述复位阶段为所述第一复位晶体管导通的阶段；所述数据电压写入阶段为所述数据电压施加于所述驱动晶体管第一极的阶段；所述发光阶段为发光器件发光的阶段。
16.一种计算机可读介质，其存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求13所述的方法。
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