KR20220034895A - 디스플레이 모듈 및 그 제어 방법, 디스플레이 구동 회로 및 전자 장치 - Google Patents

Abstract

디스플레이 모듈 및 그 제어 방법, 디스플레이 구동 회로 및 전자 장치가 개시되고, 디스플레이(10)가 낮은 재생률로 이미지를 디스플레이하는 경우 디스플레이 플리커 현상을 완화하기 위한 디스플레이 기술 분야에 관한 것이다. 디스플레이 모듈은 디스플레이(10), 디스플레이 구동기 및 적어도 하나의 구동기 그룹을 포함한다. 디스플레이(10)는 매트릭스 형태로 배열된 M개 행의 서브 픽셀(20)을 포함한다. 각각의 서브 픽셀(20)은 구동 트랜지스터(M4), 제1 리셋 트랜지스터(M1), 제1 커패시터(Cst) 및 발광 소자(L)를 포함한다. 각각의 구동기 그룹은 M개의 선택 회로(301)를 포함한다. N 번째 선택 회로(301)는 서브 픽셀(20)의 N 번째 행의 제1 리셋 트랜지스터(M1)의 제2 노드에 연결된다. 선택 회로(301)는 픽셀 회로(201)가 리셋 단계 및 데이터 전압 기입 단계에 있을 때 제1 리셋 트랜지스터(M1)의 제2 노드에 제2 초기 전압(Vint2)을 출력하도록 구성되고, 픽셀 회로(201)가 발광 단계에 있을 때 제1 리셋 트랜지스터(M1)의 제2 노드에 제1 초기 전압(Vint1)을 출력하도록 구성되며, 여기서 |Vint2|>|Vint1|이다.

Description

디스플레이 모듈 및 그 제어 방법, 디스플레이 구동 회로 및 전자 장치

본 출원은 2019년 7월 31일에 중국 특허청에 출원된 중국 특허 출원 제201910704186.1호('디스플레이, 및 전자 장치 및 그 제어 방법') 및 2019년 9월 25일에 중국 특허청에 출원된 중국 특허 출원 제201910923433.7호(디스플레이 모듈 및 그 제어 방법, 디스플레이 구동 회로 및 전자 장치')의 우선권을 주장하며, 이것은 그 전체가 참조로서 본 명세서에 포함된다.

본 출원은 디스플레이 기술 분야에 관한 것으로, 구체적으로는, 디스플레이 모듈 및 그 제어 방법, 디스플레이 구동 회로 및 전자 장치에 관한 것이다.

디스플레이 기술의 지속적인 발전에 따라 전자 장치, 예를 들어 모바일 전화는 애니메이션뿐만 아니라 정지 이미지를 디스플레이할 수 있다. 일부 애니메이션이 디스플레이되는 경우, 동적 흐릿함을 완화하기 위해 이미지 재생률(refresh rate)(즉, 초당 이미지 재생 횟수)가 증가되어야 한다. 그러나, 정지 이미지, 예를 들어 대기 이미지가 디스플레이되는 경우 비교적 높은 재생률은 전자 장치의 소비 전력(전력 소비)을 증가시키게 된다. 전력 소비를 줄이기 위해, 비교적 낮은 재생률은 전자 장치가 정지 이미지를 디스플레이하는 경우에 사용될 수 있다. 그러나, 이 경우, 전자 장치 상에 디스플레이 플리커(display flicker) 현상이 발생하므로, 디스플레이 효과가 저하된다.

본 출원의 실시예는 디스플레이가 낮은 재생률로 이미지를 디스플레이하는 경우 디스플레이 플리커 현상이 발생할 확률을 줄이기 위한 디스플레이 모듈 및 그 제어 방법, 회로 시스템 및 전자 장치를 제공한다.

전술한 목적을 달성하기 위해, 다음과 같은 기술적 해결수단이 본 출원의 실시예에서 사용된다.

본 출원의 실시예의 제1 측면에 따르면, 디스플레이 모듈이 제공된다. 디스플레이 모듈은 디스플레이, 디스플레이 구동 회로 및 적어도 하나의 구동기 그룹을 포함한다. 디스플레이는 매트릭스 형태로 배열된 M개 행의 서브 픽셀을 포함한다. 각각의 서브 픽셀의 픽셀 회로는 구동 트랜지스터, 제1 리셋 트랜지스터, 제1 커패시터 및 발광 소자를 포함한다. M≥2이고, M은 양의 정수이다. 또한, 제1 리셋 트랜지스터의 제1 노드는 구동 트랜지스터의 게이트와 제1 커패시터의 제1 단자에 연결된다. 제1 커패시터의 제2 단자는 제1 전원 전압 입력에 연결된다. 구동 트랜지스터의 제1 노드는 발광 단계에서 제1 전원 전압 입력에 연결된다. 구동 트랜지스터의 제2 노드는 발광 소자에 연결된다. 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성된다. 제1 리셋 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제1 리셋 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 구동 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 구동 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 제1 전원 전압 입력은 제1 전원 전압을 입력하도록 구성되고, 데이터 전압 기입 단계에서 디스플레이 구동 회로의 데이터 전압 출력 포트에 연결된다. 또한, 각각의 구동기 그룹은 M개의 선택 회로를 포함한다. 각각의 선택 회로는 디스플레이 구동 회로에 연결되고, 디스플레이 구동 회로에 의해 출력되는 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 수신하도록 구성되며, |Vint2|>| Vint1|이다. N 번째 선택 회로는 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 연결된다. 선택 회로는 픽셀 회로가 리셋 단계 및 데이터 전압 기입 단계에 있는 경우 제1 리셋 트랜지스터의 제2 노드에 제2 초기 전압(Vint2)을 출력하도록 추가로 구성되고, 픽셀 회로가 발광 단계에 있는 경우 제1 리셋 트랜지스터의 제2 노드에 제1 초기 전압(Vint1)을 출력하도록 구성된다. 1≤N≤M이며, N은 양의 정수이다. 리셋 단계는 제1 리셋 트랜지스터가 온 상태인 단계이고, 데이터 전압 기입 단계는 데이터 전압이 구동 트랜지스터의 제1 노드에 인가되는 단계이다. 발광 단계는 발광 소자가 발광하도록 구동되는 단계이다. 이러한 관점에서, 발광 소자가 발광하는 경우, 제1 리셋 트랜지스터의 소스-드레인 전압이 감소되어 제1 리셋 트랜지스터의 누설 전류를 감소시킬 수 있다. 따라서, 높은 재생률(refresh rate)이 낮은 재생률로 전환되는 경우, 누설 전류에 의한 발광 단계의 구동 트랜지스터의 게이트 전압의 상대적으로 큰 전압 강하가 감소될 수 있어서, 낮은 재생률로 디스플레이되는 서브 픽셀의 발광 밝기가 높은 재생률로 디스플레이되는 서브 픽셀의 발광 밝기에 근접할 수 있다. 따라서, 재생률이 교번되는 경우, 디스플레이 밝기가 갑자기 증가할 확률이 감소되어, 인간의 눈으로 밝기 변화를 예리하게 포착할 수 없고, 디스플레이 플리커 현상의 발생 확률이 감소될 수 있다.

선택적으로, 디스플레이는 M개의 제1 초기 전압선을 더 포함한다. N 번째 제1 초기 전압선은 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 연결된다. 각각의 선택 회로는 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 포함한다. N 번째 선택 회로의 제1 선택 트랜지스터의 제1 노드는 디스플레이 구동 회로에 연결되고, 제1 선택 트랜지스터의 제2 노드는 N 번째 제1 초기 전압선에 연결되며, 제1 선택 트랜지스터의 게이트는 제1 선택 신호를 수신하도록 구성된다. 제1 선택 신호가 활성 신호인 경우, 제1 선택 트랜지스터가 턴온되어 제1 초기 전압선에게 디스플레이 구동 회로에 의해 출력되는 제1 전압을 전달할 수 있다. 또한, N 번째 선택 회로의 제2 선택 트랜지스터의 제1 노드는 디스플레이 구동 회로에 연결되고, 제2 선택 트랜지스터의 제2 노드는 N 번째 제1 초기 전압선에 연결되며, 제2 선택 트랜지스터의 게이트는 제2 선택 신호를 수신하도록 구성되고, 제2 선택 신호는 제1 선택 신호의 역 위상 신호이다. 제2 선택 신호가 활성 신호인 경우, 제2 선택 트랜지스터가 턴온되어, 제1 초기 전압선에게 디스플레이 구동 회로에 의해 출력되는 초기 전압을 전달할 수 있다. 제1 선택 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제1 선택 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 제2 선택 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제2 선택 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다.

선택적으로, 디스플레이 구동 회로는 적어도 하나의 제1 신호 단자 및 적어도 하나의 제2 신호 단자를 갖는다. 제1 신호 단자는 제1 초기 전압(Vint1)을 출력한다. 제2 신호 단자는 제2 초기 전압(Vint2)을 출력한다. 제1 선택 트랜지스터의 제1 노드는 제1 신호 단자에 연결된다. 제2 선택 트랜지스터의 제1 노드는 제2 신호 단자에 연결된다. 따라서, 제1 선택 트랜지스터가 온되는 경우, 제1 초기 전압(Vint1)은 제1 초기 전압선으로 전달될 수 있고, 제2 선택 트랜지스터가 온되는 경우, 제2 초기 전압(Vint2)은 제1 초기 전압선으로 전달될 수 있다. 디스플레이 구동 회로는 서로 다른 두 개의 신호 단자를 사용하여 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 출력함으로써, 신호 크로스토크의 가능성을 감소시킬 수 있다.

선택적으로, 픽셀 회로는 제2 리셋 트랜지스터를 더 포함한다. 제2 리셋 트랜지스터의 게이트는 제1 리셋 트랜지스터의 게이트에 연결된다. 제2 리셋 트랜지스터의 제1 노드는 발광 소자에 연결된다. N 번째 행의 서브 픽셀의 픽셀 회로의 제2 리셋 트랜지스터의 제2 노드는 N 번째 제1 초기 전압선에 연결된다. 제2 리셋 트랜지스터가 온 상태인 경우, 제1 초기 전압선 상의 전압은 발광 소자의 애노드를 리셋시키기 위해 발광 소자의 애노드로 전달될 수 있다. 제2 리셋 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제2 리셋 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다.

선택적으로, 디스플레이는 M개의 제2 초기 전압선을 더 포함한다. 픽셀 회로는 제2 리셋 트랜지스터를 더 포함한다. 제2 리셋 트랜지스터의 게이트는 제1 리셋 트랜지스터의 게이트에 연결된다. 제2 리셋 트랜지스터의 제1 노드는 발광 소자에 연결된다. N 번째 행의 서브 픽셀의 픽셀 회로의 제2 리셋 트랜지스터의 제2 노드는 N 번째 제2 초기 전압선에 연결된다. 제2 초기 전압선은 디스플레이 구동 회로의 제2 신호 단자에 추가로 연결된다. 제2 리셋 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제2 리셋 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 제2 리셋 트랜지스터의 제2 노드는 제2 초기 전압선에 연결되므로, 제2 리셋 트랜지스터의 드레인 전압은 제1 상태, 제2 상태 및 제3 상태에서 제2 초기 전압(Vint2)일 수 있다. 이는 서브 픽셀이 블랙 이미지로서 디스플레이되는 경우 제3 단계에서 제2 리셋 트랜지스터의 드레인 전압이 증가하고 발광 제2 리셋 트랜지스터의 누설 전류가 발광 소자로 흐르기 때문에 발광 소자의 발광으로 인한 광 누설 현상이 발생할 확률을 감소시킬 수 있다.

선택적으로, 구동기 그룹은 M개의 위상 인버터 및 M개의 캐스케이드된 시프트 레지스터(cascaded shift register)를 더 포함한다. N 번째 시프트 레지스터의 출력은 N 번째 위상 인버터의 입력 및 N 번째 선택 회로의 제1 선택 트랜지스터의 게이트에 연결된다. 시프트 레지스터의 출력은 제1 선택 신호를 출력하도록 구성된다. N 번째 위상 인버터의 출력은 N 번째 선택 회로의 제2 선택 트랜지스터의 게이트에 연결된다. 위상 인버터의 출력은 제2 선택 신호를 출력하도록 구성된다. 따라서, 시프트 레지스터는 제1 선택 트랜지스터의 게이트에 제1 선택 신호를 공급할 수 있고, 또한 위상 인버터를 사용하여 제2 선택 트랜지스터의 게이트에도 선택 신호를 공급할 수 있으므로, 제1 선택 신호를 공급하기 위한 회로가 별도로 배치될 필요가 없다.

선택적으로, 픽셀 회로는 제1 발광 제어 트랜지스터 및 제2 발광 제어 트랜지스터를 더 포함한다. 제1 발광 제어 트랜지스터의 제1 노드는 제1 전원 전압 입력에 연결된다. 제1 발광 제어 트랜지스터의 제2 노드는 구동 트랜지스터의 제1 노드에 연결된다. 제2 발광 제어 트랜지스터의 제1 노드는 구동 트랜지스터의 제2 노드에 연결된다 제2 발광 제어 트랜지스터의 제2 노드는 발광 소자에 연결된다. 발광 소자는 제2 전원 전압 입력에 추가로 연결되고, 제2 전원 전압 입력은 제2 전원 전압을 입력하도록 구성된다 시프트 레지스터의 출력은 제1 발광 제어 트랜지스터 및 제2 발광 제어 트랜지스터의 게이트에 추가로 연결된다. 시프트 레지스터에 의해 출력되는 신호가 제1 발광 제어 트랜지스터 및 제2 발광 제어 트랜지스터가 턴온되도록 제어하는 경우, 구동 트랜지스터에 의해 생성되는 구동 전류는 발광 소자가 발광하도록 구송하기 위해 발광 소자를 통해 흐를 수 있다. 제1 발광 제어 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제1 발광 제어 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 제2 발광 제어 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제2 발광 제어 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다.

선택적으로, 디스플레이 모듈은 제1 구동기 그룹 및 제2 구동기 그룹을 포함한다. 제1 구동기 그룹 및 제2 구동기 그룹은 각각 디스플레이의 디스플레이 영역의 양측에 위치된다. 제1 구동기 그룹의 N 번째 선택 회로와 제2 구동기 그룹의 N 번째 선택 회로는 모두 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 연결된다. 이 경우, 디스플레이가 상대적으로 높은 해상도를 갖는 경우, 한 행에 있는 서브 픽셀의 수량이 상대적으로 많다. 제1 구동기 그룹 및 제2 구동기 그룹은 각각 디스플레이 영역의 좌측 및 우측에 배치되므로, 제1 구동기 그룹의 선택 회로 및 제2 구동기 그룹의 선택 회로가 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 각각 좌측 및 우측으로부터 동일한 서브 픽셀 행의 각각의 제1 리셋 트랜지스터의 제2 노드에 공급함으로써, 신호 감쇠를 효과적으로 감소시킬 수 있다.

선택적으로, 디스플레이 모듈은 기판을 포함한다. 픽셀 회로, 디스플레이 구동 회로 및 구동기 그룹은 기판 상에 배치된다. 기판이 제조되는 재료는 가요성 재료 또는 인장 재료를 포함한다. 이 경우, 디스플레이는 신축 및 벤딩이 가능한 가요성 디스플레이일 수 있다. 가요성 디스플레이가 탑재된 전자 장치는 폴더블 전화 또는 폴더블 태블릿 컴퓨터일 수 있다.

본 출원의 실시예의 제2 측면에 따르면, 전술한 디스플레이 모듈을 포함하는 전자 장치가 제공된다. 전자 장치는 전술한 실시예에서 제공되는 디스플레이 모듈에 의해 달성되는 것과 동일한 기술적 효과를 달성한다. 세부 사항은 여기에서 다시 설명되지 않는다.

본 출원의 실시예의 제3 측면에 따르면, 디스플레이 모듈을 위한 제어 방법이 제공된다. 디스플레이 모듈은 디스플레이, 디스플레이 구동 회로 및 적어도 하나의 구동기 그룹을 포함한다. 디스플레이는 매트릭스 형태로 배열된 M개 행의 서브 픽셀을 포함한다. 각각의 서브 픽셀의 픽셀 회로는 구동 트랜지스터, 제1 리셋 트랜지스터, 제1 커패시터 및 발광 소자를 포함한다. M≥2이고, M은 양의 정수이다. 또한, 제1 리셋 트랜지스터의 제1 노드는 구동 트랜지스터의 게이트와 제1 커패시터의 제1 단자에 연결된다. 제1 커패시터의 제2 단자는 제1 전원 전압 입력에 연결된다. 구동 트랜지스터의 제1 노드는 발광 단계에서 제1 전원 전압 입력에 연결되고 데이터 전압 기입 단계에서 디스플레이 구동 회로의 데이터 전압 출력 포트에 연결된다. 구동 트랜지스터의 제2 노드는 발광 소자에 연결된다 제1 리셋 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제1 리셋 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 상기 소스이다. 구동 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 구동 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 제1 전원 전압 입력은 제1 전원 전압을 입력하도록 구성된다. 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성된다. 또한, 각각의 구동기 그룹은 M개의 선택 회로를 포함한다. 각각의 선택 회로는 디스플레이 구동 회로에 연결되고, 디스플레이 구동 회로에 의해 출력되는 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 수신하도록 구성되며, |Vint2|>| Vint1|이다. N 번째 선택 회로는 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 연결된다. 선택 회로는 픽셀 회로가 리셋 단계 및 데이터 전압 기입 단계에 있는 경우 제1 리셋 트랜지스터의 제2 노드에 제2 초기 전압(Vint2)을 출력하도록 추가로 구성되고, 픽셀 회로가 발광 단계에 있는 경우 제1 리셋 트랜지스터의 제2 노드에 제1 초기 전압(Vint1)을 출력하도록 구성된다. 1≤N≤M이며, N은 양의 정수이다. 디스플레이 모듈을 위한 제어 방법은, 먼저, M개 행의 서브 픽셀이 행 단위로 디스플레이되도록 제어된다. M개 행의 서브 픽셀 중 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, N 번째 선택 회로는 디스플레이 구동 회로에 의해 출력되는 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 수신한다. N 번째 선택 회로는 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제2 초기 전압(Vint2)을 출력한다. 제1 리셋 트랜지스터는 턴온되고, 제2 초기 전압(Vint2)은 구동 트랜지스터의 게이트에게 전달된다. N 번째 행의 서브 픽셀의 픽셀 회로는 리셋 단계에 있다. 리셋 단계는 제1 리셋 트랜지스터가 온 상태인 단계이다. 다음, 데이터 전압이 구동 트랜지스터의 제1 노드에 기입되고, 제1 리셋 트랜지스터가 차단되도록 제어된다. N 번째 행의 서브 픽셀의 픽셀 회로는 데이터 전압 기입 단계에 있다. N 번째 선택 회로는 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제2 초기 전압(Vint2)을 출력한다. 데이터 전압 기입 단계는 데이터 전압이 구동 트랜지스터의 제1 노드에 인가되는 단계이다. 다음, N 번째 행의 서브 픽셀의 픽셀 회로의 발광 소자가 발광하도록 제어된다. N 번째 행의 서브 픽셀의 픽셀 회로는 발광 단계에 있다. N 번째 선택 회로는 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제1 초기 전압(Vint1)을 출력한다. 발광 단계는 발광 소자가 발광하도록 구동되는 단계이다. 디스플레이 모듈을 위한 제어 방법은 전술한 실시예에서 제공된 디스플레이 모듈에 의해 달성되는 것과 동일한 기술적 효과를 달성한다. 세부 사항은 여기에서 다시 설명되지 않는다.

선택적으로, 제1 초기 전압(Vint1)의 값 범위는 0 내지 2V이다. 제1 초기 전압(Vint1)이 0V 미만인 경우, 발광 단계의 제1 리셋 트랜지스터의 소스-드레인 전압과 다른 두 단계(리셋 단계 및 데이터 전압 기입 단계)의 제1 리셋 트랜지스터의 소스-드레인 전압 사이의 차이는 비교적 작다. 그 결과, 제1 리셋 트랜지스터의 누설 전류는 발광 단계에서 효과적으로 감소될 수 없고, 디스플레이 플리커 현상을 제거하는 효과가 저하된다. 또한, 제1 초기 전압(Vint1)이 2V보다 큰 경우, 제2 리셋 트랜지스터의 누설 전류가 발광 소자로 흐른다. 그 결과, 서브 픽셀이 블랙 이미지로 디스플레이되는 경우, 발광 소자가 발광하여 광 누설 현상을 유발한다.

본 출원의 실시예의 제4 측면에 따르면, 디스플레이 모듈을 위한 제어 방법이 제공된다. 디스플레이 모듈은 디스플레이 및 디스플레이 구동 회로를 포함한다. 디스플레이는 매트릭스 형태로 배열된 M개 행의 서브 픽셀을 포함한다. 각각의 서브 픽셀의 픽셀 회로는 구동 트랜지스터, 제1 리셋 트랜지스터, 제1 커패시터 및 발광 소자를 포함한다. M≥2이며, M은 양의 정수이다. 또한, 제1 리셋 트랜지스터의 제1 노드는 구동 트랜지스터의 게이트와 제1 커패시터의 제1 단자에 연결된다. 제1 커패시터의 제2 단자는 제1 전원 전압 입력에 연결된다. 구동 트랜지스터의 제1 노드는 발광 단계에서 제1 전원 전압 입력에 연결되고, 데이터 전압 기입 단계에서 디스플레이 구동 회로의 데이터 전압 출력 포트에 연결된다. 구동 트랜지스터의 제2 노드는 발광 소자에 연결된다. 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성된다. 제1 리셋 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제1 리셋 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 구동 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 구동 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 제1 전원 전압 입력은 제1 전원 전압을 입력하도록 구성된다. 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성된다. 이러한 관점에서, 디스플레이 모듈을 위한 제어 방법은, 먼저, M개 행의 서브 픽셀이 제1 재생률에서 행 단위로 디스플레이되도록 제어된다 M개 행의 서브 픽셀 중 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 디스플레이 구동 회로는, 리셋 단계, 데이터 전압 기입 단계 및 발광 단계에서, N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제2 초기 전압(Vint2)을 출력한다. 다음, M개 행의 서브 픽셀이 제2 재생률에서 행 단위로 디스플레이되도록 제어된다. 제2 재생률은 제1 재생률보다 작다. M개 행의 서브 픽셀 중 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 디스플레이 구동 회로는 리셋 단계, 데이터 전압 기입 단계 및 발광 단계에서, N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의의 제2 노드에 제1 초기 전압(Vint1)을 출력한다. |Vint2|>|Vint1|이다. 또한, 리셋 단계는 제1 리셋 트랜지스터를 온시키는 데 사용되는 단계이고, 데이터 전압 기입 단계는 데이터 전압을 구동 트랜지스터의 제1 노드에 기입하는 데 사용되는 단계이며, 발광 단계는 발광 소자가 발광하도록 구동하는 데 사용되는 단계이다. 디스플레이 모듈을 위한 제어 방법은 전술한 실시예에서 제공된 디스플레이 모듈에 의해 달성되는 것과 동일한 기술적 효과를 달성한다. 세부 사항은 여기에서 다시 설명되지 않는다.

본 출원의 실시예의 제5 측면에 따르면, 디스플레이 구동 회로가 제공된다. 디스플레이는 매트릭스 형태로 배열된 M개 행의 서브 픽셀을 포함한다. 각각의 서브 픽셀의 픽셀 회로는 구동 트랜지스터, 제1 리셋 트랜지스터, 제1 커패시터 및 발광 소자를 포함한다. M≥2이고, M은 양의 정수이다. 제1 리셋 트랜지스터의 제1 노드는 구동 트랜지스터의 게이트 및 제1 커패시터의 제1 단자에 연결된다. 제1 커패시터의 제2 단자는 제1 전원 전압 입력에 연결된다. 구동 트랜지스터의 제1 노드는 발광 단계에서 제1 전원 전압 입력에 연결되고, 데이터 전압 기입 단계에서 디스플레이 구동 회로의 데이터 전압 출력 포트에 연결된다. 구동 트랜지스터의 제2 노드는 발광 소자에 연결된다. 제1 리셋 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제1 리셋 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 구동 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 구동 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 제1 전원 전압 입력은 제1 전원 전압을 입력하도록 구성된다. 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성된다. 이러한 관점에서, 디스플레이 구동 회로는, M개 행의 서브 픽셀이 제1 재생률에서 행 단위로 디스플레이되도록 제어하고, M개 행의 서브 픽셀 중 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 리셋 단계, 데이터 전압 기입 단계 및 발광 단계에서, N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제2 초기 전압(Vint2)을 출력하며, M개 행의 서브 픽셀이 제2 재생률에서 행 단위로 디스플레이되도록 제어하고 ― 제2 재생률은 상기 제1 재생률보다 작음 ―, M개 행의 서브 픽셀 중 상기 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 리셋 단계, 데이터 전압 기입 단계 및 발광 단계에서, N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제1 초기 전압(Vint1)을 출력하도록 구성되며, |Vint2|>|Vint1|이다. 또한, 리셋 단계는 제1 리셋 트랜지스터가 온 상태인 단계이고, 데이터 전압 기입 단계는 데이터 전압이 구동 트랜지스터의 제1 노드에 인가되는 단계이며, 발광 단계는 발광 소자가 발광하는 단계이다. 회로 시스템을 위한 제어 방법은 전술한 실시예에서 제공된 디스플레이 모듈을 위한 제어 방법에 의해 달성된 것과 동일한 기술적 효과를 달성한다. 세부 사항은 여기에서 다시 설명되지 않는다.

본 출원의 실시예의 제6 측면에 따르면, 전자 장치가 제공된다. 전자 장치는 디스플레이 및 디스플레이 구동 회로를 포함한다. 디스플레이는 매트릭스 형태로 배열된 M개 행의 서브 픽셀을 포함한다. 각각의 서브 픽셀의 픽셀 회로는 구동 트랜지스터, 제1 리셋 트랜지스터, 제1 커패시터 및 발광 소자를 포함한다. M≥2이고, M은 양의 정수이다. 제1 리셋 트랜지스터의 제1 노드는 구동 트랜지스터의 게이트 및 제1 커패시터의 제1 단자에 연결된다. 제1 커패시터의 제2 단자는 제1 전원 전압 입력에 연결된다. 구동 트랜지스터의 제1 노드는 발광 단계에서 제1 전원 전압 입력에 연결되고, 데이터 전압 기입 단계에서 디스플레이 구동 회로의 데이터 전압 출력 포트에 연결된다. 구동 트랜지스터의 제2 노드는 발광 소자에 연결된다. 제1 리셋 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 제1 리셋 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 구동 트랜지스터의 제1 노드는 소스이고, 제2 노드는 드레인이거나, 또는 구동 트랜지스터의 제1 노드는 드레인이고, 제2 노드는 소스이다. 제1 전원 전압 입력은 제1 전원 전압을 입력하도록 구성된다. 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성된다. 이러한 관점에서, 디스플레이 구동 회로는, M개 행의 서브 픽셀이 제1 재생률에서 행 단위로 디스플레이되도록 제어하고, M개 행의 서브 픽셀 중 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 리셋 단계, 데이터 전압 기입 단계 및 발광 단계에서, N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제2 초기 전압(Vint2)을 출력하도록 구성된다. 또한, 디스플레이 구동 회로는, M개 행의 서브 픽셀이 제2 재생률에서 행 단위로 디스플레이되도록 제어하고 ― 제2 재생률은 상기 제1 재생률보다 작음 ―, M개 행의 서브 픽셀 중 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 리셋 단계, 데이터 전압 기입 단계 및 발광 단계에서, N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제1 초기 전압(Vint1)을 출력하도록 추가로 구성되며, |Vint2|>|Vint1|이다. 또한, 리셋 단계는 제1 리셋 트랜지스터가 온 상태인 단계이고, 데이터 전압 기입 단계는 데이터 전압이 구동 트랜지스터의 제1 노드에 인가되는 단계이며, 발광 단계는 발광 소자가 발광하는 단계이다. 전자 장치를 위한 제어 방법은 전술한 실시예에서 제공된 디스플레이 모듈을 위한 제어 방법에 의해 달성된 것과 동일한 기술적 효과를 달성한다. 세부 사항은 여기에서 다시 설명되지 않는다.

본 출원의 실시예의 제7 측면에 따르면, 컴퓨터 판독 가능 매체가 제공되고, 컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 저장한다. 컴퓨터 프로그램이 프로세서에 의해 실행될 때, 전술한 방법 중 어느 하나가 구현된다. 컴퓨터 판독 가능 매체는 전술한 실시예에서 제공되는 디스플레이 모듈을 위한 제어 방법에 의해 달성되는 것과 동일한 기술적 효과를 달성한다. 세부 사항은 여기에서 다시 설명되지 않는다.

도 1a는 본 출원의 일부 실시예에 따른 전자 장치의 구조의 개략도이다.
도 1b는 도 1a의 디스플레이 구조의 개략도이다.
도 2a는 본 출원의 실시예에 따른 픽셀 회로의 구조의 개략도이다.
도 2b, 도 2c 및 도 2d는 픽셀 회로가 각각 제1 단계(①), 제2 단계(②) 및 제3 단계(③)인 경우의 등가 회로도이다.
도 3은 도 1에 도시된 픽셀 회로의 시퀀스 제어도이다.
도 4는 본 출원의 일부 실시예에 따른 60Hz 및 30Hz에서 이미지 프레임의 지속 기간 사이의 비교도이다.
도 5는 본 출원의 일부 실시예에 따른 60Hz 및 30Hz에서 구동 트랜지스터의 게이트 전압과 구동 트랜지스터의 게이트-소스 전압 사이의 비교도이다.
도 6은 본 출원의 일부 실시예에 따른 트랜지스터의 I-V 곡선의 개략도이다.
도 7a는 본 출원의 실시예에 따른 디스플레이 모듈의 구조의 개략도이다.
도 7b는 본 출원의 실시예에 따라 도 2a에 도시된 픽셀 회로를 갖는 디스플레이의 구조의 개략도이다.
도 7c는 본 출원의 실시예에 따른 데이터 라인과 디스플레이 구동 회로의 연결 방식을 도시한다.
도 7d는 본 출원의 실시예에 따른 데이터 라인과 디스플레이 구동 회로의 다른 연결 방식을 도시한다.
도 8a는 본 출원의 실시예에 따른 다른 디스플레이 모듈의 구조의 개략도이다.
도 8b는 본 출원의 실시예에 따라 도 2a에 도시된 픽셀 회로를 갖는 디스플레이의 다른 구조의 개략도이다.
도 9a는 본 출원의 실시예에 따른 다른 디스플레이 모듈의 구조의 개략도이다.
도 9b는 본 출원의 실시예에 따라 도 2a에 도시된 픽셀 회로를 갖는 디스플레이의 다른 구조의 개략도이다.
도 9c는 본 출원의 실시예에 따른 다른 픽셀 회로의 부분 구조의 개략도이다.
도 10은 본 출원의 실시예에 따른 신호 시퀀스 도면이다.
도 11은 본 출원의 실시예에 따른 다른 디스플레이 모듈의 구조의 개략도이다.
도 12a는 본 출원의 실시예에 따른 다른 디스플레이 모듈의 구조의 개략도이다.
도 12b는 본 출원의 실시예에 따라 도 2a에 도시된 픽셀 회로를 갖는 디스플레이 모듈의 다른 구조의 개략도이다.
도 12c는 본 출원의 실시예에 따른 다른 픽셀 회로의 부분 구조의 개략도이다.
도 13은 본 출원의 실시예에 따른 신호 시퀀스 도면이다.
도 14는 본 출원의 실시예에 따른 다른 디스플레이 모듈의 구조의 개략도이다.
도 15는 본 출원의 실시예에 따른 디스플레이 모듈의 제어 방법의 흐름도이다.

다음은 본 출원의 실시예의 첨부 도면을 참조하여 본 출원의 실시예의 기술적 해결수단을 설명한다. 물론, 설명된 실시예는 단지 일부일 뿐이고 본 출원의 모든 실시예는 아니다.

이하, "제1", "제2" 등의 용어는 단지 설명을 위한 것이며, 상대적 중요성의 지시 또는 암시 또는 지시된 기술적 특징의 수량의 암시적 지시로 이해되어서는 안된다. 따라서, "제1", "제2" 등에 의해 제한되는 특징은 명시적 또는 묵시적으로 하나 이상의 특징을 포함할 수 있다. 본 출원의 설명에서, "복수"는 달리 명시되지 않는 한 적어도 2개를 의미한다.

또한, 본 출원에서, "위", "아래", "왼쪽" 및 "오른쪽"과 같은 방향 용어는 첨부 도면에서 컴포넌트의 배치 방향에 대해 정의된다. 이러한 방향성 용어는 상대적인 개념으로 상대적인 기술 및 설명을 위해 사용된 것으로, 그에 따라 첨부된 도면에서 컴포넌트의 배치 방향의 변경에 기초하여 달라질 수 있음을 이해해야 한다.

본 출원의 실시예는 전자 장치를 제공한다. 예를 들어, 전자 장치는 텔레비전, 모바일 전화, 태블릿 컴퓨터, PDA(Personal Digital Assistant), 차량 탑재 컴퓨터 등을 포함한다. 본 출원의 본 실시예에서 전자 장치의 구체적인 형태는 특별히 제한되지 않는다. 설명의 편의를 위해, 전자 장치가 모바일 전화인 예가 아래에서의 설명을 위해 사용된다.

이 경우, 전자 장치는 주로 디스플레이 모듈을 포함한다. 디스플레이 모듈은 도 1a에 도시된 디스플레이(10), 미들 프레임(11) 및 하우징(12)을 포함할 수 있다. 디스플레이(10)는 미들 프레임(11)에 장착되고, 미들 프레임(11)은 하우징(12)에 연결된다. 디스플레이(10)는 디스플레이 표면 및 디스플레이 표면에서 떨어진 후면을 갖는다.

디스플레이(10)가 미들 프레임(11)에 장착되고 미들 프레임(11)을 사용하여 하우징(12)에 연결되는 경우, 하우징(12)은 디스플레이(10)의 후면 상에 배치된다. 전자 장치(01)는 어플리케이션 프로세서(application processor, AP)가 배치된 인쇄 회로 기판(printed circuit board, PCB)을 추가로 포함한다.

이상에서 디스플레이 모듈 구조의 일 예를 설명하였다. 본 출원의 일부 다른 실시예에서, 디스플레이 모듈은 다르게는 2개의 디스플레이(10)를 가질 수 있다. 2개의 디스플레이(10)는 디스플레이가 전자 장치의 전면 및 후면 모두에서 수행될 수 있도록 각각 중간 프레임(11)의 양측에 배치된다.

또한, 도 1b에 도시된 바와 같이, 디스플레이(10)는 활성 영역(active area, AA)(100) 및 AA 영역(100) 주변에 위치되는 비-디스플레이 영역(101)을 포함한다.

AA 영역(100)은 이미지를 디스플레이하는 데 사용된다. 도 1b에 도시된 바와 같이, AA 영역(100)은 복수의 서브 픽셀(sub pixel)(20)을 포함한다. 서브 픽셀은 또한 서브 픽셀 또는 서브 픽셀로 지칭될 수 있다. 설명의 편의를 위해, 본 출원은 복수의 서브 픽셀(20)이 매트릭스 형태로 배열된 예를 사용하여 설명된다.

본 출원의 본 실시예에서, 수평 방향 X를 따라 일렬로 배열된 서브 픽셀(20)은 한 행의 서브 픽셀로 지칭되고, 수직 방향 Y를 따라 일렬로 배열된 서브 픽셀(20)은 한 열의 서브 픽셀로 지칭된다. 설명의 편의를 위해, M개 행의 서브 픽셀(20)이 AA 영역(100)에 배치되는 예가 아래에서의 설명을 위해 사용되며, M≥2이고 M은 양의 정수이다.

AA 영역(100)의 서브 픽셀(20)에서, 디스플레이를 수행하기 위해 서브 픽셀(20)을 제어하도록 구성된 픽셀 회로가 배치된다. 일부 실시예에서, 도 2a에 도시된 바와 같이, 픽셀 회로(201)는 적어도 구동 트랜지스터(M4), 제1 리셋 트랜지스터(M1), 제1 커패시터(Cst) 및 발광 소자(L)를 포함한다. 제1 리셋 트랜지스터(M1)의 제1 노드, 예를 들어 소스(source, s)는 구동 트랜지스터(M4)의 게이트(gate, g)와 제1 커패시터(Cst)(도 2a의 Cst의 하부 전극판)의 제1 단자에 연결된다. 제1 커패시터(Cst)(도 2a의 Cst의 하부 전극판)의 제2 단자는 제1 전원 전압 입력(제1 전원 전압(ELVDD)을 출력하도록 구성됨)에 연결된다.

제1 리셋 트랜지스터(M1)의 제1 노드는 소스(s)일 수 있고, 제2 노드는 드레인(d)일 수 있거나, 또는 제1 리셋 트랜지스터(M1)의 제1 노드는 드레인(d)일 수 있고, 제2 노드는 소스(s)일 수 있다. 설명의 편의를 위해, 본 출원의 본 실시예는 제1 리셋 트랜지스터(M1)의 제1 노드가 소스(s)이고 제2 노드가 드레인(d)인 예를 사용하여 설명된다.

또한, 구동 트랜지스터(M4)의 제1 노드, 예를 들어 소스(s)는 제1 전원 전압 입력에 의해 공급되는 제1 전원 전압(ELVDD)이 발광 단계에서 수신될 수 있도록 발광 단계(도 3에 도시된 제3 단계(③))에서 제1 전원 전압 입력에 연결된다. 또한, 구동 트랜지스터(M4)의 제1 노드, 예를 들어 소스(s)는 데이터 전압 입력에 의해 공급되는 데이터 전압(Vdata)이 데이터 전압 기입 단계에서 수신될 수 있도록 데이터 전압 기입 단계(도 3에 도시된 제2 단계(②))에서 데이터 전압 입력에 연결된다. 구동 트랜지스터(M4)의 제2 노드, 예를 들어 드레인(drain, 간략하게 d)은 발광 소자(L)에 연결된다.

구동 트랜지스터(M4)의 제1 노드는 소스(s)일 수 있고, 제2 노드는 드레인(d)일 수 있거나, 또는 구동 트랜지스터(M4)의 제1 노드는 드레인(d)일 수 있고, 제2 노드는 소스(s)일 수 있다. 설명의 편의를 위해, 본 출원의 본 실시예는 구동 트랜지스터(M4)의 제1 노드가 소스(s)이고 제2 노드가 드레인(d)인 예를 사용하여 설명된다.

또한, 발광 소자(L)는 유기 발광 다이오드(organic light emitting diode, OLED)일 수 있다. 이 경우, 디스플레이(10)는 OLED 디스플레이이다. 다르게는, 발광 소자(L)는 마이크로 발광 다이오드(micro light emitting diode, 마이크로 LED)일 수 있다. 이 경우, 디스플레이(10)는 마이크로 LED 디스플레이이다. 디스플레이(10)는 자체 발광을 구현할 수 있다. 설명의 편의를 위해, 발광 소자(L)가 OLED인 예가 아래에서의 설명을 위해 사용된다.

이 경우, 구동 트랜지스터(M4)의 제2 노드, 예를 들어 드레인(d)은 발광 소자(L)의 애노드(anode, a)에 연결될 수 있다. 발광 소자(L)의 캐소드(cathode, c)는 제2 전원 전압 입력(제2 전원 전압(ELVSS)을 출력하도록 구성됨)에 연결된다.

또한, 픽셀 회로(201)가 도 2a에 도시된 7T1C 구조를 갖는 예에서, 픽셀 회로(201)는 제1 커패시터(Cst) 및 복수의 트랜지스터(M2, M3, M5, M6, M7)를 더 포함할 수 있다. 설명의 편의를 위해, 트랜지스터(M7)는 제2 리셋 트랜지스터로 지칭되고, 트랜지스터(M6)는 제1 발광 제어 트랜지스터로 지칭되며, 트랜지스터(M5)는 제2 발광 제어 트랜지스터로 지칭된다.

제1 발광 제어 트랜지스터(M6)의 제1 노드, 예를 들어, 소스(s)는 제1 전원 전압 입력에 의해 공급되는 제1 전원 전압(ELVDD)을 수신하기 위해 제1 전원 전압 입력에 연결된다. 제1 발광 제어 트랜지스터(M6)의 제2 노드, 예를 들어, 드레인(d)은 구동 트랜지스터(M4)의 제1 노드, 예를 들어 소스(s)에 연결된다. 제2 발광 제어 트랜지스터(M5)의 제1 노드, 예를 들어, 소스(s)는 구동 트랜지스터(M4)의 제2 노드, 예를 들어, 드레인(d)에 연결된다. 제2 발광 제어 트랜지스터(M5)의 제2 노드, 예를 들어, 드레인(d)은 발광 소자(L), 예를 들어 OLED의 애노드에 연결된다.

제1 발광 제어 트랜지스터(M6)의 제1 노드는 소스(s)일 수 있고, 제2 노드는 드레인(d)일 수 있거나, 또는 제1 발광 제어 트랜지스터(M6)의 제1 노드는 드레인(d)일 수 있고, 제2 노드는 소스(s)일 수 있다. 설명의 편의를 위해, 본 출원의 본 실시예는 제1 발광 제어 트랜지스터(M6)의 제1 노드가 소스(s)이고 제2 노드가 드레인(d)인 예를 사용하여 설명된다. 유사하게, 제2 발광 제어 트랜지스터(M5)의 제1 노드는 소스(s)일 수 있고, 제2 노드는 드레인(d)일 수 있거나, 또는 제2 발광 제어 트랜지스터(M5)의 제1 노드는 드레인(d)일 수 있고, 제2 노드는 소스(s)일 수 있다. 설명의 편의를 위해, 본 출원의 본 실시예는 제2 발광 제어 트랜지스터(M5)의 제1 노드가 소스(s)이고 제2 노드가 드레인(d)인 예를 사용하여 설명된다. 유사하게, 제2 리셋 트랜지스터(M7)의 제1 노드는 소스(s)일 수 있고, 제2 노드는 드레인(d)일 수 있거나, 또는 제2 리셋 트랜지스터(M7)의 제1 노드는 드레인(d)일 수 있고, 제2 노드는 소스(s)일 수 있다. 설명의 편의를 위해, 본 출원의 본 실시예는 제2 리셋 트랜지스터(M7)의 제1 노드가 소스(s)이고 제2 노드가 드레인(d)인 예를 사용하여 설명된다.

또한, 디스플레이(10)는 픽셀 회로(201)를 운반하도록 구성된 기판을 더 포함한다. 본 출원의 일부 실시예에서, 기판은 가요성 재료로 제조될 수 있다. 가요성 재료는 가요성 유리 또는 폴리이미드(polyimide, PI)일 수 있다. 다르게는, 본 출원의 일부 다른 실시예에서, 기재 재료는 인장 재료로 제조될 수 있다. 인장재료의 변형은 5% 이상일 수 있다. 예를 들어, 인장 재료는 폴리다임 틸실록산(polydime thylsiloxane, PDMS)일 수 있다. 이 경우, 디스플레이(10)는 신축 및 벤딩이 가능한 가요성 디스플레이일 수 있다. 가요성 디스플레이가 탑재된 전자 장치(01)는 폴더블 전화 또는 폴더블 태블릿 컴퓨터일 수 있다.

다르게는, 기판은 비교적 강성 재료, 예를 들어, 강성 유리 또는 사파이어 로 제조될 수 있다. 이 경우, 디스플레이(10)는 강성 디스플레이이다.

도 2a에 도시된 픽셀 회로(201)의 구조에 기초하여, 픽셀 회로(201)의 작동 프로세스는 도 3에 도시된 3개의 단계, 즉 제1 단계(①), 제2 단계(②) 및 제3 단계(③)를 포함한다. 도 2b, 도 2c 및 도 2d에서, 설명의 편의를 위해, "x" 표시는 구별을 위해 오프된 트랜지스터에 추가된다.

제1 단계(①)에서, 제1 리셋 트랜지스터(M1) 및 제2 리셋 트랜지스터(M7)는 선택 신호(N-1)의 제어에 따라 도 2b에 도시된 바와 같이 턴온된다. 구동 트랜지스터(M4)의 게이트를 리셋하기 위해 제1 리셋 트랜지스터(M1)를 통해 구동 트랜지스터(M4)의 게이트에 초기 전압(Vint)이 전달된다. 또한, OLED의 애노드(a)를 리셋하기 위해 제2 리셋 트랜지스터(M7)를 통해 OLED의 애노드(a)에 초기 전압(Vint)이 전달된다. 이 경우, OLED의 애노드(a)에서의 전압(Va)과 구동 트랜지스터(M4)의 게이트(g)에서의 전압(Vg4)은 Vint이다.

따라서, 구동 트랜지스터(M4)의 게이트(g) 및 OLED의 애노드(a)에서 이미지 프레임의 잔류 전압이 다음 이미지 프레임에 영향을 미치지 않도록 하기 위해 구동 트랜지스터(M4)의 게이트(g)와 OLED의 애노드(a)에서의 전압이 제1 단계(①)에서 초기 전압(Vint)으로 리셋될 수 있다. 따라서, 제1 단계(①)는 리셋 단계로 지칭될 수 있다. 전술한 설명으로부터, 리셋 단계는 제1 리셋 트랜지스터(M1)가 온인 단계임을 알 수 있다.

제2 단계(②)에서, 트랜지스터(M2)와 트랜지스터(M3)는 도 2c에 도시된 바와 같이, 선택 신호(N)의 제어에 따라 턴온된다. 트랜지스터(M3)가 온되는 경우, 구동 트랜지스터(M4)의 게이트(g)와 드레인(d)이 연결되고, 구동 트랜지스터(M4)는 다이오드 온 상태가 된다. 이 경우, 데이터 전압(Vdata)은 온된 트랜지스터(M2)를 통해 구동 트랜지스터(M4)의 소스(s)에 기입된다. 따라서, 제2 단계(②)는 픽셀 회로의 데이터 전압(Vdata) 기입 단계로 지칭될 수 있다. 전술한 설명으로부터, 데이터 전압 기입 단계는 데이터 전압(Vdata)이 구동 트랜지스터(M4)의 제1 노드, 예를 들어 소스(s)에 인가되는 단계임을 알 수 있다.

이 경우, 구동 트랜지스터(M4)의 소스(s) 전압(Vs4)은 Vs4=Vdata를 충족한다. 트랜지스터의 온 특성에 기초하여, 구동 트랜지스터(M4)의 드레인(d) 전압(Vd4)이 Vd4=Vdata-|Vth_M4|를 충족함을 알 수 있다. 트랜지스터(M3)가 온 상태이므로, 구동 트랜지스터(M4)의 게이트 g 전압(Vg4)과 드레인(d) 전압(Vd4)은 동일하다.

따라서, 구동 트랜지스터(M4)의 게이트(g) 전압(Vg4)은 Vg4=Vdata-|Vth_M4|를 충족한다. 따라서, 구동 트랜지스터(M4)의 게이트 전압(Vg4)은 구동 트랜지스터(M4)의 문턱 전압(Vth_M4)과 관련되어 문턱 전압(Vth_M4)을 보상할 수 있다.

제3 단계(③)에서, 제2 발광 제어 트랜지스터(M5) 및 제1 발광 제어 트랜지스터(M6)는 발광 제어 신호(EM) 및 제1 전원 전압(ELVDD)과 제2 전원 전압(ELVSS) 사이의 전류 경로의 제어에 따라 턴온된다. 구동 트랜지스터(M4)에 의해 생성된 구동 전류(I)는 OLED가 발광하도록 구동하기 위해 전류 경로를 통해 OLED에 전달된다. 이상의 설명으로부터, 발광 단계는 발광 소자(L)가 발광을 위해 구동되는 단계임을 알 수 있다.

구동 트랜지스터(M4)의 소스-게이트 전압(Vsg4)은 Vsg4=Vs4-Vg4=ELVDD-(Vdata-|Vth_M4|)를 충족한다. 또한, OLED가 발광하도록 구동하는 전류는 다음의 수학식을 충족한다.

[수학식 1]

Isd=1/2×μ×Cgi×W/L×(Vsg4-|Vth_M4|)²

OLED의 전류 수학식으로부터, OLED를 통해 흐르는 구동 전류(Isd)가 Isd=1/2×μ×Cgi×W/L×(ELVDD-Vdata+|Vth_M4|-|Vth_M4|)²=1/2×μ×Cgi×W/L×(ELVDD-Vdata)²을 충족함을 알 수 있으며, 여기서

μ는 구동 트랜지스터(M4)의 캐리어 이동도이고, Cgi는 구동 트랜지스터(M4)의 게이트(g)와 채널 사이의 커패시턴스이며, W/L은 구동 트랜지스터(M4)의 폭 대 길이 비율이고, Vth_M4는 구동 트랜지스터(M4)의 문턱 전압이다.

전류(Isd)가 구동 트랜지스터(M4)의 문턱 전압(Vth_M4)과 무관하므로, 서브 픽셀의 구동 트랜지스터의 문턱 전압의 차이로 인한 휘도 불균일 현상이 방지될 수 있다. 따라서, 제2 단계(②)에서 문턱 전압이 보상된 후, 제3 단계(③)에서 디스플레이(10)에서 균일한 휘도 효과가 달성될 수 있다. OLED는 제3 단계(③)에서 발광하므로, 제3 단계(③)는 발광 단계로서 지칭될 수 있다.

전술한 픽셀 회로의 구조에 기초하여, 디스플레이(10)의 서브 픽셀(20)이 스캐닝되고 행 단위로 발광한다. 따라서, 이미지의 프레임이 표시되는 경우, 이미지 프레임이 디스플레이될 수 있도록 첫 번째 행의 서브 픽셀(20)이 발광한 후 마지막 행의 서브 픽셀(20)이 발광할 때까지 발광 상태가 유지되어야 한다.

이 경우, 디스플레이(10)가 애니메이션을 디스플레이하는 데 사용되는 경우, 60Hz의 재생률이 사용될 수 있다. 도 4에 도시된 바와 같이, 이미지 프레임의 시간(T2)은 1/60초이다. 전자 장치(01)의 전력 소비를 줄이기 위해, 전자 장치(01)의 디스플레이(10)가 정지 이미지, 예를 들어, 대기 이미지를 디스플레이하는 데 사용되는 경우, 60Hz 미만, 예를 들어, 30Hz의 재생률이 사용될 수 있다. 이 경우, 도 4에 도시된 바와 같이, 이미지 프레임의 시간(T1)은 1/30초이다. T1>T2이다.

따라서, 디스플레이(10)가 상대적으로 낮은 재생률을 사용하는 경우, 이미지 프레임의 시간이 증가된다. 따라서, 동일한 행의 서브 픽셀(20)에 대해, 30Hz의 재생률이 사용되는 경우, 그 행의 서브 픽셀(20)이 발광을 유지하는 지속 기간 △t1, 즉 도 3에서 제3 단계(③)의 지속 기간은 약 1/30초이다. 60Hz의 재생률이 사용되는 경우, 그 행의 서브 픽셀(20)이 발광을 유지하는 지속 기간 △t2는 대략 1/60초이다. Δt1은 Δt2보다 크다.

이러한 관점에서, 서브 픽셀(20)이 발광하는 경우, 서브 픽셀(20)의 픽셀 회로(201)에서 제1 커패시터(Cst)의 전기량(Q)은 다음의 수학식을 충족한다.

[수학식 2]

Q=C×△V=I_{off_M1}×△t

[수학식 2]에서, C는 제1 커패시터(Cst)의 커패시턴스 값이고, I_{off_M1}은 제3 단계(③), 즉 발광 단계에서 제1 리셋 트랜지스터(M1)의 누설 전류이며, △V는 제3 단계(③)에서 구동 트랜지스터(M4)의 게이트 전압(Vg4)의 전압 강하(voltage drop)이고, Δt는 서브 픽셀이 발광을 유지하는 지속 기간이다.

전술한 설명으로부터, Δt1이 Δt2보다 큼을 알 수 있다. 따라서, 제1 커패시터(Cst)의 커패시턴스 값(C)과 제1 리셋 트랜지스터(M1)의 누설 전류(I_{off_M1})가 일정한 경우, [수학식 2]로부터, 디스플레이(10)가 30Hz에서 디스플레이를 수행하는 경우 구동 트랜지스터(M4)의 게이트 전압(Vg4)의 전압 강하(△V1)는 디스플레이(10)가 60Hz에서 디스플레이를 수행하는 경우 구동 트랜지스터(M4)의 게이트 전압(Vg4)의 전압 강하(△V2)보다 큼을 알 수 있다.

이러한 관점에서, 도 5에 도시된 바와 같이, 구동 트랜지스터(M4)의 게이트-소스 전압(Vsg4)은 Vsg4=Vs4-Vg4를 충족한다. 도 2a로부터, Vs=ELVDD임을 알 수 있다. 따라서, Vs4가 변하지 않는 경우, △V1>△V2이므로, 디스플레이(10)가 30Hz에서 디스플레이를 수행하는 경우 구동 트랜지스터(M4)의 게이트-소스 전압(Vsg4_1)이 디스플레이(10)가 60Hz에서 디스플레이를 수행하는 경우 구동 트랜지스터(M4)의 게이트-소스 전압(Vsg4_2)보다 크다. 즉, Vsg4_1>Vsg4_2이다.

이 경우, [수학식 1]로부터, OLED가 발광하도록 구동하는 전류(Isd)는 구동 트랜지스터(M4)의 게이트-소스 전압(Vsg4)의 2승에 정비례함을 알 수 있다. 따라서, Vsg4_1>Vsg4_2이므로, 디스플레이(10)가 30Hz에서 디스플레이를 수행하는 경우 OLED가 발광하도록 구동하는 전류(Isd1)는 디스플레이(10)가 60Hz에서 디스플레이를 수행하는 경우 OLED를 발광하도록 구동하는 전류(Isd2)보다 크다. 즉, Isd1>Isd2이다. 따라서, 디스플레이(10)가 디스플레이를 위해 60Hz의 더 높은 재생률로부터 30Hz의 더 낮은 재생률로 전환하는 경우, 서브-픽셀(20)에서 OLED를 통해 흐르는 전류가 증가한다. 이 경우, 재생률이 교번되는 시점에서, OLED의 밝기가 급격히 증가하고, 인간의 눈은 이러한 급격한 밝기 변화를 예리하게 포착함으로써 디스플레이 플리커 현상을 유발할 수 있다.

디스플레이(10) 상의 디스플레이 플리커의 전술한 원인에 기초하여, 본 출원의 본 실시예는 디스플레이 플리커 현상의 발생 확률을 감소시키는 방법을 제공한다. [수학식 2]로부터, 디스플레이(10)가 30Hz의 낮은 재생률로 디스플레이를 수행하는 경우, 서브 픽셀(20)이 발광을 유지하는 지속 기간 △t가 증가함을 알 수 있다. 이 경우, 제1 리셋 트랜지스터(M1)의 누설 전류(I_{off_M1})는 [수학식 2]의 좌변의 값이 변하지 않도록 감소될 수 있다.

따라서, 디스플레이(10)가 30Hz의 낮은 재생률로 디스플레이를 수행하는 경우 제3 단계(③)에서 구동 트랜지스터(M4)의 게이트 전압(Vg4)의 전압 강하의 값(△V1)은 디스플레이(10)가 60Hz에서 디스플레이를 수행하는 경우 구동 트랜지스터(M4)의 게이트 전압(Vg4)의 전압 강하의 값(△V2)과 거의 같다.

이러한 관점에서, 도 5로부터, △V1과 △V2의 값이 대략 같은 경우, 디스플레이(10)가 30Hz에서 디스플레이를 수행하는 경우 구동 트랜지스터(M4)의 게이트-소스 전압(Vsg4_1)은 디스플레이(10)가 60Hz에서 디스플레이를 수행하는 경우 구동 트랜지스터(M4)의 게이트-소스 전압(Vsg4_2)과 거의 같음을 알 수 있다.

또한, [수학식 1]로부터, 디스플레이(10)가 30Hz에서 디스플레이를 수행하는 경우 OLED를 발광하도록 구동하는 전류(Isd1)는 디스플레이(10)가 60Hz에서 디스플레이를 수행하는 경우 OLED를 발광하도록 구동하는 전류(Isd2)와 거의 동일함을 알 수 있다. 따라서, 디스플레이(10)가 디스플레이를 위해 60Hz의 더 높은 재생률로부터 30Hz의 더 낮은 재생률로 전환하는 경우, 서브 픽셀(20)에서 OLED를 통해 흐르는 전류는 기본적으로 변하지 않음으로써, 디스플레이 플리커 현상의 발생 확률을 효과적으로 감소시킬 수 있다.

요약하면, 디스플레이 플리커 문제를 효과적으로 해결하기 위해, 픽셀 회로(201)의 제1 리셋 트랜지스터(M1)의 누설 전류(I_{off_M1})가 감소되어야 한다. 이러한 관점에서, 도 6의 트랜지스터의 I-V 곡선으로부터, 각각의 곡선 상의 모든 위치에서 트랜지스터의 소스-드레인 전압(Vsd)이 동일함을 알 수 있다. 예를 들어, 곡선 ①은 트랜지스터의 소스-드레인 전압(Vsd1)에 대응하고, 곡선 ②는 트랜지스터의 소스-드레인 전압(Vsd2)에 대응한다.

곡선 ①이 곡선 ② 위에 있다. 따라서, Vsd1>Vsd2이다. 이 경우, 곡선 ①에 대응하는 트랜지스터의 누설 전류(I_{off_1})는 곡선 ②에 대응하는 누설 전류(I_{off_2})보다 크다. 따라서, 발광 단계상, 즉 도 3의 제3 단계(③)에서 제1 리셋 트랜지스터(M1)의 누설 전류(I_{off_M1})를 감소시키기 위해, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)이 제3 단계(③)에서 감소될 수 있다.

도 2a에 도시된 바와 같이, 구동 트랜지스터(M4)에 연결된 트랜지스터는 제1 리셋 트랜지스터(M1) 및 트랜지스터(M3)를 포함한다. 따라서, 제1 리셋 트랜지스터(M1)의 누설 전류와 트랜지스터(M3)의 누설 전류는 모두 서브 픽셀(20)이 계속 발광하는 시간 내에 구동 트랜지스터(M4)의 게이트 전압(Vg4)의 전압 강하(△V)를 유발한다. 그러나, 구동 트랜지스터(M4)의 드레인(d)과 게이트(g)의 전압이 트랜지스터(M3)가 제2 단계(②)에서 온 상태일 때 동일할 수 있기 때문에, 트랜지스터(M3)의 소스-드레인 전압(Vsd3)은 트랜지스터(M3)가 제3 단계(③)에서 차단된 후에 상대적으로 작다. 따라서, 발생되는 누설 전류도 비교적 적고, 구동 트랜지스터(M4)의 게이트 전압(Vg4)에 미치는 영향도 비교적 작다.

그러나, 픽셀 회로(201)의 작동 프로세스로부터, 제3 단계(③)에서, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)이 Vsd1=Vdata-|Vth_M4|-Vint를 충족함을 알 수 있다. 예를 들어, Vint는 -4V일 수 있다. 따라서, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)이 상대적으로 크기 때문에, 발생되는 누설 전류도 상대적으로 크고, 구동 트랜지스터(M4)의 게이트 전압(Vg4)에 미치는 영향이 비교적 크다. 따라서, 이하의 실시예에서, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)은 디스플레이 플리커 현상의 발생 확률을 감소시키는 목적을 달성하기 위해 감소된다. 다음은 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)이 설명될 수 있는 디스플레이(10)의 구조를 설명한다.

전술한 실시예에서, 디스플레이 플리커를 완화하는 목적을 달성하기 위해 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)을 감소시키는 것은 픽셀 회로(201)가 도 2a에 도시된 7T1C 구조를 갖는 예를 사용하여 설명된다. 픽셀 회로(201)가 구동 트랜지스터(M4) 및 제1 리셋 트랜지스터(M1)를 갖는 것이 보장될 수 있다면, 픽셀 회로(201)의 구조는 본 출원에서 제한되지 않는다.

본 출원의 본 실시예에서 제공되는 디스플레이 모듈은 도 7a에 도시된 바와 같이 비-디스플레이 영역(101)에 배치되는 적어도 하나의 구동기 그룹(30) 및 디스플레이 구동 회로(40)를 더 포함한다. 본 출원의 일부 실시예에서, 디스플레이 구동 회로(40)는 디스플레이 구동기 집적 회로(Display Driver IC, DDIC)일 수 있다. DDIC는 데이터 전압(Vdata)을 출력하도록 구성된 데이터 전압 출력(VO)을 갖는다. 이 경우, 데이터 전압 기입 단계(도 3에 도시된 제2 단계(②))에서, 구동 트랜지스터(M4)의 제1 노드, 예를 들어 소스(s)에 연결된 데이터 전압 입력은 DDIC의 데이터 전압 출력 포트(VO)이다.

DDIC가 AP에 의해 출력된 디스플레이 데이터를 수신할 수 있도록 DDIC는 도 1a에 도시된 가요성 인쇄 회로(Flexible Printed Circuit, FPC) 기판을 통해 AP와 연결된다. DDIC의 데이터 전압 출력 포트(VO)는 디스플레이 영역(100)의 데이터 라인(data line, DL)에 연결된다. DDIC에 의해 출력된 데이터 라인(Vdata)이 DL을 통해 각각의 서브 픽셀(20)의 픽셀 회로(201)로 전송될 수 있도록 DL은 도 2a의 트랜지스터(M2)의 제1 노드에 연결된다.

본 출원의 본 실시예에서, 도 7c에 도시된 바와 같이, 각각의 데이터 라인(DL)의 일측 단부는 서브 픽셀(20)의 하나의 열(column)(수직 방향 Y를 따름)에서 트랜지스터(M2)(도 2a에 도시됨)의 제1 노드에 연결되고, 각각의 데이터 라인(DL)의 타측 단부는 멀티플렉서(multiplexer, MUX) 회로를 통해 DDIC(즉, 디스플레이 구동 회로(40))의 데이터 전압 출력(VO)(도 7a에 도시됨)에 연결될 수 있다. 일정 시구간 동안, MUX는 DDIC의 데이터 전압 출력(VO)에 의해 출력되는 데이터 전압(Vdata)을 각각 수신하기 위해 요구사항에 따라 일부 데이터 라인(DL)만을 선택할 수 있다.

본 출원의 일부 실시예에서, 디스플레이(10)의 크기가 상대적으로 크고 행(수평 방향 X를 따름)의 서브 픽셀의 수량이 상대적으로 큰 경우, 디스플레이(10)에 배치된 데이터 라인(DL)의 수량이 또한 증가한다. 이 경우, 전자 장치(01)는 복수의 MUX 및 복수의 DDIC를 포함할 수 있다. 도 7d에 도시된 바와 같이, 디스플레이(10)의 일부 데이터 라인(DL)은 하나의 MUX를 통해 하나의 DDIC의 데이터 전압 출력(VO)에 연결된다. 또한, 구동기 그룹(30)은 M개의 선택 회로(301)를 포함한다. 각각의 선택 회로(301)는 디스플레이 구동 회로(40)에 연결된다. 선택 회로(301)는 디스플레이 구동 회로(40)에 의해 출력되는 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 수신하도록 구성되며, 여기서 |Vint2|>|Vint1|이다.

본 출원의 일부 실시예에서, 도 7b에 도시된 바와 같이, 디스플레이 구동 회로(40)는 제1 신호 단자(O1) 및 제2 신호 단자(O2)를 갖는다. 제1 신호 단자(O1)는 제1 초기 전압단(Vint1)을 출력할 수 있다. 제2 신호 단자(O2)는 제2 초기 전압(Vint2)을 출력하도록 구성된다.

또한, 도 7b에 도시된 바와 같이, N(예를 들어, N=1) 번째 선택 회로(301)는 N(예를 들어, N=1) 번째 행의 서브 픽셀(20)의 픽셀 회로(201)에서 제1 리셋 트랜지스터(M1)의 제2 노드, 예를 들어 드레인(d)에 연결된다. 선택 회로(301)는 픽셀 회로(201)가 리셋 단계(도 3의 제1 단계(①)) 및 데이터 전압 기입 단계(도 3의 제2 단계(②))에 있는 경우 제1 리셋 트랜지스터(M1)의 제2 노드, 예를 들어, 드레인(d)에 제2 초기 전압(Vint2)을 출력하도록 추가로 구성된다.

따라서, 리셋 단계(도 3의 제1 단계(①))에서, 제1 리셋 트랜지스터(M1)가 온되는 경우, 구동 트랜지스터(M4)의 게이트를 리셋시키기 위해 제2 초기 전압(Vint2)이 구동 트랜지스터(M4)의 게이트에 전달될 수 있다.

또한, 픽셀 회로(201)가 제2 리셋 트랜지스터(M7) 및 OLED를 포함하고 제2 리셋 트랜지스터(M7)가 온인 경우, OLED의 애노드를 리셋시키기 위해 제2 초기 전압(Vint2)이 OLED의 애노드로 추가로 전달될 수 있다.

또한, 데이터 전압 기입 단계(도 3의 제2 단계(②))에서, 트랜지스터(M3)가 온 상태이므로, 구동 트랜지스터(M4)의 게이트(g) 전압(Vg4)과 제1 리셋 트랜지스터(M1)의 소스(s) 전압(Vs1)은 Vdata-|Vth_M4|와 같다.

이 경우, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1_A)은 Vsd1_A=Vdata-|Vth_M4|-Vint2를 충족한다. 본 출원의 일부 실시예에서, Vint2=-4V이다. 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1_A)은 Vsd1_A=Vdata-|Vth_M4|-(-4)=Vdata-|Vth_M4|+4를 충족한다.

또한, 선택 회로(301)는 픽셀 회로(201)가 발광 단계(도 3의 제3 단계(③))에 있는 경우 제1 리셋 트랜지스터(M1)의 제2 노드, 예를 들어 드레인(d)으로 제1 초기 전압(Vint1)을 출력하도록 추가로 구성된다. 1≤N≤M이고, N은 양의 정수이다.

따라서, 발광 단계(도 3의 제3 단계(③))에서, 선택 회로(301)가 제1 리셋 트랜지스터(M1)의 제2 노드, 예를 들어 드레인(d)에 제1 초기 전압(Vint1)을 출력하기 때문에, 발광 단계에서 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1_B)은 Vsd1_B=Vdata-|Vth_M4|-Vint1을 충족한다. |Vint2|>|Vint1|이기 때문에, Vsd1_B<Vsd1_A이다.

이 경우, 발광 단계에서 제1 리셋 트랜지스터(M1)의 누설 전류(I_{off_M1})를 감소시키기 위해 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)이 발광 단계에서 감소될 수 있다. 낮은 재생률이 디스플레이를 위해 사용되는 경우, 구동 트랜지스터(M4)의 게이트 전압(Vg4)이 누설 전류에 의해 발광 단계에서 상대적으로 큰 전압 강하를 겪기 때문에 디스플레이 플리커 현상이 발생할 확률이 감소될 수 있다.

본 출원의 일부 실시예에서, 제1 초기 전압(Vint1)의 값 범위는 0 내지 2V일 수 있다. 제1 초기 전압(Vint1)이 0V 미만인 경우, Vsd1_B와 Vsd1_A의 차이는 발광 단계에서 비교적 작다. 그 결과, 제1 리셋 트랜지스터(M1)의 누설 전류(I_{off_M1})는 발광 단계에서 효과적으로 감소될 수 없고, 디스플레이 플리커 현상을 제거하는 효과가 저하된다. 또한, 제1 초기 전압(Vint1)이 2V보다 큰 경우, 제2 리셋 트랜지스터(M7)의 누설 전류가 OLED로 흐른다. 그 결과, 서브 픽셀이 블랙 이미지로 디스플레이되는 경우, OLED가 발광하여 광 누설 현상이 발생한다.

이러한 관점에서, 본 출원의 일부 실시예에서, 제1 초기 전압(Vint1)은 0V, 1V 또는 2V일 수 있다.

이에 기초하여, 디스플레이 모듈은 도 8a에 도시된 제1 구동기 그룹(30A) 및 제2 구동기 그룹(30B)을 포함한다. 제1 구동기 그룹(30A) 및 제2 구동기 그룹(30B)은 각각 디스플레이의 디스플레이 영역(100)의 좌측 및 우측에 위치된다.

이러한 관점에서, 도 8b에 도시된 바와 같이, 제1 구동기 그룹(30A)의 N(예를 들어, N=1) 번째 선택 회로(301) 및 제2 구동기 그룹(30B)의 N(예를 들어, N=1) 번째 선택 회로(301)는 모두 N(예를 들어, N=1) 번째 행의 서브 픽셀(20)의 픽셀 회로(201)의 제1 리셋 트랜지스터(M1)의 제2 노드, 예를 들어 드레인(d)에 연결된다.

이 경우, 디스플레이(10)가 상대적으로 높은 해상도를 가질 때, 한 행에 있는 서브 픽셀(20)의 수량은 상대적으로 많다. 구동기 그룹(30)이 서브 픽셀(20) 행의 좌측 또는 우측에만 배치되는 경우, 구동기 그룹(30)의 선택 회로(30)의 출력으로부터 더 멀리 떨어진 서브 픽셀(20) 행의 일측 단부에서 수신되는 신호가 감쇠되어 신호 정확도를 감소시킨다.

따라서, 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 각각 좌측으로부터 우측으로 동일한 행의 서브 픽셀(20)에 있는 각각의 제1 리셋 트랜지스터(M1)의 제2 노드, 예를 들어 드레인(d)에게 제공할 수 있어서 신호 감쇠를 효과적으로 줄일 수 있도록, 제1 구동기 그룹(30A) 및 제2 구동기 그룹(30B)은 각각 디스플레이 영역(100)의 좌측 및 우측에 배치된다.

다음은 구동기 그룹(30)의 선택 회로(301)의 구조 및 선택 회로(301)를 갖는 디스플레이(10)의 구조를 상이한 예를 사용하여 설명한다.

예시 1

본 예에서, 도 9a에 도시된 바와 같이, 디스플레이(10)는 M개의 제1 초기 전압선(S1)을 더 포함한다. 각각의 선택 회로(301)는 제1 선택 트랜지스터(Ms1) 및 제2 선택 트랜지스터(Ms2)를 포함한다. 또한, 도 9b에 도시된 바와 같이, N(예를 들어, N=1) 번째 제1 초기 전압선(S1)은 N(예를 들어, N=1) 번째 행의 서브 픽셀(20)의 픽셀 회로(201)에서 제1 리셋 트랜지스터(M1)의 제2 노드, 예를 들어 드레인(d)에 연결된다.

제1 선택 트랜지스터(Ms1)의 제1 노드는 소스(s)일 수 있고, 제2 노드는 드레인(d)일 수 있거나, 또는 제1 선택 트랜지스터(Ms1)의 제1 노드는 드레인(d)일 수 있고, 제2 노드는 소스(s)일 수 있다. 설명의 편의를 위해, 본 출원의 본 실시예는 제1 선택 트랜지스터(Ms1)의 제1 노드가 소스(s)이고 제2 노드가 드레인(d)인 예를 사용하여 설명된다. 유사하게, 제2 선택 트랜지스터(Ms2)의 제1 노드는 소스(s)일 수 있고, 제2 노드는 드레인(d)일 수 있거나, 또는 제2 선택 트랜지스터(Ms2)의 제1 노드는 드레인(d)일 수 있고, 제2 노드는 소스(s)일 수 있다. 설명의 편의를 위해, 본 출원의 본 실시예는 제2 선택 트랜지스터(Ms2)의 제1 노드가 소스(s)이고 제2 노드가 드레인(d)인 예를 사용하여 설명된다.

또한, N(예를 들어, N=1) 번째 선택 회로(301)의 제1 선택 트랜지스터(Ms1)의 제1 노드, 예를 들어 소스(s)는 디스플레이 구동 회로(40)에 연결된다. 디스플레이 구동 회로(40)는 제1 신호 단자(O1) 및 제2 신호 단자(O2)를 가질 수 있다. 제1 선택 트랜지스터(Ms1)의 제1 노드, 예를 들어 소스(s)는 디스플레이 구동 회로(40)의 제1 신호 단자(O1)에 연결되고, 디스플레이 구동 회로(40)의 제1 신호 단자(O1)에 의해 출력되는 제1 초기 전압(Vint1)을 수신하도록 구성된다.

제1 선택 트랜지스터(Ms1)의 제2 노드, 예를 들어, 드레인(d)은 N(예를 들어, N=1) 번째 제1 초기 전압선(S1)에 연결된다. 제1 선택 트랜지스터(Ms1)의 게이트(g)는 제1 선택 신호(E)를 수신하도록 구성된다.

N(예를 들어, N=1) 번재 선택 회로(301)의 제2 선택 트랜지스터(Ms2)의 제1 노드, 예를 들어 소스(s)는 디스플레이 구동 회로(40)에 연결된다. 디스플레이 구동 회로(40)는 제1 신호 단자(O1) 및 제2 신호 단자(O2)를 가질 수 있다. 제2 선택 트랜지스터(Ms2)의 제1 노드, 예를 들어 소스(s)는 디스플레이 구동 회로(40)의 제2 신호 단자(O2)에 연결되고, 디스플레이 구동 회로(40)의 제2 신호 단자(O2)에 의해 출력되는 제2 초기 전압(Vint2)을 수신하도록 구성된다.

제2 선택 트랜지스터(Ms2)의 제2 노드, 예를 들어, 드레인(d)은 N(예를 들어, N=1) 번째 제1 초기 전압선(S1)에 연결된다. 제1 선택 트랜지스터(Ms1)의 게이트(g)는 제2 선택 신호(XE)를 수신하도록 구성된다. 제2 선택 신호(XE)는 제1 선택 신호(E)의 역 위상 신호이다.

이 경우, 도 3 및 도 10에 각각 도시된 시퀀스도를 참조하면, 각각의 단계에서 도 2a 및 도 9b에 도시된 픽셀 회로에서 제1 리셋 트랜지스터(M1)의 드레인 전압(Vd1) 및 소스-드레인 전압(Vsd1)과 제2 리셋 트랜지스터(M7)의 드레인 전압(Vd7)은 [표 1]에 도시된 바와 같이 획득된다.

[표 1]로부터, 제1 단계(①), 즉 리셋 단계에서, 제1 리셋 트랜지스터(M1)는 온 상태이고, 제1 리셋 트랜지스터(M1)의 드레인 전압(Vd1)은 Vd1=Vint=Vint2=-4V를 충족함을 알 수 있다. 이 경우, 제1 리셋 트랜지스터(M1)의 저항의 영향을 받아 제1 리셋 트랜지스터(M1)의 소스(s) 전압(Vs1)은 -4V 미만이 된다. 예를 들어, Vs1은 -3.9V일 수 있다. 이 경우, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압 Vsd1은 Vsd1=Vs1-Vd1=?3.9-(-4)=0.1V를 충족한다.

또한, 도 9b에 도시된 바와 같이, 픽셀 회로(201)는 제2 리셋 트랜지스터(M7)를 더 포함한다. 제2 리셋 트랜지스터(M7)의 게이트(g)와 제1 리셋 트랜지스터(M1)의 게이트는 연결되고, 둘 다 선택 신호(N-1)를 수신하도록 구성된다. 따라서, 도 3에 도시된 제1 단계(①)에서, 선택 신호(N-1)가 활성 신호인 경우, 제1 리셋 트랜지스터(M1) 및 제2 리셋 트랜지스터(M7)가 모두 턴온될 수 있다.

이에 기초하여, 제2 리셋 트랜지스터(M7)의 제1 노드, 예를 들어 소스(s)는 OLED의 애노드(a)에 연결된다. 또한, N(예를 들어, N=1) 번째 행의 서브 픽셀(20)의 픽셀 회로(201)에서 제2 리셋 트랜지스터(M7)의 제2 노드, 예를 들어, 드레인(d)은 N(예를 들어, N=1) 번째 제1 초기 전압선(S1)에 연결된다.

따라서, 제1 단계(①)에서, 제1 리셋 트랜지스터(M1)와 제2 리셋 트랜지스터(M7)가 턴온되고, 제1 초기 전압선(S1)은 더 큰 값의 제2 초기 전압(Vint2)을 제1 리셋 트랜지스터(M1)를 통해 구동 트랜지스터(M4)의 게이트(g)에게 전달하고, 제2 리셋 트랜지스터(M7)를 통해 제2 초기 전압(Vint2)을 OLED의 애노드(a)에 전달한다. 따라서, 구동 트랜지스터(M4)의 게이트(g) 및 OLED의 애노드(a)는 제1 리셋 트랜지스터(M1) 및 제2 리셋 트랜지스터(M7)를 각각 사용하여 리셋될 수 있다.

제2 단계(②), 즉 데이터 전압 기입 단계에서, 제1 리셋 트랜지스터(M1)는 오프되고, 제1 리셋 트랜지스터(M1)의 드레인 전압(Vd1)은 Vd1=Vint=Vint2=-4V를 충족한다. 이 경우, 전술한 설명으로부터, 픽셀 회로(201)의 트랜지스터(M3)가 온 상태임을 알 수 있다. 따라서, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)은 Vsd1=Vdata-|Vth_M4|-(-4)를 충족한다.

또한, 제3 단계, 즉 발광 단계에서, 제1 리셋 트랜지스터(M1)는 오프 상태이다. 도 2a에 도시된 해결수단과 비교하면, 도 9b에 도시된 해결수단이 사용되는 경우, 제1 리셋 트랜지스터(M1)의 드레인 전압(Vd1)과 제2 리셋 트랜지스터(M7)의 드레인 전압(Vd7)은 Vd1=Vd7=Vint1=1V를 충족한다. 따라서, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)은 Vsd1=Vdata-|Vth_M4|-1<Vdata-|Vth_M4|-(-4)를 충족한다.

이러한 관점에서, OLED가 발광하는 경우, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)은 제1 리셋 트랜지스터(M1)의 누설 전류(I_{off_M1})를 줄이기 위해 감소될 수 있다. 따라서, 높은 재생률, 예를 들어 60Hz가 낮은 재생률, 예를 들어 30Hz로 전환되는 경우, 30Hz에서 디스플레이되는 서브 픽셀(20)의 발광 밝기가 60Hz에서 디스플레이되는 서브 픽셀(20)의 발광 밝기에 가까워질 수 있도록, 누설 전류로 인해 발광 단계에서 구동 트랜지스터(M4)의 게이트 전압(Vg4)의 상대적으로 큰 전압 강하가 감소될 수 있다. 따라서, 재생률이 교번되는 경우, 인간의 눈이 밝기 변화를 예리하게 포착할 수 없고, 디스플레이 플리커 현상의 발생 확률이 감소될 수 있도록 디스플레이 밝기가 갑자기 증가할 확률이 감소될 수 있다.

전술한 설명은 Vint1=1V인 예를 사용하여 제공되었다. 전술한 설명으로부터, Vint1은 0V 내지 2V의 범위 내에서 선택될 수 있음을 알 수 있다.

또한, 전술한 설명은 서브 픽셀(20)의 픽셀 회로(201)에서 제1 리셋 트랜지스터(M1), 제2 리셋 트랜지스터(M7) 및 구동 트랜지스터(M4)가 P채널 금속 산화물 반도체(positive channel metal oxide semiconductor, PMOS) 전계 효과 트랜지스터인 예를 사용하여 제공된다. 이 경우, 트랜지스터의 제1 노드는 소스(s)이고, 제2 노드는 드레인(d)이다. 또한, 트랜지스터의 게이트(g)가 로우 레벨을 수신하는 경우, 트랜지스터는 온 상태가 된다. 트랜지스터의 게이트(g)가 하이 레벨을 수신하는 경우, 트랜지스터는 오프 상태가 된다.

본 출원의 일부 다른 실시예에서, 예를 들어, 도 9c에 도시된 바와 같이, 픽셀 회로(201)의 제1 리셋 트랜지스터(M1), 제2 리셋 트랜지스터(M7) 및 구동 트랜지스터(M4)가 N채널 금속 산화물 반도체(negative channel metal oxide semiconductor, NMOS) 전계 효과 트랜지스터일 수 있다. 이 경우, 트랜지스터의 제1 노드는 드레인(d)이고, 제2 노드는 소스(s)이다. 또한, 트랜지스터의 게이트(g)가 하이 레벨을 수신하는 경우, 트랜지스터는 온 상태가 된다. 트랜지스터의 게이트(g)가 로우 레벨을 수신하는 경우, 트랜지스터는 오프 상태가 된다.

본 예에서, 제1 리셋 트랜지스터(M1) 및 제2 리셋 트랜지스터(M7)가 N채널 트랜지스터인 경우, 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 설정하는 방식은 유사할 수 있다. 예를 들어, 제1 단계(①) 및 제2 단계(②)에서 제1 리셋 트랜지스터(M1)의 소스 전압(Vs1)과 제2 리셋 트랜지스터(M7)의 소스 전압(Vs7)은 Vint2일 수 있고, Vint2=-4V일 수 있다. 제3 단계(③)에서 제1 리셋 트랜지스터(M1)의 소스 전압(Vs1)과 제2 리셋 트랜지스터(M7)의 소스 전압(Vs7)은 Vint1일 수 있고, Vint1=1V일 수 있다.

본 예에서, 설명의 편의를 위해, 제1 리셋 트랜지스터(M1), 제2 리셋 트랜지스터(M7) 및 구동 트랜지스터(M4)가 P채널 트랜지스터인 예가 아래의 설명을 위해 사용된다.

본 출원의 일부 실시예에서, 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 행 단위로 서브 픽셀(20)의 제1 리셋 트랜지스터(M1)의 드레인(d)으로 출력하기 위해, 구동기 그룹(30)은 M개의 위상 인버터(302)와 도 11에 도시된 M개의 캐스케이드된 시프트 레지스터(shift register, SR)를 더 포함한다.

N(예를 들어, N=1) 번째 SR의 출력(Op)은 N(예를 들어, N=1) 번째 위상 인버터(302)의 입력 및 N(예를 들어, N=1) 번째 선택 회로(301)의 제1 선택 트랜지스터(Ms1)의 게이트(g)에 연결된다. SR의 출력(Op)은 제1 선택 신호(E)를 출력하도록 구성된다.

N 번째 위상 인버터(302)의 출력은 N 번째 선택 회로(301)의 제2 선택 트랜지스터(Ms2)의 게이트(g)에 연결된다. 위상 인버터(302)의 출력은 제2 선택 신호(XE)를 출력하도록 구성된다.

이 경우, 예를 들어, 도 11에 도시된 바와 같이, 복수의 SR이 순차적으로 캐스케이드되어 있는 경우, 제1 단 시프트 레지스터, 즉 SR1의 신호 출력(Output, 줄여서 Op)은 제2 단 시프트 레지스터, 즉 SR2의 신호 입력(Input, 줄여서 Ip)에 연결된다. SR2는 SR1에 인접해 있다. SR2의 신호 출력(Op)은 제3 단 시프트 레지스터, 즉 SR3의 신호 입력(Ip)에 연결된다. SR3은 SR2에 인접해 있다. 또한, 나머지 SR의 캐스케이딩 방식은 앞서 설명한 것과 동일하다.

SR1의 신호 입력(Ip)은 시작 신호(시작 수직 프레임 신호, 줄여서 STV)를 수신하도록 구성된다. 본 출원의 일부 실시예에서, STV가 하이 레벨(High Voltage)인 경우, 시작 신호(STV)는 활성 신호이고, SR1은 작동을 시작한다. STV가 로우 레벨(low voltage)인 경우, 시작 신호(STV)는 비활성화 신호이며, 이 경우 SR1은 작동하지 않는다.

이러한 관점에서, 픽셀 회로(201)가 제1 단계(①) 및 제2 단계(②)에 있는 경우, SR1은 비활성 신호, 예를 들어 하이 레벨을 출력한다. 이 경우, 제1 선택 트랜지스터(Ms1)는 오프된다. 또한, 하이 레벨이 위상 인버터(302)의 위상 반전 동작을 거친 후, 제1 선택 회로(301)의 제2 선택 트랜지스터(Ms2)의 게이트는 활성 제2 선택 신호(XE)를 수신한다. 제2 선택 트랜지스터(Ms2)는 턴온된다.

디스플레이 구동 회로(40)의 제2 신호 단자(O2)에 의해 출력되는 제2 초기 전압(Vint2)은 제2 선택 트랜지스터(Ms2)를 통해 제1 행의 각각의 서브 픽셀(20)의 제1 리셋 트랜지스터(M1)의 드레인(d)에 전달된다. 따라서, [표 1]에서 나타낸 바와 같이, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)은 제1 단계(①)에서 0.1V일 수 있고, 제2 단계(②)에서 Vsd1=Vdata-|Vth_M4|-(-4)를 충족할 수 있다.

픽셀 회로(201)가 제3 단계(③)에 있는 경우, SR1은 활성 신호, 예를 들어 로우 레벨을 출력한다. 이 경우, 제1 선택 회로(301)의 제1 선택 트랜지스터(Ms1)가 턴온된다. SR1에 의해 출력된 신호는 위상 인버터(302)의 위상 반전 동작을 거친 후, 제2 선택 트랜지스터(Ms2)가 차단된다.

디스플레이 구동 회로(40)의 제1 입력(O1)에 의해 출력된 제1 초기 전압(Vint1)은 제1 선택 트랜지스터(Ms1)를 통해 제1 행의 각각의 서브 픽셀의 제1 리셋 트랜지스터(M1)의 드레인(d)으로 전달된다. 따라서, [표 1]에 나타낸 바와 같이, 제3 단계(③)에서 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)은 Vsd1=Vdata-|Vth_M4|-1을 충족할 수 있다.

또한, SR1이 활성 신호를 출력하는 경우, 활성 신호는 SR1과 캐스케이드된 SR2의 신호 입력(Ip)으로 추가로 전달될 수 있다. 따라서, SR2에 회로 구조를 설정함으로써, 제1 행의 서브 픽셀이 발광한 후, 제2 행의 서브 픽셀(201)이 발광할 수 있도록 SR2는 제2 선택 회로(301)의 제2 선택 트랜지스터(Ms2)와 제1 선택 트랜지스터(Ms1)가 턴온되도록 제어한다. 따라서, 복수의 캐스케이드된 SR을 사용함으로써, 서브 픽셀(20)이 행 단위로 발광할 수 있도록 순차적으로 배열된 복수 행의 서브 픽셀(20)이 행 단위로 스캔될 수 있다.

도 11에서, 복수의 위상 인버터(302) 및 복수의 캐스케이드된 SR은 디스플레이 영역(100)의 좌측에만 도시되어 있다. 전술한 설명으로부터, 선택 회로(301)가 디스플레이 영역(100)의 우측에도 배치되는 경우, 선택 회로(301)의 제1 선택 트랜지스터(Ms1) 및 제2 선택 트랜지스터(Ms2)가 턴온되고 차단되도록 제어하기 위해, 복수의 위상 인버터(302) 및 복수의 캐스케이드된 SR이 또한 디스플레이 영역(100)의 우측에도 배치될 수 있다. 배치 방식은 전술한 바와 같다. 세부 사항은 여기에서 다시 설명되지 않는다.

전술한 설명으로부터, 픽셀 회로(201)가 도 11에 도시된 제1 발광 제어 트랜지스터(M6) 및 제2 발광 제어 트랜지스터(M5)를 포함하는 경우, 제1 발광 제어 트랜지스터(M6) 및 제2 발광 제어 트랜지스터(M5)의 게이트(g)가 모두 발광 제어 신호(EM)를 수신하도록 구성됨을 알 수 있다. 따라서, 제3 단계(③)에서, 제1 전원 전압(ELVDD)과 제2 전원 전압(ELVSS) 사이의 전류 경로가 턴온되고, OLED가 발광하도록 구동하기 위해 구동 트랜지스터(M4)에 의해 공급되는 구동 전류가 OLED를 통해 흐를 수 있도록, 제1 발광 제어 트랜지스터(M6) 및 제2 발광 제어 트랜지스터(M5)가 턴온될 수 있다.

전술한 설명으로부터, 선택 회로(301)의 제1 선택 트랜지스터(Ms1)도 제3 단계(③)에서 턴온될 필요가 있음을 알 수 있다. 따라서, 비-디스플레이 영역(101)에 위치하는 구동 회로의 구조를 단순화하기 위해, 도 11에 도시된 바와 같이, SR의 출력(Op)은 제1 발광 제어 트랜지스터(M6) 및 제2 발광 제어 트랜지스터(M5)의 게이트(g)에 추가로 연결된다.

따라서, 픽셀 회로(201)가 제3 단계(③)에 있는 경우, SR의 출력(Op)은 OLED가 발광할 수 있도록 제1 발광 제어 트랜지스터(M6) 및 제2 발광 제어 트랜지스터(M5)의 게이트(g)에만 발광 제어 신호(EM)를 공급할 수 없으나, 그러나, 또한 디스플레이 구동 회로의 제1 신호 단자(O1)에 의해 출력되는 제1 초기 전압(Vini1)이 제1 선택 트랜지스터(Ms1)를 통해 제1 행의 각각의 서브 픽셀의 제1 리셋 트랜지스터(M1)의 드레인(d)으로 전달될 수 있도록, 선택 회로(301)의 제1 선택 트랜지스터(Ms1)의 게이트(g)에만 제1 선택 신호(E)를 공급할 수 없다.

예시 2

본 예에서, 도 12a에 도시된 바와 같이, 디스플레이(10)는 M개의 제1 초기 전압선(S1) 및 M개의 제2 초기 전압선(S2)을 포함한다. 선택 회로(301)는 제1 선택 트랜지스터(Ms1) 및 제2 선택 트랜지스터(Ms2)를 포함한다.

각각의 행의 서브 픽셀(20)의 픽셀 회로에서 제1 선택 트랜지스터(Ms1), 제2 선택 트랜지스터(Ms2) 및 제1 초기 전압선(S1)의 연결 방식과 제1 초기 전압선(S1) 및 제1 리셋 트랜지스터(M1)의 연결 방식은 예시 1의 것과 동일하다. 세부사항은 여기서 다시 설명되지 않는다.

선택 회로(301)의 제1 선택 트랜지스터(Ms1)의 게이트(g)에 제1 선택 신호(E)를 공급하고 제2 선택 트랜지스터(Ms2)의 게이트(g)에 제2 선택 신호(XE)를 공급하기 위해, 예시 1에서의 것과 같이, M개의 위상 인버터(302) 및 M개의 캐스케이드된 SR이 비-디스플레이 영역에 배치될 수 있다. SR과 위상 인버터(302)의 연결 방식은 전술한 바와 같다. 세부 사항은 여기에서 다시 설명되지 않는다.

또한, 도 12b에 도시된 바와 같이, 픽셀 회로(201)는 제2 리셋 트랜지스터(M7)를 더 포함한다. 예시 1에서의 것과 마찬가지로, 제2 리셋 트랜지스터(M7)의 게이트(g)는 제1 리셋 트랜지스터(M1)의 게이트(g)에 연결된다. 제2 리셋 트랜지스터(M7)의 제1 노드, 예를 들어 소스(s)는 OLED의 애노드(a)에 연결된다.

예시 1과의 차이점은 N(예를 들어, N=1) 번째 행의 서브 픽셀(20)의 픽셀 회로(201)에서 제2 리셋 트랜지스터(M7)의 제2 노드, 예를 들어, 제2 노드가 N(예를 들어, N=1) 번째 제2 초기 전압선(S2)에 연결된다는 점이다.

디스플레이 구동 회로(40)가 제1 신호 단자(O1) 및 제2 신호 단자(O2)를 갖는 경우, 제2 초기 전압선(S2)은 제2 신호 단자(O2)에 연결되고, 제2 신호 단자(O2)에 의해 출력되는 제2 초기 전압(Vint2)을 수신하도록 구성된다.

이 경우, 도 3 및 도 13에 각각에 도시된 시퀀스도를 참조하면, 각각의 단계에서 도 2a 및 도 12b에 도시된 픽셀 회로에서 제1 리셋 트랜지스터(M1)의 드레인 전압(Vd1) 및 소스-드레인 전압(Vsd1)과 제2 리셋 트랜지스터(M7)의 드레인 전압(Vd7)은 [표 2]에서 나타낸 바와 같이 획득된다.

[표 2]로부터 알 수 있는 바와 같이, 제1 단계(①), 즉 리셋 단계에서, 디스플레이 구동 회로(40)의 제2 신호 단자(O2)에 의해 공급되는 제2 초기 전압(Vint2)을 제1 초기 전압선(S1)을 통해 제1 리셋 트랜지스터(M1)의 제2 노드, 예를 들어, 드레인(d)에 전달하기 위해, 제1 단 SR이 선택 회로(201)의 제1 선택 트랜지스터(Ms1)가 차단되도록 제어할 수 있고 제2 선택 트랜지스터(M2)가 턴온되도록 제어할 수 있음을 전술한 설명으로부터 알 수 있다. 제1 리셋 트랜지스터(M1)의 드레인 전압(Vd1)은 Vd1=Vint=Vint2=-4V를 충족한다.

제1 리셋 트랜지스터(M1)가 턴온된다. 제1 리셋 트랜지스터(M1)의 저항의 영향으로 제1 리셋 트랜지스터(M1)의 소스 전압(Vs1)은 -4V 미만이다. 예를 들어, Vs1은 -3.9V일 수 있다. 이 경우, 제1 리셋 트린재스터(M1)의 소스-드레인 전압(Vsd1)은 Vsd1=Vs1-Vd1=-3.9-(-4)=0.1V를 충족한다.

또한, 제2 초기 전압선(S2)은 디스플레이 구동 회로(40)의 제2 신호 단자(O2)에 의해 공급되는 제2 초기 전압(Vint2)을 제2 리셋 트랜지스터(M7)의 제2 노드, 예를 들어, 드레인(d)에 전달한다. 제2 리셋 트랜지스터(M7)의 드레인 전압(Vd7)은 Vd7=Vint=Vint2=-4V를 충족한다.

제2 단계(②), 즉 데이터 전압 기입 단계에서 제1 리셋 트랜지스터(M1)는 오프되고, 제1 리셋 트랜지스터(M1)의 드레인 전압(Vd1)은 Vd1=Vint=Vint2=-4V를 충족한다. 이 경우, 전술한 설명으로부터, 픽셀 회로(201)의 트랜지스터(M3)가 온 상태임을 알 수 있다. 따라서, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)은 Vsd1=Vdata-|Vth_M4|-(-4)를 충족한다.

또한, 이러한 단계에서 제2 리셋 트랜지스터(M7)도 오프 상태이므로, 제2 리셋 트랜지스터(M7)의 드레인 전압(Vd7)은 Vd7=Vint=Vint2=-4V를 충족한다.

제3 단계, 즉 발광 단계에서, 제1 리셋 트랜지스터(M1)는 오프된다. 도 2a에 도시된 해결수단과 비교하면, 도 12b에 도시된 해결수단이 사용되는 경우, 제1 리셋 트랜지스터(M1)의 드레인 전압(Vd1)은 Vd1=Vint1=1V를 충족한다. 따라서, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)은 Vsd1=Vdata-|Vth_M4|-1<Vdata-|Vth_M4|-(-4)를 충족한다. 따라서, OLED가 발광하는 경우, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)은 제1 리셋 트랜지스터(M1)의 누설 전류(I_{off_M1})를 줄이기 위해 감소될 수 있다.

따라서, 낮은 재생률, 예를 들어 30Hz가 디스플레이를 위해 사용되는 경우, 구동 트랜지스터(M4)의 게이트 전압(Vg4)이 누설 전류로 인해 발광 단계에서 상대적으로 큰 전압 강하를 일으키기 때문에 디스플레이 플리커 현상이 발생할 확률이 감소되어 30Hz에서 디스플레이되는 서브 픽셀(20)의 발광 밝기가 60Hz에서 디스플레이되는 서브 픽셀(20)의 발광 밝기에 가까워질 수 있다.

또한, 제2 리셋 트랜지스터(M7)의 제2 노드, 예를 들어, 드레인(d)은 제2 초기 전압선(S2)에 연결되기 때문에, 제2 리셋 트랜지스터(M7)의 드레인 전압(Vd7)은 Vd7=Vint=Vint2=-4를 충족한다. 이 경우, 예시 1과 비교하면, 본 예시에서, 제3 단계(③)에서, 제2 리셋 트랜지스터(M7)의 드레인(d) 전압(Vd7)은 -4V와 같고, 예시 1에서의 1V 미만이다.

이는 서브 픽셀이 블랙 이미지로서 디스플레이되는 경우, 제3 단계(③)에서 제2 리셋 트랜지스터(M7)의 드레인(d) 전압이 증가하고 제2 리셋 트랜지스터(M7)의 누설 전류가 OLED로 흐르기 때문에 OLED의 발광으로 인한 광 누설 현상이 발생하는 확률을 감소시킬 수 있다.

본 예에서, 전술한 설명은 서브 픽셀(20)의 픽셀 회로(201)의 제1 리셋 트랜지스터(M1), 제2 리셋 트랜지스터(M7) 및 구동 트랜지스터(M4)가 P채널 트랜지스터인 예를 사용하여 제공되었다.

본 출원의 일부 다른 실시예에서, 예를 들어, 도 12c에 도시된 바와 같이, 픽셀 회로(201)의 제1 리셋 트랜지스터(M1), 제2 리셋 트랜지스터(M7) 및 구동 트랜지스터(M4)는 N채널 트랜지스터이다. 이 경우, 제1 리셋 트랜지스터(M1) 및 제2 리셋 트랜지스터(M7)가 N채널 트랜지스터인 경우, 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 설정하는 방식은 유사할 수 있다. 예를 들어, 제1 단계(①) 및 제2 단계(②)에서 제1 리셋 트랜지스터(M1)의 소스 전압(Vs1)은 Vint2이고, Vint2=-4V일 수 있으며, 제3 단계(③)에서 제1 리셋 트랜지스터(M1)의 소스 전압(Vs1)은 Vint1이고, Vint1=1V일 수 있다. 제1 단계(①), 제2 단계(②) 및 제3 단계(③)에서 제2 리셋 트랜지스터(M7)의 소스 전압(Vs7)은 Vint2일 수 있고, Vint2=-4V일 수 있다.

본 출원의 일부 실시예는 디스플레이 모듈을 위한 제어 방법을 더 제공한다. 디스플레이 모듈은 디스플레이(10) 및 도 14에 도시된 디스플레이 구동 회로(40)를 포함한다. 디스플레이(10)는 매트릭스 형태로 배열된 M개 행의 서브 픽셀(20)을 포함한다. M≥2이고, M은 양의 정수이다.

각각의 서브 픽셀(20)의 픽셀 회로(201)는 구동 트랜지스터(M4), 제1 리셋 트랜지스터(M1), 제1 커패시터(Cst) 및 발광 소자(L)를 포함한다. 제1 리셋 트랜지스터(M1)의 제1 노드, 예를 들어 소스(source, s)는 구동 트랜지스터(M4)의 게이트(gate, g)와 제1 커패시터(Cst)의 제1 단자에 연결된다. 제1 커패시터(Cst)의 제2 단자는 제1 전원 전압 입력(제1 전원 전압(ELVDD)을 출력하도록 구성됨)에 연결된다.

전술한 설명으로부터, 제1 전원 전압 입력에 의해 출력되는 제1 전원 전압(ELVDD)이 수신될 수 있도록 구동 트랜지스터(M4)의 제1 노드, 예를 들어 소스(s)는 발광 단계에서 입력되는 제1 전원 전압에 연결된다. 구동 트랜지스터(M4)의 제1 노드, 예를 들어, 소스(s)는 데이터 전압 기입 단계에서 DDIC의 데이터 전압 출력 포트(VO)에 연결되어 데이터 전압 출력 포트(VO)에 의해 출력되는 데이터 전압(Vdata)을 수신한다. 구동 트랜지스터(M4)의 제2 노드, 예를 들어 드레인(drain, d)은 발광 소자(L)에 연결된다.

이러한 관점에서, 도 15에 도시된 바와 같이, 디스플레이 모듈을 위한 제어 방법은 단계 S101 및 단계 S102를 포함한다.

단계 S101. 제1 재생률, 예를 들어 60Hz에서 행 단위로 디스플레이되도록 M개 행의 서브 픽셀(20)을 제어한다. M개 행의 서브 픽셀(20) 중 N번째 행의 서브 픽셀(20)이 리셋 단계(도 3의 제1 단계(①)), 데이터 전압 기입 단계(도 3의 제2 단계(②)) 및 발광 단계(도 3의 제3 단계(③))에서 디스플레이되도록 제어되는 경우, 제2 초기 전압(Vint2)은 도 14에 도시된 제1 신호 단자(O1)를 사용하여 N 번째 행의 서브 픽셀(20)의 픽셀 회로(201)에서 제1 리셋 트랜지스터(M1)의 제2 노드, 예를 들어 드레인(d)으로 출력된다. 예를 들어, 제2 초기 전압(Vint2)은 -4V일 수 있다.

단계 S102. 제2 재생률, 예를 들어 30Hz에서 행 단위로 디스플레이되도록 M개 행의 서브 픽셀(20)을 제어한다. 제2 재생률은 제1 재생률보다 낮다. M개 행의 서브 픽셀(20) 중 N 번째 행의 서브 픽셀(20)이 리셋 단계(도 3의 제1 단계(①)), 데이터 전압 기입 단계(도 3의 제2 단계(②)) 및 발광 단계(도 3의 제3 단계(③))에서 디스플레이되도록 제어되는 경우, 제1 초기 전압(Vint11)은 도 14에 도시된 제1 신호 단자(O1)를 사용하여 N 번째 행의 서브 픽셀(20)의 픽셀 회로(20)에서 제1 리셋 트랜지스터(M2)의 제2 노드, 예를 들어 드레인(d)으로 출력된다. |Vint2|>|Vint1|이다.

예를 들어, 제1 초기 전압(Vint1)이 이전 이미지 프레임의 잔류 전압을 클리어하기 위해 리셋 단계에서 구동 트랜지스터(M4)의 게이트(g)를 효과적으로 리셋할 수 있도록 하기 위해, 음의 값을 갖는 전압, 예를 들어 -3V 또는 -2V가 제1 초기 전압(Vint1)으로 선택될 수 있다.

이러한 관점에서, 높은 재생률, 예를 들어 60Hz가 낮은 재생률, 예를 들어 30Hz로 전환되는 경우, 절대값이 제2 초기 전압(Vint2)보다 큰 제1 초기 전압(Vint1)이 제1 리셋 트랜지스터(M2)의 제2 노드에게 공급되어, 제1 리셋 트랜지스터(M1)의 소스-드레인 전압(Vsd1)이 제1 리셋 트랜지스터(M1)의 누설 전류(I_{off_M1})를 줄이기 위해 감소될 수 있다. 따라서, 누설 전류에 의해 발광 단계에서 구동 트랜지스터(M4)의 게이트 전압(Vg4)의 상대적으로 큰 전압 강하가 감소되어, 30Hz에서 디스플레이되는 서브 픽셀(20)의 발광 밝기가 60Hz에서 디스플레이되는 서브 픽셀의 발광 밝기에 근접할 수 있다. 따라서, 재생률이 교번되는 경우, 디스플레이 밝기가 갑자기 증가할 확률이 낮아져, 사람의 눈으로 밝기 변화를 잘 포착할 수 없고, 디스플레이 플리커 현상이 발생할 확률이 줄어들 수 있다.

이 경우, 단계 S101 및 단계 S102를 구현하기 위해, 본 출원의 일부 실시예는 디스플레이 구동 회로를 제공한다. 디스플레이 구동 회로는 디스플레이(10)에 연결되고, 단계 S101 및 단계 S102를 수행하도록 구성될 수 있다. 디스플레이 구동 회로는 전술한 실시예에서 제공된 디스플레이 모듈의 제어 방법에 의해 달성된 것과 동일한 기술적 효과를 달성한다. 세부 사항은 여기에서 다시 설명되지 않는다.

다르게는, 본 출원의 일부 다른 실시예에서, 전자 장치는 디스플레이(10) 및 디스플레이(10)에 연결된 디스플레이 구동 회로(40)를 포함할 수 있다.

디스플레이 구동 회로(40)는 단계 S101에서 다음의 단계, 즉 제1 재생률, 예를 들어 60Hz에서 행 단위로 디스플레이되도록 M개 행의 서브 픽셀(20)을 제어하는 단계를 수행하도록 구성된다.

디스플레이 구동 회로(40)는 단계 S101에서 다음의 단계, 즉 M개 행의 서브 픽셀(20) 중 N 변째 행의 서브 픽셀(20)이 리셋 단계(도 1의 제1 단계(①)), 데이터 전압 기입 단계(도 3의 제2 단계(②)) 및 발광 단계(도 3의 제3 단계(③))에서 디스플레이되도록 제어되는 경우, 도 14에 도시된 제1 신호 단자(O1)를 사용하여 N 번째 행의 서브 픽셀(20)의 픽셀 회로(201)의 제1 리셋 트랜지트서(M1)의 제2 노드, 예를 들어 드레인(d)으로 제2 초기 전압(Vint2)을 출력하는 단계를 수행하도록 구성된다. 예를 들어, 제2 초기 전압(Vint2)은 -4V일 수 있다.

또한, 디스플레이 구동 회로(40)는 단계 S102에서 다음의 단계, 즉 제2 재생률, 예를 들어 30Hz에서 행 단위로 디스플레이되도록 M개 행의 서브 픽셀(20)을 제어하는 단계를 수행하도록 추가로 구성된다.

디스플레이 구동 회로(40)는 단게 S102에서 다음의 단계, 즉 M개 행의 서브 픽셀(20) 중 N 번째 행의 서브 픽셀(20)이 리셋 단계(도 3의 제1 단계(①)), 데이터 전압 기입 단계(도 3의 제2 단계(②)) 및 발광 단계(도 3의 제3 단계(③))에서 디스플레이되도록 제어되는 경우, 도 14에 도시된 제1 신호 단자(O1)를 사용하여 N 번째 행의 서브 픽셀(20)의 픽셀 회로(201)의 제1 리셋 트랜지스터(M2)의 제2 노드, 예를 들어 드레인(d)으로 제1 초기 전압(Vint1)을 출력하는 단계를 수행하도록 추가로 구성된다. 전자 장치는 전술한 실시예에서 제공된 디스플레이 모듈을 위한 제어 방법에 의해 달성된 것과 동일한 기술적 효과를 달성한다. 세부 사항은 여기에서 다시 설명되지 않는다.

또한, 본 출원의 실시예는 컴퓨터 판독 가능 매체를 제공한다. 컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 저장한다. 컴퓨터 프로그램이 프로세서에 의해 실행될 때, 전술한 방법이 구현된다.

컴퓨터 판독 가능 매체는 읽기 전용 메모리(read-only memory, ROM), 정적 정보 및 명령을 저장할 수 있는 다른 유형의 정적 저장 장치, 랜덤 액세스 메모리(random access memory, RAM) 또는 정보와 명령을 저장할 수 있는 다른 유형의 동적 저장 장치일 수 있거나, 또는 전기적으로 소거 가능한 프로그램 가능 읽기 전용 메모리(Electrically Erasable Programmable Read-Only Memory, EEPROM), 또는 명령 또는 데이터 구조의 형태로 예상되는 프로그램 코드를 운반하거나 저장하도록 구성될 수 있고 또한 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체일 수 있다. 그러나, 이것은 여기에서 제한을 구성하지 않는다. 메모리는 독립적으로 존재할 수 있으며 통신 버스를 사용하여 프로세서와 연결된다. 다르게는, 메모리는 프로세서와 통합될 수 있다.

전술한 실시예의 전부 또는 일부는 소프트웨어, 하드웨어, 펌웨어, 또는 이들의 임의의 조합에 의해 구현될 수 있다. 소프트웨어 프로그램이 실시예를 구현하는 데 사용될 때, 실시예의 일부 또는 전부는 컴퓨터 프로그램 제품의 형태로 구현될 수 있다. 컴퓨터 프로그램 제품은 하나 이상의 컴퓨터 명령을 포함한다. 컴퓨터 실행 가능 명령이 컴퓨터에 로드되어 실행될 때, 본 출원의 실시예에 따른 프로세스 또는 기능의 전부 또는 일부가 생성된다. 컴퓨터는 범용 컴퓨터, 전용 컴퓨터, 컴퓨터 네트워크 또는 다른 프로그램 가능한 장치일 수 있다. 컴퓨터 명령은 컴퓨터 판독 가능 저장 매체에 저장될 수 있거나, 또는 컴퓨터 판독 가능 저장 매체에서 다른 컴퓨터 판독 가능 저장 매체로 전송될 수 있다.

전술한 설명은 단지 본 출원의 특정 구현일 뿐이며, 본 출원의 보호 범위를 제한하려는 것은 아니다. 본 출원에서 공개된 기술적 범위 내의 모든 변형 또는 교체는 본 출원의 보호 범위에 속할 것이다. 따라서, 본 출원의 보호 범위는 청구범위의 보호 범위에 따를 것이다.

01: 전자 장치; 10: 디스플레이; 11: 중간 프레임; 12: 하우징; 20: 서브 픽셀; 201: 픽셀 회로; 100: AA 영역; 101: 비-디스플레이 영역; 30: 구동기 그룹; 301: 선택 회로; 302: 위상 인버터; 40: 디스플레이 구동 회로

Claims (16)

1. 디스플레이 모듈로서,
   디스플레이, 디스플레이 구동 회로 및 적어도 하나의 구동기 그룹
   을 포함하며,
   상기 디스플레이는 매트릭스 형태로 배열된 M개 행의 서브 픽셀을 포함하고, 각각의 서브 픽셀의 픽셀 회로는 구동 트랜지스터, 제1 리셋 트랜지스터, 제1 커패시터 및 발광 소자를 포함하며, M≥2이고, M은 양의 정수이며,
   상기 제1 리셋 트랜지스터의 제1 노드는 상기 구동 트랜지스터의 게이트와 상기 제1 커패시터의 제1 단자에 연결되고, 상기 제1 커패시터의 제2 단자는 제1 전원 전압 입력에 연결되며, 상기 구동 트랜지스터의 제1 노드는 상기 제1 전원 전압 입력 및 상기 디스플레이 구동 회로의 데이터 전압 출력 포트에 연결되고, 상기 구동 트랜지스터의 제2 노드는 상기 발광 소자에 연결되며, 상기 제1 리셋 트랜지스터의 제1 노드는 소스이고 제2 노드는 드레인이거나, 또는 상기 제1 리셋 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 구동 트랜지스터의 제1 노드는 소스이고 상기 제2 노드는 드레인이거나, 또는 상기 구동 트랜지스터의 제1 노드는 드레인이고 상기 제2 노드는 소스이며, 상기 제1 전원 전압 입력은 제1 전원 전압을 입력하도록 구성되고, 상기 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성되며,
   각각의 구동기 그룹은 M개의 선택 회로를 포함하며, 각각의 선택 회로는 상기 디스플레이 구동 회로에 연결되고, 상기 디스플레이 구동 회로에 의해 출력되는 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 수신하도록 구성되며, |Vint2|>| Vint1|이고,
   N 번째 선택 회로는 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 연결되고, 상기 선택 회로는 상기 픽셀 회로가 리셋 단계 및 데이터 전압 기입 단계에 있는 경우 상기 제1 리셋 트랜지스터의 제2 노드에 상기 제2 초기 전압(Vint2)을 출력하도록 추가로 구성되며, 상기 픽셀 회로가 발광 단계에 있는 경우 상기 제1 리셋 트랜지스터의 제2 노드에 상기 제1 초기 전압(Vint1)을 출력하도록 구성되고, 1≤N≤M이며, N은 양의 정수이고,
   상기 리셋 단계는 상기 제1 리셋 트랜지스터가 온 상태인 단계이고, 상기 데이터 전압 기입 단계는 상기 데이터 전압이 상기 구동 트랜지스터의 제1 노드에 인가되는 단계이며, 상기 발광 단계는 상기 발광 소자가 발광하는 단계인,
   디스플레이 모듈.
2. 제1항에 있어서,
   상기 디스플레이는 M개의 제1 초기 전압선
   을 더 포함하고,
   상기 N 번째 제1 초기 전압선은 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 연결되며,
   각각의 선택 회로는 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 포함하고,
   상기 N 번째 선택 회로의 제1 선택 트랜지스터의 제1 노드는 상기 디스플레이 구동 회로에 연결되고, 상기 제1 선택 트랜지스터의 제2 노드는 상기 N 번째 제1 초기 전압선에 연결되며, 상기 제1 선택 트랜지스터의 게이트는 제1 선택 신호를 수신하도록 구성되고,
   상기 N 번째 선택 회로의 제2 선택 트랜지스터의 제1 노드는 상기 디스플레이 구동 회로에 연결되고, 상기 제2 선택 트랜지스터의 제2 노드는 상기 N 번째 제1 초기 전압선에 연결되며, 상기 제2 선택 트랜지스터의 게이트는 제2 선택 신호를 수신하도록 구성되고, 상기 제2 선택 신호는 상기 제1 선택 신호의 역 위상 신호이며,
   상기 제1 선택 트랜지스터의 제1 노드는 소스이고 상기 제2 노드는 드레인이거나, 또는 상기 제1 선택 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 제2 선택 트랜지스터의 제1 노드는 소스이고, 상기 제2 노드는 드레인이거나, 또는 상기 제2 선택 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스인,
   디스플레이 모듈.
3. 제2항에 있어서,
   상기 디스플레이 구동 회로는 적어도 하나의 제1 신호 단자 및 적어도 하나의 제2 신호 단자를 가지며, 상기 제1 신호 단자는 상기 제1 초기 전압(Vint1)을 출력하고, 상기 제2 신호 단자는 상기 제2 초기 전압(Vint2)을 출력하며,
   상기 제1 선택 트랜지스터의 제1 노드는 상기 제1 신호 단자에 연결되고, 상기 제2 선택 트랜지스터의 제1 노드는 상기 제2 신호 단자에 연결되는,
   디스플레이 모듈.
4. 제2항 또는 제3항에 있어서,
   상기 픽셀 회로는 제2 리셋 트랜지스터를 더 포함하고,
   상기 제2 리셋 트랜지스터의 게이트는 상기 제1 리셋 트랜지스터의 게이트에 연결되고, 상기 제2 리셋 트랜지스터의 제1 노드는 상기 발광 소자에 연결되며,
   상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제2 리셋 트랜지스터의 제2 노드는 상기 N 번째 제1 초기 전압선에 연결되고,
   상기 제2 리셋 트랜지스터의 제1 노드는 소스이고 상기 제2 노드는 드레인이거나, 또는 상기 제2 리셋 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스인,
   디스플레이 모듈.
5. 제3항에 있어서,
   상기 디스플레이는 M개의 제2 초기 전압선을 더 포함하고, 상기 픽셀 회로는 제2 리셋 트랜지스터를 더 포함하며,
   상기 제2 리셋 트랜지스터의 게이트는 상기 제1 리셋 트랜지스터의 게이트에 연결되고, 상기 제2 리셋 트랜지스터의 제1 노드는 상기 발광 소자에 연결되며, 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제2 리셋 트랜지스터의 제2 노드는 상기 N 번째 제2 초기 전압선에 연결되고,
   상기 제2 초기 전압선은 상기 디스플레이 구동 회로의 제2 신호 단자에 추가로 연결되며,
   상기 제2 리셋 트랜지스터의 제1 노드는 소스이고 상기 제2 노드는 드레인이거나, 또는 상기 제2 리셋 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스인,
   디스플레이 모듈.
6. 제2항에 있어서,
   상기 구동기 그룹은 M개의 위상 인버터 및 M개의 캐스케이드된 시프트 레지스터(cascaded shift register)를 더 포함하고,
   N 번째 시프트 레지스터의 출력은 N 번째 위상 인버터의 입력 및 상기 N 번째 선택 회로의 제1 선택 트랜지스터의 게이트에 연결되고, 상기 시프트 레지스터의 출력은 상기 제1 선택 신호를 출력하도록 구성되며,
   상기 N 번째 위상 인버터의 출력은 상기 N 번째 선택 회로의 제2 선택 트랜지스터의 게이트에 연결되고, 상기 위상 인버터의 출력은 상기 제2 선택 신호를 출력하도록 구성되는,
   디스플레이 모듈.
7. 제6항에 있어서,
   상기 픽셀 회로는 제1 발광 제어 트랜지스터 및 제2 발광 제어 트랜지스터를 더 포함하고,
   상기 제1 발광 제어 트랜지스터의 제1 노드는 상기 제1 전원 전압 입력에 연결되고, 상기 제1 발광 제어 트랜지스터의 제2 노드는 상기 구동 트랜지스터의 제1 노드에 연결되며,
   상기 제2 발광 제어 트랜지스터의 제1 노드는 상기 구동 트랜지스터의 제2 노드에 연결되고, 상기 제2 발광 제어 트랜지스터의 제2 노드는 상기 발광 소자에 연결되며,
   상기 발광 소자는 제2 전원 전압 입력에 추가로 연결되고, 상기 제2 전원 전압 입력은 제2 전원 전압을 입력하도록 구성되며,
   상기 시프트 레지스터의 출력은 상기 제1 발광 제어 트랜지스터 및 상기 제2 발광 제어 트랜지스터의 게이트에 추가로 연결되고,
   상기 제1 발광 제어 트랜지스터의 제1 노드는 소스이고 상기 제2 노드는 드레인이거나, 또는 상기 제1 발광 제어 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 제2 발광 제어 트랜지스터의 제1 노드는 소스이고 상기 제2 노드는 드레인이거나, 또는 상기 제2 발광 제어 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스인,
   디스플레이 모듈.
8. 제1항에 있어서,
   상기 디스플레이 모듈은 제1 구동기 그룹 및 제2 구동기 그룹을 포함하고, 상기 제1 구동기 그룹 및 상기 제2 구동기 그룹은 각각 상기 디스플레이의 디스플레이 영역의 양측에 위치되며,
   상기 제1 구동기 그룹의 N 번째 선택 회로와 상기 제2 구동기 그룹의 N 번째 선택 회로는 모두 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 연결되는,
   디스플레이 모듈.
9. 제1항에 있어서,
   상기 디스플레이 모듈은 기판을 포함하고, 상기 픽셀 회로, 상기 디스플레이 구동 회로 및 상기 구동기 그룹은 상기 기판 상에 배치되며, 상기 기판이 제조되는 재료는 가요성 재료 또는 인장 재료를 포함하는,
   디스플레이 모듈.
10. 전자 장치로서,
    제1항 내지 제9항 중 어느 한 항에 따른 디스플레이 모듈
    을 포함하는 전자 장치.
11. 디스플레이 모듈을 위한 제어 방법으로서,
    상기 디스플레이 모듈은 디스플레이, 디스플레이 구동 회로 및 적어도 하나의 구동기 그룹을 포함하고, 상기 디스플레이는 매트릭스 형태로 배열된 M개 행의 서브 픽셀을 포함하며, 각각의 서브 픽셀의 픽셀 회로는 구동 트랜지스터, 제1 리셋 트랜지스터, 제1 커패시터 및 발광 소자를 포함하고, M≥2이며, M은 양의 정수이고, 상기 제1 리셋 트랜지스터의 제1 노드는 상기 구동 트랜지스터의 게이트와 상기 제1 커패시터의 제1 단자에 연결되며, 상기 제1 커패시터의 제2 단자는 제1 전원 전압 입력에 연결되고, 상기 구동 트랜지스터의 제1 노드는 상기 제1 전원 전압 입력 및 상기 디스플레이 구동 회로의 데이터 전압 출력 포트에 연결되며, 상기 구동 트랜지스터의 제2 노드는 상기 발광 소자에 연결되고, 상기 제1 리셋 트랜지스터의 제1 노드는 소스이고 제2 노드는 드레인이거나, 또는 상기 제1 리셋 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 구동 트랜지스터의 제1 노드는 소스이고 상기 제2 노드는 드레인이거나, 또는 상기 구동 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 제1 전원 전압 입력은 제1 전원 전압을 입력하도록 구성되고, 상기 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성되며, 각각의 구동기 그룹은 M개의 선택 회로를 포함하며, 각각의 선택 회로는 상기 디스플레이 구동 회로에 연결되고, 상기 디스플레이 구동 회로에 의해 출력되는 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 수신하도록 구성되며, |Vint2|>| Vint1|이고, N 번째 선택 회로는 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 연결되고, 상기 선택 회로는 상기 픽셀 회로가 리셋 단계 및 데이터 전압 기입 단계에 있는 경우 상기 제1 리셋 트랜지스터의 제2 노드에 상기 제2 초기 전압(Vint2)을 출력하도록 추가로 구성되며, 상기 픽셀 회로가 발광 단계에 있는 경우 상기 제1 리셋 트랜지스터의 제2 노드에 상기 제1 초기 전압(Vint1)을 출력하도록 구성되고, 1≤N≤M이며, N은 양의 정수이고,
    상기 디스플레이 모듈을 위한 제어 방법은,
    상기 M개 행의 서브 픽셀이 행 단위로 디스플레이되도록 제어하는 단계;
    상기 M개 행의 서브 픽셀 중 상기 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 상기 N 번째 선택 회로에 의해, 상기 디스플레이 구동 회로에 의해 출력되는 제1 초기 전압(Vint1) 및 제2 초기 전압(Vint2)을 수신하는 단계;
    상기 N 번째 선택 회로에 의해, 상기 제1 리셋 트랜지스터가 턴온되고 상기 제2 초기 전압(Vint2)이 상기 구동 트랜지스터의 게이트로 전달될 수 있도록, 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 상기 제2 초기 전압(Vint2)을 출력하는 단계 ― 상기 N 번째 행의 서브 픽셀의 픽셀 회로는 상기 리셋 단계에 있고, 상기 리셋 단계는 상기 제1 리셋 트랜지스터가 온 상태인 단계임 ―;
    상기 구동 트랜지스터의 제1 노드에 상기 데이터 전압을 기입하고, 상기 제1 리셋 트랜지스터가 차단되도록 제어하고 ― 상기 N 번째 행의 서브 픽셀의 픽셀 회로는 상기 데이터 전압 기입 단계에 있음 ―, 상기 N 번째 선택 회로에 의해, 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 상기 제2 초기 전압(Vint2)을 출력하는 단계 ― 상기 데이터 전압 기입 단계는 상기 데이터 전압이 상기 구동 트랜지스터의 제1 노드에 인가되는 단계임 ―; 및
    상기 N 번째 행의 서브 픽셀의 픽셀 회로의 발광 소자가 발광하도록 제어하고 ― 상기 N 번째 행의 서브 픽셀의 픽셀 회로는 상기 발광 단계에 있음 ―, 상기 N 번째 선택 회로에 의해, 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 상기 제1 초기 전압(Vint1)을 출력하는 단계 ― 상기 발광 단계는 상기 발광 소자가 발광하는 단계임 ―
    를 포함하는, 디스플레이 모듈을 위한 제어 방법.
12. 제11항에 있어서,
    상기 제1 초기 전압(Vint1)의 값 범위는 0 내지 2V인,
    디스플레이 모듈을 위한 제어 방법.
13. 디스플레이 모듈을 위한 제어 방법으로서,
    상기 디스플레이 모듈은 디스플레이 및 디스플레이 구동 회로를 포함하고, 상기 디스플레이는 매트릭스 형태로 배열된 M개 행의 서브 픽셀을 포함하며, 각각의 서브 픽셀의 픽셀 회로는 구동 트랜지스터, 제1 리셋 트랜지스터, 제1 커패시터 및 발광 소자를 포함하고, M≥2이며, M은 양의 정수이고, 상기 제1 리셋 트랜지스터의 제1 노드는 상기 구동 트랜지스터의 게이트와 상기 제1 커패시터의 제1 단자에 연결되며, 상기 제1 커패시터의 제2 단자는 제1 전원 전압 입력에 연결되고, 상기 구동 트랜지스터의 제1 노드는 상기 제1 전원 전압 입력 및 상기 디스플레이 구동 회로의 데이터 전압 출력 포트에 연결되며, 상기 구동 트랜지스터의 제2 노드는 상기 발광 소자에 연결되고, 상기 제1 리셋 트랜지스터의 제1 노드는 소스이고 제2 노드는 드레인이거나, 또는 상기 제1 리셋 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 구동 트랜지스터의 제1 노드는 소스이고 상기 제2 노드는 드레인이거나, 또는 상기 구동 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 제1 전원 전압 입력은 제1 전원 전압을 입력하도록 구성되고, 상기 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성되며,
    상기 디스플레이 모듈을 위한 제어 방법은,
    상기 M개 행의 서브 픽셀이 제1 재생률에서 행 단위로 디스플레이되도록 제어하는 단계;
    상기 M개 행의 서브 픽셀 중 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 리셋 단계, 데이터 전압 기입 단계 및 발광 단계에서, 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제2 초기 전압(Vint2)을 출력하는 단계;
    상기 M개 행의 서브 픽셀이 제2 재생률에서 행 단위로 디스플레이되도록 제어하는 단계 ― 상기 제2 재생률은 상기 제1 재생률보다 작음 ―; 및
    상기 M개 행의 서브 픽셀 중 상기 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 상기 리셋 단계, 상기 데이터 전압 기입 단계 및 상기 발광 단계에서, 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의의 제2 노드에 제1 초기 전압(Vint1)을 출력하는 단계 ― |Vint2|>|Vint1|임 ―
    를 포함하며,
    상기 리셋 단계는 상기 제1 리셋 트랜지스터가 온 상태인 단계이고, 상기 데이터 전압 기입 단계는 상기 데이터 전압이 상기 구동 트랜지스터의 제1 노드에 인가되는 단계이며, 상기 발광 단계는 상기 발광 소자가 발광하는 단계인,
    디스플레이 모듈을 위한 제어 방법.
14. 디스플레이 구동 회로로서,
    디스플레이는 매트릭스 형태로 배열된 M개 행의 서브 픽셀을 포함하고, 각각의 서브 픽셀의 픽셀 회로는 구동 트랜지스터, 제1 리셋 트랜지스터, 제1 커패시터 및 발광 소자를 포함하며, M≥2이고, M은 양의 정수이며, 상기 제1 리셋 트랜지스터의 제1 노드는 상기 구동 트랜지스터의 게이트 및 상기 제1 커패시터의 제1 단자에 연결되고, 상기 제1 커패시터의 제2 단자는 제1 전원 전압 입력에 연결되며, 상기 구동 트랜지스터의 제1 노드는 발광 단계에서 상기 제1 전원 전압 입력에 연결되고, 데이터 전압 기입 단계에서 상기 디스플레이 구동 회로의 데이터 전압 출력 포트에 연결되며, 상기 구동 트랜지스터의 제2 노드는 상기 발광 소자에 연결되고, 상기 제1 리셋 트랜지스터의 제1 노드는 소스이고 제2 노드는 드레인이거나, 또는 상기 제1 리셋 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 구동 트랜지스터의 제1 노드는 소스이고 상기 제2 노드는 드레인이거나, 또는 상기 구동 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 제1 전원 전압 입력은 제1 전원 전압을 입력하도록 구성되고, 상기 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성되며,
    상기 디스플레이 구동 회로는,
    상기 M개 행의 서브 픽셀이 제1 재생률에서 행 단위로 디스플레이되도록 제어하고,
    상기 M개 행의 서브 픽셀 중 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 리셋 단계, 상기 데이터 전압 기입 단계 및 상기 발광 단계에서, 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제2 초기 전압(Vint2)을 출력하며,
    상기 M개 행의 서브 픽셀이 제2 재생률에서 행 단위로 디스플레이되도록 제어하고 ― 상기 제2 재생률은 상기 제1 재생률보다 작음 ―,
    상기 M개 행의 서브 픽셀 중 상기 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 상기 리셋 단계, 상기 데이터 전압 기입 단계 및 상기 발광 단계에서, 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제1 초기 전압(Vint1)을 출력하도록 ― |Vint2|>|Vint1|임 ―
    구성되고,
    상기 리셋 단계는 상기 제1 리셋 트랜지스터가 온 상태인 단계이고, 상기 데이터 전압 기입 단계는 상기 데이터 전압이 상기 구동 트랜지스터의 제1 노드에 인가되는 단계이며, 상기 발광 단계는 상기 발광 소자가 발광하는 단계인,
    디스플레이 구동 회로
15. 전자 장치로서,
    디스플레이 및 디스플레이 구동 회로를 포함하며,
    상기 디스플레이는 매트릭스 형태로 배열된 M개 행의 서브 픽셀을 포함하고, 각각의 서브 픽셀의 픽셀 회로는 구동 트랜지스터, 제1 리셋 트랜지스터, 제1 커패시터 및 발광 소자를 포함하며, M≥2이고, M은 양의 정수이며, 상기 제1 리셋 트랜지스터의 제1 노드는 상기 구동 트랜지스터의 게이트 및 상기 제1 커패시터의 제1 단자에 연결되고, 상기 제1 커패시터의 제2 단자는 제1 전원 전압 입력에 연결되며, 상기 구동 트랜지스터의 제1 노드는 발광 단계에서 상기 제1 전원 전압 입력에 연결되고, 데이터 전압 기입 단계에서 상기 디스플레이 구동 회로의 데이터 전압 출력 포트에 연결되며, 상기 구동 트랜지스터의 제2 노드는 상기 발광 소자에 연결되고, 상기 제1 리셋 트랜지스터의 제1 노드는 소스이고 제2 노드는 드레인이거나, 또는 상기 제1 리셋 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 구동 트랜지스터의 제1 노드는 소스이고 상기 제2 노드는 드레인이거나, 또는 상기 구동 트랜지스터의 제1 노드는 상기 드레인이고 상기 제2 노드는 상기 소스이며, 상기 제1 전원 전압 입력은 제1 전원 전압을 입력하도록 구성되고, 상기 데이터 전압 출력 포트는 데이터 전압을 출력하도록 구성되며,
    상기 디스플레이 구동 회로는,
    상기 M개 행의 서브 픽셀이 제1 재생률에서 행 단위로 디스플레이되도록 제어하고,
    상기 M개 행의 서브 픽셀 중 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 리셋 단계, 상기 데이터 전압 기입 단계 및 상기 발광 단계에서, 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제2 초기 전압(Vint2)을 출력하며,
    상기 M개 행의 서브 픽셀이 제2 재생률에서 행 단위로 디스플레이되도록 제어하고 ― 상기 제2 재생률은 상기 제1 재생률보다 작음 ―,
    상기 M개 행의 서브 픽셀 중 상기 N 번째 행의 서브 픽셀이 디스플레이되도록 제어되는 경우, 상기 리셋 단계, 상기 데이터 전압 기입 단계 및 상기 발광 단계에서, 상기 N 번째 행의 서브 픽셀의 픽셀 회로의 제1 리셋 트랜지스터의 제2 노드에 제1 초기 전압(Vint1)을 출력하도록 ― |Vint2|>|Vint1|임 ―
    구성되고,
    상기 리셋 단계는 상기 제1 리셋 트랜지스터가 온 상태인 단계이고, 상기 데이터 전압 기입 단계는 상기 데이터 전압이 상기 구동 트랜지스터의 제1 노드에 인가되는 단계이며, 상기 발광 단계는 상기 발광 소자가 발광하는 단계인,
    전자 장치.
16. 컴퓨터 판독 가능 매체로서,
    컴퓨터 프로그램을 저장하고, 상기 컴퓨터 프로그램이 프로세서에 의해 실행될 때, 제13항에 따른 방법이 구현되는,
    컴퓨터 판독 가능 매체.

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